DE2624363A1

DE2624363A1 - Coding and decoding characteristics monitor - measures deviations using D-A converter, memory and digital comparators

Info

Publication number: DE2624363A1
Application number: DE19762624363
Authority: DE
Inventors: Richard Gasteiger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-05-31
Filing date: 1976-05-31
Publication date: 1977-12-15

Abstract

The monitor is for measuring an iterative coder/decoder deviations from wanted coding/decoding characteristics. It passes the digital signals used to check the coding and decoding characteristics of the CODEC simultaneously to the CODEC input and to a calibrated D/A converter input and to the input of a memory. An analog comparator compares the CODEC analog output with the converter's output and produces an error signal if the difference exceeds a given amount. After passing to the comparator, the converter's output is passed to the CODEC's input where it is converted into a digital signal and compared with the digital signal retained by the memory.

Description

Verfahren und Schaltungsanordnung zur Ermittelung von gegebenMethod and circuit arrangement for determining given

falls vorhandenen Abweichungen der Codierkennlinie und der Decodierkennllnie einer Cod ier-Decod irr-Anordnung von einer vorgegebenen Codierkennlinie bzw. von einer vorgegebenen Decodierkennlinie.if there are deviations in the coding curve and the decoding curve a Cod ier-Decod irr arrangement of a predetermined coding characteristic or of a predetermined decoding characteristic.

Die Erfindung bezieht sich auf ein Verfahren und auf eine Schaltungsanordnung zur Ermittelung von gegebenenfalls vorhandenen Abweichungen der Codierkennlinie und der Decodierkennlinie einer insbesondere nach dem Iterativprinzip arbeitenden Codier-Decodier Anordnung von einer vorgegebenen Codierkennlinie bzw. von einer vorgegebenen Decodierkennlinie, wobei die Codier-Decodier-Anordnung einen Zähler aufweist, der innerhalb jedes Zählzyklus einen Codierabschnitt und einen zeitlich davon getrennten Decodierabschnitt festlegt, und wobei durch Bereitstellung von digitale Prüfsignale darstellenden Digital-Signalen und durch Vergleich von jeweils entsprechenden Signalen die erwähnten Abweichungen ermittelt werden.The invention relates to a method and a circuit arrangement to determine any deviations in the coding characteristic and the decoding characteristic of a particular one that works according to the iterative principle Coding-decoding arrangement of a predetermined coding characteristic or of a predetermined decoding characteristic, the coding-decoding arrangement having a counter has, which within each counting cycle a coding section and a temporal defines separate decoding section, and by providing digital signals representing digital test signals and by comparing each corresponding signals the mentioned deviations can be determined.

Es sind bereits Verfahren und Schaltungsanordnungen zur Überwachung von Coder- und Decoderschaltungen in PCM-Anlagen bekannt (DT-OS 1 934 634, DT-OS 2 247 303), bei denen von einem Signal-Generator abgegebene analoge Prüfsignale sowohl dem einen Eingang eines Vergleichers als auch dem Eingang eines Coders zugeführt werden, an dessen Ausgang ein Decoder eingangsseitig angeschlossen ist. Der Ausgang des betreffenden Decoders ist an dem anderen Eingang des erwähnten Vergleichers angeschlossen. Der Vergleicher vergleicht somit analoge Eingangssignale; er gibt dann ein Alarmsignal ab, wenn er zwischen den miteinander verglichenen analogen Eingangssignalen eine einen bestimmten Wert überschreitende Abweichung feststellt.There are already methods and circuit arrangements for monitoring known from coder and decoder circuits in PCM systems (DT-OS 1 934 634, DT-OS 2 247 303), in which analog test signals emitted by a signal generator fed both to one input of a comparator and to the input of a coder at the output of which a decoder is connected on the input side. The exit of the decoder in question at the other entrance of the mentioned Comparator connected. The comparator thus compares analog input signals; it then emits an alarm signal if it is between the compared analog Input signals detects a deviation exceeding a certain value.

Aufgrund der endlichen Arbeitsgeschwindigkeit des Coders und des Decoders steht das dem genannten weiteren Eingang des Vergleichers zuzuführende analoge Eingangssignal jedoch erst nach einer gewissen Zeitspanne auf die Abgabe des analogen Eingangssignals an den einen Eingang des Vergleichers zur Verfügung. Diese Zeitspanne unterliegt dabei überdies gewissen Schwankungen, so daß es zu Verfälschungen beim Vergleich der analogen Eingangssignale durch den Vergleicher kommen kann. Die betreffenden zeitlichen Schwankungen können dabei auf sich ändernde Temperatureinflüsse auf den Coder bzw. Decoder zurückzuführen sein.Due to the finite working speed of the encoder and the decoder is the analog input signal to be fed to said further input of the comparator but only after a certain period of time for the output of the analog input signal available at one input of the comparator. This time period is subject to moreover, certain fluctuations, so that there are falsifications in the comparison the analog input signals can come through the comparator. The concerned Temporal fluctuations can be due to changing temperature influences on the Coder or decoder.

Es sind ferner ein Verfahren und eine Schaltungsanordnung zur dauernden Überwachung von Coder und Decoder in einer PCM-Endstelle bekannt (DT-OS 2 346 607). Bei diesem bekannten Verfahren und bei dieser bekannten Schaltungsanordnung wird ebenfalls ein Prüfsignal erzeugt, und zwar ein digitales Prüfsignal. Dieses Prüfsignal wird nacheinander durch den Decoder und Coder geleitet und dann mit dem von dem Coder abgegebenen digitalen Signal in einem digitalen Vergleicher verglichen.There are also a method and a circuit arrangement for permanent Monitoring of coder and decoder in a PCM terminal known (DT-OS 2 346 607). In this known method and in this known circuit arrangement also generates a test signal, namely a digital test signal. This test signal is passed through the decoder and coder one after the other and then with that of the Coder output digital signal compared in a digital comparator.

Übersteigt der Unterschied zwischen den miteinander verglichenen Codewörtern einen vorgegebenen digitalen Betrag, so tritt eine Fehlerauswerteschaltung in Tätigkeit. Auch diesem bekannten Verfahren und der nach diesem Verfahren arbeitenden bekannten Schaltungsanordnung haften die Nachteile an, die im Zusammenhang mit dem eingangs betrachteten bekannten Verfahren und der nach diesem arbeitenden Schaltungsanordnung aufgezeigt worden sind.If the difference between the compared code words exceeds a predetermined digital amount, an error evaluation circuit comes into action. Also this known method and the known working according to this method Circuit arrangement adhere to the disadvantages associated with the initially considered known methods and the circuit arrangement operating according to this have been shown.

Es ist schließlich auch schon ein System zur Überwachung eines Coders und Decoders für die POM-Übertragung bwkannt (DU-OS-2 345 509), bei dem während einer Kanalzeit ein Prüfsignal an den Coder angelegt wird. Das Rufsignal hat einen Verlauf, der den Kchrwert des Codierungsgesetzes darstellt. Dabei wird als Prüfsignal insbesondere eine Sinuswelle verwendet, die durch ein Signal moduliert ist, dessen Form eine zyklische Wiederholung der Kennlinie des Codierungsgesetzes ist. Mittels einer gesonderten Meßeinrichtung kann dann ein gegebenenfalls auftretendes Quantisierungsgeräusch gemessen werden. Die Bereitstellung eines Prüfsignals mit einem Verlauf, der den Kehrwert des Codierungsgesetzes darstellt, bedingt jedoch einen nichgunerheblichen schaltungstechnischen Aufwand.After all, it is also a system for monitoring a coder and decoders for POM transmission (DU-OS-2 345 509), in which during a test signal is applied to the coder at a channel time. The ringing signal has one Course that represents the Kchrwert of the coding law. It is used as a test signal in particular, a sine wave is used which is modulated by a signal whose Form is a cyclical repetition of the characteristic curve of the coding law. Means A quantization noise that may occur can then be caused by a separate measuring device be measured. The provision of a test signal with a course that the Represents the reciprocal of the coding law, but requires a negligible one circuitry effort.

Bei den vorstehend betrachteten bekannten Verfahren und Schaltungsanordnungen kann es nun außerdem vorkommen, daß der jeweils untersuchte Coder und der jeweils untersuchte Decoder Fehler aufweisen, die in entgegengesetzte Richtungen zueinander verlaufende Wirkungen entfalten, so daß infolge der kompensierenden Wirkung dieser Fehler schließlich kein Fehler meldesignal abgegeben werden kann. Dies ist von erheblichen Nachteil.In the known methods and circuit arrangements considered above It can also happen that the respectively examined coder and the respectively examined decoders have errors in opposite directions to each other running effects unfold, so that as a result of the compensating effect of this Error finally no error signal can be given. This is significant Disadvantage.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie unter Vermeidung der vorstehend aufgezeigten Nachteile auf relativ einfache Weise gegebenenfalls vorhandene Abweichungen der Codierkennlinie und der Decodierkennlinie einer insbesondere nach dem Iterativprinzip arbeitenden Codier-Decodier-Anordnung von einer vorgegebenen Codierkennlinie bzw. von einer vorgegebenen Decodierkennlinie ermittelt werden können, ohne daß dabei irgendwelche Zeitprobleme berUcksichtlgt werden müssen Gelöst wird die vorstehend aufgezeigte Aufgabe beijeinem Verfahren der eingangs genannten Art erfindungsgemäß dadurch, daß die gleichzeitig die zu überprüfenden Stellen der Codierkennlinie und der Decodierkennlinie der Codier-Decodier-Anordnung angebenden Digital-Signale sowohl dem Digital-Signal-Eingang der Codier-Decodier-Anordnung als aucadem Digital-Signal-Eingang eines geeichten Digital-Analog-Wandlers und dem Signaleingang eines Speichers zugeführt werden, daß die am Analog-Signal-Ausgang der Codier-Decodier-Anordnung und die am Analog-Signal-Ausgang des geeichten Digital-Analog-Wandlers auftretenden Analog-Signale mittels eines Analog-Vergleichers verglichen werden, von dem bei Auftreten einer einen vorgegebenen Wert überschreitenden Abweichung. zwischen den jeweils miteinander verglichenen Analog-Signalen ein Pehlermeldesignal abgegeben wird, daß das von dem Analog-Signal-Ausgang des geeichten Digital-Analog-Wandlers jeweils abgegebene Analog-Signal mit bzw. nach Zuführung zu dem einen Eingang des Analog-Vergleichers dem Analog-Signal-Eingang der Codier-Decodier-Anordnung zugeführt wid unddaß das von der Codier-Decodier-Anordnung auf die Umsetzung dieses Analog-Signals von ihrem Digital-Signal-Ausgang abgegebene Digital-Signal mit dem in im genannten Speicher gespeicherten Digital-Signal mittels eines Digital-Vergleichs verglichen wird, von dem bei Auftreten einer einen vorgegebenen Wert überschreitenden Abweichung zwischen den jeweils miteinander verglichenen Digital-Signalen ein Fehlermeldesignal abgegeben wird. Die Erfindung bringt den Vorteil mit sich, daß auf relativ einfache Weise sowohl Abweichungen der Codierkennlinie als auch Abweichungen der Decodierkennlinie einer insbesondere nach dem Iterativprinzip arbeitenden zu überprüfenden Codier-Decodier-Anordnung von einerdurch die Beziehung zwischen den von dem geeichten Digital-Analog-Wandler abgegebenen Analog-Signalen und den diesem Wandler jeweils zugeführten Digital-Signalen festgelegten - vorgegebenen -Codierkennlinie bzw. Decodierkennlinie ermittelt werden können, ohne daß die im Zusammenhang mit den eingangs betrachteten bekanntenperfahren und Schaltungsanordnungen anhaftenden Schwierigkeiten auftreten.The invention has for its object to show a way how while avoiding the disadvantages indicated above in a relatively simple manner any deviations in the coding characteristic and the decoding characteristic a coding-decoding arrangement working in particular according to the iterative principle from a given coding characteristic or from a given decoding characteristic can be determined without taking into account any timing problems Need to become The problem outlined above is achieved in each case Method of the type mentioned according to the invention in that the simultaneously the points of the coding characteristic to be checked and the decoding characteristic of the coding-decoding arrangement indicating digital signals both to the digital signal input of the coding / decoding arrangement as aucadem digital signal input of a calibrated digital-to-analog converter and the The signal input of a memory is fed to the analog signal output the coding-decoding arrangement and the one at the analog signal output of the calibrated digital-to-analog converter occurring analog signals are compared by means of an analog comparator, from the deviation when a predetermined value occurs. between the analog signals compared with each other, an error message signal is issued that the analog signal output of the calibrated digital-to-analog converter each output analog signal with or after being fed to one input of the Analog comparator fed to the analog signal input of the coding-decoding arrangement wid and that the coding / decoding arrangement affects the conversion of this analog signal digital signal output by its digital signal output with the one mentioned in the above Memory stored digital signal compared by means of a digital comparison becomes, from the occurrence of a deviation exceeding a predetermined value an error message signal between the digital signals compared with each other is delivered. The invention has the advantage that on relatively simple Wise both deviations in the coding characteristic and deviations in the decoding characteristic a coding-decoding arrangement to be checked which works in particular according to the iterative principle of one by the relationship between those from the calibrated digital-to-analog converter output analog signals and the respective digital signals fed to this converter fixed - predetermined -Coding characteristic or decoding characteristic can be determined without the in connection with the initially considered known perfahren and circuit arrangements inherent difficulties occur.

Gemäß einer zweckmäßigen Ausgestaltung der Erfindung wird jedes der Fehlermeldesignale zur Unterbrechung einer zyklischen Abgabe der die zu überprüfenden Stellen der Codierkennlinie und der Decodierkennlinie der Codier-Decodier-Anordnung angebenden Digital-Signale herangezogen. Hierdurch ergibt sich der Vorteil, daß auf relativ einfache Weise von einer die Digital-Signale abgebenden Einrichtung jeweils dasjenige Digital-Signal erhalten werden kann, welches eine fehlerhafte Stelle in der Codierkennlinie bzw. in der Decodierkennlinie der zu überprüfenden Codier-Decodier-Anordnung bezeichnet.According to an advantageous embodiment of the invention, each of the Error message signals to interrupt a cyclical delivery of the items to be checked Setting the coding characteristic and the decoding characteristic of the coding-decoding arrangement indicating digital signals are used. This has the advantage that in a relatively simple manner by a device emitting the digital signals that digital signal can be obtained which has a faulty Position in the coding curve or in the decoding curve of the Encoding-decoding arrangement referred to.

Zur Durchführung des Verfahrens gemäß der Erfindung ist es zweckmäßig, eine Schaltungsanordnung zu verwenden, die dadurch gekennzeichnet ist, daß an einem zyklisch wiederholt Digital-Signale für die Uberprüfung der Codier-Decodier-Anordnung abgebenden Ausgang eines Codesignalgenerators der Digital-Signal-Eingang der betreffend enden Codier-Decodier-Anordnung, der Digital-Signal-Eingang eines geeichten Digital-Analog-Wandlers und der Signal eingang eines Speichers angeschlossen sind, daß der Analog-Signal-Ausgang der Codier-Decodier-Anordnung und der Analog-Signal-Ausgang des geeichten Digital-Analog-Wandlers über gleichzeitig betätigbare Schalter an Eingängen eines Analog-Vergleichers angeschlossen sind, der ausgangsseitig bei Auftreten einer einen vorgegebenen Wert überschreitenden Abweichung zwischen den durch ihn jeweils miteinander verglichenen Analog-Sigalen ein Fehlermeldesignal abgibt, daß der Analog-Signal-Eingang der Codier-Decodier-Anordnung über einen weiteren Schalter mit dem Analog-Signal-Ausgang des geeichten Digital-Analog-andlers verbunden ist und daß an dem Analog-Signal-Ausgang der Codier-Decodier-Anordnung und an einem Signalausgang des genannten Speichers ein Digital-Vergleicher eingangsseitig angeschlossen ist, der ausgangsseitig bei Ermittelung einer einen vorgegebenen Wert überschreitenden Abweichung zwischen den durch ihn jeweils miteinander verglichenen Digital-Signalen ein Fehlermeldesignal abgibt. Hierdurch ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands für die Ermittelung von gegebenenfalls vorhandenen Abweichungen der Codierkennlinie und der Decodierkennlinie der zu überprüfenden Codier-Decodier-Anordnung von einer vorgegebenen Codierkennlinie bzwz von einer vorgegebenen Decodierkennlinie.To carry out the method according to the invention, it is expedient to use a circuit arrangement which is characterized in that at one cyclically repeats digital signals for checking the coding-decoding arrangement emitting output of a code signal generator of the digital signal input of the pertinent end of the coding-decoding arrangement, the digital signal input of a calibrated digital-to-analog converter and the signal input of a memory are connected to the analog signal output the coding-decoding arrangement and the analog signal output of the calibrated digital-to-analog converter connected to inputs of an analog comparator via switches that can be operated simultaneously are, which on the output side when a value that exceeds a predetermined value occurs Deviation between the analog signals compared with each other by him an error message signal outputs that the analog signal input of the Coding-decoding arrangement via a further switch with the analog signal output of the calibrated digital-to-analog converter is connected and that to the analog-signal output the coding-decoding arrangement and at a signal output of said memory a digital comparator is connected on the input side and the output side is connected to Determination of a deviation between the An error message signal is generated by the digital signals compared with each other gives away. This results in the advantage of a particularly low circuitry Expenditure for determining any deviations in the coding characteristic that may be present and the decoding characteristic of the encoding-decoding arrangement to be checked of one predetermined coding characteristic or from a predetermined decoding characteristic.

Zweckmäßigerweise ist bei der zuvor bezeichneten Schaltungsanordnung der Signalausgang des Analog-Vergleichers mit einem Stillsetzeingang des Codesignalgenerators verbunden. Hierdurch ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands für eine gegebenenfalls erforderliche Stillsetzung des Codesignalgenerators; diese Stillsetung wird dann vorgenommen, wenn der Analog-Vergleicher ein Fehlermeldesignal abgibt, welches anzeigt, daß zwischen den miteinander verglichenen Analog-Signalen eine einen bestimmten Wert überschreitende Abweichung vorhanden ist.It is expedient in the circuit arrangement described above the signal output of the analog comparator with a standstill input of the code signal generator tied together. This results in the advantage of a particularly low circuitry Effort for a possibly necessary shutdown of the code signal generator; this shutdown is carried out when the analog comparator sends an error message outputs, which indicates that between the compared analog signals there is a deviation that exceeds a certain value.

Gemäß einer zweckmäßigen Weiterbildung der Erfindung besitzt der geeichte Digital-Analog-Wandler einen mit dem Ausbau des Codierers der Codier-Decodier-Anordnung zumindest weitgehend übereinstimmenden Aufbau. Hierdurch ergibt sich der Vorteil, daß von den Analog-Signal-Ausgängen der zu überprüfenden Codier-Decodier-Anordnung und des geeichten Digital-Analog-Wandlers weggehend gleichzeitig die Analog-Signale auf die Zuführung entsprechender Digital-Signale abgegeben werden, wodurch man mit einer einfachen Ansteuerschaltung für den Analog-Verglei cher auskommt.According to an expedient development of the invention, the calibrated Digital-to-analog converter one with the expansion of the encoder of the coding-decoding arrangement at least largely identical structure. This has the advantage that from the analog signal outputs of the coding-decoding arrangement to be checked and of the calibrated digital-to-analog converter, the analog signals go away at the same time on the supply of corresponding digital signals, whereby one with a simple control circuit for the analog comparator gets by.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung liegen an den Eingängen des Analog-Vergleichers Speicherkondensatoren, mit denen die die Analog-Signale abgebenden Ausgänge der Codier-Decodier-Anordnung und des geeichten Digital-Analog-Wandlers über Schalter verbunden sind, die gleichzeitig betätigbar sind. Hierdurch ist in vorteilhafter Weise in jedem Palle sichergesti>;t, daß den Eingängen des Analog-Vergleichers gleichzeitig die miteinander zu vergiichenden Analog-Signale zugeführt werden, so daß auf eine gesonderte Sperrung des Analog-Vergleichers verzichtet werden kann.According to a further advantageous embodiment of the invention lie Storage capacitors at the inputs of the analog comparator, with which the Analog signals emitting outputs of the coding-decoding arrangement and the calibrated Digital-to-analog converters are connected via switches that can be operated simultaneously are. In this way it is advantageously ensured in each palle that the inputs of the analog comparator at the same time as those to be compared Analog signals are fed in, so that the analog comparator is blocked separately can be dispensed with.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung sind die Betätigungseingänge der zuletzt genannten Schalter an demjenigen Ausgang des zu der Codier-Decodier-Anordnung gehörenden Zählers angeschlossen, von dem am Ende eines jeden Decodierabschnitts ein Ausgangssignal abgegeben wird. Hierdurch ergibt sich der Vorteil einer besonders einfachen Steuerungsmöglichkeit der erwähnten Schalter, über die die Analog-Signale den Eingängen des Analog-Vergleichers zugeführt werden.According to yet another useful embodiment of the invention are the actuation inputs of the last-mentioned switches at that output of the counter belonging to the coding-decoding arrangement, from which on An output signal is emitted at the end of each decoding section. Through this there is the advantage of a particularly simple control option of the aforementioned Switch via which the analog signals are fed to the inputs of the analog comparator will.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung ist an einem mit jeder Abgabe eines Digital-Signals ein gesondertes Startsignal abgebenden Ausgang des Codesignalgenerators ein Inbetriebsetzungseingang der Codier-Decodier-Anordnung und gegebenenfalls des geeichten Digital-Analog-Wandlers angeschlossen. Hierdurch ergibt sich der Vorteil, daß mit jeder Abgabe eines Digital-Signals an die zu überprüfende Codier-Decodier-Anordnung und gegebenenfalls an den geeichten Digital-Analog-Wandler von definierten Betriebsverhältnissen im Zuge des sich jeweils anschließenden Prüfungsvorgangs ausgegangen werden kann, so daß also jeweils definierte Prüfungsverhältnisse vorliegen.According to yet another useful embodiment of the invention is a separate start signal with each output of a digital signal emitting output of the code signal generator is a commissioning input of the coding-decoding arrangement and, if applicable, the calibrated digital-to-analog converter. Through this there is the advantage that with every delivery of a digital signal to the coding-decoding arrangement to be checked and, if necessary, to the calibrated Digital-to-analog converter of defined operating conditions in the course of each subsequent testing process can be assumed, so that each defined Examination relationships exist.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung ist der genannte Speicher durch ein Schieberegister gebildet, dem die jeweiligen Digital-Signale seriell zugeführt werden. Hierdurch ergibt sich ein besonders geringer schaltungstenhnischer Aufwand für den betreffenden Speicher.According to yet another useful embodiment of the invention said memory is formed by a shift register to which the respective Digital signals are supplied serially. This results in a particularly low circuit-related effort for the memory in question.

Gemäß eher weiteren zweckmäßigen Ausgestaltung der Erfindung ist beS serieller Abgabe der Digital-Signale vom Digital-Signal-Ausgang der Cotie--Decodier-Anordnung der Digi tal-Vergleicher mit seinen Eingangen jeweils über einen Serwien-Parallel-Wandler an einem Serien-Ausgang des Schieberegisters einerseits und am Digital-Signal-Ausgang der Codier-Decodier-Anordnung andererseits angeschlossen. Hierdurch ergibt ch der Vorteli, auf relativ einfache Weise einen bitweisen Vergleich der jeweils miteirender zu verglei chenden Digital-Signale vornehmen zu können, was einen entsprechend geringen schaltungstechnischen Aufwand des Digital-Vergleicher mit sich bringt.According to a rather further expedient embodiment of the invention, beS serial output of the digital signals from the digital signal output of the Cotie decoding arrangement the digital comparator with its inputs each via a serial-parallel converter at a series output of the shift register on the one hand and at the digital signal output the coding-decoding arrangement on the other hand connected. This results in the Vorteli, a bit-by-bit comparison of the respective participants in a relatively simple way to be able to make comparative digital signals, which is a correspondingly low circuitry complexity of the digital comparator with it.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung ist bei serieller Abgase der Digital-Signale von einem zu der Codier-Decodier-Anordnung gehörenden Register ein Serieneingang dieses Registers an dem die Digital-Signale abgebenden Ausgang des Codesignalgenerators angeschlossen. Hierdurch ergibt sich der Vorteil, daß die Bits des von dem Codensignalgenerator jeweils abgegebenen Digital-Signals dazu herangezogen werden können, die jeweils miteinander zu vergleichenden Digital-Signale gleichzeitig dem Dtital-Vergleicher zuzuführen. Dies eröffnet in vorteilhafter Weise die Möglichkeit, in dem Digital-Vergleicher mit einem 1-Bit-Vergleicher auszukommen.According to a further advantageous embodiment of the invention with serial exhaust of the digital signals from one to the coding-decoding arrangement belonging register is a serial input of this register to which the digital signals output of the code signal generator connected. This results in the advantage that the bits of the digital signal output by the code signal generator used for this can be compared to each other To feed digital signals to the digital comparator at the same time. This opens in advantageously the possibility of using a 1-bit comparator in the digital comparator get along.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung ist bei Ermittelung einer Abweichung zwischen den jeweils miteinander verglichenen Digital-Signalen ein Ausgangssignale liefernder Ausgang des Digital-Vergleichers mit einem Stillsetzeingang des Codesignalgenerators verbunden. Hierdurch ist in vorteilhafter Weise mit besonders geringem schaltungstechnischen Aufwand sichergestellt, daß mit der Abgabe eines Fehlermeldesignals durch den Digital-Vergleicher der Codesignalgenerator in der Stellung stillgesetzt wird, in der er zuvor ein Digital-Signal abgegeben hat, auf dessen Abgabe hin die erwähnte Fehlermeldung zustande kam. Ausder erz Einstellung des betreffenden Codesignalgenerators kann dann die fehlerhafte Stelle der Codierkennlinie der überprüften Codier-Decodier-Anordnung angegeben werden.According to a further advantageous embodiment of the invention when determining a discrepancy between the digital signals compared with one another The output of the digital comparator with a shutdown input supplies an output signal of the code signal generator connected. This is particularly advantageous in this way low circuit complexity ensures that with the delivery of a Error signal by the digital comparator of the code signal generator in the Position is stopped in which he has previously given a digital signal on whose delivery the mentioned error message came about. From the ore setting of the code signal generator in question can then be the faulty point in the coding characteristic of the tested coding-decoding arrangement.

Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel -näher erläutert.With the aid of a drawing, the invention is illustrated below using an exemplary embodiment -explained in more detail.

In der Zeichnung ist als Beispiel für eine zu überprüfende Codier-Decodier-Anordnung eine nach dem Iterativverfahren arbeitende Codier-Decodier-Anordnung CODEC dargestellt; diese im folgenden auch lediglich als CODEC bezeichnete Codier-Decodier-Anordnung weist einen Analog-Signal-Eingang Ea, einen Analog-Signal-Ausgang Aa, einen Digital-Signal-Ausgang Ad und einen Digital-Signal-Eingang Ed auf. An dem Analog-Signal-Eingang Ea des CODECs ist über einen Schalter S2 der nichtinvertierende Eingang (+) eines durch einen Operationsverstärker gebildeten Vergleichers Vgl angeschlossen. An dem nichtinvertierenden Eingang (+) des Vergleichers Vgl ist ferner ein Speicherkondensator Cc angeschlossen. Der Ausgang des Vergleichers Vgl ist mit einem Eingang einer Verknüpfungssteuerschaltung Vs verbunden, und zwar insbesondere mit den einen Eingängen von UND-Gliedern, die diese Verknüpfungssteuerschaltung Vs bilden mögen. Mit ihren anderen Eingängen sind die erwähnten Verknüpfungsglieder an Ausgängen eines Zählers Z angeschlossen, der durch einen Daktgenertor Tg über einen Schalter S1 gesteuert wird. Die Ausgänge der Verknüpfungsglieder der Verknüpfungssteuerschaltung Vs führen zu Eingängen von Registerstufen eines Registers Reg hin, bei dem es sich um ein Schieberegister handeln mag. Dieses Register Reg ist mit einem Serieneingang am Digital-Signal-Eingang Ed des CODECs angeschlossen.The drawing shows an example of a coding-decoding arrangement to be checked a coding-decoding arrangement CODEC operating according to the iterative method is shown; this coding-decoding arrangement, also referred to below as CODEC has an analog signal input Ea, an analog signal output Aa, and a digital signal output Ad and a digital signal input Ed. At the analog signal input Ea des CODECs is the non-inverting input (+) of a through switch S2 an operational amplifier formed comparator Vgl connected. To the non-inverting A storage capacitor Cc is also connected to the input (+) of the comparator Vgl. The output of the comparator Vgl is connected to an input of a logic control circuit Vs connected, in particular with one of the inputs of AND gates, the may form this logic control circuit Vs. With their other inputs are the mentioned logic elements connected to the outputs of a counter Z, the is controlled by a Daktgenertor Tg via a switch S1. The exits the logic elements of the logic control circuit Vs lead to inputs of Register stages of a register Reg, which is a shift register like. This register Reg has a serial input at the digital signal input Ed of the CODEC connected.

Mit einem Serienausgang ist das Register Reg an dem Digital-Signal-Ausgang Ad des CODECs angeschlossen. An den Ausgängen der einzelnen Registerstufen des Registers Reg ist ein Digital-Analog-Wandler DAC mit seinen Eingängen angeschlossen. Bei diesem Digital-Analog-Wandler DAC kann es sich um ein an sich bekanntes, z.B. durch Konstantstromquellen gespeistes R-2R-Widerstandsnetzwerk handeln. Der Ausgang des Digital-Analog-Xandlers DAC ist zum einen mit dem invertierenden Eingang (-) des Vergleichers Vgl und zum anderen über einen Schalter S3 mit dem Analog-Signal-Ausgang Aa des CODECs verbunden. Die Betätigungseingänge der erwähnten Schalter S2 und S3 sind an einem gesonderten Ausgang des Zählers Z angeschlossen. Dieser Ausgang des Zählers Z möge ein Ausgangssignal ("1"-Signal) am Ende eines Decodierabschnitts innerhalb jedes Zählzyklus abgeben, in welchem ein Decodierabschnitt und ein davon zeitlich getrennter Codierabschnitt festgelegt sind.With a series output, the register Reg is at the digital signal output Ad of the CODEC connected. At the outputs of the individual register levels of the register Reg is connected to a digital-to-analog converter DAC with its inputs. With this one Digital-to-analog converter DAC can be a known per se, e.g. through constant current sources act powered R-2R resistor network. The output of the digital-to-analog converter DAC is on the one hand with the inverting input (-) of the comparator Vgl and for the other connected via a switch S3 to the analog signal output Aa of the CODEC. The actuation inputs of the mentioned switches S2 and S3 are on a separate one Output of counter Z connected. This output of the counter Z may be an output signal ("1" signal) at the end of a decoding section within each counting cycle, in which a decoding section and a coding section which is temporally separated therefrom are set.

Dem Register Reg kann an seinen Takteingängen eine der Anzahl seiner Registerstufen entsprechende Anzahl von Steuerimpulsen jeweils während der Dauer von dem CODEC gesondert zuzuführenden Steuersignalen zugeführt werden. Diese Steuerimpulse können beim praktischen Einsatz des CODECs von diesem periodisch impulaweise zugeführten Digital-Signalen oder von zusammen mit derartigen Digital-Signalen zugeführten Signalen abgeleitet sein. In vorliegenden Fall werden derartige Steuerimpulse von Digital-Signalen abgeleitet, die dem Digital-Signal-Eingang Ed des CODECs von einem Codesignalgenerator Cg zugeführt werden.The register Reg can have one of the number of its clock inputs at its clock inputs Corresponding number of control pulses during the duration of each register level are supplied separately to be supplied control signals from the CODEC. These control impulses can during practical use of the CODEC, it is fed in periodically in pulses Digital signals or from signals supplied together with such digital signals be derived. In the present case, such control pulses are digital signals derived from the digital signal input Ed of the CODEC from a code signal generator Cg are supplied.

Hierauf wird weiter unten noch eingegangen werden.This will be discussed further below.

Bezüglich des CODECs sei noch bemerkt, daß dessen oben erwähnter Schalter S1 mit seinem Betätigungseingang am Ausgang einer bistabilen Kippschaltung KS angeschlossen ist, und zwar an demwenigen Ausgang dieser Kippschaltung KS, der im SetizR stand ein "1"-Signal führt. Die bistabile Kippschaltung Somit ihrem Setzeingang S an einem Inbetriebsetzungseingang Es des CODECs angeschlossen. Mit ihrem RUckstelleingang R ist die Kippschaltung KS an einem gesonderten Ausgang des Zählers Z des CODECs angeschlossen. Von diesem Ausgang des Zählers Z möge dem Rückstelbingang R der bistabilen Kippschaltung KS am Ende jedes Zählzyklus des betreffenden Zählers ein "1"-Signal zugeführt werden, auf dessen Auftreten hin die KippschaLtung KS in ihren Rückstellzustand gelangt, in welchem der Schalter S1 geöffnet ist.With regard to the CODEC, it should also be noted that its switch mentioned above S1 is connected to its actuation input at the output of a bistable flip-flop KS is, namely at the little output of this flip-flop KS, which was in the SetizR carries a "1" signal. The bistable flip-flop thus its set input S on one Commissioning input Es of the CODEC connected. With their reset input R is the flip-flop KS at a separate output of the counter Z of the CODEC connected. From this output of the counter Z may the reset input R be the bistable Flip-flop KS at the end of each counting cycle of the relevant counter a "1" signal are supplied, upon its occurrence the toggle switch KS in its reset state arrives in which the switch S1 is open.

Im folgenden wird die die Überprüfung des CODECs vornehmende Schaltungsanordnung näher erläutert. An dem Analog-Signal-Eingang Ea des CODECs ist ein geeichte Digital-Analog-Wandler NDAC mit seinem Analog-Signal-Ausgang An über einen Schalter S4 angeschlossen. Der geeichte Digital-Analog-Wandler NDAC sollte zweckmäßigerweise in derselben Weise autebaut sein wie der zu überprüfende CODEC. Dadurch ließe sich auf relativ einfache Weise sicherstellen, daß der zu überprüfende CODEC und der geeichte Digital-Analog-Wandler NDAC weitgehend gleichzeitig auf ihre Ansteuerung hin ausgangsseitig Analog-Signale abgeben.The following is the circuit arrangement that checks the CODEC explained in more detail. A calibrated digital-to-analog converter is connected to the analog signal input Ea of the CODEC NDAC with its analog signal output An is connected via a switch S4. Of the Calibrated digital-to-analog converters NDAC should expediently work in the same way be built in like the CODEC to be checked. This would make it relatively easy Way ensure that the CODEC to be checked and the calibrated digital-to-analog converter NDAC largely simultaneously with analog signals on the output side when they are controlled hand over.

Mit seinem Digital-Signal-Eingang En ist der echte Digital-Analog-Wandler NDAC an einem zyklisch wiederholt Digital-Signale in gewünschten, vorgegebenen Codekombinationen abgebenden Ausgang Apcm eines Codesignalgenerators Cg angeschlossen. An diesem Ausgang Apcm des Codesignalgenerators Cg ist außerdem der Digital-Signal-Eingang Ed des CODES angeschlossen. Ferner ist an dem Ausgang Apcm des Codesignalgenerators Cg der Eingang Esr eines einen Speicher bildenden Schieberegisters Sr angeschlossen. Der Codesignalgenerator Og mag so ausgebildet sein, daß er zyklisch aufeinanderfolgend Digital-Signale mit den Codekombinationen abgibt, die zu überprüfende Stellen der Codierkennlinie und der Decodierkennlinie des CODECs bezeichnen. Zu diesem Zweck kann der betreffende Codesignalgenerator Cg einen Speicher aufweisen, in welchem die betretfenden Codekombinationen gespeichert sind und aus welchem diese Codekombinationen mittels eines zyklisch betriebenen Speichers abgerufen und am Ausgang Apem abgegeben werden.With its digital signal input En is the real digital-to-analog converter NDAC on a cyclically repeats digital signals in desired, specified code combinations output Apcm of a code signal generator Cg connected. At this exit Apcm of the code signal generator Cg is also the digital signal input Ed of the CODES connected. Furthermore, at the output Apcm of the code signal generator Cg the input Esr of a shift register Sr forming a memory is connected. The code signal generator Og may be designed so that it is cyclically successive Emits digital signals with the code combinations, the digits to be checked Designate the coding curve and the decoding curve of the CODEC. To this end the relevant code signal generator Cg may have a memory in which the entering code combinations are stored and from which these code combinations retrieved by means of a cyclically operated memory and delivered at the Apem output will.

An dem Analog-Signal-Ausgang Aa des CODES ist ein Analog-Vergleicher Av mit seinen Eingang angeschlossen. Dieser Analog-Vergleicher Av kann, wie dies in der Zeichnung angedeutet ist, z.B. durch einen Operationsverstärker gebildet sein, dessen seide Eingänge die Analog-Vergleicher-Eingänge bilden und dessen Ausgang den Ausgang Aul des Analog-Vergleichers bildet. An dem anderen Eingang des Analog-Vergleichers t ist der geeichte Digital-Analog-Wandler !BAC mit seinem Analog-Signal-Ausgang An über einen Schalter S4 angeschlossen. An den beiden betrachteten Eingängen des Analog-Vergleichers Av liegen noch Speicherkondesatoren C2, Cl Der Betätlgungseingang des Schalters S4 ist an einem Steuerausgang As des CODECs angeschlossen. An diesem Steuerausgang As des CODECs treten Steuerimpulse bzw. Betätigungsimpulse auf, die auch den Schaltern S2 und S3 des CODES zugeführt werden. Dies bedeutet, daß mit Auftreten eines derartigen Steuerimpulses am Ausgang As des CODES über die dann gleichzeitig geschlossenen Schalter S3 und S4 Analog-Signale an die beiden Eingänge des Analog-Vergleichers Av abgebbar sind.There is an analog comparator at the analog signal output Aa of the CODE Av connected to its entrance. This analog comparator Av can, like this is indicated in the drawing, e.g. formed by an operational amplifier its two inputs form the analog comparator inputs and its output forms the output Aul of the analog comparator. At the other input of the analog comparator t is the calibrated digital-to-analog converter! BAC with its analog signal output Connected to via a switch S4. At the two entrances to the Analog comparator Av are still storage capacitors C2, Cl. The actuation input of the switch S4 is connected to a control output As of the CODEC. At this Control output As of the CODEC control impulses or actuation impulses occur which are also fed to switches S2 and S3 of the CODE. This means, that with the occurrence of such a control pulse at the output As of the CODE via the then simultaneously closed switch S3 and S4 analog signals to the two Inputs of the analog comparator Av can be emitted.

Mit dem Ausgang Au1 des Analog-Vergleichers Av ist ferner ein Stillsetzeingang Estop des Codesignalgenerators Cg verbunden. An diesem Ausgang Aul des Analog-Vergleichers Av möge dann ein "1"-Signal auftreten, wenn der Analog-Vergleicher eine einen bestimmten Wert überschreitende Abweichung zwischen den durch ihn miteinander verglichenen Analog-Signalen festgestellt hat. Ein am Stillsetzeingang Estop des Codesignalgenerators Cg auftretendes «I-Signal bewirkt, daß die zyklische Abgabe von Digital-Signalen vom Ausgang Apcm des Codesignalgenerators Cg zumindest für eine vorgegebene Zeitspanne unterbleibt. Durch gesonderten Abruf der von dem Codesignalgenerator Cg vor seiner Stillsetzung abgegebenen Codefolge ist damit die fehlerhafte Stelle der Decodierkennlinie des überprüften CODECs bezeichnet. Die Wiederinbetriebsetzung des Codesignalgenerators Cg kann gegebenenfalls auch manuell erfolgen.With the output Au1 of the analog comparator Av there is also a shutdown input Estop of the code signal generator Cg connected. At this output Aul of the analog comparator A "1" signal may then occur if the analog comparator has a certain Value-exceeding deviation between the values compared by him Analog signals. On at the standstill input Estop of the code signal generator Cg occurring «I signal causes the cyclical output of digital signals from the output Apcm of the code signal generator Cg at least for a predetermined period of time is omitted. By separately calling up the code signal generator Cg before his Shutdown of the output code sequence is therefore the faulty point in the decoding characteristic of the checked CODEC. The restart of the code signal generator Cg can also be done manually if necessary.

Der Codesignalgenerator Cg weist noch einen weiteren Ausgang Astart auf, mit dem im vorliegenden Fall der Inbetriebsetzungseingang Es des CODECs verbunden ist. Der geeichte Digital-Analog-Wandler NADC kann mit einem entsprechenden Eingang am Ausgang Astart des Codesignalgenerators Cg angeschlossen sein.The code signal generator Cg also has a further output Astart to which in the present case the commissioning input Es of the CODEC is connected is. The calibrated digital-to-analog converter NADC can with a corresponding input be connected to the output Astart of the code signal generator Cg.

An diesem Ausgang Astart tritt jeweils mit Auftreten eines Digital-Signals am Ausgang Apcm des Codesignalgenerators Cg ein als Startsignal zu betrachtendes Inbetriebsetzungssignal auf. Dieses Startsignal mag im vorliegenden Fall während der Dauer jedes der von dem Codesignalgenerior Cg abgegebenen Digital-Signale auftreten. Es ist aber auch möglich, daß das betreffende Startsignal während einer kürzeren Zeitspanne auftritt, z.B. nur während der Dauer des ersten Bits des von dem Codesignalgenerator Cg jeweils abgegebenen Digital-Signals.Astart occurs at this output each time a digital signal occurs at the output Apcm of the code signal generator Cg a signal to be considered as a start signal Commissioning signal on. This start signal may in the present Fall during the duration of each of the digital signals output by the code signal generator Cg appear. But it is also possible that the start signal in question during a occurs for a shorter period of time, e.g. only during the duration of the first bit of the from the code signal generator Cg each output digital signal.

Bezüglich der von dem Codesignalgenerator Cg abgegebenen Digital-Signale sei bemerkt, daß - wie dins in der Zeichnung angedeutet ist deren lli1?Bits durch positive Impulse und deren Bits durch negative Impulse gebildet sein mögen.Regarding the digital signals output from the code signal generator Cg it should be noted that - as indicated in the drawing, their lli1? bits are marked positive pulses and their bits may be formed by negative pulses.

Am Ausgang Asr des oben bereits erwähnten Schieberegisters Sr, welches eine der Anzahl der ein Digital-Signal bildenden Bits entsprechende Anzahl von Registerstufen aufweisen mag, ist der Eingang eines Serien-Parallel-Wandlers SPC1 angeschlossen. Am Digital-Signal-Ausgang Ad des CODECs ist der Serieneingang eines Serien-Parallel-Wandlers SPC2 angeschlossen. An den Parallelausgängen der beiden Serien-Parallel-Wandler SPC1 und SPC2 sind entsprechende Eingänge eines Digital-Vergleichers Dv angeschlossen. Dieser Digital-Vergleicher Dv kann für die jeweils miteinander zu vergleichenden Bits der ihm eingangsseitig jeweils zugeführten Digital-Signale jeweils eine Äquivalenzschaltung umfassen. Die Ausgänge sämtlicher vorgesehener Äquivalenzschaltungen können über ein NANI-Glied zusammengefaßt sein, von dessen Ausgang nur dann ein 11111-Signal abgegeben wird, wenn eine Abweichung zumindest eines Bits des einen Eingangssignals des Digital-Vergleichers DvvDn dem entsprechenden Bit des anderen Eingangssignals des Digital-Vergleichers Dv festgestellt wird. Dieses, ein Fehlermeldesignal darstellende "1"-Ausgangssignal des Digital-Vergleichers Dv wird an einem gesonderten Ausgang Au2 der Schaltungsanordnung abgegeben. Mit'diesem Ausgang Au2 ist ferner über das ODER-Glied Og der Stillsetzeingang Estop des Codesignalgenerators Cg verbunden.At the output Asr of the shift register Sr already mentioned above, which a number of register stages corresponding to the number of bits forming a digital signal may have, the input of a series-parallel converter SPC1 is connected. The serial input of a serial-parallel converter is located at the digital signal output Ad of the CODEC SPC2 connected. At the parallel outputs of the two series-parallel converters SPC1 and SPC2 are connected to corresponding inputs of a digital comparator Dv. This digital comparator Dv can be compared with each other for each Bits of the digital signals fed to it on the input side each have an equivalent circuit include. The outputs of all the provided equivalent circuits can be via a NANI element can be combined, from whose output only an 11111 signal is output when a discrepancy of at least one bit of the one input signal of the digital comparator DvvDn to the corresponding bit of the other input signal of the digital comparator Dv is determined. This, representing an error message signal "1" output signal of the digital comparator Dv is at a separate output Au2 delivered to the circuit arrangement. This output Au2 is also available via the OR gate Og connected to the standstill input Estop of the code signal generator Cg.

Im folgenden sei die Arbeitsweise der vorstehend beschriebenen, eine Prüfschaltungsanordnung darstellenden Schaltungsanordnung näher erläutert. Zu diesem Zweck sei angenommen, daß im Register Reg und im Schieberegister Sr jeweils nur "O"-Bits enthalten signal und daß der Codesignalgenerator Cg anheinem Ausgang Apcm gerade ein Digital-Signal und an seinem Ausgang Astart ein Startsignal abgibt. Das Startsignal bewirkt, daß der zu überprüfende CODEC in Betrieb gesetzt wird. Dies geschieht dadurch, daß die zu diesem CODEC gehörende bistabile Kippschaltung KS in ihren Setzzustand gelangt, in welchem der Schalter S1 geschlossen ist.The following is the operation of that described above, one Circuit arrangement representing test circuit arrangement explained in more detail. To this Purpose it is assumed that in the register Reg and in the shift register Sr only "O" bits contain signal and that the code signal generator Cg at an output Apcm just emits a digital signal and a start signal at its output Astart. That The start signal causes the CODEC to be checked to be put into operation. this happens because the bistable flip-flop KS belonging to this CODEC reaches its set state in which the switch S1 is closed.

Damit kann der Zähler Z durch die vom Taktgenentor Tg abgegebenen Taktimpulse gesteuert einen Zählzyklus ausführen, innerhalb dessen zunächst ein Decodiervorgang abläuft. Eine entsprechende Inbetriebsetzung kann, worauf oben bereits hingewiesen worden ist, auch in dem geeichten Digital-Analog-Wandler NDAC erfolgen.This allows the counter Z through the output from the clock generator Tg Clock pulses controlled execute a counting cycle, within which initially a Decoding process is running. A corresponding commissioning can, as indicated above has been pointed out, also take place in the calibrated digital-to-analog converter NDAC.

Das vom Ausgang Apcm des Codesignalgenertors Cg abgegebene Digital-Signal wird nun in dem geeichten Digital-Analog-Wandler NDAC in ein ihm entsprechendes Analog-Signal umgesetzt.The digital signal delivered by the output Apcm of the code signal generator Cg is now in the calibrated digital-to-analog converter NDAC in a corresponding one Analog signal converted.

Ferner wird das betreffende Digital-Signal in dem zu überprüfenden CODEC in ein entsprechendes Analog-Signal umgesetzt.Furthermore, the relevant digital signal is in the to be checked CODEC converted into a corresponding analog signal.

Schließlich wird das vom Codesignalgenerator Cg abgegebene Digital-Signal in daslSchieberegister Sr eingeführt. Wenn nach der Umsetzung eines Digital-Signals in ein Analog-Signal in dem CODEC der zu diesem CODEC gehörende Zähler Z innerhalb des laufenden Zählzyklus an seinem mit dem Steuerausgang As verbundenen Ausgang ein "i"-Signal abgibt, werden über die dann gleichzeitig geschlossenen Schalter S3 und S4 das Analog-Signal vom Ausgang Aa des zu überprüfenden CODECs und das Analog-Signal vom Ausgang An des geeichten Digital-Analog-Wandlers NDAC an die Eingänge des Analog-Vergleichers Av abgegeben. Diese Analog-Signale werden auf den an den Eingängen d es Analog-Vergleichers Av liegenden Speicherkondensatoren C2, C1 gespeichert. Der Analog-Vergleicher Av vergleicht dann die seinen Eingängen zugeführten Analog-Signale; er gibt, wie oben bereits angedeutet, lediglich in dem Fall ein "1"-Ausgangssignal ab, daß er zwischen den seinen Eingängen zugeführten Analog-Signalen eine einen bestimmten Wert überschreitende Abweichung ermittelt hat. Durch die Abgabe eines Digital-Signals von dem Codesignalgenerator Cg wird also überprüft, ob die durch dieses Digital-Signal bezeichnete Stelle der Decodierkennlinie des CODECs abweicht von der entsprechenden Stelle einer vorgegebenen Decodierkennlinie des geeichten Digital-Analog-Wandlers NDAC. Mit Hilfe sämtlicher, von dem Codesignalgenerak>r Cg abzugebender Digital-Signale lassen sich somit Abweichungen der Decodierkennlinie des CODES von der erwähnten vorgegebenen Decodierkennlinie ermitteln.Finally, the digital signal output from the code signal generator Cg becomes introduced into the shift register Sr. If after converting a digital signal into an analog signal in the CODEC, the counter Z belonging to this CODEC within of the current counting cycle at its output connected to the control output As emits an "i" signal, the switch is then closed at the same time S3 and S4 the analog signal from output Aa of the CODEC to be checked and the analog signal from the output An of the calibrated digital-to-analog converter NDAC to the inputs of the analog comparator Av delivered. These analog signals are sent to the inputs of the analog comparator Av lying storage capacitors C2, C1 stored. The analog comparator Av compares then the analog signals fed to its inputs; he gives, as above indicated, only in the event that a "1" output signal is between the Analog signals fed to its inputs have a value exceeding a certain value Has determined the deviation. By outputting a digital signal from the code signal generator Cg is therefore checked whether the point designated by this digital signal is the The decoding characteristic of the CODEC deviates from the corresponding point of a given one Decoding characteristic of the calibrated digital-to-analog converter NDAC. With the help of all Digital signals to be output from the code signal generator> r Cg can thus be Deviations of the decoding characteristic of the CODE from the specified decoding characteristic mentioned determine.

Im Zuge des erläuterten Betriebs des CODECs setzt der zu diesem gehörende Zähler Z seinen Zählzyklus solange fort, bis derjenige Zählerausgang ein "1"Signal abgibt, der mit dem Rückstelleingang R der bistabilen Kippschaltung KS verbunden ist. Innerhalb der Zeitspanne zwischen der Abgabe von "1"-Signalen an den Steuerausgang As und an den Rückstelleingang R der bistabilen Kippschaltung KS läuft in dem CODEC ein Codiervorgang ab. Im Zuge dieses Codiervorgangs wird die auf dem Speicherkondensator Cc gespeicherte Signalprobe in ein ihr entsprechendes Digital-Signal umgesetzt.(Infolge der Schließung des Schalters S2 zum Zeitpunkt der Sailießung des Schalters S4 ist das vom Analog-Signal-Aus gang An des geeichten Digital-Analog-Wandlers NDAC abgegebene Analog-Signal auf dem Speicherkondensator Cc zwischengespeichert worden). Zwecks Vermeidung von Spannungsverlusten infolge der Parallel schaltung der Kondensatoren C1 und Cc kann der Schalter S2 ggfs. ein vom Zähler Z her taktgesteuerter Trennverstärker sein. Am Ende des erwähnten, nach dem Iterativprinzip ablaufenden Codiervorgangs befindet sich in dem Register Reg des CODECs ein Digital-Sgnal, welches dem dem CODEC am Analog-Signal-Eingang Ea zugeführten Analog-Signal (das ist die zuvor erwähnte Signalprobe) entspricht. Im Zuge dieses Codiervorganges sind vom Digital-Signal-Ausgang Ad des CODECs keinetBits abgegeben worden. Eine Abgabe von '1'-Bits von dem Digital-Signal-Ausgang Ad dee CODECs erfolgt erst mit Abgabe eines weiteren Digital-Signals vom Ausgang Apcm des Codesignalgenerators Cg.In the course of the explained operation of the CODEC, the associated Counter Z continues its counting cycle until that counter output has a "1" signal outputs, which is connected to the reset input R of the bistable flip-flop KS is. Within the time span between the delivery of "1" signals to the control output As and to the reset input R of the bistable flip-flop KS runs in the CODEC a coding process. In the course of this coding process, the on the storage capacitor Cc converted signal sample into a corresponding digital signal the closing of the switch S2 at the time of the closing of the switch S4 the output from the analog signal output An of the calibrated digital-to-analog converter NDAC Analog signal has been buffered on the storage capacitor Cc). For the purpose of Avoidance of voltage losses due to the parallel connection of the capacitors C1 and Cc, the switch S2 can, if necessary, be an isolating amplifier that is clock-controlled by the counter Z. be. At the end of the mentioned coding process, which runs according to the iterative principle is in the register Reg des CODECs a digital signal, which is the analog signal fed to the CODEC at the analog signal input Ea (the is the aforementioned signal sample). In the course of this coding process no bits have been output from the digital signal output Ad of the CODEC. A levy of '1' bits from the digital signal output Ad dee CODECs only takes place upon delivery another digital signal from the output Apcm of the code signal generator Cg.

Mit der gerade erwähnten Abgabe eines weiteren Digital-Signals vom Ausgang Äpcm des Codesignalgenerators Cg werindas in dem Schieberegister Sr noch enthaltene Digital-Signal, welches zuvor von dem Codesignalgenerator Cg abgegeben worden ist, und das in dem Register Reg des CODECs enthaltene Digital-Signal, welches dem von dem geeichten Digital-Analog-Wandler NDAC auf die Zuführung des von dem Codesignalgenerator Cg zuvor abgegebenen Digital-Signahin abgegebenen Analog-Signal entspricht, den einen Eingängen des Digital-Vergleichers Dv - gegebenenfalls über die Serien-Parallel-Wandler SPC1, SPC2 -zugeführt. Dieser Digital-Vergleicher Dv vergleicht nunmehr die betreffenden Digital-Signale. Er gibt lediglich bei Feststellung einer Abweichung (von z.B. einem Bit) zwischen den seinen Eingängen zugeführten Digital-Signalen ein §'1"-Ausgangssignal ab. Durch die Abgabe des erwähnten weiteren Digital-Signals von dem Codesignalgenerator Cg wird also überprüft, ob die durch das zuvor von deit Codesignalgenerator Cg abgegebene Digital-Signal bezeichnete Stelle der Codierkennlinie des CODES abweicht von der entsprechenden Stelle einer vorgegebenen Codierkennlinie, die festgelegt ist durch die Beziehung zwischen den von dem geeichten Digital-Analog-Wandler NDAC abgegebenen Analog-Signalen und den von dem Codesignalgenerator Cg abgegebenen Digital-Signalen. Mit Hilfe sämtlicher, von dem Codesignalgenerator Cg abzugebender Digital-Signale lassen sich somit Abweichungen der Codierkennlinie des CODECs von der erwähnten vorgegebenen Codierkennlinie ermitteln. Dieser Vorgang erfolgt dabei zeitlich getrennt von dem Vorgang der Ermittelung von ggfs. vorhandenen Abweichungen der Decodierkennlinie des CODECs von der vorgegebenen Decodierkennlinie.With the just mentioned delivery of another digital signal from The output Äpcm of the code signal generator Cg is still in the shift register Sr contained digital signal, which was previously output by the code signal generator Cg has been, and the digital signal contained in the register Reg of the CODEC, which from the calibrated digital-to-analog converter NDAC to the supply of the from the Code signal generator Cg previously output digital signal to output analog signal corresponds to one of the inputs of the digital comparator Dv - possibly via the series-parallel converters SPC1, SPC2 -supplied. This digital comparator Dv now compares the relevant digital signals. It only gives when it is established a deviation (e.g. of one bit) between the inputs supplied Digital signals emit a §'1 "output signal. By delivering the aforementioned additional Digital signal from the code signal generator Cg is checked whether the through denoted the digital signal previously output by the code signal generator Cg Digit of the coding characteristic of the CODE deviates from the corresponding digit of a predetermined coding characteristic, which is determined by the relationship between the from the calibrated digital-to-analog converter NDAC output analog signals and the digital signals output from the code signal generator Cg. With the help of all The digital signals to be output by the code signal generator Cg can thus deviate determine the coding characteristic of the CODEC from the specified coding characteristic mentioned. This process takes place at a separate time from the process the determination of any deviations in the decoding characteristic of the CODEC from the given decoding characteristic.

Das von dem Codesignalgenerator Cg gerade abgegebene Digital-Signal gelangt übrigens sowohl in das Register Reg des CODECs als auch in das Schieberegister Sr hinein. Außerdem wird das betreffende Digital-Signal dem geeichten ligital-Analog-Wandler NDAC zugeführt. Damit laufen anschließend wieder den oben beschriebenen Vorgang völlig entsprechende Vorgänge ab. Mit der Abgabe des erwähnten weiteren Digital-Signals erfolgt im übrigen auch die Abgabe eines Startsignals vom Ausgang Astart des Codesignalgenerators Cg und damit eine entsprechende Inbetriebsetzung des zu überprüfenden CODECs und gegebenenfalls des geeichten Digital-Analog-Wandlers NDAC. Damit erfolgt also im Anschluß an den zuletzt betrachteten Digital-Signal-Vergleich ein erneuter Analog-Signal-Vergleich.The digital signal just output by the code signal generator Cg Incidentally, it reaches the register Reg of the CODEC as well as the shift register Sr into it. In addition, the relevant digital signal is sent to the calibrated digital-to-analog converter NDAC supplied. The process described above will then run again completely corresponding processes. With the delivery of the mentioned further digital signal In addition, a start signal is emitted from the Astart output of the code signal generator Cg and thus a corresponding commissioning of the CODEC to be checked and possibly the calibrated digital-to-analog converter NDAC. So it takes place in the Following the last digital-signal comparison considered, another analog-signal comparison.

Um die im Zuge eines Prüfzyklus nach Abgabe des letzten Digital-Signals vom Ausgang Apcm des Codesignalgenerators Cg im Schieberegister Sr und in dem Register Reg noch enthaltenen Digital-Signale miteinander vcgleichen zu können, kann so vorgegangen sein, daß der Oodesignalgenertor Cg am Ende dieses Prüfzyklus von seinem Ausgang Apcm noch ein gesondertes Schiebewort abgibt, das z.B. lediglich aus binären Nullen besteht.To that in the course of a test cycle after the delivery of the last digital signal from the output Apcm of the code signal generator Cg in the shift register Sr and in the register In order to be able to compare still contained digital signals with one another, this can be done be that the Oodesignalgenertor Cg at the end of this test cycle from its output Apcm also outputs a separate shift word, which, for example, only consists of binary zeros consists.

Mit Abgabe eines derartigen Schiebesignals braucht dann keine Abgabe eines Startsignals vom Ausgang Astart des Codesignalgenerators Og zu erfolgen.When such a shift signal is output, there is then no need for output of a start signal from the output Astart of the code signal generator Og.

Durch jedes am Ausgang Aul bzw. am Ausgang Au2 und damit am Stillsetzeingang Estop des Codesignalgenerators Cg auftretende 11111-Signal wird der Codesignalgenerator Cg hinsichtlich seiner Signalabgabe stillgesetzt. Das dabei von dem Codesignalgenerator Cg noch abnehmbare Digital-Signal - welches eine fehlerhafte Stelle in der überprüften Codierkennlinie bzw.Through each at output Aul or at output Au2 and thus at the shutdown input Estop of the code signal generator Cg occurring 11111 signal becomes the code signal generator Cg regarding its signal output stopped. That of the code signal generator Cg still detachable digital signal - which is a faulty one Position in the checked coding curve or

Decodierkennlinie des CODECs bezeichnet - kann zusammen mit dem "1"-Signal am Ausgang Au1 bzw. am Ausgang Au2 zu einem Ausgangssignal verknüpft werden, welches angibt, an welcher Stelle die Codierkennlinie bzw. die Decodierkennlinie des überprüften CODECs fehlerhaft ist.Decoding characteristic of the CODEC - can be used together with the "1" signal be linked to an output signal at output Au1 or at output Au2, which indicates at which point the coding characteristic or the decoding characteristic of the checked CODECs is faulty.

Abschließend sei noch bemerkt, daß im Zuge der vorstehend erläuterten Überprüfung des CODECs auch so vorgegangen sein kann, daß der Codesignalgenerator Cg jedes der von ihm abgebbaren Digital-Signale zyklisch wiederholt abgibt, z.B. jeweils dreimal aufeinanderfolgend. Auf diese Weise sind mit Sicherheit in der Codierkennlinie des überprüften CODECs vorhandene Abweichungen gegenüber der vorgegebenen Codierkennlinie und Abweichungen in der Decodierkennlinie gegenüber der vorgegebenen Decodierkennlinie ermittelt.Finally, it should be noted that in the course of the above Checking the CODEC can also have proceeded in such a way that the code signal generator Cg cyclically repeats each of the digital signals it can output, e.g. three times in a row. In this way you are with certainty in the coding curve of the checked CODEC, there are deviations from the specified coding characteristic and deviations in the decoding characteristic compared to the predetermined decoding characteristic determined.

12 Patentansprüche12 claims

Claims

Claims 1) Method for determining any existing Deviations in the coding curve and the decoding curve in particular after the iterative principle working coding-decoding arrangement from a predetermined Coding characteristic curve or from a predetermined decoding characteristic curve, the coding-decoding arrangement a count which within each counting cycle aminen coding section and defines a decoder section that is separated in time, and by providing of digital signals representing digital test signals and by comparing the above-mentioned deviations are determined in each case according to the corresponding signals, thereby characterized in that the points of the coding characteristic curve to be checked at the same time and digital signals indicating the decoding characteristic of the coding-decoding arrangement (CODEC) both the digital signal input of the coding-decoding arrangement (CODEC) and the digital signal input (En) of a calibrated digital-to-analog converter (NDAC) and the signal input (Esr) of a memory (Sr) are fed to the analog signal output (Aa) the coding-decoding arrangement (CODEC) and the analog signal output (An) of the calibrated digital-to-analog converter (NADC) occurring analog signals by means of an analog comparator (Av) are compared, of which a specified value exceeding deviation between the respectively compared with each other Analog signals an error signal is emitted that the analog signal output Analog signal output (to) of the calibrated digital-to-analog converter (NDAC) with or after being fed to one input of the analog comparator (Av) the analog signal input (Ea) is fed to the coding-decoding arrangement (CODEC) and that that is supplied by the coding-decoding arrangement (CODEC) on the conversion of this analog signal from your digital signal output (Ad) submitted Digital signal with the one in the said memory (Sr) compared to the stored digital signal by means of a digital comparator (Dv) becomes, from the occurrence of a deviation exceeding a predetermined value an error message signal between the digital signals compared with each other is delivered.

2) Method according to claim 1, characterized in that each of the Error message signals to interrupt a cyclical delivery of the items to be checked Setting the coding characteristic and the decoding characteristic of the coding-decoding arrangement (CODEC).

indicating digital signals is used.

3) circuit arrangement for performing the method according to claim 1 or 2, characterized in that digital signals are repeated cyclically at one for checking the coding-decoding arrangement (CODEC) output (Apcm) of a code signal generator (Cg) the digital signal input (Ed) of the relevant Coding-decoding arrangement (CODEC), the digital signal input (En) of a calibrated Digital-to-analog converter (NDAC) and the signal input (Esr) of a memory (Sr) are connected that the analog signal output (Aa) of the coding-decoding arrangement (CODEC) and the analog signal output (An) of the calibrated digital-to-analog converter (NDAC) via switches (S3, S4) that can be operated simultaneously at the inputs of an analog comparator (Av) are connected, the output side when a predetermined Value exceeding deviation between the values compared with each other by him Analog signals emits an error message that the analog signal input (Ea) the coding-decoding arrangement (CODEC) via a further switch (S2) with the Analog signal output (An) of the calibrated digital-to-analog converter (NDAC) connected is and that at the analog signal output (Ad) of the coding-decoding arrangement (CODEC) and at a signal output (Asr) of the called memory (Sr) Digital comparator (Dv) is connected on the input side, the output side at Determination of a deviation between the by him in each case compared with each other digital signals a fault signal gives away.

4) Circuit arrangement according to claim 3, characterized in that the signal output (Aul) of the analog comparator (Av) with a standstill input (Estop) of the code signal generator (Cg) is connected.

5) circuit arrangement according to claim 3 or 4, characterized in that that the calibrated digital-to-analog converter (NDAC) is one with the structure of the encoder the coding-decoding arrangement (CODEC) at least largely identical structure owns.

6) Circuit arrangement according to one of claims 3 to 5, characterized in that that at the inputs of the analog comparator (Av) storage capacitors (C1, C2) with which the outputs of the coding-decoding arrangement emitting the analog signals (CODEC) and the calibrated digital-to-analog converter (NDAC) via switches (S4, 53) are connected, which can be operated at the same time.

7) Circuit arrangement according to claim 6, characterized in that the actuation inputs of the last-mentioned switches (S4, S3) at that output of the counter (Z) belonging to the coding-decoding arrangement (CODEC) from which an output signal ("1") is given at the end of each decoding section will.

8) Circuit arrangement according to one of claims 3 to 7, characterized in that that with each output of a digital signal a separate start signal emitting output (Astart) of the code signal generator (Cg) a commissioning input (Es) the coding-decoding arrangement (CODEC) and possibly the calibrated digital-to-analog converter (NDAC) is connected.

9) Circuit arrangement according to one of claims 3 to 8, characterized in that that said memory is formed by a shift register (Sr) to which the respective Digital signals are supplied serially.

10) Circuit arrangement according to claim 9, characterized in that with serial output of the digital signals from the digital signal output (Ad) of the coding-decoding arrangement (CODEC) the digital comparator (Dv) with its inputs each via a series-parallel converter (SPC1, SPC2) at a series output (Asr) of the shift register (Sr) on the one hand and at the digital signal output (Ad) of the coding-decoding arrangement (CODEC) on the other hand connected.

11) circuit arrangement according to claim 10, characterized in that that with serial output of the digital signals from one to the coding-decoding arrangement (CODEC) belonging register (Reg) a serial input of this register (Reg) to the the output (Apcm) of the code signal generator (Cg) emitting digital signals is connected is.

12) Circuit arrangement according to one of claims 3 to 11, characterized characterized in that when a discrepancy is determined between each of them compared digital signals an output (Au2) supplying the digital comparator (Dv) connected to a standstill input (Estop) of the code signal generator (Cg) is.