DE2618240A1

DE2618240A1 - Digital filter with weighting distribution network - has network outputs fed to arithmetic units applying appropriate filter coeffts.

Info

Publication number: DE2618240A1
Application number: DE19762618240
Authority: DE
Inventors: Hartmut Dipl Ing Schroeder
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-04-26
Filing date: 1976-04-26
Publication date: 1977-11-10

Abstract

The digital filter requires fewer multipliers than similar existing filters and consists of inputs shift registers feeding the input samples along a weighting distribution network. The outputs of the weighting network are connected to separate arithmetic units that multiply them by the appropriate filter coefficients obtained from a coefficient memory via a multiplexing switch. The outputs of adjacent arithmetic units are then added by the input adders in the adder tree. The tree feeds the cumulator that produces the final sequence, which also returned to the input shift registers.

Description

Digitales FilterDigital filter

Die Erfindung betrifft ein digitales Filter, an dessem Eingang eine Folge von Eingangsabtastwerten und an dessem Ausgang eine Folge von Ausgangsabtastwerten anliegt, das einen Koeffizientenspeicher enthält, in dem eine Anzahl M Filterkoeffizienten abgespeichert ist und das zur Verzögerung der Folge der Eingangsabtastwerte und/oder der Ausgangsabtastwerte eine Anzahl Schieberegister enthält.The invention relates to a digital filter, at whose input a Sequence of input samples and at its output a sequence of output samples is applied, which contains a coefficient memory in which a number M filter coefficients is stored and that to delay the sequence of input samples and / or the output samples contain a number of shift registers.

Ein digitales Filter kann beispielsweise durch folgende Differenzengleichung beschrieben werden. A digital filter can be described, for example, by the following difference equation.

Hierbei bedeuten: txn) die Folge der Eingangsabtastwerte; die die Folge der Ausgangsabtastwerte; iak3 die Folge von N+1 nichtrekursiven Filterkoeffizienten; Ibk die Folge von N rekursiven Filterkoeffizienten.The following meanings: txn) the sequence of input samples; the the Sequence of output samples; iak3 the sequence of N + 1 non-recursive filter coefficients; Ibk the sequence of N recursive filter coefficients.

In der Fig. 1 ist ein solches Filternetzwerk, wie es beispielsweise aus der Veröffentlichung Digital Processing of Signals von B. Gold und C.Rader, Mc Graw-Hill, New York 1969, Seiten 39 bis 42 bekannt ist, dargestellt. Durch dieses als digitales Filter wirkende Netzwerk wird die Gleichung(1)unriiittelbar nachgebildet. Er enthält einen Eingang E, an dem eine Folge txnA von Eingangsabtastwerten anliegt und der über ein Schieberegister, das in der Fig. 1 als eine Anzahl in Kette geschalteter Verzögerungsglieder T dargestellt ist, und eine entsprechende Anzahl Multiplizierer Mu mit einem zentral angeordneten Addierer AD verbunden ist. Zwischen den einzelnen Verzögerungsgliedern T werden die Eingangsabtastwerte xn k abgegriffen, durch Multiplizierer Mu mit den nichtrekursiven Filterkoeffizienten ak multipliziert und die Produkte dem Addierer AD zugeführt. Der Ausgang des Addierers, der gleichzeitig den Filterausgang A darstellt und an dem die Folge tYnX der Ausgang abtastwerte anliegt, ist über eine zweite Kette von Verzögerungsglieder T und über Multiplizierer, durch die die Ausgangsabtastwerte Yn k mit einer Folge von rekursiven Filterkoeffizienten bk multipliziert werden, mit seinen weiteren Eingängen verbunden.In Fig. 1 is such a filter network, such as from the publication Digital Processing of Signals by B. Gold and C. Rader, Mc Graw-Hill, New York 1969, pages 39-42. This network, which acts as a digital filter, makes equation (1) impossible to determine replicated. It contains an input E, at which a sequence txnA of input samples is applied and via a shift register, which is shown in FIG. 1 as a number in a chain switched delay elements T is shown, and a corresponding number Multiplier Mu is connected to a centrally arranged adder AD. Between the input samples xn k are tapped from the individual delay elements T, multiplied by the multiplier Mu with the non-recursive filter coefficients ak and the products are fed to the adder AD. The output of the adder that is simultaneous represents the filter output A and at which the sequence tYnX the output samples is present is via a second chain of delay elements T and via multipliers, by which the output samples Yn k with a sequence of recursive filter coefficients bk are multiplied, connected to its other inputs.

Gleichung (1) kann in allgemeinerer Form noch folgendermaßen geschrieben werden: Hierbei bedeuten: {ZnW die zusammengefite Folge der Eingangs- und Ausgangsabtastwerte; eine zusammengefaßte Folge der M Filterkoeffizienten.Equation (1) can be written in a more general form as follows: Here mean: {ZnW the combined sequence of input and output samples; a combined sequence of the M filter coefficients.

Die Fig. 2 zeigt ein weiteres nach der herkömmlichen Methode realisiertes digitales Filter mit einer Anzahl von M = 8 Filterkoeffizienten und ebensovielen Multiplizierern. Jeder dieser Multiplizierer M1 bis M8 weist zwei Eingänge auf, wobei die ersten Eingänge der Multiplizierer jeweils mit einem der in ihrer Anzahl mit der Anzahl der Filterkoeffizienten übereinstimmenden 8 Ausgänge eines Koeffizientenspeichers CM verbunden sind. An den zweiten Eingängen liegen die einzelnen Werte z1 n bis Z8,n der zusammengefaßten Folge der Eingangs- und Ausgangsabtastwerte, so daß durch den ersten Multiplizierer M1 beispielsweise der Filterkoeffizient a1 mit dem Abtastwert Z1 n multipliziert wird, durch den zweiten Multiplizierer a2 mit Z2 n und durch den letzten Multiplizierer der Filterkoeffizient mit dem Abtastwert Z8,n multipliziert wird. Die Ausgänge der einzelnen Multiplizierer sind über einen Addiererbaum, durch den die einzelnen gebilden Produkte aufaddiert werden, und über einen Zwischenspeicher ZS mit dem Ausgang A der Anordnung verbunden, an dem dann die Folge tYn der Ausgangsabtastwerte anliegt.Fig. 2 shows another realized by the conventional method digital filter with a number of M = 8 filter coefficients and just as many Multipliers. Each of these multipliers M1 to M8 has two inputs, the first inputs of the multipliers each having one of their number 8 outputs corresponding to the number of filter coefficients one Coefficient memory CM are connected. The individual ones are at the second entrances Values z1 n to Z8, n of the combined sequence of input and output samples, so that the first multiplier M1, for example, the filter coefficient a1 is multiplied by the sample Z1 n by the second multiplier a2 with Z2 n and through the last multiplier the filter coefficient with the sample Z8, n is multiplied. The outputs of the individual multipliers are via a Adder tree, through which the individual products formed are added up, and above a buffer ZS connected to the output A of the arrangement, at which then the sequence tYn of the output samples is present.

Bei diesen bekannten Filteranordnungen wirkt sich besonders nachteilig der hohe Aufwand an relativ teuren digitalen Multiplizierern aus. Außerdem muß hier die Wortlänge aller Addierer aus Genauigkeitsgründen der maximal auftretenden Produktwortlänge entsprechen, da ja über die Nultiplizierer-Eingangssignale Zl,n nichts augesagt werden kann. Der Aufwand an Multiplizierern kann zwar durch Multiplexbetrieb verringert werden; durch den hierfür erforderlichen Aufwand an Multiplexern wird jedoch der Gesamtaufwand einer solchen Filterschaltung nicht wesentlich verringert.These known filter arrangements have a particularly disadvantageous effect the high cost of relatively expensive digital multipliers. Besides, must be here the word length of all adders for reasons of accuracy of the maximum occurring product word length correspond, since nothing is said about the multiplier input signals Zl, n can be. The outlay on multipliers can be reduced by multiplexing will; however, the multiplexer required for this is the The overall complexity of such a filter circuit is not significantly reduced.

Der Erfindung liegt die Aufgabe zugrunde, eine digitales Filter anzugeben, bei dem der bei bekannten Filtern durch die Verwendung digitaler Multiplizierer erforderliche Aufwand durch die Verwendung einfacherer Bauelemente wesentlich verringert ist und dadurch auch der insgesamt erforderliche schaltungstechnische Gesamtaufwand des Filters entsprechend kleingehalten ist.The invention is based on the object of specifying a digital filter, in the case of known filters through the use of digital multipliers required effort significantly reduced by using simpler components is and thereby also the total circuitry required of the filter is kept correspondingly small.

Ausgehend von einem digitalen Filter, an dessem Eingang eine Folge von Eingangsabtastwerten und an dessem Ausgang eine Folge von Ausgangsabtastwerten anliegt, das einen Koeffizientenspeicher enthält, in dem eine Anzahl M Filterkoeffizienten abgespeichert ist und das zur Verzögerung der Folge der Eingangsabtastwerte und/oder der Ausgangsabtastwerte eine Anzahl Schieberegister enthält, wird diese Aufgabe gemäß der Erfindung dadurch gelöst, daß das digiGale Filter eine mit der Wortlänge B der ElngangsabtastwerteSxn} übereinstimmende Anzahl von jeweils wenigstens zwei Eingänge aufweisenden arithmetischen Einheiten AE enthält, daß den einzelnen arithmetischen Einheiten unterschiedliche Bitwertigkeiten zugeordnet sind, daß die von den Schieberegistern sR abgegebenen Bits der beiden Folgen der Eingangs- und Ausgangsabtastwerte durch ein Wertigkeitsverteiler-Netzwerk WVN zu einer Folge VZna zusammengefaßt sind und. diese Folge nach unterschiedlichen Wertigkeiten in einzelne Worte aufgeteilt ist, daß jedes dieser Worte dem ersten Eingang der der Bitwertigkeit des jeweiligen Wortes zugeordneten arithmetischen Einheit zugeführt ist, daß die in dem Koeffizientenspeicher CM abgespeicherten Filterkoeffizienten a1.. aM über einen Koeffflzienten-Multiplexer KM nacheinander den zweiten Eingängen dl...dB aller arithmetischen Einheiten AEl.. .AEB gleichzeitig zugeführt sind, daß dem zweiten Eingang der für die Verarbeitung des höchstwertigen Bits (Vorzeichenbit) der Filterkoeffizienten vorgesehenen arithmetischen Einheit ein Vorzeichenwandler VZW vorgeschaltet ist, daß die arithmetischen Einheiten einen, ihrem ersten Eingang nachgeschalteten Bitverteiler BV enthalten, durch den aus dem anliegendenort dasjenige Bit des Abtastwertes zl'n ausgewählt ist, welches dem jeweils am zweiten Eingang gleichzeitig anliegenden Filterkoeffizienten al zugeordnet ist, daß jede arithmetischen Einheit ferner einen dem Bitverteiler nachgeschalteten Umschalter US enthält, der durch das ausgewählte Bit in der Weise gesteuert wird, daß beim Vorliegen einer binären Null dem Ausgang der arithmetischen Einheit binäre Nullen und beim Vorliegen einer binären Eins dem Ausgang der arithmetischen Einheit der jeweils an ihrem zweiten Eingang anliegende Koeffizient zugeführt ist, daß die Ausgänge der arithmetischen Einheiten über einen Addiererbaum zusammengefaßt sind, daß dem Ausgang des Addiererbaums ein Akkumulator AK nachgeschaltet ist, durch den eine Anzahl M der am Ausgang des Addiererbaums nacheinander auftretenden Werte aufsummiert ist und daß der Ausgang des Akkumulators mit dem Ausgang A des Filters verbunden ist.Starting from a digital filter, at the input of which a sequence of input samples and at its output a sequence of output samples is applied, which contains a coefficient memory in which a number M filter coefficients is stored and that to delay the sequence of input samples and / or the Output samples contains a number of shift registers, this task is performed according to the invention achieved in that the digiGale filter has a word length B of the Input samples Sxn} matching number of at least two inputs each having arithmetic units AE contains that the individual arithmetic Units are assigned different bit values that those of the shift registers sR output bits of the two sequences of the input and output samples a valency distribution network WVN are combined into a sequence VZna and. this sequence is divided into individual words according to different values, that each of these words corresponds to the first input of the bit value of the respective word assigned arithmetic unit is supplied that the in the coefficient memory CM stored filter coefficients a1 .. aM via a coefficient multiplexer KM successively the second inputs dl ... dB of all arithmetic units AEl .. .AEB are simultaneously fed to the second input for processing of the most significant bit (sign bit) of the filter coefficients provided arithmetic Unit is preceded by a sign converter VZW that the arithmetic units contain a bit distributor BV connected downstream of its first input, by the that bit of the sample value zl'n is selected from the adjacent location which assigned to the filter coefficient a1 applied at the same time at the second input is that each arithmetic unit also has a bit distributor connected downstream Contains toggle switch US, which is controlled by the selected bit in such a way that that if there is a binary zero, the output of the arithmetic unit is binary Zeros and, if a binary one is present, the output of the arithmetic unit the coefficient applied in each case to its second input is supplied that the The outputs of the arithmetic units are combined via an adder tree, that the output of the adder tree is followed by an accumulator AK through which a number M of the values occurring one after the other at the output of the adder tree is added up and that the output of the accumulator is connected to the output A of the filter is.

Vorteilhaft ist besonders,daß bei dem erfindungsgemäßen Filter anstelle von digitalen Multiplizierern arithmetischen Einheiten besonders einfacher Struktur Verwendung finden. Vorteilhaft ist auch die Aufwandsverminderung des Addiererbaumes, bei dem die einzelnen Addierer eine aufsteigende Wortlänge aufweisen, wobei in der ersten Stufe die Addiererwortlänge gegenüber der Koeffizientenwortlänge nur um 2 Bit erhöht ist. Entsprechend steigt die Wortlänge in den folgenden Stufen an und erreicht erst beim letzten Addierer eine volle Ausgangswortlänge, wie sie bei bekannten digitalten Filtern für alle Addierer erforderlich ist.It is particularly advantageous that instead of the filter according to the invention of digital multipliers arithmetic units with a particularly simple structure Find use. The cost reduction of the adder tree is also advantageous, in which the individual adders have an increasing word length, with first stage the adder word length compared to the coefficient word length by only 2 Bit is increased. The word length increases accordingly in the following stages and only reaches a full output word length at the last adder, as is the case with known ones digital filtering is required for all adders.

Nachstehend wird die Erfindung anhand von Ausführungsbeispielen noch näher erläutert.The invention is explained below with the aid of exemplary embodiments explained in more detail.

Es zeigen in der Zeichnung: Fig. 1 ein bereits erläutertes Prinzipschaltbild eines bekannten digitalen Filters, Fig. 2 eine weitere bereits erläuterte bekannte Filteranordnung mit Multiplizierern, Fig. 3 eine Darstellung eines erfindungsgemäßen digitalen Filters, Fig. 4 eine einzelne arithmetische Einheit eines erfindungsgemäßen Filters.The drawings show: FIG. 1 an already explained basic circuit diagram of a known digital filter, FIG. 2 shows another known one which has already been explained Filter arrangement with multipliers, FIG. 3 shows an illustration of an inventive digital filter, FIG. 4 shows a single arithmetic unit of an inventive Filters.

Das Ausführungsbeispiel eines erfindungsgemäßen Filters, wie es in der Fig. 3 dargestellt ist, enthält einen mit einer Folge von Eingangsabtastwerten txnt gespeisten Eingang E, dem eine erste Kette von Schieberegistern SR nachgeschaltet ist, sowie ein Ausgang A, an dem die Folge der Ausgangsabtastwerte fYnj anliegt und der bei der Ausführung als rekursives Filter mit einer zweiten Kette von hintereinandergeschalteten Schieberegistern SR verbunden ist.The embodiment of a filter according to the invention, as shown in 3, includes one having a sequence of input samples txnt fed input E, which is followed by a first chain of shift registers SR is, as well as an output A, at which the sequence of output samples fYnj is present and when it is executed as a recursive filter with a second chain of cascading filters Shift registers SR is connected.

Durch ein im Ausführungsbeispiel nur schematisch dargestells, mit den einzelnen Schieberegistern SR verbundenes Wertigkeitsverteiler-Netzwerk WVN wird aus den Folgen der Eingangs- und Ausgangsabtastwerte eine zusammengefaßte Folge SZn3 gebildet und deren Bits nach unterschiedlichen Wertigkeiten zu einzelnen Worten, die jeweils Gruppen von Bits gleicher Wertigkeit enthalten, zusammengefaßt. Die Anzahl der jeweils Bits gleicher Wertigkeit enthaltenden Worte stimmt überein mit<br Wortlänge der einzelnen Abtastwerte und beträgt beim Ausführungsbeispiel 8. Dementsprechend ist auch das Wertigkeitsverteiler-Netzwerk QpVN mit acht Ausgängen wl bis w8 für jeweils ein Wort versehen. Am Ausgang w1 liegen dann nebeneinander beispielsweise alle hier als Vorzeichenbits verwendeten Bits z°#,n der Wertigkeit O aus der Folge {zn} der Abtastwerte, am Ausgang w2 alle Bits Z1,n der Wertigkeit 1 und in gleicher Weise an den Ausgängen w3 bis w8 die 3its Z1,2 bis Zl,n7 der Wertigkeiten 2 bis 7.By a dargestells only schematically in the embodiment, with weight distribution network WVN connected to the individual shift registers SR the series of input and output samples becomes a combined series SZn3 formed and their bits according to different values for individual words, each Containing groups of bits of the same significance, combined. The number of words each containing bits of the same significance is the same with <br word length of the individual samples and is in the exemplary embodiment 8. The value distribution network QpVN with eight outputs is also corresponding wl to w8 for one word each. At the output w1 are then next to each other for example, all bits z ° #, n of the valency used here as sign bits O from the sequence {zn} of the samples, at the output w2 all bits Z1, n of the valency 1 and in the same way at the outputs w3 to w8 the 3 bits Z1,2 to Zl, n7 of the valencies 2 to 7.

Das digitale Filter enthält weiterhin eine mit der Wortlänge der Abtastwerte übereinstimmende Anzahl von arithmetischen Einheiten AE1 bis AE8, die jeweils zwei Eingänge aufweisen. Jeder dieser arithmetischen Einheiten ist eine der auftretenden Bitwertigkeiten fest zugeordnet und dementsprechend ist jeweils der erste Eingang jeder der arithmetischen Einheiten mit einem der Ausgänge bis w8 verbunden. Beim Ausführungsbeispiel sind die ersten Eingänge der arithmetischen Einheiten AE1 bis AE8 mit den Bezugszeichen cl bis c8 versehen und der Eingang cl mit dem Ausgang w1, der Eingang c2 mit dem Ausgang w2 und so fortfahrend der Eingang c8 mit dem Ausgang w8 verbunden. Die zweiten Eingänge di bis d8 der in Fig. 4 auführlich dargestellten arithmetischen Einheiten sind über einen getakteten Koeffizienten-Multiplexer KI mit den einzelnen Koeffizienten-Ausgängen eines Koeffizientenspeichers CM, in dem die Filterkoeffizienten a1 bis a8 abgespeichert sind, verbunden.The digital filter also contains one with the word length of the sample values matching number of arithmetic units AE1 to AE8, each two Have entrances. Each of these arithmetic units is one of the occurring Bit values are permanently assigned and the first input is accordingly in each case each of the arithmetic units is connected to one of the outputs up to w8. At the Embodiment are the first inputs of the arithmetic units AE1 to AE8 is provided with the reference symbols cl to c8 and the input cl with the output w1, the input c2 with the output w2 and so on, the input c8 with the Output w8 connected. The second inputs di to d8 of those shown in detail in FIG arithmetic units are via a clocked coefficient multiplexer KI with the individual coefficient outputs of a coefficient memory CM in which the filter coefficients a1 to a8 are stored, connected.

Entsprechend der Anzahl der Filterkoeffizienten weist der Koeffizientenspeicher 8, jeweils für einen Filterkoeffizienten vorgesehene Koeffizientenausgänge auf, die mit den acht Eingängen des Koeffizienten-Muliplexers KM verbunden sind. Der Ausgang des in der Figur als rotierender Umschalter dargestellten Koeffizienten-Muliplexers, an dem nacheinander die Filterkoeffizienten Jeweils einzeln anliegen, ist mit den zweiten Eingängen d2 bis d8 der arithmetischen Einheiten AE2 bis AE8 direkt und mit dem zweiten Eingang dl der für die Verarbeitung des höchstwertigen Bits der Filterkoeffizienten vorgesehenen arithmetischen Einheit SE1 über einen Vorzeichenwandler VZW verbunden.The coefficient memory 8, coefficient outputs provided for each filter coefficient, which are connected to the eight inputs of the coefficient multiplexer KM. Of the Output of the coefficient multiplexer shown in the figure as a rotating switch, to which the filter coefficients are applied one after the other, is with the second inputs d2 to d8 of the arithmetic Units AE2 to AE8 directly and with the second input dl for processing the most significant Bits of the filter coefficients provided arithmetic unit SE1 via a Sign converter VZW connected.

Die Ausgänge der arithmetichen Einheiten sind über einen Addiererbaum zusammengefaßt, der aus den jeweils zwei Eingänge und einen Ausgang aufweisenden Addierern AD1 bis AD7 besteht. Dem Ausgang des Addiererbaums ist ein getakteter Akkumulator AK nachgeschaltet, durch den die am Ausgang des Addiererbaumes nacheinander auftretenden Werte aufsummiert werden und an dessen Ausgang, der gleichzeitig den Filterausgang A darstellt, dann die FolgeYn3 der Ausgangsabtastwerte auftritt.The outputs of the arithmetic units are via an adder tree summarized, of the two inputs and one output having each Adders AD1 to AD7. The output of the adder tree is a clocked Accumulator AK connected downstream, through which the at the output of the adder tree one after the other occurring values are summed up and at its output, which at the same time has the Represents filter output A, then the sequence Yn3 of the output samples occurs.

Die Fig. 4 zeigt eine einzelne arithmetische Einheit AE eines Filters nach der Fig. 3. Sie enthält einen ihrem ersten Eingang cj nachgeschalteten Bitverteiler BV, an dessen Eingang nebeneinander zu Worten zusammengefaßte Bits gleicher Wertigkeit j der zusammengefaßten Folge der Abtastwerte anliegen. Der Bitverteiler BV enthält einen getakteten Multiplexer, der in der Figur als rotierender Umschalter dargestellt ist. Am zweiten Eingang dj der arithmetischen Einheit liegen nacheinander alle vollstandigen Koeffizienten - beim O-ten Bit, dem Vorzeichenbit in negativer Form -an; gleichzeitig wird vom Bitverteiler synchron das dem jeweiligen Koeffizienten entsprechende Bit aus dem amersten Eingang anliegenden Wort Zl n ausgewählt und der Umschaltersteuerung eines inder arithmetischen Einheit dem Ausgang des Multiplexers nachgeschalteten. Umschalters US zugeführt. Der Umschalter US weist zwei Schaltkontakte auf, von denen der erste mit dem zweiten Eingang der arithmetischen Einheit verbunden ist, während am zweiten Schaltkontakt logische Nullen anliegen. Entsprechend dem Wert des der Umschaltersteuerung zugeführten Bits wird durch den Umschalter US an den Ausgang der arithmetischen Einheit entweder der am zweiten Eingang anliegende Koeffizient, sofern das an der Umschaltersteuerung liegende Bit logisch 1 ist, oder aber logische Nullen gelegt, wenn das an der Umschaltesteuerung liegende Bit logisch 0 ist.4 shows a single arithmetic unit AE of a filter according to FIG. 3. It contains a bit distributor connected downstream of its first input cj BV, at the input of which bits of the same significance are combined to form words next to one another j of the combined sequence of samples are present. The bit distributor BV contains a clocked multiplexer, which is shown in the figure as a rotating switch is. At the second input dj of the arithmetic unit are all complete ones one after the other Coefficients - at the O-th bit, the sign bit in negative form -an; simultaneously the bit corresponding to the respective coefficient is synchronized by the bit distributor selected from the first input word Zl n and the switch control one in the arithmetic unit downstream of the output of the multiplexer. Switch US supplied. The switch US has two switching contacts, one of which the first is connected to the second input of the arithmetic unit, while logical zeros are present at the second switching contact. According to the value of the Bits supplied to the switch control are sent to the output by the switch US of the arithmetic unit either the coefficient applied to the second input, provided that the bit on the switch control is logical 1, or logical Zeros placed when the bit on the switchover control is logical 0.

Die arithmetische Einheit berechnet damit einzelne Produkte der Form a z bzw. 0 (3) 1 ZlFn (-a1).z1,n die durch Addiererbaum zu den Summen der folgenden Form aufaddiert werden.The arithmetic unit thus calculates individual products of the form az or 0 (3) 1 ZlFn (-a1) .z1, n which are generated by the adder tree to the sums of the following form are added up.

Durch den dem Addiererbaum nachgeschalteten Akkumulator AK werden nun die am Ausgang des Addiererbaumes auftretenden Werte entsprechend der Gleichung (4) fortlaufend aufaddiert zu der folgenden Form Gleichung (5) läßt sich durch Umformung wieder in die grundlegenden Filtergleichungen (1) bzw. (2) zurückführen.By means of the accumulator AK connected downstream of the adder tree, the values occurring at the output of the adder tree are then continuously added up in accordance with equation (4) to give the following form Equation (5) can be converted back into the basic filter equations (1) and (2).

Es ist zu beachten, daß die Addierer des Addiererbaumes eine aufsteigende Wortlänge aufweisen, derart, daß wegen der Rettung von Uberträgen und wegen der Wichtung mit den Faktoren 2 i in der ersten Stufe die Addiererwortlänge die Koeffizientenwortlänge um 2 Bit übertreffen muß. Entsprechend steigt die Wortlänge in den folgenden Stufen an, bis der letzte Addierer die volle Ausgangswortlänge erhält. Im Vergleich dazu ist in der herkömmlichen Technik, beispielsweise in der Schaltung nach Fig. 2, eine volle Addierwortlänge schon vor der ersten Addiererstufe an erforderlich, da dort bereits ein Teilprodukt al'zein diese volle Länge aufweisen kann.It should be noted that the adders of the adder tree are ascending Word length such that because of the rescue of transmissions and because of the Weighting with the factors 2 i in the first stage the adder word length the coefficient word length must exceed by 2 bits. The word length increases accordingly in the following stages until the last adder receives the full output word length. Compared to that is in the conventional art, for example in the circuit of FIG. 2, a full adder word length is required before the first adder stage because there a partial product can already have this full length.

1 Patentanspruch 4 Figuren1 claim 4 figures

Claims

Patent also digital filter, at whose input a sequence of input samples and at the output of which a sequence of output samples is present, which has a coefficient memory contains, in which a number M filter coefficients is stored and that for Delay of the sequence of the input samples urld / or the output samples contains a number of shift registers, that the digital filter corresponds to the word length B of the input samples? \ xn \ Number of arithmetic units each having at least two inputs (AE) contains that the individual arithmetic units have different bit values are assigned that the bits output from the shift registers (SR) of the two Sequence of the input and output samples through a value distribution network (from) to a sequence {z 2 are combined and this sequence according to different Values is divided into individual words that each of these words is the first Input of the mathematical unit assigned to the bit value of the respective word is supplied that the filter coefficients stored in the coefficient memory (CM) a1. aM successively the second inputs via a coefficient multiplexer (KM) (d1 ... dE) of all arithmetic units (AEi ... AEB) are supplied at the same time, that the second input is the one for processing the most significant bit (sign bit) the filter coefficient provided arithmetic unit a sign converter (VZ) i) is connected upstream that the arithmetic units one, their first input downstream bit distributor (BV) included, by the from the adjacent word that bit of the sample Zl, n is selected which corresponds to the second Input simultaneously applied filter coefficients al is assigned that each arithmetic unit also has a switch connected downstream of the bit distributor (US) which is controlled by the selected bit in such a way that the If there is a binary zero the output of the arithmetic unit binary zeros and if there is a binary One the output of the arithmetic Unit is supplied with the coefficient applied to its second input, that the outputs of the arithmetic units are combined via an adder tree are that the output of the adder keyboard is followed by an accumulator (AR), by which a number M of those occurring one after the other at the output of the adder tree Values is totaled and that the output of the accumulator is connected to the output (A) of the Filters is connected.