DE2616702A1

DE2616702A1 - Exposure control device for camera - has exposure measurement circuit and includes exposure parameter setting element

Info

Publication number: DE2616702A1
Application number: DE19762616702
Authority: DE
Inventors: Fumio Ito; Tadashi Ito; Masaharu Kawamura; Hiroyashu Murakami; Nobuaki Sakurada; Nobuhiko Shinoda; Kanagawa Yokohama
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1975-04-18
Filing date: 1976-04-15
Publication date: 1976-12-23

Abstract

The parameter setting element generates an analogue exposure parameter, and an analogue-digital converter is provided. The appts. is also provided with an analogue switch at the output of the exposure measurement circuit. There is an analogue switch at the exposure parameter setting element output, and a sequence control switch is connected to the above switches and to the analogue-digital convertor. The sequence control circuit applies control signals for consecutive opening of switches, so that signals from those switches are consecutively converted into digital signals.

Description

Belichtungssteuereinrichtung Die Erfindung bezieht sich auf eine Belichtungssteuereinrichtung für Kameras. Exposure Control Apparatus The invention relates to a Exposure control device for cameras.

Im allgemeinen ist es bei einer einäugigen Spiegelreflexkamera erforderlich, die Information über die Helligkeit des aufzunehmenden Objekts für einen Augenblick vor der Bildaufnahme zu speichern. Daher weisen herkömmliche Belichtungssteuereinrichtungen für eine einäugige Spiegelreflexkamera eine Speicherschaltung für das Speichern der Objekthelligkeitinformation auf. In general, a single lens reflex camera requires the information about the brightness of the object to be recorded for a moment before taking a picture. Therefore, conventional exposure control devices for a single lens reflex camera, a memory circuit for storing the object brightness information.

Wenn jedoch die Speicherschaltung die Objekthelligkeitsinformation als analoge Größe speichert (wie z. B. ein Kondensator) ist es aufgrund von Stromverlust oder Temperaturschwankungen nicht möglich, die genaue Größe über eine lange Zeitdauer zu speichern, so daß die Belichtungssteuereinrichtung die Belichtungsgröße (wie z. B. eine Belichtungszeit) nicht exakt einstellen kann, was unvorteilhaft ist. Folglich wurde in der US-PS 3 824 608 oder der US-Patentanmeldung 5 29 241 vom 3. Dezember 1974 (DT-OS 2 458 697) vorgeschlagen, in der Belichtungssteuereinrichtung einen Analog-Digital-Umsetzer in der Weise vorzusehen, daß die Objekthelligkeitsinformation in seine digitale Größe umgesetzt und dann gespeichert wird.However, when the memory circuit stores the object brightness information stores as an analog quantity (such as a capacitor) it is due to power loss or temperature fluctuations not possible, the exact size over a long period of time to store so that the exposure control device the exposure size (such as an exposure time) cannot set exactly, which is disadvantageous is. Accordingly, U.S. Patent 3,824,608 or U.S. Patent Application 5,29,241 of December 3, 1974 (DT-OS 2 458 697) proposed in the exposure control device to provide an analog-to-digital converter in such a way that the object brightness information is converted into its digital size and then stored.

Obgleich mit dem vorgenannten herkömmlichen Verfahren der Speicherung der Objektshelligkeitsinformation als digitale Größe der Nachteil des vorstehend genannten Verfahrens der Speicherung der Information als analoge Größe vermeidbar ist, wird im Falle dieser Verfahren die Rechenoperation der Objekthelligkeitsinformation mit der photographischen Information wie beispielsweise dem Film-.empfindlichkeitswert oder dem Verschlußzeitwert mit Hilfe analoger Schaltungen durchgeführt, so daß folgende Nachteile weiter bestehen: Aufgrund der Fehlberechnung dieser den Schwankungen der Umgebungstemperatur ausgesetzten Analogschaltung kann nämlich selbst die in der vorgenannten US-PS 3 824 608 und so weiter vorgeschlagene Belichtungssteuereinrichtung die Belichtungsgröße nicht in exakter Weise einstellen. Although with the aforementioned conventional method of storage object brightness information as a digital quantity has the disadvantage of the above The aforementioned method of storing the information as an analog variable can be avoided is, in the case of these methods, the arithmetic operation of the object brightness information with the photographic information such as the film speed value or the shutter speed value by means of analog circuits, so that the following Disadvantages persist: Due to the miscalculation of this, the fluctuations in the This is because the analog circuit exposed to ambient temperature can even reduce the temperature in the the aforementioned U.S. Patent 3,824,608 and so on do not adjust the exposure size accurately.

Wenn ferner bei einer Belichtungssteuereinrichtung, die zum Speichern der Objektshelligkeitsinformation als digitale Größe ausgelegt ist, die Rechenschaltung gleichfalls mit digitalen Schaltungen aufgebaut ist, um so die Nachteile bei der Einrichtung nach der vorstehend genannten US-PS 3 824 608 usw. zu vermeiden, wobei eine solche Einrichtung entweder eine Ausführungsart ist, die derart unabhängige Werte wie den vorgewählten Verschlußzeitwert usw. If further in an exposure control device that is used to store the object brightness information is designed as a digital variable, the computing circuit also with digital circuits is built so as to the disadvantages to avoid in the device according to the aforementioned US-PS 3,824,608 etc., such means being either of an embodiment which is so independent Values such as the preset shutter speed, etc.

in digitale Größen von Anfang an wie beispielsweise mit Hilfe digitaler Schalter umsetzt, oder eine Ausführungsart ist, bei der für jedes Element wie die Informationsquelle für die analoge Objekthelligkeit, das Filmempfindlichkeitswert-Einstellelement, ein Vorwähl-Verschlußzeitwert-Einstellelement und so wieter ein Analog-Digital-Umsetzer vorgesehen ist, wird die Einrichtung dadurbh aufgrund der Verdrahtung der digitalen Schalter oder der Anbringung einer Mehrzahl von Analog-Digital-Umsetzern kompliziert, so daß die Einrichtung groß wird und die Herstellungskosten ansteigen, was bei einer Kamera nicht verwendbar ist, die bei niedrigen Herstellungskosten kompakt sein soll.in digital dimensions right from the start, for example with the help of digital Switch is implemented, or is an embodiment, in which for each element such as the Source of information for the analog object brightness, the film speed setting element, a preselection shutter speed setting element and so an analog-to-digital converter provided, the facility will dadurbh due to the wiring of the digital Switches or the installation of a plurality of analog-to-digital converters complicated, so that the facility becomes large and the manufacturing cost increases, which in a Camera is not usable, which should be compact at low manufacturing costs.

Aufgabe der Erfindung ist es, eine kompakte Belichtungssteuereinrichtung anzugeben, die unter geringen Kosten hergestellt werden kann und die die Belichtungsgröße in exakter Weise einstellt. The object of the invention is to provide a compact exposure control device indicate that can be manufactured at low cost and that the exposure size adjusts in an exact manner.

Dabei soll mit der Erfindung eine kompakte Belichtungssteuereinrichtung geschaffen werden, die unter niedrigen Kosten selbst dann erzeugt werden kann, wenn die Belichtungsgröße auf digitale Weise berechnet wird. The invention is intended to provide a compact exposure control device which can be produced at a low cost even if the exposure size is calculated digitally.

Ferner soll die Erfindung eine Belichtungssteuereinrichtung bieten, bei der eine Mehrzahl analoger photographischer Informationen mittels eines einzigen Analog-Digital-Umsetzers in digitale Signale umgesetzt werden kann. Furthermore, the invention is intended to provide an exposure control device, in which a plurality of analog photographic information by means of a single one Analog-digital converter can be converted into digital signals.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert, wobei der Mechanismus der Kamera, an der die Erfindung Anwendung findet, der gleiche wie der in der japanischen Patentanmeldung Sho 50-24687 beschriebene ist, so daß zur Vereinfachung dessen Erläuterung weggelassen ist. The invention is explained below using an exemplary embodiment explained in more detail with reference to the drawing, the mechanism of the camera, to which the invention is applied, the same as that in the Japanese patent application Sho 50-24687, so the explanation thereof is omitted for simplicity is.

Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels. 1 shows a block diagram of an exemplary embodiment.

Fig. 2 zeigt einen Programmablaufplan des Ausführungsbeispiels nach Fig. 1; Fig. 3 zeigt ins Einzelne gehend einen Schaltungsaufbau des Ausführungsbeispiels nach Fig. 1; Fig. 4 zeigt ein Zeitablaufdiagramm für die Erläuterung der Arbeitsweise der in Fig. 3 gezeigten Schaltung; Fig. 5 bis 11 zeigen jeweils ausführliche Schaltbilder einer jeden Schaltungskomponente der in Fig. 3 gezeigten Schaltung. Fig. 2 shows a program flow chart of the embodiment according to Fig. 1; Fig. 3 shows in detail a circuit structure of the embodiment according to Fig. 1; Fig. 4 shows a timing chart for explaining the operation the circuit shown in Fig. 3; Figures 5 through 11 each show detailed circuit diagrams of each circuit component of the circuit shown in FIG.

Die Fig. 1 zeigt ein Blockschaltbild einer Einrichtung, bei dem eine Ausführungsform des erfindungsgemäßen automatischen Belichtungssteuerverfahrens bei einer Kamera verwendet wird, wobei FS eine Filmempfindlzchkeits-Einstellschaltung zum Einstellen der Empfindlichkeit des photographischen Films ist, ML eine Lichtmessschaltung für die Erfassung der Helligkeit des aufzunehmenden Objekts und für die Berechnung des Ausgangssignals der Filmempfindlichkeits-Einstellschaltung FS auf analoge Weise ist, um ein analoges Signal zu erzeugen, das der für den photographischen Film nötigen Belichtungsgröße entspricht, ET eine aus einem veränderbaren Widerstand usw. bestehende Verschlußzeit-Einstellschaltung für die Erzeugung eines analogen Signals ist, das dem APEX-Wert Tv der Belichtungsgröße zur Einstellung der Belichtungszeit entspricht, AS eine aus einem veränderbaren Widerstand usw. Fig. 1 shows a block diagram of a device in which a Embodiment of the automatic exposure control method of the present invention used in a camera, where FS is a film speed setting circuit for adjusting the sensitivity of the photographic film, ML is a light measuring circuit for the detection of the brightness of the object to be recorded and for the calculation of the output signal of the film speed setting circuit FS in an analog manner is to generate an analog signal that is necessary for photographic film Exposure size, ET one consisting of a variable resistor, and so on Shutter speed setting circuit for generating an analog signal that the APEX value Tv corresponds to the exposure size for setting the exposure time, AS one of a variable resistor, etc.

bestehende am Blendenwert-Einstellschaltung zum Erzeugen eines analogen Signals ist, die dem APEX-Wert Av des Blendenwerts entspricht, um so den Blendenwert des Aufnahmeobjektivs einzustellen, AP eine aus einem veränderbaren Widerstand usw. bestehende Blendengrößen-Detektorschaltung für die Erzeugung eines analogen Signals ist, das dem APEX-Wert Av des tatsächlichen Blendenwerts des Aufnahmeobjektivs entspricht, INT eine Integrierschaltung für das Erzeugen eines Spannungssignals ist, das mit einer bestimmten festgelegten Neigung aufgrund eines bestimmten festgelegten Spannungswerts vom Zeitpunkt des Anlegens eines Eingangssignals an abfällt, AG 1 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der Lichtmeßschaltung ML ist, AG 2 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der Integrierschaltung INT ist, AG 4 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der Verschlußzeit-Einstellschaltung ET ist, AG 5 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der Blendengrößen-Detektorschaltung AP ist, AG 6 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der Blendenwert-Einstellschaltung AS ist, CM einel°gWithmische Kompressorschaltung für das logarithmische Komprimieren des über das Analogschaltglied eingegebenen Belichtungsgrößen-Signals oder des Ausgangssignals der Integrierschaltung INT ist^ das über das Analogschaltglied AG 1 einzugeben ist, AG 3 ein Analogschaltglied für das selektive Durchlassen des Ausgangssignals der logFithmischen Kompressorschaltung CM ist, COM ein Vergleicher ist,dessen ein Anschluß an das Ausgangssignal eines der Analogschaltglieder AG 3, AG 4, AG 5 oder AG 6 angeschlossen ist und. dessen anderer Anschluß mit dem analogen Ausgangssignal eines Digital-Analog-Umsetzers DA verbunden ist, der später erläutert wird, und CR ein Register mit vier Bit-Ausgängen CR 1, CR 2, CR 4 und'CR 8 ist, die jeweils den Wert "1", "2", 11411 bzw. "8" darstellen. DA ist der Digital-Analog-Umsetzer zum Umsetzen des Inhalts des Registers CR in einen analogen Wert, RC ist eine Registersteuerschaltung für das Bewirken des Setzens und Rücksetzens -eines jedes Bits des Registers CR, die zusammen mit dem Register CR, dem Digital-Analog-Umsetzer DA und dem Vergleicher COM eine Analog-Digital-Umsetzfunktion mit aufeinanderfolgender Annäherung ergibt, BR ist ein Register mit vier Bit- Ausgängen BR 1, BR 2, BR 4 und BR 8, die jeweils den Wert "1", "2", "4" und "8" tragen, AC ist eine Rechenschaltung für die Berechnung des Inhalts der Register CR und BR, FC ist ein Steuerzähler mit vier Bit-Ausgängen FC 1, FC 2, FC 4 und FC 8, die jeweils die Werte "1", "2", "4" und "8" besitzen, um das Folgesteuersignal für die Gesamtschaltung abzugeben, DC ist ein Decodierer zum Umsetzen der Ausgangssignale FC 1, FC 2, FC 3 und FC 4 aus dem Steuerzähler FC in sechzehn Signalausgänge CCO bis CC9 und CCA bis CCG, CC ist eine Zählersteuerschaltung für die Aufnahme eines Ausgangssignals COMP des Vergleichers COM, eines Analog-Digital-Umsetzungs-Endsignals END aus der Registersteuerschaltung RC, eines Verschlußauslösesignals SHTR, eines Belichtungszeit-Vorrangwahlsignals SSLC und der Ausgangssignale CCO, CC1, CC3,CC4, CC5, CC8, CC9 und CCC des Decodierers DC für die Steuerung des Setzens und Rücksetzens eines jeden Bits des Steuerzählers FC, 01 ist;ein ODER-Glied für die Speisung des Analogschaltglieds AG 3 mit den Ausgangssignalen CC2 und CC9 des Decodierers DC, 02 ist ein ODER-Glied für die Speisung der Registersteuerschaltung RC mit den Ausgangssignalen CC4 und CC8 des Decodierers DC, 03 ist ein ODER-Glied für das Speisen der Rechenschaltung AC mit den Ausgangssignalen CCI und CC4 des Decodieres DC, Al ist ein UND-Glied für die Versorgung des Analogschaltglieds AG4 mit dem logischen Produktsignal des Belibhtungszeit-Vorrangwahlsignals SSLC mit dem Ausgangssignal CC3 des Decodierers DC und A2 ist ein UND-Glied für das Zuführen des logischen Produktsignals des invertierten Signals SSLC des Belichtungszeit-Vorrangwahlsignals SSLC eines Inverters INV mit dem Ausgangssignal CC3 des Decodierers DC. Dabei beginnt die Registersteuerschaltung RC die Analog-Digital-Umsetzung mit dem Ausgangssignal FC2 des Steuerzählers FC, setzt die Analog-Digital-Umsetzung unter Erfassung des Signals COMP aus dem Vergleicher COM fort, speichert in dem Register CR die in einen digitalen Wert umgesetzten Daten zu einem Zeitpunkt, an dem die Analog-Digital-Umsetzung beendigt ist, führt der Zählersteuerschaltung CC das Signal END zu und speichert ferner den Inhalt des Registers BR in dem Register CR mittels des Signals von dem ODER-Glied 0 2. Ferner speichert die Rechenschaltung AC mittels des Signals von dem ODER-Glied 03 den Inhalt des Registers CR in dem Register BRund zugleich das Ergebnis der Subtraktion des Inhalts des Registers CR von dem Inhalt des Registers BR in dem Register BR.existing on the aperture value setting circuit for generating an analog Signal is that corresponds to the APEX value Av of the aperture value, so as the aperture value of the taking lens, AP one of a variable resistor, etc. existing aperture size detector circuit for the generation of an analog signal which corresponds to the APEX value Av of the actual aperture value of the taking lens, INT is an integrating circuit for generating a voltage signal that is associated with a certain fixed slope due to a certain fixed voltage value from the point at which an input signal is applied, AG 1 is an analog switching element is for the selective passage of the output signal of the light measuring circuit ML, AG 2 is an analog switching element for the selective passage of the output signal the integrating circuit INT, AG 4 is an analog switching element for the selective passage of the output signal of the shutter speed setting circuit ET, AG 5 is an analog switching element for selectively passing the output of the aperture size detecting circuit AP is, AG 6 is an analog switching element for the selective passage of the output signal of the aperture value setting circuit AS is, CM is a ° gWithmic compressor circuit for logarithmic compression of the input via the analog switching element Exposure size signal or the output signal of the integrating circuit INT is ^ which is to be entered via the analog switching element AG 1, AG 3 an analog switching element for the selective passage of the output signal of the log compressor circuit CM is, COM is a comparator, one terminal of which is connected to the output signal of a the analog switching elements AG 3, AG 4, AG 5 or AG 6 is connected and. whose other connection with the analog output signal of a digital-to-analog converter DA, which will be explained later, and CR is a register with four bit outputs CR 1, CR 2, CR 4 and 'CR 8' representing the value "1", "2", 11411 and "8", respectively. DA is the digital-to-analog converter for converting the content of the register CR into an analog value, RC is a register control circuit for effecting setting and resetting each bit of the register CR along with the register CR, the digital-to-analog converter DA and the comparator COM have an analog-to-digital conversion function with successive approximation results, BR is a register with four bit Outputs BR 1, BR 2, BR 4 and BR 8, each with the value "1", "2", "4" and "8", AC is a computing circuit for calculating the content of the registers CR and BR, FC is a control counter with four bit outputs FC 1, FC 2, FC 4 and FC 8, respectively have the values "1", "2", "4" and "8" to provide the sequence control signal for the entire circuit output, DC is a decoder for converting the output signals FC 1, FC 2, FC 3 and FC 4 from the control counter FC into sixteen signal outputs CCO to CC9 and CCA to CCG, CC is a counter control circuit for receiving an output signal COMP of the comparator COM, an analog-digital conversion end signal END from the Register control circuit RC, a shutter release signal SHTR, an exposure time priority selection signal SSLC and the output signals CCO, CC1, CC3, CC4, CC5, CC8, CC9 and CCC of the decoder DC for controlling the setting and resetting of each bit of the control counter FC, 01 is an OR element for supplying the analog switching element AG 3 with the output signals CC2 and CC9 of the decoder DC, 02 is an OR gate for the supply of the register control circuit RC with the output signals CC4 and CC8 of the decoder DC, 03 is an OR gate for feeding the computing circuit AC with the output signals CCI and CC4 of the Decodieres DC, Al is an AND element for the supply of the analog switching element AG4 with the logical product signal of the exposure time priority selection signal SSLC the output signal CC3 of the decoder DC and A2 is an AND gate for the supply of the logical product signal of the inverted signal SSLC of the exposure time priority selection signal SSLC of an inverter INV with the output signal CC3 of the decoder DC. The register control circuit RC begins the analog-digital conversion the output signal FC2 of the control counter FC, sets the analog-digital conversion continues with detection of the signal COMP from the comparator COM, stores in the Register CR the data converted into a digital value at a point in time the analog-to-digital conversion is completed, the counter control circuit CC the signal END and also stores the content of the register BR in the register CR by means of the signal from the OR gate 02. Further, the arithmetic circuit stores AC by means of the signal from the OR gate 03 the content of the register CR in the Register BR and at the same time the result of subtracting the content of register CR of the content of the register BR in the register BR.

Die Elemente CC, LC und DC bilden eine Folgesteuerschaltung und die Elemente RC, CR, DA und COM einen Analog-Digital-Umsetzer. The elements CC, LC and DC form a sequence control circuit and the Elements RC, CR, DA and COM have an analog-to-digital converter.

Die Fig. 2 zeigt das Steuerungs-Programmablaufdiagramm der gemäß der vorstehenden Beschreibung aufgebauten automatischen Belichtungssteuereinrichtung. Nachstehend wird die Arbeitsweise der nach Fig. 1 aufgebauten automatischen Belichtungssteuereinrichtung unter Bezugnahme auf Fig. 2 erläutert. Bei dem stationären Zustand "Halt" liegen alle Ausgangssignale FC1 FC2, FC3 und FC4 des Steuerzählers FC auf "O", so daß folglich das Åusgangssignal CCO des Decodierers DC gleich "0" ist. Zu diesem Zeitpunkt befindet sich die Zählersteuerschaltung CC in dem Wartezustand für das Verschlußauslösesignal SHTR. Wenn nun das Verschlußauslösesignal SGTR eintrifft, befindet sich der Ausgangsanschluß FC2 auf dem Pegel "1" an dem zweiten Bit, so daß folglich das Ausgangssignal CC2 des Decodierers DC gleich "1" ist. Auf diese Weise werden die Analogschaltglieder AG 1 und AG3 derart geschlossen, daß der dem APEX-Wert EV der für den photographischen Film nötigen Belichtungsgröße entsprechende analoge Wert, der auf analoge Weise aus der mittels der Lichtmessung erhaltenen Helligkeit des Ob-Objekts und aus der eingestellten Fi1irirpfindlichkeit errechnet ist, an den Eingangsanschluß des Vergleichers COM aus der Lichtmeßschaltung ML über die logorithmische Kompressorschaltung CM eingegeben ist, während der Analog-Digital-Umsetzungs-Startbefehl FC2 der Registersteuerschaltung RC eingegeben wird, um die Analog-Digital-Umsetzung der Belichtungsgröße Ev anlaufen zu lassen. Die Analog-Digital-Umsetzung wird entsprechend dem Interationsverfahren derart durchgeführt, daß zuerst der Pegel "1" an dem höchsten Bit CR8 mit dem Wert "8" des Registers CR eingestellt wird und in diesem Zustand der Inhalt des Registers CR mittels des Digital-Analog-Umsetzers DA in den analogen Wert umgesetzt wird, der mit dem analogen Eingangssignal mittels des Vergleichers COM verglichen wird, wobei, wenn aus dem Vergleichsausgangssignal COMP ermittelt wird, daß der in einen analogen Wert umgesetzte Inhalt des Registers CR größer als das analoge Eingangssignal ist, der an dem höchsten Bit CR8 des Registers CR eingestellte Pegel "1" in "O" rückgesetzt wird, während bei der Ermittlung, daß der analog umgesetzte Wert kleiner als das Eingangssignal ist, der eingestellte Pegel "1" an dem höchsten Bit CR8 des Registers CR beibehalten wird und ein weiterer Pegel "1" an dem nächsten Bit CR4 mit dem Wert "4" des Registers CR gesetzt wird. FIG. 2 shows the control program flow diagram according to FIG automatic exposure control device constructed as described above. The operation of the automatic exposure control device constructed in Fig. 1 will now be described explained with reference to FIG. Lie in the steady state "Halt" all output signals FC1, FC2, FC3 and FC4 of the control counter FC to "O", so that consequently the output signal CCO of the decoder DC is "0". To this Time is the counter control circuit CC in the waiting state for the Shutter release signal SHTR. If now the shutter release signal SGTR arrives, if the output terminal FC2 is at "1" level on the second bit, then so that consequently the output signal CC2 of the decoder DC is equal to "1". To this Way, the analog switching elements AG 1 and AG3 are closed in such a way that the dem APEX value EV corresponds to the exposure size required for the photographic film analog value obtained in an analog manner from the light measurement Brightness of the ob object and calculated from the set sensitivity is to the input terminal of the comparator COM from the light measuring circuit ML the logorithmic compressor circuit CM is inputted during the analog-digital conversion start command FC2 of the register control circuit RC is input to the analog-to-digital conversion the exposure size Ev to start up. The analog-to-digital conversion is done accordingly the iteration method is carried out such that the level "1" is first at the highest Bit CR8 with the value "8" of the register CR is set and in this state the content of the register CR by means of the digital-to-analog converter DA into the analog Value is converted that with the analog input signal by means of the comparator COM is compared, if determined from the comparison output signal COMP that the content of the register CR converted into an analog value is greater than the analog input signal is that set at the highest bit CR8 of the register CR Level "1" is reset to "O", while in the determination, that the analog converted value is smaller than the input signal, the set one Level "1" is maintained at the highest bit CR8 of the register CR and another Level "1" is set at the next bit CR4 with the value "4" of the register CR.

Danach wird der Inhalt des Registers CR mit dem analogen Eingangssignal mittels des Vergleichers COM auf die vorgenannte Weise derart verglichen, daß der an dem Ausgang CR4 gesetzte Pegel "1" entweder auf "O" rückgesetzt wird oder entsprechend dem Ausgangssignal COMP des Vergleichers COM unverändert bleibt. Thereafter, the content of the register CR with the analog input signal compared by means of the comparator COM in the aforementioned manner in such a way that the The level "1" set at the output CR4 is either reset to "O" or correspondingly the output signal COMP of the comparator COM remains unchanged.

Weiterhin werden hinsichtlich der niedrigsten Bits CR2 und CR1 des Registers die gleichen Rechenoperationen aufeinanderfolgend durchgeführt, bis schließlich der dem analogen Eingangssignal entsprechende digitale Wert in dem Register CR erzielt wird.Furthermore, with regard to the lowest bits, CR2 and CR1 des Register performed the same arithmetic operations one after the other until finally the digital value corresponding to the analog input signal is obtained in the register CR will.

Wenn auf diese Weise die Analog-Digital-Umsetzung der Belichc.If the analog-digital conversion of the Belichc.

tungsgröße Ev beendigt ist, erzeugt die Registersteuerschaltung RC das Signal END, das der Zählersteuerschaltung CC so eingegeben wird, daß nur das Ausgangs signal des niedrigsten Bits FC1 des Steuerzählers FC gleich "1" ist, wobei der Decodierer DC ein Signal CC1 erzeugt. Das Signal CC1 wird über das ODER-Glied 03 der Rechenschaltung AC eingegeben, wodurch die in dem Register CR gespeicherte Belichtungsgröße Ev zu dem Register BR übertragen wird. Bei der Zählersteuerschaltung CC ist der Pegel "1" an den niedrigsten Bits FC1 und FC2 des Steuerzählers FC eingestellt, wobei der Decodierer DC ein Signal CC3 erzeugt. Das Signal CC3 wird an die UND-Glieder A1 und A2 angelegt, wobei das Belichtungszeit-Vorrangwahlsignal SSLC an den zweiten Eingangsanschluß des UND-Glieds Al gegeben wird, während das mittels des Inverters INV in SSLC invertierte Belichtungszeit-Vorrangwahlsignal SSLC an den zweiten Eingangs anschluß des UND-Glieds A2 so angelegt wird, daß hier erfaßt wird, ob der Vorrang auf die Belichtungszeit oder den Blendenwert gelegt ist.processing size Ev is completed, the register control circuit RC generates the signal END which is input to the counter control circuit CC so that only the Output signal of the lowest bit FC1 of the control counter FC is equal to "1", wherein the decoder DC generates a signal CC1. The signal CC1 is via the OR gate 03 of the arithmetic circuit AC, whereby the stored in the register CR Exposure size Ev is transferred to the register BR. At the counter control circuit CC the level "1" is set at the lowest bits FC1 and FC2 of the control counter FC, whereby the decoder DC generates a signal CC3. The signal CC3 is sent to the AND gates A1 and A2 applied, the exposure time priority selection signal SSLC to the second Input terminal of the AND gate Al is given, while that by means of the inverter INV exposure time priority selection signal SSLC inverted in SSLC at the second input connection of the AND gate A2 is applied in such a way that it is detected here whether the priority is set to the exposure time or the aperture value.

Nachstehend wird der Fall mit Vorrang der Belichtungszeit erläutert. Da zu diesem Zeitpunkt das Belichtungszeit-Vorrangssignal SSLC 1 ist, erzeugt das UND-Glied Al das Ausgangssignal "1", so daß das Analogschaltglied AG 4 öffnet, wodurch der dem eingestellten APEX-Wert entsprechende analoge Wert der Belichtungszeit Tv von der Verschlußzeit-Einstellschaltung ET in einen Eingangsanschluß des Vergleichers COM eingegeben wird. Da zur gleichen Zeit das Signal FC2 in die Registersteuerschaltung RC eingegeben wird, wird nach dem gleichen Ablauf wie vorstehend beschrieben die Belichtungszeit Tv in einen digitalen Wert umgesetzt in dem Speicher CR gespeichert, wobei das Analog-Digital-Umsetzungs-Endsignal END in die Zählersteuerschaltung CC eingegeben wird, wodurch die Ausgangssignale FC1 und FC3 des Steuerzählers FC zu "1" werden, so daß der Decodierer ein Ausgangssignal CC5 erzeugt. Das Ausgangssignal CC5 wird an die Rechenschaltung AC gelegt, in der die den Inhalt des Registers CR bildende Belichtungszeit Tv von der den Inhalt des Registers BR bildenden Belichtungsgröße Ev auf die Weise abgezogen wird, daß das Ergebnis (Ev - Tv), nämlich der für die Erzielung einer richtigen Belichtungsgröße Ev notwendige Blendenwert Av in dem Register BR gespeichert wird. Falls das Belichtungszeit-Vorrangsignal SSLC gleich 1 ist, bringt dann die Zählersteuerschaltung CC den Ausgang FC3 des Steuerzählers LC in der Weise auf "1", daß der Decodierer DDC ein Signal CC4 erzeugt. The following explains the case where the exposure time takes precedence. Since the exposure time priority signal SSLC is 1 at this time, the AND gate Al the output signal "1", so that the analog switching element AG 4 opens, whereby the analog value of the exposure time Tv corresponding to the set APEX value from the shutter speed setting circuit ET to an input terminal of the comparator COM is entered. Since at the same time the signal FC2 in the register control circuit RC is entered, following the same procedure as described above, the Exposure time Tv converted into a digital value and stored in memory CR, wherein the analog-digital conversion end signal END into the counter control circuit CC is input, whereby the output signals FC1 and FC3 of the control counter FC to Become "1" so that the decoder produces an output signal CC5. The output signal CC5 is applied to the computation circuit AC, in which the contents of the register CR forming exposure time Tv of the the contents of the register BR forming exposure quantity Ev is subtracted in such a way that the result (Ev - Tv), namely the one necessary to achieve a correct exposure size Ev Aperture value Av is stored in the register BR. If the exposure time priority signal SSLC is equal to 1, then the counter control circuit CC brings the output FC3 of the Control counter LC to "1" in such a way that the decoder DDC generates a signal CC4.

Das Signal CC4 wird über das ODER-Glied 02 an die Registersteuerschaltung RC und zugleich über das ODER-Glied 03 an die Rechenschaltung AC angelegt, Als Folge davon wird der in dem Register BR gespeicherte Blendenwert Av in das Register CR übertragen, während die in dem Register CR gespeicherte Belichtungszeit Tv in das Register BR übertragen wird. D. h., der Inhalt des Registers CR wird mit demjenigen des Registers BR ausgetauscht.The signal CC4 is sent to the register control circuit via the OR gate 02 RC and at the same time applied to the arithmetic circuit AC via the OR gate 03, as a result of this, the diaphragm value Av stored in the register BR is transferred to the register CR while the exposure time Tv stored in the register CR is transferred to the Register BR is transferred. That is, the content of the register CR is identical to that of of the register BR exchanged.

Zu diesem Zeitpunkt ist der Blendenwert Av für die Belichtungssteuerung in dem Register tR gespeichert, während die Belichtungszeit Tv für die Belichtungszeit in dem Register BR gespeichert ist. Danach erzeugen die Ausgänge FC3 und FC4 für das dritte und das vierte Bit des Steuerzählers FC das Ausgangssignal "1", so daß der Decodierer DC ein Signal CCC erzeugt.At this time, the aperture value is Av for exposure control stored in the register tR, while the exposure time Tv for the exposure time is stored in the register BR. Then the outputs FC3 and FC4 generate for the third and fourth bits of the control counter FC have the output "1" so that the decoder DC generates a signal CCC.

Nachstehend wird nun der Fall des Vorrangs des Belichtungswerts erläutert. Wenn zu dem Zeitpunkt, an dem der Decodierer DC an das Ausgangssignal CC3 erzeugt, ist das Belichtungszeit-Vorrangsignal SSLC gleich "0", so daß das UND-Glied A2 des Aus. The case of the priority of the exposure value will now be explained below. If at the point in time at which the decoder generates DC to the output signal CC3, the exposure time priority signal SSLC is equal to "0", so that the AND gate A2 of the The end.

gangssignals 1 erzeugt, so daß es das Analogschaltglied AG6 auf die Weise öffnet, daß der analoge Wert des dem APEX-Wert entsprechenden Blendenwerts Av von der Blendenwert-Einstellschaltung AS in den einen Eingangsanschluß des Vergleichers COM eingegeben wird. Zur gleichen Zeit wird das Signal FC2 in die Registersteuerschaltung RC eingegeben, so daß nach dem gleichen Verfahrensablauf gemäß der vorstehenden Darstellung der in den digitalen Wert umgesetzte Blendenwert Av in dem Register CR gespeichert wird, während das Analog-Digital-Umsetzungs-Endsignal END in die Zählersteuerschaltung CC eingegeben wird, wodurch die Ausgänge FC1 und FC3 des Steuerzählers das Ausgangssignal 1 erzeugen, so daß der Decodierer DC das Ausgangssignal CC5 erzeugt. Das Ausgangssignal CCS wird in die Rechenschaltung AC eingegeben, in der der Blendenwert Av, der den Inhalt des Registers CR bildet, von der den Inhalt des Registers BR bildenden Belichtungsgröße Ev derart abgezogen wird, daß das Ergebnis (Ev - Av), nämlich die zum Erhalt der richtigen Belichtungsgröße Ev notwendige Belichtungszeit Tv in dem Register BR gespeichert wird. Zu diesem Zeitpunkt ist der Blendenwert Av für die Belichtungssteuerung in dem Register CR gespeichert, während die Belichtungszeit Tv für die Belichtungssteuerung in dem Register BR gespeichert ist. Danach werden die Ausgangssignale des dritten und des vierten Bits FC3 und FC4 des Steuerzählers FC zu 1", so daß der Decodierer das Signal CCC erzeugt.output signal 1 generated so that it the analog switching element AG6 to the Way that the analog value of the aperture value corresponding to the APEX value opens Av from the aperture value setting circuit AS into one input terminal of the comparator COM is entered. At the same time, the signal FC2 goes into the register control circuit RC entered, so that following the same process sequence according to the above Representation of the aperture value Av converted into the digital value in the register CR is stored while the analog-to-digital conversion end signal END is in the Counter control circuit CC is input, whereby the outputs FC1 and FC3 of the control counter generate the output signal 1 so that the decoder DC generates the output signal CC5. The output signal CCS is input to the computing circuit AC, in which the aperture value Av, which forms the content of the register CR, of which the content of the register BR forming exposure quantity Ev is subtracted in such a way that the result (Ev - Av), namely the exposure time necessary to obtain the correct exposure size Ev Tv is stored in the register BR. At this point, the aperture value is Av for the exposure control is stored in the register CR, while the exposure time Tv for exposure control is stored in the register BR. After that will be the outputs of the third and fourth bits FC3 and FC4 of the control counter FC to 1 "so that the decoder generates the signal CCC.

Gemäß vorstehender Erläuterung ist zu dem Zeitpunkt, an dem der Decodierer das Signal CCC erzeugt, nicht nur im Falle des Belichtungszeitvorrangs, sondern auch im Falle des Blendenwertvorrangs der Belichtungswert Av in dem Register CR gespeichert, während die Belichtungszeit Tv in dem Register BR gespeichert ist. As explained above, at the time when the decoder generates the signal CCC, not only in the case of exposure time priority, but also in the case of aperture priority, the exposure value Av in the register CR while the exposure time Tv is stored in the register BR.

Der den Inhalt des Register CR bildende Blendenwert Av wird mittels des Digital-Analog-Umsetzers DA in einen Analogwert umgesetzt und in den einen Eingangsanschluß des Vergleichers COM eingegeben, während das Signal CCC des Decodierers DC den Blendenschließvorgang des photographischen Objektivs über eine in der Zeichnung nicht gezeigte bestimmte Vorrichtung einleitet und zugleich an das an dem Ausgangsansohluß der Blendengrößen-Detektorschaltung AP für die Erfassung der tatsächlichen Blendenöffnung des photographischen Objektivs angebrachte Analogschaltglied AG5 angelegt wird, so daß dieses öffnet und das Ausgangssignal der Blendengrößen-Detektorschaltung AP an dem anderen Eingangsanschluß des Vergleichers COM anliegt. Sobald durch den Blendenschließvorgang der tatsächliche Blendenwert des Objektivs den in dem Register CR gespeicherten Blendenwert Av erreicht, wird das Ausgangssignal COMP des Vergleichers COM zu einem Signal "O", das an die Zählersteuerschaltung CC angelegt wird, wobei nur das Ausgangssignal des vierten Bits FC4 des Steuerzählers FC auf die Weise zu "1" wird, daß der Decodierer das Ausgangssignal CC8 erzeugt, wodurch das Ausgangssignal CCC gesperrt wird, um den Blendenschließvorgang anzuhalten, während zugleich das Signal CC8 über das ODER-Glied 02 an die Registersteuerschaltung RC angelegt wird, wodurch die Belichtungszeit Tv von dem Register BR in das Register CR übertragen wird. Zu diesem Zeitpunkt wird die in das Register CR übertragene Belichtungszeit Tv mittels des Digital-Analog-Umsetzers DA in einen analogen Wert umgesetzt und in den einen Eingangsanschluß des Vergleichers COM eingegeben, während dann die Zählersteuerschaltung CC das erste und das vierte Bit FC1 und FC4 des Steuerzählers FC zur Abgabe des Signals 1 bringt und der Decodierer DC das Ausgangssignal CC9 erzeugt. Das Signal CC9 leitet mittels einer in der Zeichnung nicht gezeigten bestimmten Vorrichtung den Verschlußöffnungsvorgang ein und wird zugleich an die Integrierschaltung INT angelegt. Mit dem Signal CC9 erzeugt die Integrierschaltung INT ein Signal, daß sich von einem bestimmten festgelegten Wert mit einer bestimmten festgelegten Schräge vermindert, wobei das Signal über das mittels eines Signals CC9 geöffnete Analogschaltglied AG2 in die logrithmische Kompressorschaltung CM eingegeben wird, so daß es in die dem APEX-Wert entsprechende tatsächliche Zeit verlängert und über das durch das ODER-Glied 01 mittels des Signals CC9 geöffnete Analogschaltglied AG3 in den anderen Eingangsanschluß des Vergleichers COM eingegeben wird. Wenn das Ausgangssignal der logatthmischen Kompressorschaltung CM kleiner als der Wert der in dem Register CR gespeicherten Belichtungszeit Tv wird, erzeugt der Vergleicher COM ein Signal COMP, das an die Zählersteuerschaltung CCC angelegt wird, wodurch alle Ausgangs signale des Steuerzählers FC zu "O" werden. Als Folge davon erzeugt der Decodierer das Signal CCO, um das Ausgangssignal CC9 derart zu unterdrücken, daß der Verschluß geschlossen wird, während die Einrichtung in den Wartezustand 'Halt" gebracht wird. Nach der vorstehend beschrieben Reihenfolge von Vorgängen kann auf der Filmebene eine mit der durch die Lichtmessung erhaltenen Objekthelligkeit und der Empfindlichkeit des zu verwendenden Films bestimmte richtige Belichtungsgröße automatisch mit Hilfe der Kombination der eingestellten Belichtungszeit oder des eingestellten Belichtungswert mit dem Blendenwert oder der Belichtungszeit als Ergebnis der Rechenoperation der eingestellten Werte erzielt werden. The diaphragm value Av forming the content of the register CR is determined by means of of the digital-to-analog converter DA converted into an analog value and into the one input terminal of the comparator COM, while the signal CCC of the decoder DC is closing the shutter of the photographic lens via a certain not shown in the drawing Device initiates and at the same time to that at the output terminal of the aperture size detector circuit AP for the detection of the actual aperture of the photographic lens attached analog switching element AG5 is applied so that this opens and the output signal of the aperture size detection circuit AP at the other input terminal of the comparator COM is present. As soon as the actual aperture value is reached through the shutter closing process of the lens reaches the aperture value Av stored in the register CR the output signal COMP of the comparator COM to a signal "O" which is sent to the counter control circuit CC is applied, with only the output of the fourth bit FC4 of the control counter FC becomes "1" in such a way that the decoder generates the output signal CC8, whereby the output signal CCC is blocked in order to stop the shutter closing process, while at the same time the signal CC8 via the OR gate 02 to the register control circuit RC is applied, whereby the exposure time Tv from the register BR into the register CR is transmitted. At this point in time, the is transferred to the CR register Exposure time Tv into an analog value by means of the digital-to-analog converter DA implemented and inputted to one input terminal of the comparator COM while then the counter control circuit CC the first and fourth bits FC1 and FC4 of the control counter FC brings the output of the signal 1 and the decoder DC the output signal CC9 generated. The signal CC9 conducts by means of a specific one not shown in the drawing Device the shutter opening process and is at the same time to the integrating circuit INT created. With the signal CC9, the integrating circuit INT generates a signal that differs from a certain fixed value with a certain fixed Slope reduced, the signal via the opened by means of a signal CC9 Analog switching element AG2 is input into the logging compressor circuit CM, so that it extends and over in the actual time corresponding to the APEX value the analog switching element opened by the OR element 01 by means of the signal CC9 AG3 is input to the other input terminal of the comparator COM. If that Output signal of the logatthmischen compressor circuit CM smaller than the value of the The comparator generates the exposure time Tv stored in the register CR COM a signal COMP, which is applied to the counter control circuit CCC, whereby all output signals of the control counter FC become "O". As a result from this, the decoder generates the signal CCO in order to output the output signal CC9 in this way suppress the shutter from closing while the device is in the Waiting state 'Halt "is brought. According to the sequence of Processes on the film level can be compared to that obtained by the light measurement The brightness of the object and the sensitivity of the film to be used determine the correct ones Exposure size automatically using the combination of the set exposure time or the set exposure value with the aperture value or the exposure time can be obtained as a result of arithmetic operation of the set values.

Dabei ist es ausreichend, den Blendenschließvorgang des photographischen Objektivs mit dem Signal CCC mit Hilfe eines elektromagnetischen Antriebselements wie eines elektromagnetischen Solenoids oder eines kleinen elektrischen Motors auszuführen. Ein derartiges elektromagnetisches Antriebselement kann die Blende von dem total geöffneten Zustand ausgehend schließen, wenn es sich mittels des Signals CCC in dem Betriebszustand befindet, während es in dem nicht wirksamen Zustand ohne dem Signal CCC dahingehend wirkt, die Blende in der Stellung zu halten, in der sie sich unmittelbar vor dem Umstellen des elektromagnetischen Antriebselements in den nicht wirksamen Zustand befunden hat. Dies kann mittels eines Blendenmechanismus mit einer mechanischen Speichervorrichtung, einem elektromagnetischem Solenoid oder einem Impulsmotor mit einer großen Anzahl von Stufen bewerkstelligt werden. Ferner ist es möglich, die Blende auf einer bestimmten gewünschten Stellung mittels einer elektrischen Verarbeitung des Signals CCC zu halten. Dies ist jedoch nicht Gegenstand der Erfindung, so daß eine ausführliche Erläuterung des Mechanismus oder der Schaltung hier weggelassen ist. It is sufficient to close the shutter of the photographic Lens with the signal CCC with the help of an electromagnetic drive element like an electromagnetic solenoid or a small electric motor. Such an electromagnetic drive element can be the cover of the total starting to close the open state when it is in. by means of the CCC signal the operating state, while it is in the inoperative state without the Signal CCC acts to keep the diaphragm in the position in which it is immediately before switching the electromagnetic drive element into the not has found an effective state. This can be done by means of a shutter mechanism with a mechanical Storage device, an electromagnetic solenoid or a pulse motor with a large number of stages. It is also possible to set the diaphragm to a specific desired position by means of electrical processing of the signal CCC. However, this is not the case Subject of the invention so that a detailed explanation of the mechanism or the circuit is omitted here.

Um kurz den Mechanismus für das Erzielen der tatsächlichen Belichtungszeit aus der eingestellten oder errechneten und in dem Register als digitaler Wert gespeicherten Belichtungszeitinformation zu erläutern, sei gesagt, daß die Verarbeitung der als APEX-Wert gespeicherten Belichtungszeit von derjenigen des als APEX-Wert gegebenen - Blendenwerts verschieden ist. To briefly describe the mechanism for achieving the actual exposure time from the set or calculated and stored in the register as a digital value To explain exposure time information, it should be said that the processing of the as APEX value stored exposure time of that given as APEX value - the aperture value is different.

Der als APEX-Wert gegebene Blendenwert kann nämlich ohne Veränderung entsprechend der Anzahl von Blendenstufen des'Objektivs verarbeitet werden, so daß abgesehen von dem mechanischen Aufbau des Objektivs keine weitere besondere Schaltung notwendig ist, während im alle der als APEX-Wert gegebenen Belichtungszeit entsprechend einer Erhöhung des Werts um "1" die Belichtungszeit auf die Hälfte vermindert wird, so daß außer der Verwendung eines elektromechanischen Umsetzmechanismus für das Wählen der tatsächlichen Zeit durch Einstellung der mechanischen Verschlußwählscheibe auf den APEX-Wert ein anderer wirksamer elektrischer Vorgang notwendig ist (zum Antrieb der Verschlußwählscheibe mittels elektrischer Leistung ist ein großer Antriebsmechanismus und eine große Leistung erforderlich). Erfindungsgemäß wird durch Anwendung der logarithmischen Kompressionsschaltung CM die aus der gemessenen Lichtmenge und der r'ilmempfindlichkeit errechnete Belichtungsgröße in den APEX-Wert eines integrierten Signals umgesetzt, das mit einer besonderen bestimmten Schräge proportional zur tatsächlichen Zeit logarithmisch komprimiert wird, um so den APEX-Wert der tatsächlichen Zeit auf die Weise zu erhalten, daß der auf APEX umgesetzte Wert mit der als APEX-Wert gespeicherten Belichtungszeit verglichen wird, um den Zeitpunkt zu ermitteln, an dem die beiden Werte einander gleich sind, und damit die tatsächliche Zeit zu erhalten. Bei dem Ausführungsbeispiel entspricht die Zeitdauer, während der das Signal CC9 erzeugt wird, der tatsächlichen Zeit, wobei zum Durchführen der Belichtungszeitsteuerung tatsächlich im Falle eines Schlitzverschlusses der vordere Verschlußvorhang zu dem Zeitpunkt abgelassen wird, an dem die Erzeugung des Signals CC9 beginnt, und der hintere Verschlußvorhang zu dem Zeitpunkt abgelassen wird, an dem das Signal CC9 beendet ist, so daß der Film während der Zeitdauer belichtet werden kann, während der das Signal CC9 erzeugt wird. Im Falle eines Verschlusses anderer Ausführungsart ist es möglich, eine bestimmte erwünschte Belichtungszeit durch geeignete Verarbeitung des Signals CC9 zu erhalten. Zum Betätigen des Verschlusses ist es ausreichend, den mittels einer Feder im voraus gespannten Verschlußvorhang oder die auf diese Weise gespannten Verschlußflügel freizugeben, so daß dafür ein kleiner Magnet ausreicht. The aperture value given as the APEX value can namely without change processed according to the number of f-stops of the lens, so that Apart from the mechanical structure of the lens, there is no other special circuit is necessary, while im all corresponding to the exposure time given as the APEX value increasing the value by "1" reduces the exposure time by half, so that in addition to the use of an electromechanical conversion mechanism for the Select the actual time by setting the mechanical shutter dial Another effective electrical process is necessary on the APEX value (for Drive of the shutter dial by means of electrical power a large drive mechanism and a large power are required). According to the invention is measured by using the logarithmic compression circuit CM from the The amount of light and the exposure value calculated from the film sensitivity in the APEX value an integrated signal implemented with a particular specific slope is logarithmically compressed proportionally to the actual time, so the APEX value the actual time to get in the way that the value converted on APEX is compared with the exposure time stored as the APEX value to determine the point in time to determine at which the two values are equal, and thus the actual Time to get. In the exemplary embodiment, the time period corresponds to during which the signal CC9 is generated, the actual time, for performing the Exposure time control actually in the case of a focal plane shutter the front Shutter curtain is deflated at the time when the generation of the signal CC9 starts and the rear shutter curtain is lowered at the time at which the signal CC9 is terminated, so that the film is exposed during the period of time during which the signal CC9 is generated. In the case of a closure In another embodiment it is possible to set a certain desired exposure time by appropriate processing of the CC9 signal. To operate the lock it is sufficient to tighten the shutter curtain in advance by means of a spring or those tense in this way Release locking wing, so that a small magnet is sufficient.

Gemäß der vorstehenden Beschreibung setzt die automatische Belichtungssteuereinrichtung als analoge Werte gespeicherte oder eingestellte unterschiedliche photographische Informationen in digitale Werte um und führt eine Betätigung in digitaler Weise derart durch, daß entsprechend der digital-analog- umgesetzten Steuerinformation die Belichtungssteuerung auf analoge Weise durchgeführt wird. As described above, the automatic exposure control device is set different photographic values stored or set as analog values Converts information into digital values and performs an operation in a digital manner in such a way that according to the digital-to-analog converted control information exposure control is performed in an analog manner.

Nachstehend wird die automatische Belichtungssteuereinrichtung im einzelnen erläutert. The automatic exposure control device in the individually explained.

Die Fig. 3 zeigt einen ins einzelne gehenden Schaltungsaufbau de. als Blockschaltbild in Fig. 2 gezeigten Ausführungsbeispiels, wobei F1, F2, F3 und F4 das in Fig. 2 gezeigte Register CR bildende Flipflops, Fall, F12, F13 und F14 das Register BR bildende Flipflops und F21, F22, F23 und F24 das den Steuerzähler FC bildende Flipflops sind. Ferner besteht die Registersteuerschaltung RC des Registers CR aus ODER-Gliedern, 04, 05, 06, 07, 08, 09, 010, 011, und 012, UND-Gliedern, A3, A4, A5, A6, A7, A8, A9, A10, All, A12, A13, A14, A15 und A16, Invertern INV1, INV2, INV3, INV4 und INV5 und Flipflops F5, F6, F7, F8, und F9, während die Rechenschaltung AC aus ODER-Gliedern 013, 014, 015, 016, 017, und 018, UND-Gliedern A17, A18, A19, A20, A21, A22, A23, A24, A25, A26, A27, A28, A29, und A30, Exclusiv-Oder-Gliedern oder Antivalenz- Gliedern EX1, EX2, EX3, EX4, EX5, EX6 und EX7, und Invertern INV6, INV7, INV8, INV9, INV10, INVl1, INV12, INV13, INV14 besteht und die Zählersteuerschaltung CC aus ODER-Gliedern 019, 020, 021 und 022, UND-Gliedern A31, A32, A33, A34, A35 und A36 und Invertern INV15 und INV16 besteht. Dabei ist SHTR das Verschlußauslösesignal, SSLC das Belichtungszeit-Vorrangsignal und CP ein Taktimpuls. Fig. 3 shows a detailed circuit structure de. as a block diagram in Fig. 2 embodiment shown, where F1, F2, F3 and F4 flip-flops forming the register CR shown in FIG. 2, Fall, F12, F13 and F14 the register BR forming flip-flops and F21, F22, F23 and F24 forming the control counter FC forming flip-flops are. There is also the register control circuit RC of the register CR from OR elements, 04, 05, 06, 07, 08, 09, 010, 011, and 012, AND elements, A3, A4, A5, A6, A7, A8, A9, A10, All, A12, A13, A14, A15 and A16, inverters INV1, INV2, INV3, INV4 and INV5 and flip-flops F5, F6, F7, F8, and F9 while the arithmetic circuit AC from OR gates 013, 014, 015, 016, 017, and 018, AND gates A17, A18, A19, A20, A21, A22, A23, A24, A25, A26, A27, A28, A29, and A30, exclusive-OR links or antivalence Divide EX1, EX2, EX3, EX4, EX5, EX6 and EX7, and inverters INV6, INV7, INV8, INV9, INV10, INVl1, INV12, INV13, INV14 and the counter control circuit CC made up of OR gates 019, 020, 021 and 022, AND gates A31, A32, A33, A34, A35 and A36 and inverters INV15 and INV16. It is SHTR the shutter release signal, SSLC the exposure time priority signal and CP Clock pulse.

Die Filmempfindlichkeits-Einstellschaltung FS und die Lichtmesschaltung ML sind gemäß der Darstellung in Fig. 5 aufgebaut. The film speed setting circuit FS and the light measuring circuit ML are constructed as shown in FIG. 5.

In Fig. 5 ist 1 ein lichtempfindliches Element für das Aufnehmen des Lichtstrahls von dem aufzunehmenden Objekt, 3 ein Widerstand, an dem ein der Filmempfindlichkeit entsprechender Widerstandswert eingestellt wird, 5 ein Rechenverstärker und 7 ein Widerstand, der so ausgelegt ist, daß das in dem lichtempfindlichen Element 1 der Helligkeit des aufzunehmenden Objekts entsprechend erzeugte elektrische Signal und die an dem Widerstand 3 eingestellte Filmempfindlichkeitsinformation mittels des Rechenverstärkers 5 berechnet und über den Widerstand dem Analogschaltglied AG1 zugeführt werden. Die Verschlußzeit-Einstellschaltung ET ist gemäß der Darstellung in Fig. 6 aufgebaut. In Fig. 6 ist 9 ein mechanisch mit der Verschlußzeit-Wählscheibe gekoppelter Widerstand, 11 ein Rechenverstärker und 13 ein Widerstand, der zum Zuführen eines der eingestellten Verschlußzeit entsprechenden Signals zu dem Analogschaltglied AG4 dient. Die Blendenwert-Einstellschaltung AS ist gemäß der Darstellung in Fig. 7 aufgebaut. In Fig. 7 ist 15 ein mechanisch mit einer Blendenwert-Einstellwählscheibe der in der Zeichnung nicht gezeigten Kamera gekoppelter Widerstand, 17 ein Rechenverstärker und 19 ein Widerstand, der zum Zuführen eines dem von dem Widerstand 15 eingestellten Blendenwert entsprechenden Signals an das Schaltglied AG6 dient. Die Blendengrößen-Detektorschaltung AP ist gemäß der Darstellung in Fig. 8 aufgebaut. Die Schaltung AP weist einen Widerstand 23, dessen Wert der Drehstellung eines Blendenvoreinstellrings 21 der Kamera entspricht, einen Rechenverstärker 25 und einen Widerstand 27 auf, der zum Zuführen eines dem Widerstandswert des Widerstands 23 entsprechenden Signals an das Analogschaltglied AG5 dient. Gemäß der Darstellung in Fig. 9 weist die Integrierschaltung INT einen Widerstand 29, npn-Transistoren 31, 33, 35 und 37, Widerstände 39, 41 und 43, einen Kondensator 45 und einen Rechenverstärker 47 auf, wobei bei Anliegen des Signals CC9 an der Basis des Transistors 33 über den Widerstand 29 die Transistoren 31, 35 und 37 leitend werden, während der Transistor 33 nicht-leitend wird, so daß die in dem Kondensator 45 gespeicherte Ladung sofort über den Transistor 37 entladen wird, wobei die Änderung über den eine Spannungsfolgeschaltung bildenden Rechenverstärker 47 an dem Analogschaltglied AG2 erscheint. Wie in Fig.In Fig. 5, 1 is a photosensitive member for picking up the Light beam from the object to be recorded, 3 a resistor at which one of the film sensitivity corresponding resistance value is set, 5 an arithmetic amplifier and 7 a Resistance designed so that the in the photosensitive element 1 of Brightness of the object to be recorded correspondingly generated electrical signal and the film speed information set at the resistor 3 by means of the Computing amplifier 5 calculated and the analog switching element AG1 via the resistor are fed. The shutter speed setting circuit ET is as shown constructed in FIG. 6. In Fig. 6, 9 is a mechanical one with the shutter speed dial coupled resistor, 11 an arithmetic amplifier and 13 a resistor, which is used for feeding a signal corresponding to the set shutter speed to the analog switching element AG4 is used. The aperture value setting circuit AS is according to the Representation in Fig. 7 constructed. In Fig. 7, 15 is a mechanical one with an aperture value setting dial the camera, not shown in the drawing, coupled resistor, 17 an arithmetic amplifier and 19, a resistor which is used to supply one of the values set by the resistor 15 The corresponding signal to the switching element AG6 is used. The aperture size detector circuit AP is constructed as shown in FIG. 8. The circuit AP has a resistor 23, the value of which corresponds to the rotational position of an aperture presetting ring 21 of the camera, an arithmetic amplifier 25 and a resistor 27, which is used to supply one of the Resistance value of the resistor 23 corresponding signal to the analog switching element AG5 is used. As shown in FIG. 9, the integrating circuit INT has a Resistor 29, npn transistors 31, 33, 35 and 37, resistors 39, 41 and 43, one Capacitor 45 and an arithmetic amplifier 47, when the signal is applied CC9 at the base of transistor 33 via resistor 29, transistors 31, 35 and 37 are conductive, while the transistor 33 is non-conductive, so that the The charge stored in the capacitor 45 is immediately discharged through the transistor 37 is, the change via the arithmetic amplifier forming a voltage follower circuit 47 appears on the analog switching element AG2. As in Fig.

10 gezeigt ist, weist die logarlthmische Kompressorschaltung CM einen Widerstand 49, einen Rechenverstärker 53 und eine Diode 51 auf, die zwischen den Eingangsanschluß und den Ausgangsanschluß des Rechenverstärkers 53 geschaltet ist, so daß das mittels der Diode 51 logarithmisch komprimierte Ausgangssignal von dem Analogschaltglied AG1 dem Analogschaltglied AG3 zugeführt wird. Wie ferner in der Fig. 11 gezeigt ist, besteht ein Analogschaltglied AG aus einem Feldeffekttransistor. Dabei zeigt die Figur 11 das Analogschaltglied AG1.10, the log thermal compressor circuit CM has a Resistor 49, an arithmetic amplifier 53 and a diode 51 connected between the The input terminal and the output terminal of the computing amplifier 53 is connected, so that the output signal logarithmically compressed by the diode 51 from the Analog switching element AG1 is fed to the analog switching element AG3. Further, as shown in Fig. 11, an analog switching element AG consists of one Field effect transistor. FIG. 11 shows the analog switching element AG1.

Nachstehend wird die Wirkungsweise der in Fig. 3 gezeigten Ausführungsform anhand des in Fig. 4 gezeigten Zeitablaufdiagramms erläutert. The operation of the embodiment shown in FIG. 3 will now be described explained with reference to the timing diagram shown in FIG.

Die Fig. 4 zeigt als Beispiele den automatischen Belichtungssteuervorgang mit Vorrang auf der Belichtungszeit, wenn die aus der Verarbeitung der Objekthelligkeitsinformation und der Filmempfindlichkeit erhaltene richtige Belichtungsgröße als APEX-Wert gleich "13" und die eingestellte Belichtungszeit als APEX-Wert gleich "4" ist, und des automatischen Belichtungssteuervorgangs, wenn die Belichtungsgröße als APEX-Wert gleich 11 und der eingestellte Blendenwert als APEX-Wert gleich "5" ist. Fig. 4 shows the automatic exposure control operation as an example with priority on the exposure time, if the from the processing of the object brightness information and the correct exposure amount obtained as an APEX value equal to the film speed "13" and the set exposure time as APEX value is equal to "4", and des automatic exposure control operation when the exposure size as APEX value is 11 and the set aperture value is "5" as an APEX value.

Als erstes wird der automatische Belichtungssteuervorgang im Falle des Vorrangs auf der Belichtungszeit erläutert. Die von den Photographen erwünschte Belichtungszeit (Tv = 4; APEX-Wert) wird mittels der Verschlußzeit-Einstellschaltung ET als analoger Wert eingestellt. Das Belichtungszeit-Vorrangssignal SSLC ist zu diesem Zeitpunkt "1". Dieses Signal wird an das UND-Glied A1 und über den Inverter INV an das UND-Glied A2 und zugleich an das UND-Glied A36 und über den Inverter INV16 an das UND-Glied A35 angelegt. Dabei befinden sich die Flipflops F21 und F24 zuerst in dem Rücksetzzustand, so daß folglich der Decodierer DC das Ausgangs signal CCO abgibt und an das UND-Glied A32 anlegt. First, the automatic exposure control process in the case the priority on the exposure time explained. The one desired by the photographers Exposure time (Tv = 4; APEX value) is set by means of the shutter speed setting circuit ET set as an analog value. The exposure time priority signal SSLC is closed this time "1". This signal is sent to AND gate A1 and via the inverter INV to AND element A2 and at the same time to AND element A36 and via the inverter INV16 to the AND gate A35 created. This is where the flip-flops are F21 and F24 first in the reset state, so that consequently the decoder DC the Output signal CCO emits and applies to AND gate A32.

Wenn nun ein durch Betätigung des Verschlußauslöseknopfes der in der Zeichnung nicht gezeigten Kamera erzeugtes Verschlußauslösesignal SHTR zwischen den ansteigenden Teilen der Taktimpulse CP Nr. 1 und Nr. 2 abgegeben wird, wird das Signal SHTR über das UND-Glied A32 und das ODER-Glied 021 an den Eingangsanschluß J des Flipflops F22 gelegt. Wenn an dem Eingangsanschluß J der Pegel l'l" anliegt, erzeugt das Flipflop F22 synchron mit dem aufsteigenden Teil des Taktimpulses Nr. 2 ein Q-Ausgangssignal "1", das an den Decodierer DC abgegeben wird, so daß der Ausgangswert auf CC2 eingestellt wird. Da das Q-Ausgangssignal des Flipflops F22 an das UND-Glied A16 und dem D-Eingang des Flipflops F9 angelegt wird, erzeugt das mit dem Ausgangssignal "1" aus'dem Inverter INV5 gespeiste UND-Glied synchron mit dem ansteigenden Teil des Taktimpulses CP Nr. 3 ein Ausgangssignal "1". Dabei erzeugt das UND-Glied A16 das Signal "1", bis das Ausgangs signal des von dem Ausgang des Flipflops F9 gespeisten Inverters INV5 zu "0" wird. Das Ausgangssignal 1 des UND-Glied A16 wird über das ODER-Glied 04 an den J-Eingangsanschluß des Flipflops F1, über die ODER-Glieder 0,7, 08 und 011 an die K-Eingangsanschlüsse der Flipflops F2, F3 und F4 und an den D-Eingangsanschluß des Flipflops F5 angelegt. Da andererseits das Q-Ausgangssignal des Flipflops F22 über das ODER-Glied 012 an dem UND-Glied A15 anliegt, werden über das UND-Glied die Taktimpulse an die Taktimpuls-Eingangsanschlüsse der Flipflops F1, F2, F3 und F4 angelegt. Da andererseits der Decodierer DC das Ausgangssignal CC2 erzeugt, das an dem Analogschaltglied AG1 und zugleich über das ODER-Glied 01 an dem Analogschaltglied AG3 anliegt, wird die Belichtungsgrößeninformation von der Lichtmeßschaltung ML APEX-gemäß mittels der logæithmischen Kompressorschaltung CM in einen analogen Wert (Ev = 13) umgesetzt und dann an den einen Eingangsanschluß des Vergleichers COM angelegt. Das Ausgangssignal des Digital-Analog-Umsetzers DA ist zu diesem Zeitpunkt gleich "O", so daß folglich das Ausgangs signal COMP des Vergleichers COM gleich "O" ist.If now a by pressing the shutter release button in the Drawing camera, not shown, generated shutter release signal SHTR between the rising parts of the clock pulses CP No. 1 and No. 2 is output the signal SHTR through the AND gate A32 and the OR gate 021 to the input terminal J of flip-flop F22. If the level l'l "is present at the input terminal J, generates the flip-flop F22 synchronously with the rising part of the clock pulse No. 2, a Q output "1" which is given to the decoder DC so that the Output value is set to CC2. Since the Q output of the flip-flop F22 is applied to the AND gate A16 and the D input of the flip-flop F9, generates the AND gate fed with the output signal "1" from the inverter INV5 synchronously with the rising part of the clock pulse CP No. 3 has an output signal "1". Generated in the process the AND gate A16 the signal "1" until the output signal of the from the output of the Flip-flops F9 fed inverter INV5 to "0". The output signal 1 of the AND gate A16 is connected to the J input terminal of the flip-flop F1 via the OR gate 04 the OR gates 0,7, 08 and 011 to the K input terminals of the flip-flops F2, F3 and F4 and applied to the D input terminal of flip-flop F5. There on the other hand the Q output signal of the flip-flop F22 via the OR gate 012 at the AND gate A15 is present, the clock pulses are sent to the clock pulse input terminals via the AND gate the flip-flops F1, F2, F3 and F4 are applied. On the other hand, there is the decoder DC generates the output signal CC2, which is applied to the analog switching element AG1 and at the same time is applied to the analog switching element AG3 via the OR element 01, the exposure quantity information from the light measuring circuit ML APEX-according to by means of the logæithmischen compressor circuit CM converted into an analog value (Ev = 13) and then to one input terminal of the comparator COM. The output signal of the digital-to-analog converter DA is equal to "O" at this time, so that consequently the output signal COMP of the Comparator COM is "O".

Synchron mit dem Ansteigen des Taktimpulses CP Nr. 3 werden die Flipflops F1 und F5 gesetzt, wodurch ihre Ausgänge Q den Pegel "1" annehmen. Dabei wird das Q-Ausgangssignal des Flipflops F1 an den Digital-Analog-Umsetzer DA angelegt, so daß dessen analoger Ausgabewert gleich "8" gemacht wird. Das Ausgangssignal des Digital-Analog-Umsetzers DA wird in den Vergleicher COM eingegeben, während das Q-Ausgangssignal des Flipflops F5 über das ODER-Glied 06 an den J-Eingangsanschluß des Flipflops F2 und zugleich an den D-Eingangsanschluß des Flipflops F6 angelegt wird. Da zu diesem Zeitpunkt das analoge Eingangssignal größer als das Ausgangs signal des Digital-Analog-Umsetzers DA ist, ist das Ausgangs signal des Vergleichers COM gleich "O". Dann werden synchron mit dem ansteigenden Teil des Taktimpulses Nr. 4 die Flipflops F2 und F6 gesetzt, wodurch ihre Q-Ausgangssignale den Pegel 1 annehmen. Da zu diesem Zeitpunkt der D-Eingang des Flipflops F5 schon auf "0" gesetzt wurde, ist das Q-Ausgangssignal des Flipflops F5 gleich "0". Das Q-Ausgangssignal des Flipflops F2 wird an den Digital-Analog-Umsetzer DA abgegeben. Folglich ist der analoge Ausgangswert des Digital-Analog-Umsetzers DA gleich "12"; dieser Wert wird an den Vergleicher COM ausgegeben, während das Q-Ausgangssignal des Flipflops F6 an dem J-Eingangsanschluß des Flipflops F3 und zugleich an den D-Eingangsanschluß des Flipflops F7 ausgegeben wird. Da zu diesem Zeitpunkt das analoge Eingangssignal größer als das Ausgangssignal des Digital-Analog-Umsetzers DA ist, ist das Ausgangssignal des Vergleichers "O". Danach werden synchron mit dem ansteigenden Teil des Taktimpulses CP Nr. 5 die Flipflops F3 und F7 gesetzt, wodurch ihre Ausgangssignale gleich "1" sind. The flip-flops become synchronous with the rise of the clock pulse CP No. 3 F1 and F5 are set, as a result of which their outputs Q assume the level "1". It will The Q output signal of the flip-flop F1 is applied to the digital-to-analog converter DA, see above that its analog output value is made equal to "8". The output signal of the Digital-to-analog converter DA is entered into the comparator COM, while the Q output signal of flip-flop F5 via OR gate 06 to the J input terminal of flip-flop F2 and at the same time applied to the D input terminal of flip-flop F6 will. Because at this point the analog input signal is greater than the output signal of the digital-to-analog converter DA is the output signal of the comparator COM equals "O". Then become synchronous with the rising part of the clock pulse No. 4 set flip-flops F2 and F6, which causes their Q output signals to have the level 1 accept. Because at this point the D input of the flip-flop F5 has already been set to "0", the Q output signal of flip-flop F5 is the same "0". The Q output signal of the flip-flop F2 is sent to the digital-to-analog converter DA submitted. Consequently, the analog output value of the digital-to-analog converter is DA equal to "12"; this value is output to the comparator COM while the Q output signal of the flip-flop F6 to the J input terminal of the flip-flop F3 and at the same time to the D input terminal of flip-flop F7 is output. Since at this point the analog input signal greater than the output signal of the digital-to-analog converter DA, the output of the comparator is "O". After that they will be in sync with the rising part of the clock pulse CP No. 5 set the flip-flops F3 and F7, whereby their output signals are "1".

Da zu diesem Zeitpunkt das D-Eingangssignal des Flipflops F6 schon 11011 ist, ist das Q-Ausgangssignal des Flipflops F6 gleich "O". Das Q-Ausgangssignal des Flipflops F3 wird an den Digital-Analog-Umsetzer DA abgegeben, so daß dessen analoger Ausgangswert "14" wird, der an den Vergleicher COM angelegt wird, während das Q-Ausgangssignal des Flipflops F6 über das ODER-Glied 08 an den J-Eingangsanschluß des Flipflops F4 und zugleich an den D-Eingangsanschluß des Flipflops F8 angelegt wird. Da zu diesem Zeitpunkt das Ausgangs signal des Digital-Analog-Umsetzers DA größer als das analoge Eingangssignal ist, erzeugt der Vergleicher COM das Ausgangssignal COMP "1", das an die UND-Glieder A5,-A8, All und A14 ausgegeben wird, wobei das mit dem Q-Ausgangssignal des Flipflops F7 gespeiste UND-Glied All einen Pegel 1 über das ODER-Glied 09 an den K-Eingangsanschluß des Flipflops F3 ausgibt.Since at this point in time the D input signal of the flip-flop F6 is already 11011, the Q output of the flip-flop F6 is "O". The Q output signal of the flip-flop F3 is output to the digital-to-analog converter DA, so that its analog output value "14", which is applied to the comparator COM, while the Q output signal of the flip-flop F6 via the OR gate 08 to the J input terminal of flip-flop F4 and at the same time applied to the D input terminal of flip-flop F8 will. Since at this time the output signal of the digital-to-analog converter DA is greater than the analog input signal, the comparator COM generates the output signal COMP "1" which is output to AND gates A5, -A8, All and A14, where the AND gate All fed with the Q output signal of flip-flop F7 has a level 1 outputs via the OR gate 09 to the K input terminal of the flip-flop F3.

Folglich wird mit dem ansteigenden Teil des nächsten Taktimpulses Nr. 6 das Flipflop F3 rückgesetzt, so daß es ein Q-Ausgangssignal "O" erzeugt. Zur gleichen Zeit werden die Flipflops F4 und F8 gesetzt, wodurch ihre Q-Ausgangsignale 1 werden. Da zu diesem Zeitpunkt das D-Eingangssignal des Flipflops F7 bereits "O" ist, ist das Q-Ausgangssignal des Flipflops F7 gleich "O". Das Q-Ausgangssignal des Flipflops F4 wird an den Digital-Analog-Umsetzer DA abgegeben, so daß dessen analoger Ausgangswert "13" gebildet wird, der an den Vergleicher abgegeben wird, während das Q-Ausgangssignal des Flipflops F8 als Analog-Digital-Umsetzungs-Endsignal END an den J-Eingangsanschluß des Flipflops F21 und über das ODER-Glied 019 an den K-Eingangsanschluß des Flipflops F22 ausgegeben wird. Da zu diesem Zeitpunkt das Ausgangssignal des Digital-Analog-Umsetzers DA nicht größer als das analoge Eingangssignal ist, ist das Ausgangssignal des Vergleichers COM gleich "0". Folglich bleibt beim Ansteigen des nächsten Taktimpulses Nr. 7 der Zustand des Flipflops F8 unverändert. Consequently, with the rising part of the next clock pulse No. 6, the flip-flop F3 is reset to produce a Q output "O". To the at the same time, flip-flops F4 and F8 are set, which causes their Q output signals 1 become. Since at this point in time the D input signal of flip-flop F7 is already "O" is, the Q output of the flip-flop F7 is "O". The Q output signal of the flip-flop F4 is output to the digital-to-analog converter DA, so that its analog output value "13" is formed, which is sent to the comparator, while the Q output signal of the flip-flop F8 as the analog-digital conversion end signal END to the J input terminal of the flip-flop F21 and via the OR gate 019 to the K input terminal of flip-flop F22 is output. Since at this point the The output signal of the digital-to-analog converter DA is not greater than the analog input signal is, the output of the comparator COM is "0". So stick with the If the next clock pulse No. 7 rises, the state of flip-flop F8 remains unchanged.

Durch die vorstehend beschriebenen Funktionabläufe wird der dem APEX-Wert der Belichtungsgröße aus der Lichtmeßschaltung ML und der Filmempfindlichkeits-Einstellschaltung FS entsprechende Ev-Wert 13t in einen digitalen Wert auf die Weise umgesetzt, daß das Ergebnis in dem aus dem Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeichert ist. The function sequences described above make the APEX value the amount of exposure from the light measuring circuit ML and the film speed setting circuit FS corresponding Ev value 13t converted into a digital value in such a way that the result in the register CR consisting of the flip-flops F1, F2, F3 and F4 is stored.

Andererseits wird synchron mit dem ansteigenden Teil des Taktimpulses CP Nr. 7 das Flipflop 21 gesetzt, an dessen J-Eingangsanschluß das Signal END anliegt, während das Flipflop F22 rückgesetzt wird, an dessen K-Eingangsanschluß das Signal END anliegt, so daß die Ausgabe des Decodierers DC zu CC1 wird und diese über das ODER-Glied 021 an den J-Eingangsanschluß des Flipflops F22 und zugleich über das ODER-Glied 03 an das UND-Glied A30 ausgegeben wird. Der Taktimpuls CP wird an den anderen Eingangsanschluß des UND-Glieds A30 in der Weise angelegt, daß der Taktimpuls CP an jeden Taktimpuls-Eingangsanschluß der das Register BR bildenden Flipflops F11, F12, F13 und F14 ausgegeben wird. Da andererseits jedes Ausgangssignal der Flipflop F1, F2, F3 und F4 an die jeweiligen D-Eingangsanschlüsse der Flipflops Fall, F12, F13 und F14 über die UND-Glieder A17, A21, A25 und A28 angelegt!.wird, welche mit dem Eingangssignal "1" aus den Invertern INV6, INV7, INV10 und INV14 und den ODER-Gliedern 013, 015, 017 und 018 gespeist werden, werden synchron mit den ansteigenden Teil des Taktimpulses CP Nr. 8 in Ubereinstimmung mit dem Zustand des Q-Ausgangssignals der Flipflops F1, F2, F3, und F4 die Flipflops Fall, F12, F13 und F14 gesetzt. D. h., das Q-Ausgangssignal der Flipflops F11, F12 und F14 wird zu "1". On the other hand, it becomes synchronous with the rising part of the clock pulse CP no. 7 the flip-flop 21 is set, at the J input terminal of which the signal END is present, while the flip-flop F22 is reset, at the K input terminal of which the signal END is applied so that the output of the decoder DC becomes CC1 and this via the OR gate 021 to the J input terminal of flip-flop F22 and at the same time via the OR gate 03 is output to AND gate A30. The clock pulse CP is sent to the applied to the other input terminal of AND gate A30 in such a way that the clock pulse CP to each clock pulse input terminal of the flip-flops forming the register BR F11, F12, F13 and F14 is output. On the other hand, since each output of the Flip-flops F1, F2, F3 and F4 to the respective D input terminals of the flip-flops Case, F12, F13 and F14 via the AND gates A17, A21, A25 and A28!. Is created, which with the input signal "1" from the inverters INV6, INV7, INV10 and INV14 and the OR gates 013, 015, 017 and 018 are fed synchronously with the rising part of the clock pulse CP No. 8 in accordance with the state of the Q output signal of the flip-flops F1, F2, F3, and F4 the flip-flops case, F12, F13 and F14 set. That is, the Q output of the flip-flops F11, F12 and F14 becomes "1".

Nach den vorstehend erläuterten Betriebsabläufen ist der Inhalt "13" des aus den Flipflops F1, F2, F3 und F4 bestehenden Registers CR in das aus den Flipflops F11, F12, F13 und F14 bestehende Register BR übertragen, so daß es dort gespeichert ist. According to the operations explained above, the content is "13" of the register CR consisting of the flip-flops F1, F2, F3 and F4 into the Flip-flops F11, F12, F13 and F14 existing Transfer register BR, so it's stored there.

Da andererseits das Flipflop F22, an dessen J-Eingangsanschluß das über das ODER-Glied 021 abgegebene Ausgangssignal CC1 anliegt, synchron mit dem abfallenden Teil des Taktimpulses CP Nr. 8 gesetzt wird, wird der Ausgang des Decodierers DC zu CC3, das an das ODER-Glied 021 und zugleich an das UND-Glied Al, in das das Belichtungszeit-Vorgangssignal CCLC eingegeben ist, und das UND-Glied A2 ausgegeben, in das das invertierte Signal SSLC des Belichtungszeit-Vorrangsignals SSLC eingegeben ist. Da bei der vorliegenden Betriebsart mit Belichtungszeitvorrang das Signal SSLC gleich "1" ist, ist das Ausgangssignal des UND-Glieds Al gleich "1", so daß daher das Analogschaltglied AG4 in der Weise geöffnet ist, daß die mittels der Verschlußzeit-Einstellvorrichtung ET eingestellte Belichtungszeit in den Vergleicher- COM als analoger Wert eingegeben wird, der dem APEX-Wert (Tv = 4) entspricht. Da zugleich das Q-Ausgangssignal des Flipflops F22 an das UND-Glied A16 und den D-Eingangsanschluß des Flipflops F9 abgegeben wird, bis der Taktimpuls Nr. 13 nach Wiederholung des vorstehend erläuterten Ablaufs abgefallen ist, wird die eingestellte Belichtungszeit Tv = 4 in einen digitalen Wert umgesetzt und in dem aus dem Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeichert. On the other hand, since the flip-flop F22 to whose J input terminal the Output signal CC1 delivered via the OR gate 021 is present, in synchronism with the falling part of the clock pulse CP No. 8 is set, the output of the decoder DC to CC3, which is connected to the OR element 021 and at the same time to the AND element Al, into which the Exposure time process signal CCLC is input, and the AND gate A2 is output, to which the inverted signal SSLC of the exposure time priority signal SSLC is input is. Since the signal SSLC is "1", the output of the AND gate Al is "1", therefore the analog switching element AG4 is opened in such a way that the means of the shutter speed setting device ET set exposure time entered into the comparator COM as an analog value which corresponds to the APEX value (Tv = 4). Since at the same time the Q output signal of the Flip-flops F22 delivered to AND gate A16 and the D input terminal of flip-flop F9 until the clock pulse No. 13 after repeating the above-mentioned process has fallen, the set exposure time Tv = 4 becomes a digital one Value implemented and in the register consisting of the flip-flops F1, F2, F3 and F4 CR saved.

Wenn andererseits die Analog-Digital-Umsetzung beendet ist, wird das Analog-Digital-Umsetzungs-Endsignal END als Q-Ausgangssignal des Flipflops F8 erzeugt und über das ODER-Glied 019 an den J-Eingangsanschluß des Flipflops F21 , den K-Eingangsanschluß des Flipflops F22 und das UND-Glied A33 ausgegeben. Dabei wird das Ausgangssignal CC3 dem UND-Glied A33 zugeführt, daß den Pegel "1" an den J-Eingangsanschluß des Flipflops F23 abgibt. Folglich wird synchron mit dem Abfallen des Taktimpulses Nr. 13 das Flipflop 22 rückgesetzt, so daß es ein Q-Ausgangssignal "0" erzeugt, wobei das Flipflop F23 gesetzt wird, so daß es an das Q-Ausgangssignal "1" erzeugt, während das Flipflop F21 in dem gesetzten Zustand gehalten wird, so daß die Ausgabe des Decodierers DC zu CC5 wird. On the other hand, when the analog-to-digital conversion is finished, will the analog-digital conversion end signal END as the Q output signal of the flip-flop F8 generated and via the OR gate 019 to the J input terminal of the flip-flop F21 , the K input terminal of the flip-flop F22 and the AND gate A33 issued. The output signal CC3 is fed to the AND gate A33 that the Outputs level "1" to the J input terminal of the flip-flop F23. As a result, it becomes synchronous with the fall of the clock pulse no. 13, the flip-flop 22 is reset so that it generates a Q output "0", setting flip-flop F23 so that it to the Q output signal "1" is generated while the flip-flop F21 is in the set state is held so that the output of the decoder DC becomes CC5.

Das Ausgangssignal CC5 wird über das ODER-Glied 020 an den K-Eingangsanschluß des Flipflops F21 und an das UND-Glied A35 abgegeben, wobei das UND-Glied A35 mit dem invertierten Signal SSLC des Belichtunszeit-Vorrangsignals SSLC gespeist ist, so daß es ein Signal "0" erzeugt.Andererseits wird das Ausgangssignal CC5 über das ODER-Glied 03 in das UND-Glied A30 in der Weise eingegeben, daß der an das UND-Glied A30 abgegebene Taktimpuls an die Taktimpuls-Eingangsanschlüsse jeder der Flipflops Fall, F12, F13 und F14 abgegeben werden kann, während zugleich über die Inverter INV6, INV7, INV10 und INV14 ein Signal "O" an die UND-Glieder A17, A21, A21, A25 und A28 angelegt wird, um deren Ausgangssignale zu steuern, wobei gleichfalls ein Signal "1" an den UND-Glieder A18, A22, A26 und A29 anliegt. Das UND-Glied A29 ist mit dem Ausgangssignal des Exclusiv-ODER-Glieds EX7 gespeist, das mit dem Q-Ausgangssignal des Flipflops F4 und dem Q-Ausgangssignal des Flipflops F14 gespeist ist, wodurch das Ausgangssignal des Exclusiv-ODER-Glieds EX7 zu "1" wird, weil das Q-lusgangssignal des Flipflops F4 gleich "0" ist, während des Q-Ausgangssignals des Flipflops F14 gleich "1" ist, so daß daher das Ausgangssignal des UND-Glieds A29 gleichfalls zu 1 wird. The output signal CC5 is passed through the OR gate 020 to the K input terminal of the flip-flop F21 and delivered to the AND gate A35, the AND gate A35 with the inverted signal SSLC of the exposure time priority signal SSLC is fed, so that it generates a signal "0". On the other hand, the output signal CC5 is via the OR gate 03 entered into the AND gate A30 in such a way that the to the AND gate A30 output clock pulse to the clock pulse input terminals of each of the flip-flops Case, F12, F13 and F14 can be delivered while at the same time through the inverter INV6, INV7, INV10 and INV14 send a signal "O" to the AND gates A17, A21, A21, A25 and A28 is applied to control their output signals, also being a Signal "1" is applied to AND gates A18, A22, A26 and A29. The AND gate A29 is fed with the output signal of the exclusive-OR gate EX7, which with the Q output signal of flip-flop F4 and the Q output of flip-flop F14, whereby the output signal of the exclusive-OR gate EX7 becomes "1" because the Q output of the flip-flop F4 is "0" during the Q output of the flip-flop F14 is "1", so that therefore the output of the AND gate A29 also becomes 1.

Das Signal 1 wird über das ODER-Glied 018 an den D-Eingangsanschluß des Flipflops F14 abgegeben.The signal 1 is sent to the D input terminal via the OR gate 018 of the flip-flop F14.

Ferner wird das Q-Ausgangssignal des Flipflops F4 und das mittels des Inverters INV13 invertierte Q-Ausgangssignal des Flipflops F14 an das UND-Glied A27 angelegt, wodurch das Ausgangssignal des UND-Glieds A27 zu "O" wird, weil das vorgenannte Q-Ausgangssignal des Flipflops F4 gleich "O" ist, während das Ausgangssignal des Flipflops F14 gleich "1" ist. Das Q-Ausgangssignal des Flipflops F3 und das Q-Ausgangssignal des Flipflops F13 werden an das Exclusiv-ODER-Glied EX5 abgegeben, wobei das Ausgangssignal des Exclusiv-ODER-Glieds EX5, weil die beiden Q-Ausgangssignale der Flipflops F3 und F13 gleich "O" sind, gleich "0" ist, so daß das Ausgangssignal des Exclusiv-ODER-Glieds EX6, das mit dem Ausgangssignal "0" des UND-Glieds 27 und dem Ausgangs signal t0" des Exclusiv-ODER-Glieds EX5 gespeist ist, gleich "0" ist und das Ausgangssignal des UND-Glieds A26 ebenfalls gleich "0" ist. Auf diese Weise wird der über das ODER-Glied 017 vom UND-Glied 26 gespeiste D-Eingang des Flipflops F13 zu "O". Andererseits werden das Ausgangssignal "O" des UND-Glieds A27 und das mittels des Inverters INV11 in ein Signal "1" invertierte Ausgangssignal "0" des Exclusiv-ODER-Glieds EXF an das UND-Glied A23 angelegt, wodurch selbstverständlich das Ausgangssignal des UND-Glieds A 23 zu "0" wird. Dabei werden das Q-Ausgangssignal des Flipflops F3 und das mittels des Inverters INV12 invertierte Q-Ausgangssignal des Flipflops F13 an das UND-Glied A24 angelegt, wodurch wegen des vorgenannten Standes der beiden Q-Ausgangssignalen der Flipflop F3 und F13 auf "0" das Ausgangssignal des UND-Glieds 24 ebenfalls gleich l10ll ist. Folglich ist das Ausgangssignal des mit den Ausgangssignalen der UND-Glieder A23 und A24 gespeisten ODER-Glieds 016 gleich "0". Das Q-Ausgangssignal des Flipflops F2 und das Q-Ausgangssignal des Flipflops F12 werden an das Exclusiv-ODER-Glied EX3 abgegeben, wobei das Ausgangssignal des Exclusiv-ODER-Glieds EX3 gleich "0" ist, da beide Q-Ausgangssignale der Flipflops F2 und F12 gleich "1" sind, so daß das Ausgangssignal des mit dem Ausgangssignal "0" des ODER-Glieds 016 und dem Ausgangssignal "0" des Exclusiv-ODER-Glieds EX3 gespeisten Exclusiv-ODER-Glieds EX4 gleich "O" ist und damit das Ausgangssignal des UND-Glieds A22 gleichfalls "0" ist. Folglich liegt der mit dem Ausgangssignal des UND-Glieds A22 über das ODER-Glied 015 gespeiste D-Eingang des Flipflops F12 auf "0". Andererseits wird das Ausgangssignal "O" des ODER-Glieds 016 und das mittels des Inverters INV8 invertierte Signal 1 des Ausgangssignals "O" des Exclusiv-ODER-Glieds EX3 in das UND-Glied A19 eingegeben, wobei selbstverständlich dessen Ausgangssignal gleich "O" ist. Ferner wird das Q-Ausgangssignal des Flipflops F2 und das mittels des Inverters IN9 invertierte Signal des Q-Ausgangssignals des Flipflops F12 an das UND-Glied A20 angelegt, wobei das Ausgangssignal des UND-Glieds A20 gleich "O" ist, weil gemäß vorstehender Beschreibung die beiden Q-Ausgangssignale der Flipflops F2 und F12 gleich "0" sind. Folglich ist das Ausgangssignal des mit den Ausgangssignalen der UND-Glieder A19 und A20 gespeisten ODER-Glieds 014 gleichfalls "O". Das Q-Ausgangssignal des Flipflops F1 und das Q-Ausgangssignal des Flipflop Fll werden an das Exclusiv-ODER-Glied EX1 abgegeben, wodurch dessen Ausgangssignal "1" ist, weil das Q-Ausgangssignal des Flipflops F1 gleich "0" IStr während das Q-Ausgangssignal des Flipflops Fll gleich 1 ist, so daß das Ausgangssignal des mit dem Ausgangssignal "1" des Exclusiv-ODER-Glieds EX1 und dem Ausgangssignal "O" des ODER-Glieds 014 gespeisten Exclusiv-ODER-Glieds EX2 gleich "1" ist, so.daß das Ausgangssignal des UND-Glieds A18 gleich "1" ist. Folglich liegt der über das ODER-Glied 013 mit dem Ausgangssignal des UND-Glieds A18 gespeiste D-Eingang des Flipflops F11 auf "1". Furthermore, the Q output signal of the flip-flop F4 and by means of of the inverter INV13 inverted Q output signal of the flip-flop F14 to the AND gate A27 is applied, whereby the output of the AND gate A27 becomes "O" because the the aforementioned Q output signal of the flip-flop F4 is "O" while the output signal of the flip-flop F14 is "1". The Q output of flip-flop F3 and the The Q output signal of the flip-flop F13 is sent to the exclusive-OR gate EX5, where the output of the exclusive-OR gate EX5 because the two Q output signals of the flip-flops F3 and F13 are "O" is "0" so that the output of the exclusive OR gate EX6, which with the output signal "0" of the AND gate 27 and the output signal t0 "of the exclusive-OR gate EX5 is fed, is equal to" 0 " and the output of AND gate A26 is also "0". In this way becomes the D input of the flip-flop fed via the OR gate 017 from the AND gate 26 F13 to "O". On the other hand, the output "O" of the AND gate A27 and the output signal "0" of the inverted into a signal "1" by means of the inverter INV11 Exclusive-OR element EXF applied to AND element A23, through which of course, the output of the AND gate A 23 becomes "0". Be there the Q output signal of the flip-flop F3 and that inverted by means of the inverter INV12 Q output signal of the flip-flop F13 applied to the AND gate A24, whereby because of the aforementioned state of the two Q output signals of the flip-flop F3 and F13 "0" the output signal of the AND gate 24 is also equal to l10ll. Hence is the output signal of the fed with the output signals of the AND gates A23 and A24 OR gate 016 is equal to "0". The Q output of flip-flop F2 and the Q output of the flip-flop F12 are output to the exclusive-OR gate EX3, the output signal of the exclusive OR gate EX3 is "0" since both Q output signals of the flip-flops F2 and F12 are equal to "1", so that the output signal of the with the output signal "0" of the OR gate 016 and the output signal "0" of the exclusive OR gate EX3 powered Exclusive-OR gate EX4 is equal to "O" and thus the output signal of AND gate A22 is also "0". Consequently, the one with the output signal lies of the AND gate A22 via the OR gate 015 fed D input of the flip-flop F12 to "0". On the other hand, the output of the OR gate 016 becomes "O" by means of of the inverter INV8 inverted signal 1 of the output signal "O" of the exclusive-OR gate EX3 is input to AND gate A19, the output of which is of course is equal to "O". Furthermore, the Q output signal of the flip-flop F2 and by means of of the inverter IN9 inverted signal of the Q output signal of the flip-flop F12 the AND gate A20 applied, the output signal of the AND gate A20 equal to "O" is, because, as described above, the two Q output signals of the flip-flops F2 and F12 are "0". Consequently, the output of the with the output signals of the AND gates A19 and A20 also fed OR gate 014 "O". The Q output of the flip-flop F1 and the Q output of the flip-flop Fll are delivered to the exclusive-OR gate EX1, whereby its output signal "1" is because the Q output of the flip-flop F1 is "0" IStr during the Q output signal of the flip-flop Fll is equal to 1, so that the output signal of the with the output signal "1" of the exclusive-OR gate EX1 and the output signal "O" of the OR gate 014 fed exclusive-OR gate EX2 is equal to "1", so that the output signal of AND gate A18 is "1". As a result, the is via the OR gate 013 with the output signal of the AND gate A18 fed to the D input of the flip-flop F11 "1".

Weil mittels des vorstehend beschriebenen Betriebsablaufes an die D-Eingangsanschlüsse der Flipflops Fll und F14 ein Signal 1 angelegt wird, während an die D-Eingangsanschlüsse der Flipflops F12 und F13 ein Signal "O" angelegt wird, werden synchron mit dem Anstieg des Taktimpulses CP Nr. 14 die Flipflops Fil und F14 gesetzt, so daß sie Q-Ausgangssignale 1 erzeugen, während die Flipflops F12 und F13 rückgesetzt werden, so daß sie Q-Ausgangssignale "0" erzeugen. Because by means of the operation described above to the D input terminals of the flip-flops Fll and F14 a signal 1 is applied while a signal "O" is applied to the D input connections of the flip-flops F12 and F13, the flip-flops Fil and are synchronized with the rise of the clock pulse CP No. 14 F14 are set to produce Q outputs 1 while flip-flops F12 and F13 are reset to produce "0" Q outputs.

Mittels der vorgenannten Funktionsvorgänge wird der Inhalt "4" des aus dem Flipflops F1, F2, F3 und F4 bestehenden Registers CR von dem Inhalt "13" des aus dem Flipflops F11, F12, F13 und F14 bestehenden Registers BR in der Weise subtrahiert, daß das Ergebnis "9" in dem Register BR gespeichert ist. Die zu diesem Zeitpunkt in dem Register BR gespeicherten Daten sind der durch Subtrahieren der Belichtungszeit Tv von der Belichtungsgröße Ev erhaltene Blendenwert Av. The content "4" of the register CR consisting of flip-flops F1, F2, F3 and F4 with the content "13" of the register BR consisting of the flip-flops F11, F12, F13 and F14 in the manner subtracts that the result "9" is stored in the register BR. The to this Time stored in the register BR data are obtained by subtracting the Exposure time Tv, aperture value Av obtained from the exposure quantity Ev.

Weil andererseits synchron mit dem Ansteigen des Taktimpulses Nr. 14 das an seinem K-Eingangsansch1uß über das ODER-Glied 020 mit dem Ausgangssignal CC5 gespeiste Flipflop F21 rückgesetzt wird, gibt der Decodierer DC das Ausgangssignal CC4 aus, das über das mit dem Belichtungszeit-Vorrangsignal SSLC gespeiste UND-Glied A36 und das ODER-Glied 022 an dem J-Eingangsanschluß des Flipflops F24 und zugleich über das ODER-Glied 03 an das UND-Glied A30 abgegeben wird. Zugleich wird das Ausgangs signal CC4 über das ODER-Glied 02 an die UND-Glieder A3, A4, A6, A7, A9, A10, A12 und A13 und gleichzeitig über das ODER-Glied 012 an das UND-Glied A15 abgegeben. Da das UND-Glied A30 mit den Taktimpulsen CP gespeist ist, werden diese an die jeweiligen Taktimpuls-Eingangsanschlüsse der Flipflops F11, F12, F13 und F14 abgegeben, wobei sie an die jeweiligen Taktimpuls-Eingangsangänge der Flipflops F1, F2, F3, und F4 angelegt werden, da sie auch an dem UND-Glied A15 anliegen. On the other hand, because in synchronism with the rise of the clock pulse No. 14 that at its K input terminal via the OR gate 020 with the output signal CC5 fed flip-flop F21 is reset, the decoder DC gives the output signal CC4, the AND gate fed with the exposure time priority signal SSLC A36 and the OR gate 022 at the J input terminal of the flip-flop F24 and at the same time is output via the OR element 03 to the AND element A30. At the same time, this becomes the starting point signal CC4 via the OR gate 02 to the AND gates A3, A4, A6, A7, A9, A10, A12 and A13 and at the same time output via the OR gate 012 to the AND gate A15. Since the AND gate A30 is fed with the clock pulses CP, these are sent to the respective Clock pulse input terminals of flip-flops F11, F12, F13 and F14 are output, where they to the respective clock pulse input inputs of the flip-flops F1, F2, F3, and F4 are applied, since they are also applied to the AND gate A15.

Bei dieser Verfahrensstufe wird das Q-Ausgangssignal des Flipflops Fll mittels des UND-Glieds A3 über das ODER-Glied 04 an den J-Eingangsanschluß des Flipflops F1 angelegt , das mittels des Inverters INV1 invertierte Q-Ausgangssignal des Flipflops Fll mittels des UND-Glieds A4 über das ODER-Glied 05 an den K-Eingangsanschluß des Flipflops F1 angelegt, das Q-Ausgangssignal des Flipflops F12 mittels des UND-Glieds A6 über das ODER-Glied 06 an den J'Singangsanschluß des Flipflops F2 angelegt, das mittels des Inverters INV2 invertierte Q-Ausgangssignal des Flipflops F12 mittels des UND-Glieds A7 über das ODER-Glied 07 an dem K-Eingangsanschluß des Flipflops F2 abgegeben, das Q-Ausgangssignal des Flipflops F13 mittels des UND-Glieds A9 über das ODER-Glied 08 an den J-Eingangsanschluß des Flipflops F3 angelegt, das invertierte Q-Ausgangssignal des Flipflops F13 mittels des UND-Glieds A10 über das ODER-Glied 09 an dem K-j:ingangsanschluß des Flipflops F3 angelegt, das Q-Ausgangssignal des Flipflops F14 mittels des UND-Glieds A12 über das ODER-Glied 010 an den J-Eingangsanschluß des Flipflops 4 angelegt und das invertierte Q-Ausgangssignal des Flipflops F14 mittels des UND-Glieds A13 über das ODER-Glied 011 an den K-Eingangsanschluß des Flipflops F4 angelegt. Dabei wurde das Q-Ausgangssignal des Flipflops F1 über das von dem Inverter INV6 mit 'Tl"-gespeiste UND-Glied A17 und das ODER-Glied 013 dem D-Eingangsanschluß des Flipflops Fil zugeführt, das Q-Ausgangssignal des Flipflops F2 über das von dem Inverter INV7 mit "1" gespeiste UND-Glied A21 und das ODER-Glied 015 an den D-Eingangsanschluß des Flipflops F12 abgegeben, das Q-Ausgangssignal des Flipflops F3 über das von dem Inverter INV10 mit 1 gespeiste UND-Glied A25 und das ODER-Glied 017 in den D-Eingangsanschluß des Flipflops F13 eingegeben und das Q-Ausgangssignal des Flipflops F4 über das von dem Inverter INV14 mit 1 gespeiste UND-Glied A28 und das ODER-Glied 018 in den D-Eingangsanschluß des Flipflops F14 eingegeben. Folglich werden synchron mit dem Ansteigen des Taktimpulses CP Nr. 15 die Flipflops F1, F2, F3 und F4 jeweils in Übereinstimmung mit dem Inhalt der Q-Ausgangssignale der entsprechenden Flipflops Fll, F12, F13 und F14 gesetzt oder rückgesetzt, während die Flipflops Fall, F12, F13 und F14 jeweils in Übereinstimmung mit dem Inhalt der Q-Ausgangssignale der entsprechenden Flipflops F1, F2, F3 und F4 gesetzt oder rückgesetzt werden. D. h., der in dem aus den Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeicherte Belichtungszeitwert Tv - 4 wird mit dem in dem aus den Flipflops Fll, F12, F13 und F14 bestehenden Register BR gespeicherten Blendenwert Av = 9 ausgetauscht. At this stage of the process, the Q output signal of the flip-flop Fll by means of the AND gate A3 via the OR gate 04 to the J input terminal of the Flip-flops F1 applied, the inverted by means of the inverter INV1 Q output signal of the flip-flop Fll by means of the AND gate A4 via the OR gate 05 to the K input terminal of the flip-flop F1 is applied, the Q output signal of the flip-flop F12 by means of the AND gate A6 is applied via the OR gate 06 to the J's input terminal of the flip-flop F2, the inverted Q output signal of flip-flop F12 by means of inverter INV2 by means of of the AND gate A7 via the OR gate 07 at the K input terminal of the flip-flop F2 delivered, the Q output signal of the flip-flop F13 by means of the AND gate A9 the OR gate 08 is applied to the J input terminal of the flip-flop F3, the inverted one Q output signal of the flip-flop F13 by means of the AND gate A10 via the OR gate 09 is applied to the K-j: input terminal of the flip-flop F3, the Q output signal of the Flip-flops F14 by means of the AND gate A12 via the OR gate 010 to the J input terminal of flip-flop 4 and the inverted Q output signal of flip-flop F14 by means of the AND gate A13 via the OR gate 011 to the K input terminal of the Flip-flops F4 applied. The Q output signal of the flip-flop F1 was transmitted via the from the inverter INV6 with 'Tl "-fed AND gate A17 and the OR gate 013 dem D input terminal of the flip-flop Fil supplied, the Q output signal of the flip-flop F2 via the AND gate A21 fed with "1" by the inverter INV7 and the OR gate 015 is output to the D input terminal of the flip-flop F12, the Q output signal of Flip-flops F3 via the AND gate A25 fed with 1 by the inverter INV10 and the OR gate 017 is inputted to the D input terminal of the flip-flop F13 and the Q output signal of the flip-flop F4 via the AND gate A28 and A28 fed by the inverter INV14 the OR gate 018 is input to the D input terminal of the flip-flop F14. Consequently the flip-flops F1, F2, F3 and F4 respectively in accordance with the content of the Q output signals of the corresponding Flip-flops Fll, F12, F13 and F14 set or reset while the flip-flops Case, F12, F13 and F14 in accordance with the contents of the Q output signals, respectively the corresponding flip-flops F1, F2, F3 and F4 can be set or reset. That is, the one stored in the register CR consisting of the flip-flops F1, F2, F3 and F4 Exposure time value Tv - 4 is compared with that in which from the flip-flops Fll, F12, F13 and F14 existing register BR stored aperture value Av = 9 exchanged.

Ferner wird wegen der Synchronisation mit dem Anstieg des Taktimpulses Nr. 15 das Flipflop F24 so gesetzt, daß es ein Signal "1" erzeugt, so daß der Decodierer des Ausgangssignals CCC ausgibt. Furthermore, because of the synchronization with the rise of the clock pulse No. 15, the flip-flop F24 is set to generate a signal "1" so that the decoder of the output signal CCC.

Das Ausgangssignal CCC wird an das UND-Glied A34 und zugleich an das Analogschaltglied AG5 ausgegeben. The output signal CCC is sent to AND gate A34 and at the same time the analog switching element AG5 is output.

Ferner wird synchron mit dem Ansteigen des Taktimpulses CP Nr. 15 der in den Flipflops Fl, F2, F3, und F4. gespeicherte Blendenwert Av = 9 über den Digital-Analog-Umsetzer DA in einen analogen Wert umgesetzt und dann an den einen Eingangsanschluß des Vergleichers COM abgegeben. Ferner wird das Ausgangssignal der Blendenstellungs- bzw. Blendengrößen-Detektorschaltung AP über das Analogschaltglied AG5 an den anderer Eingangsanschluß des Vergleichers COM angelegt. Further, in synchronism with the rise of the clock pulse CP No. 15 the one in flip-flops Fl, F2, F3, and F4. stored aperture value Av = 9 over the Digital-to-analog converter DA converted into an analog value and then to the one Input terminal of the comparator COM released. Furthermore, the output signal the aperture position or aperture size detector circuit AP via the analog switching element AG5 is applied to the other input terminal of the comparator COM.

Da andererseits das Signal CCC über eine in der Zeichnung nicht gezeigte bestimmte Vorrichtung den Blendenschließvorgang des Aufnahmeobjektivs einleitet, steigt das Ausgangssignal der Blendengrößen-Detektorschaltung AP entsprechend dem APEX-Wert der tatsächlichen Blendenstellung an, wobei der Vergleicher COM ein Signal "1" erzeugt, weil zuerst das Ausgangssignal des Digital-Analog-Umsetzers DA größer als das Ausgangssignal der Blendengrößen-Detektarschaltung AP ist, so daß auf diese Weise das Ausgangssignal des über den Inverter INV15 mit dem Ausgangssignal COtS des Vergleichers gespeisten UND-Glieds A34 gesteuert wird. On the other hand, since the signal CCC has a not shown in the drawing certain device initiates the shutter closing process of the taking lens, the output of the aperture size detection circuit AP increases in accordance with the APEX value of the actual aperture position, with the comparator COM sending a signal "1" is generated because the output signal of the digital-to-analog converter DA is larger first as the output of the aperture size detection circuit AP, so that this Way the output signal of the via the inverter INV15 with the output signal COtS of the comparator fed AND gate A34 is controlled.

Wenn der Blendenschließvorgang weiter fortschreitet, bis das Ausgangssignal der Blendengrößen-Detektorschaltung AP gleich dem Ausgangssignal des Digital-Analog-Umsetzers DA wird, wechselt das Ausgangssignal COMP des Vergleichers COM von "1" auf "0" und das Ausgangssignal des mit dem Signal COMP gespeisten Inverters INV15 wird "O", so daß auf diese Weise an den K-Eingangsanschluß des Flipflops F23 über das UND-Glied A34 das Signal "1" abgegeben wird. When the shutter continues to close until the output signal of the aperture size detector circuit AP is equal to the output signal of the digital-to-analog converter DA, the output signal COMP of the comparator COM changes from "1" to "0" and the output signal of the inverter INV15 fed by the signal COMP becomes "O", so that in this way to the K input terminal of the flip-flop F23 via the AND gate A34 the signal "1" is output.

Unmittelbar nach dem die Ausgangssignalgröße der Blendengrößen- Detektorschaltung AP auf diejenige des Ausgangssignals des Digital-Analog-Umsetzers DA angestiegen ist wird deshalb synchron mit dem Ansteigen des Taktimpulses CP Nr. 23 das Flipflop F23 rückgesetzt und erzeugt ein Ausgangssignal "O", so daß das Ausgangssignal des Decodierers DC zu CC8 wird, wobei das Ausgangssignal CCC nicht weiter besteht. Folglich wird bei dem Aufnahmeobjektiv das Schließen der Blende angehalten, die mittels des Ausgangssignals CCC geschlossen wurde, wobei die Blende bis zu einem Wert geschlossen wurde, der nahezu gleich dem in dem aus den Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeicherten Blendenwert Av = 9 ist.Immediately after the output signal size of the aperture size Detector circuit AP has risen to that of the output signal of the digital-to-analog converter DA Therefore, in synchronism with the rise of the clock pulse CP No. 23, the flip-flop becomes F23 is reset and generates an output signal "O" so that the output signal of the Decoder DC becomes CC8, whereby the output signal CCC no longer exists. Consequently the closing of the aperture is stopped in the taking lens, which by means of the Output signal CCC was closed, with the shutter closed to a value which is almost the same as that in that consisting of the flip-flops F1, F2, F3 and F4 Register CR stored aperture value Av = 9.

Andererseits wird das Ausgangssignal CC8 an den J-Eingangsanschluß des Flipflops F21, den K-Eingangsanschluß des Flipflops F22 und das!UND-Glied A33 angelegt. Da dabei das UND-Glied A33 mit einem weiteren Eingangssignal CC3 gespeist ist, ist dessen Ausgangssignal gesteuert. Ferner wird das Ausgangssignal CC8 über das ODER-Glied 02 an die UND-Glieder A3, A4, A6, A7, A9, A10, A12 und A13 und über das ODER-Glied 012 an das UND-Glied A15 abgegeben. Da an dem anderen Eingangsanschluß des UND-Glieds A15 die Taktimpulse CP anliegen, werden diese an die jeweiligen Taktimpuls-Eingangsanschlüsse der Flipflops F1, F2, F3, und F4 angelegt. Folglich wird jedes Q-Ausgangssignal der Flipflops Fall, F12, F13 und F14 entsprechend seinem Inhalt an die J-Eingangsanschlüsse oder die N-Eingangsanschlüsse der Flipflops F1, F2, F3, und F4 übertragen. Als Folge davon werden synchron mit dem Ansteigen des Taktimpulses Nr. 24 die Flipflops F1, F2, F3 und F4 jeweils in Übereinstimmung mit den Betriebszuständen der Ausgangssignale der Flipflops Fall, F12, F13 und F14 gesetzt oder rückgesetzt. On the other hand, the output CC8 is applied to the J input terminal of the flip-flop F21, the K input terminal of the flip-flop F22 and the! AND gate A33 created. Since the AND gate A33 is fed with a further input signal CC3 its output is controlled. Furthermore, the output signal CC8 is over the OR gate 02 to the AND gates A3, A4, A6, A7, A9, A10, A12 and A13 and over the OR gate 012 delivered to the AND gate A15. There at the other input port of the AND gate A15, the clock pulses CP are present, they are sent to the respective clock pulse input terminals of flip-flops F1, F2, F3, and F4 are applied. Hence, each Q output becomes the flip-flops case, F12, F13 and F14 according to its content to the J input terminals or the N input terminals of flip-flops F1, F2, F3, and F4 transfer. As a result, in synchronization with the rise of the clock pulse No. 24, the flip-flops become F1, F2, F3 and F4, respectively, in accordance with the operating states of the output signals the flip-flops case, F12, F13 and F14 set or reset.

D. h., die in dem aus den Flipflops F11, F12, F13 und F14 bestehenden Register BR gespeicherte Belichtungszeitinformation Tv = 4 wird in das aus den Flipflops F1, F2, F3 und F4 bestehende Register CR übertragen.That is, the ones in the one consisting of the flip-flops F11, F12, F13 and F14 Exposure time information Tv = 4 stored in register BR is transferred from the flip-flops F1, F2, F3 and F4 transfer existing registers CR.

Andererseits wird synchron mit dem Abfallen des Taktimpulses Nr. 24 das Flipflop F21 in den Setzzustand gebracht, während das Flipflop F22 in dem Rücksetzzustand verbleibt, so daß die Ausgabe des Decodierers DC mit CC9 erfolgt. Dieses Ausgangssignal CC9 wird an das UND-Glied A31 und zugleich über die Integrierschaltung INT, das Analogschaltglied AG2 und das ODER-Glied 01 an das Analogschalifglied AG3 angelegt. On the other hand, in synchronism with the fall of the clock pulse No. 24 put the flip-flop F21 in the set state, while the flip-flop F22 in the The reset state remains, so that the output of the decoder DC takes place with CC9. This output signal CC9 is sent to AND gate A31 and at the same time via the integrating circuit INT, the analog switching element AG2 and the OR element 01 to the analog switching element AG3 created.

Ferner wird synchron mit dem Abfallen des Taktimpulses Nr. 24 die in den Flipflops F1, F2, F3, und F4 gespeicherte Belichtungszeit Tv = 4 über den Digital-Analog-Umsetzer DA in einen analogen Wert umgesetzt und dann an den einen Eingangs anschluß des Vergleichers COM angelegt. Weiterhin wird das Ausgangssignal der Integrierschaltung INTüber das Analogschaltglied AG2 an die logarithmische. Furthermore, in synchronization with the fall of the clock pulse No. 24, the in the flip-flops F1, F2, F3, and F4 stored exposure time Tv = 4 over the Digital-to-analog converter DA converted into an analog value and then to the one Input connection of the comparator COM applied. Furthermore, the output signal the integrating circuit INT via the analog switching element AG2 to the logarithmic.

Kompressorschaltung ai angelegt, so daß es logarithmisch kompremiert und dann über das Analogschaltglied AG3 an den anderen Eingangsanschluß des Vergleichers COM angelegt wird.Compressor circuit ai applied so that it is logarithmically compressed and then via the analog switching element AG3 to the other input terminal of the comparator COM is created.

Andererseits leitet das Signal CC9 die Erzeugung eines integrierten Signals der Integrierschaltung INT ein, das sich von einem bestimmten festgelegten Wert mit einer bestimmten festgelegten Abnahme verringert, wobei das Signal CC9 zugleich über eine in der Zeichnung nicht gezeigte bestimmte Vorrichtung das Öffnen des Verschlusses einleitet. Auf diese Weise ist die Belichtung der Filmebene begonnen, während das integrierte Signal durch die logarithmische Kompressorschaltung CM logarithmisch in das in Fig. 4 gezeigte Ausgangs signal komprimiert wird und dann dem Vergleicher COM zugeführt wird, wobei der Vergleicher COM ein Ausgangssignal "0" erzeugt, weil zuerst das Ausgangssignal der logarithmischen Kompressorschaltung CM größer als das Ausgangssignal des Digital-Analog-Umsetzers DA ist, so daß das Ausgangssignal des mit dem Ausgangssignal COMP des Vergleichers COM gespeisten UND-Glieds A31 gesteuert ist. On the other hand, the signal CC9 directs the generation of an integrated Signal of the integrating circuit INT, which differs from a certain specified Value is decreased with a certain fixed decrease, the signal CC9 at the same time via a specific device not shown in the drawing, the opening of the closure initiates. In this way the exposure of the film plane is started, while the integrated signal is logarithmic by the logarithmic compressor circuit CM is compressed into the output signal shown in Fig. 4 and then the comparator COM is supplied, and the comparator COM generates an output signal "0" because first the output of the logarithmic compressor circuit CM is greater than is the output signal of the digital-to-analog converter DA, so that the output signal of the AND gate A31 fed with the output signal COMP of the comparator COM is.

Wenn der Verschluß weiterhin geöffnet ist, bis das Ausgangssignal der logarithmischen Kompressorschaltung CM kleiner als das Ausgangssignal des Digital-Analog-Umsetzers DA wird, wechselt das Ausgangssignal COMP des Vergleichers C0M von "0" auf "1", so daß das Signal 1 über das mit dem Signal COMP als Eingang gespeiste UND-Glied A31 an den K-Eingangsanschluß des Flipflops F24 und über das ODER-Glied 020 an den K-Eingangsanschluß des Flipflops F21 abgegeben wird. Unmittelbar nachdem das Ausgangssignal der logarithinisciien Kor,lpressorschaltung CM kleiner als das Ausgangssignal des Digital-Analog-Umsetzers DA geworden istwerden folglich synchron mit dem Abfallen des Taktimpulses CP Nr.32 die Flipflops F21 und F24 rückgesetzt und erzeugen ein Q-Ausgangssignal "O", so daß der Decodierer DC die Ausgabeform CCO annimmt, wobei kein Ausgangssignal CC9 mehr besteht. If the shutter is still open until the output signal of the logarithmic compressor circuit CM is smaller than the output signal of the digital-to-analog converter DA, the output signal COMP of the comparator C0M changes from "0" to "1", so that the signal 1 via the AND gate fed with the signal COMP as an input A31 to the K input terminal of the flip-flop F24 and via the OR gate 020 to the K input terminal of the flip-flop F21 is output. Immediately after the output signal the logarithinisciien Cor, lpressor circuit CM smaller than that The output signal of the digital-to-analog converter DA will consequently become synchronous When the clock pulse CP no.32 falls, the flip-flops F21 and F24 are reset and generate a Q output "O" so that the decoder DC outputs the output form CCO assumes, there is no longer an output signal CC9.

In der Folge davon schließt der Verschluß, der mittels des Ausgangssignals CC9 geöffnet worden ist, so daß die Belichtung der Filmebene beendet ist. Während der Zeitdauer der Verlängerung der dem APEX-Wert entsprechenden Belichtungszeit Tv = 4 in die tatsächliche Zeit komprimiert die logarithmische Kompressorschaltung CM das integrierte Signal, wobei sie es in Proportion mit der Zeit auf logarithmische Weise in ein logarithmisch komprimiertes Signal in Proportion mit der tatsächlichen Zeit verringert, d. h. zu dem APEX-Wert-Umsetzungssignal verringert, das zum Erzielen der tatsächlichen Zeit mit der dem APEX-Wert entsprechenden Belichtungszeit verglichen wird.As a result, the shutter closes by means of the output signal CC9 has been opened so that the exposure of the film plane is complete. While the duration of the extension of the exposure time corresponding to the APEX value Tv = 4 in the actual time compresses the logarithmic compressor circuit CM the integrated signal, taking it in proportion to logarithmic time Way into a logarithmically compressed signal in proportion with the actual Time reduced, d. H. to the APEX value conversion signal that is used to achieve the actual time compared with the exposure time corresponding to the APEX value will.

Wenn der Vorrang auf die Belichtungszeit gelegt ist, wird nach dem vorstehend beschriebenen Ablauf der Blendenwert automatisch auf digitale Weise berechnet, wobei mit der eingestellten Belichtungszeit und den berechneten Blendenwert eine richtige Belichtungsgröße an der Filmebene erzielt werden kann. If the priority is given to the exposure time, after the the process described above the aperture value is automatically calculated in a digital way, where with the set exposure time and the calculated aperture value a correct exposure size can be achieved at the film plane.

Bisher wurden die Betriebsabläufe entsprechend dem Fall erläutert, daß die richtige Belichtungsgröße an der Filmebene dem APEX-Wert Ev = 13 entspricht, während die eingestellte Belichtungszeit dem APEX-Wert Tv = 4 entspricht, wobei es selbstverständlich ist, daß mit einem anderen gemessenen Lichtwert und einem anderen eingestellten Wert die gleichen Betriebsabläufe stattfinden, so daß automatisch auf der Filmebene eine richtige Belichtungsgröße erzielt wird. So far, the operational procedures have been explained according to the case that the correct exposure size on the film plane corresponds to the APEX value Ev = 13, during the set exposure time the APEX value Tv = 4 corresponds, it being understood that with a different measured light value and another set value, the same operations take place, see above that a correct exposure size is automatically achieved on the film plane.

Nachstehend wird der Belichtungssteuervorrang im Falle des Vorrangs des Blendenwerts erläutert. Der Blendenwert (APEX-Wert Av = 5) des Aufnahmeobjektivs, wie er vom Photographen gewünscht ist, wird mittels der Blendenwert-Einstellschaltung AS als analoger Wert eingestellt. Zu diesem Zeitpunkt ist das Belichtungszeit-Vorrangsignal SSLC gleich "O" und wird über das UND-Glied Al an das Analogschaltglied AG4, über den Inverter INV und das UND-Glied A2 an das Analogschaltglied AG6, an das UND-Glied A36 und über den Inverter INV16 an das UND-Glied A35 angelegt. D. h., dieses Signal "0" schaltet die UND-Glieder A2 und A35 ein. Ferner befinden sich'alle Flipflops F21, F22, F23 und F24 im Rücksetzzustand, so daß das Ausgangssignal des Decodierers DC an CCO anliegt und an das UND-Glied A32 abgegeben wird. The following will be the exposure control priority in the case of the priority the aperture value explained. The aperture value (APEX value Av = 5) of the taking lens, as desired by the photographer, is made by means of the aperture value setting circuit AS set as an analog value. At this point the exposure time is the priority signal SSLC equals "O" and is via the AND element A1 to the analog switching element AG4 the inverter INV and the AND element A2 to the analog switching element AG6, to the AND element A36 and applied to the AND gate A35 via the inverter INV16. That is, this signal "0" switches on AND gates A2 and A35. There are also all flip-flops F21, F22, F23 and F24 in the reset state, so that the output of the decoder DC is applied to CCO and is sent to AND gate A32.

Wenn zwischen den abfallenden Flanken der Taktimpulse Nr. 41 und Nr. 42 das Verschlußauslösesignal SHTR eingegeben wird, wird dieses über das UND-Glied A32 und das ODER-Glied 021 an den J-Eingangsanschluß des Flipflops F22 angelegt. Synchron mit dem Ansteigen des Taktimpulses Nr. 42 wird das Q-Ausgangssignal des Flipflops F22, dessen J-Eingangsanschluß auf "1" liegt, zu "1" und wird in der Weise an den Decodierer DC angelegt, daß dessen Ausgang gleich CC2 wird. Weil das Q-Ausgangssignal des Flipflops F22 an das UND-Glied A16 und den D-Eingangsanschluß des Flipflops F9 angelegt wird, erzeugt das mit dem Ausgangssignal "1" aus dem Inverter INV5 gespeiste UND-Glied A16 das Ausgangssignal "1", da synchron mit dem Abfallen des Taktimpulses Nr. 43 das Q-Ausgangssignal des Flipflops F9 zu 1 wird, bis das Ausgangssignal des mit diesem Q-Ausgangssignal gespeisten Inverters INV5 zu "0" wird. Das Ausgangssignal "1" des UND-Glieds 16 wird über das ODER-Glied 04 an den J-Eingangsanschluß des Flipflops F1, an jeden K-Eingangsanschluß der Flipflops F2, F3 und F4 und ferner an den D-Eingangsanschluß des Flipflops F5 angelegt. Da andererseits das Q-Ausgangssignal des Flipflops F22 über das ODER-Glied 012 an den UND-Glied A15 anliegt, werden die Taktimpulse CP über das UND-Glied A15 jedem Taktimpuls-Eingangsanschluß der Flipflops F1, F2, F3 und F4 zugeführt. Da ferner der Decodierer DC das Ausgangssignal CC2 erzeugt, das an das Analogschaltglied AG1 und zugleich über das ODER-Glied Ol an das Analogschaltglied AG3 angelegt ist, wird die Eelichtungsgrößeninformation aus der Lichtmeßschaltung ML über die logarithmische Kompressionsschaltung CM in einen dem APEX-Wert entsprechenden analogen Wert (Ev = 11) umgesetzt und dann dem einen Eingangsanschluß des Vergleichers COM zugeführt. Zu diesem Zeitpunkt ist das Ausgangssignal des Digital-Analog-Umsetzers DA gleich "O", so daß das Ausgangssignal COMP des Vergleichers gleich "0" ist. If between the falling edges of clock pulses No. 41 and No. 42, the shutter release signal SHTR is input, this is via the AND gate A32 and the OR gate 021 applied to the J input terminal of the flip-flop F22. In synchronism with the rise of the clock pulse No. 42, the Q output of the Flip-flops F22 whose J input terminal is "1" becomes "1" and becomes like that applied to the decoder DC that its output becomes equal to CC2. Because the Q output of the flip-flop F22 to the AND gate A16 and the D input terminal of the flip-flop F9 is applied, is generated with the output signal "1" from the inverter INV5 fed AND gate A16 the output signal "1", since synchronous with the falling of clock pulse No. 43, the Q output signal of flip-flop F9 becomes 1 until the Output signal of the inverter INV5 fed with this Q output signal to "0" will. The output signal "1" of the AND gate 16 is via the OR gate 04 to the J input connection of flip-flop F1, to each K input connection of flip-flop F2, F3 and F4 and also applied to the D input terminal of flip-flop F5. There on the other hand the Q output signal of the flip-flop F22 via the OR gate 012 to the AND gate A15 is applied, the clock pulses CP via the AND gate A15 are each clock pulse input terminal the flip-flops F1, F2, F3 and F4. Furthermore, since the decoder DC outputs the output signal CC2 generated, which is sent to the analog switching element AG1 and at the same time via the OR element Ol is applied to the analog switching element AG3, the exposure quantity information from the light measuring circuit ML via the logarithmic compression circuit CM in an analog value corresponding to the APEX value (Ev = 11) and then converted to the is supplied to an input terminal of the comparator COM. At this point it is The output signal of the digital-to-analog converter DA is equal to "O", so that the output signal COMP of the comparator is "0".

Synchron mit dem Ansteigen des Taktimpulses Nr. 43 werden die Flipflops F1 und F5 gesetzt, wodurch deren Q-Ausgangssignale zu "1" werden, wobei das Q-Ausgangssignal des Flipflops F1 an den Digital-Analog-Umsetzer DA angelegt wird, um dessen analogen Ausgangswert zu 11811 zu machen, der an den Vergleicher COM abgegeben wird, und wobei das Q-Ausgangssignal des Flipflops F5 über das ODER-Glied 06 an den J-Eingangsanschluß des Flipflops F2 und zugleich an den D-Eingangsanschluß des Flipflops F6 abgegeben wird. Da zu diesem Zeitpunkt das analoge Eingangs signal größer als das Ausgangssignal des Digital-Analog-Umsetzers DA ist, ist das Ausgangssignal des Vergleicher COM gleich "0". Danach werden synchron mit dem Ansteigen des Taktimpulses Nr. 44 die Flipflops F2 und F6 gesetzt, wodurch die beiden Q-Ausgangssignale zu 1 werden. Da zu diesem Zeitpunkt der D-Eingang des Flipflops F5 bereits auf "O" liegt, ist das AFsgangssignal des Flipflops F5 gleich "O". Das Ausgangssignal des Flipflops F5 wird an den Digital-Analog-Umsetzer DA abgegeben, um dessen analogen Ausgangswert zu "12" zu machen, wobei dieses Ausgangssignal an den Vergleicher COM abgegeben wird, während das Q-Ausgangssignal des Flipflops F6 über das ODER-Glied 08 an den J-Eingangsanschluß des Flipflops F3 und zugleich an den D-Eingangsanschluß des Flipflops F7 angelegt wird. Weil zu dieser Zeit das Ausgangssignal des Digital-Analog-Umsetzers DA größer als das analoge Eingangs signal ist, erzeugt der Vergleicher COM ein Ausgangssignal C0 "1", das an die UND-Glieder A5, A8, All und A14 angelegt wird, während das Ausgangssignal "1" über das ODER-Glied 07 aus dem durch den Q-Ausgang des Flipflops F6 gespeisten UND-Glied A8 an den K-Eingangsanschluß des Flipflops F2 angelegt wird. Folglich wird zum Zeitpunkt des Ansteigens des Taktimpulses CP Nr. 45 das Flipflop F2 rückgesetzt und erzeugt ein Q-Ausgangssignal "O". The flip-flops become synchronous with the rise of clock pulse no. 43 F1 and F5 are set, whereby their Q output signals become "1", the Q output signal of the flip-flop F1 is applied to the digital-to-analog converter DA to convert its analog Make the output value to 11811, which is given to the comparator COM, and wherein the Q output signal of the flip-flop F5 via the OR gate 06 to the J input terminal of the flip-flop F2 and at the same time output to the D input terminal of the flip-flop F6 will. Because at this point in time the analog input signal is greater than the output signal of the digital-to-analog converter DA is the output signal of the comparator COM equal to "0". Thereafter, in synchronization with the rise of clock pulse No. 44, the Flip-flops F2 and F6 are set, as a result of which the two Q output signals become 1. There at this point in time the D input of flip-flop F5 is already at "O", that is A output signal of flip-flop F5 is "O". The output of the flip-flop F5 is sent to the digital-to-analog converter DA to convert its analog output value to make "12", this output being given to the comparator COM is, while the Q output signal of the flip-flop F6 via the OR gate 08 to the J input terminal of flip-flop F3 and at the same time to the D input terminal of the flip-flop F7 is created. Because at that time the output signal of the digital-to-analog converter DA is greater than the analog input signal, the comparator COM generates an output signal C0 "1" which is applied to AND gates A5, A8, All and A14 while the output signal "1" via the OR gate 07 from the by the Q output of the Flip flops F6 fed AND gate A8 is applied to the K input terminal of the flip-flop F2. Consequently, at the timing of the rising of the clock pulse CP No. 45, it becomes the flip-flop F2 is reset and generates a Q output signal "O".

Zum gleichen Zeitpunkt werden die Flipflops F3 und F7 gesetzt, wodurch ihre beiden Q-Ausgangssignale zu "1 werden. Da zu diesem Zeitpunkt der D-Eingang des Flipflops F6 bereits auf "O" liegt, ist das Q-Ausgangssignal des Flipflops F6 gleich "0". At the same time the flip-flops F3 and F7 are set, whereby its two Q output signals become "1. Since at this time the D input of flip-flop F6 is already at "O", the Q output signal of flip-flop F6 is equal to "0".

Das Q-Ausgangssignal des Flipflops F3 wird an den Digital-Analog-Umsetzer DA abgegeben, um dessen analogen Ausgangswert zu "10" zu machen, wobei das Ausgangssignal an den Vergleicher COM abgegeben wird, während das Q-Ausgangssignal des Flipflops F6 über das ODER Glied 08 an den J-Einganssanschluß des Flipflops F4 und zugleich an den D-Einyangsanschluß des Flipflops F8 angelegt wird.The Q output signal of the flip-flop F3 is sent to the digital-to-analog converter DA is output to make its analog output value "10" with the output is output to the comparator COM while the Q output signal of the flip-flop F6 via the OR gate 08 to the J input terminal of the flip-flop F4 and at the same time is applied to the D input terminal of flip-flop F8.

Zu diesem Zeitpunkt ist das analoge Eingangssignal größer als das Ausgangs signal des Digi£al-Analog-Umsetzers DA, so daß das Ausgangssignal COMP des Vergleichers COM gleich "O" ist.At this point the analog input signal is greater than that Output signal of the digital-to-analog converter DA, so that the output signal COMP of the comparator COM is "O".

Danach werden synchron mit dem Abfallen des Taktimpulses Nr. 46 die Flipflops F4 und F8 gesetzt, wodurch die beiden Q-Ausgangssignale zu "1" werden. Da zu diesem Zeitpunkt der D-Eingang des Flipflops F7 schon auf "O" liegt, ist das Q-Ausgangssignal des FLipflops F7 gleich "O". Das Q-Ausgangssignal des Flipflops F4 wird an den Digital-Analog-Umsetzer DA abgegeben, um dessen analogen Ausgangswert zu "11" zu machen, wobei das Ausgangssignal an den Vergleicher COM abgegeben wird, während das Q-Ausgangssignal des Flipflops F8 über das ODER-Glied 019 an den J-Eingangsanschluß des Flipflops F21 als Analog-Digital-Umsetzungs-Endsignal END und an den K-Eingangsanschluß des Flipflops F22 angelegt wird. Da zu diesem Zeitpunkt das Ausgangssignal des Digital-Analog-Umsetzers DA größer als das anloge Eingangssignal ist, ist das Ausgangssignal des Vergleichers COM gleich "O". Thereafter, synchronously with the fall of the clock pulse No. 46, the Flip-flops F4 and F8 are set, as a result of which the two Q output signals become "1". Since the D input of flip-flop F7 is already at "O" at this point in time, this is the case Q output signal of flip-flop F7 equals "O". The Q output of the flip-flop F4 is sent to the digital-to-analog converter DA to convert its analog output value to make "11" with the output signal to the Comparator COM is output while the Q output signal of the flip-flop F8 via the OR gate 019 to the J input terminal of the flip-flop F21 as an analog-digital conversion end signal END and is applied to the K input terminal of flip-flop F22. Because about this Time the output signal of the digital-to-analog converter DA is greater than the analog Is input signal, the output signal of the comparator COM is "O".

Folglich bleibt auch beim Abfallen des Taktimpulses Nr. 47 der Zustand des Flipflops F8tunverändert.Consequently, the state remains even if the clock pulse No. 47 falls of the flip-flop F8t unchanged.

Nach dem vorstehend beschriebenen Ablauf ist der dem APEX-Wert entsprechende Ev-Wert "11" der aus der Lichtmeßschaltung ML und der Filmempfindlichkeits-Einstellschaltung FS erhaltene Belichtungsgröße in einen digitalen Wert umgesetzt und in dem aus den Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeichert. After the procedure described above, the one corresponding to the APEX value Ev value "11" that of the light measuring circuit ML and the film speed setting circuit FS obtained exposure size converted into a digital value and in that from the Flip-flops F1, F2, F3 and F4 existing registers CR are stored.

Da andererseits das Flipflop F21 gesetzt ist, an dessen J-Eingangsanschluß das Signal END anliegt, während das Flipflop F22 rückgesetzt ist, an dessen K-Eingangsanschluß das Signal END anliegt, wird die Ausgabe des Decodierers DC zu CCI, wobei dieses Ausgangssignal über das ODER-Glied 021 an dem J-Eingangsanschluß des Flipflops F22 und zugleich über das ODER-Glied 03 an dem UND-Glied A30 anliegt. Die Taktimpulse liegen an dem anderen Eingangsanschluß des UND-Glieds A30, so daß sie an die Taktimpuls-Einganysanschlüsse der das Register BR bildenden Flipflops Fll, F12, F13 und F14 angelegt werden. Da andererseits die Q-Ausgangssignale der Flipflops F1, F2, F3 und F4 jeweils an den jeweiligen D-Eingangsanschluß der Flipflops Fall, F12, F13 und F14 über die mit den Eingangssignal 1 von den Invertern INV6, INV7, INV10 und INV14 gespeisten UND-Glieder A17, A21, A25 und A28 und über die ODER-Glieder 013, 015, 017 und 018 abgegeben werden, werden synchron mit dem Abfallen des Taktimpulses Nr. 48 die Flipflops F11, F12, F13 und F14 entsprechend dem Zustand der Q-Ausgangssignale der Flipflops F1, F2,-F3 und F4 gesetzt. On the other hand, since the flip-flop F21 is set at its J input terminal the signal END is present while the flip-flop F22 is reset at its K input terminal the signal END is present, the output of the decoder DC becomes CCI, this being Output signal through the OR gate 021 at the J input terminal of the flip-flop F22 and at the same time applied to the AND element A30 via the OR element 03. The clock pulses are connected to the other input terminal of AND gate A30 so that they are connected to the clock pulse input terminals the flip-flops Fll, F12, F13 and F14 forming the register BR are applied. There on the other hand, the Q output signals of the flip-flops F1, F2, F3 and F4 respectively to the respective D input terminal of the flip-flops Fall, F12, F13 and F14 via the input signal 1 from the inverters INV6, INV7, INV10 and INV14 fed AND gates A17, A21, A25 and A28 and via the OR gates 013, 015, 017 and 018 are output, become synchronous with the fall of the clock pulse No. 48 the flip-flops F11, F12, F13 and F14 according to the state of the Q output signals the flip-flops F1, F2, -F3 and F4 are set.

D. h., die Q-Ausgangssignale der Flipflops Fall, F12, F13 und F14 sind "1".That is, the Q output signals of the flip-flops Fall, F12, F13 and F14 are "1".

Nach dem vorgeschriebenen Ablauf ist der Inhalt "11" des aus den Flipflops F1, F2, F3 und F4 bestehenden Registers CR in das aus den Flipflops Fall, F12, F13 und F14 bestehende Register BR:übertragen und in diesem gespeichert. According to the prescribed procedure, the content "11" is from the Flip-flops F1, F2, F3 and F4 existing register CR in the case of the flip-flops, F12, F13 and F14 existing registers BR: transferred and stored in this.

Da andererseits das an seinem J-Eingangsanschluß über das ODER-Glied 021 mit dem Ausgangssignal CC1 gespeiste Flipflop F22 gesetzt wira, wird die Ausgabe des Decodierers DC zu CC3, wobei dieses Ausgangs signal an das UND-Glied A33 und zugleich an das mit dem Belichtungszeit-Vorrangssignal SSLC gespeiste UND-Glied A1 und das mit dem invertierten Signal SSLC des Belichtungszeit-Vorrangsignals SSLC mittels des Inverters INV gespeiste UND-Glied A2 angelegt wird. Da die bestehende Betriebsart mit Vorrang des Blendenwerts arbeitet, wobei das Signal SSLC gleich "O" ist, ist das Ausgangssignal des UND-Glieds A2 gleich "1" und folglich wird das Analogschaltglied AG6 geöffnet, so daß der mittels der Blendenwert -Einstellschaltung eingestellte Blendenwert an den Vergleicher COM als analoger Wert abgegeben wird, der dem APEX-Wert Av = 5 entspricht. Da zur gleichen Zeit das Q-Ausgangssignal des Flipflops F22 an das UND-Glied A16 und den D-Eingangsanschluß des Flipflops F9 abgegeben wird, wird nach Wiederholung der vorstehend erläuterten Betriebsabläufe der eingestellte Blendenwert Av = 5 in einen digitalen Wert umgesetzt und dann in dem aus den Flipflops Fl, F2, F3 und F4, bestehenden Register CR bis zum Abfallen des Taktimpulses Nr. 53 gespeichert. On the other hand, there is that at its J input terminal via the OR gate 021, if the flip-flop F22 fed with the output signal CC1 is set, the output of the decoder DC to CC3, this output signal to the AND gate A33 and at the same time to the AND gate fed with the exposure time priority signal SSLC A1 and that with the inverted signal SSLC of the exposure time priority signal SSLC AND gate A2 fed by the inverter INV is applied. Because the existing Operating mode with priority of the aperture value works, whereby the signal SSLC is the same Is "O", the output of the AND gate A2 is "1" and hence becomes Analog switching element AG6 open, so that by means of the aperture value -Setting circuit the set aperture value is sent to the comparator COM as an analog value, which corresponds to the APEX value Av = 5. Since at the same time the Q output of the Flip-flops F22 delivered to AND gate A16 and the D input terminal of flip-flop F9 becomes, after repeating the above-mentioned operations, the set one becomes Aperture value Av = 5 converted into a digital value and then into that from the flip-flops Fl, F2, F3 and F4, existing registers CR until the clock pulse no. 53 saved.

Andererseits wird bei Beendigung der Analog-Digital-Umsetzung das Analog-Digital-Umsetzungs-Endsignal ND von dem Flipflop F8 als Q-Ausgangssignal erzeugt und über das ODER-Glied 019 an den J-Eingangsanschluß des Flipflops F21, den K-Eingangsanschluß des Flipflops F22 und das UND-Glied A33 angelegt. Ferner gibt das mit dem Ausgangssignal CC3 gespeiste UND-Glied A33 ein Signal "1" an den J-Eingangsanschluß des Flipflops F23. Da folglich synchron mit dem Abfallen des Taktimpulses Nr. 53 das Flipflop F22 rückgesetzt wird, um dessen Q-Ausgangssignal zu "O" zu machen, während das Flipflop F23 gesetzt wird, um dessen Q-Ausgangssignal zu 1 zu machen, wobei das Flipflop F21 in dem Setzzustand verbleibt, wird die Ausgabe des Decodierers DC zu CC5. Das Ausgangssignal CC5 wird über das ODER-Glied 020 an den K-Eingangsanschluß des Flipflops F21 und zugleich an das UND-Glied A35 angelegt, wobei dieses mit dem mittels des Invertierers INV16 invertierten Signal SSLC des Belichtungszeit-Vorrangssignals SSLC gespeist ist, so daß das UND-Glied A35 das Ausgangssignal 1 erfolgt, das über das ODER-Glied 022 an dem J-lingangsanschluß des Flipflops F24 angelegt wird. Andererseits wird das Ausgangssignal CC5 über das ODER-Glied 03 an das UND-Glied A30 angelegt, um die an das UND-Glied A30 angelegten Taktimpulse an die Taktimpuls-Eingangsanschlüsse der Flipflops Fall, F12, F13 und F14 anzulegen, wobei auch über die Inverter INV6,INV7, INV10 und Ins14 das Signal "O" an die UND-Glieder A17, A21, A25 und A28 unter Steuerung jedes Ausgangssignals und auch das Signals "1" an die UND-Glieder A18, A22, A26 und A29 angelegt wird. Das UND-Glied A28 ist mit dem Ausgangssignal des mit dem Q-Ausgangssignals des Flipflops F4 und dem Q-Ausgangssignal des Flipflops F14 gespeisten Exclusiv-ODER-Glieds EX7 gespeist, wobei das Ausgangssignal des Exclusiv-ODER-Glieds EX 7 gleich "0" ist, weil das Q-Ausgangssignal des Flipflops F4 gleich "1" ist, während das Ausgangssignal des Flipflops F14 gleich "1" ist. Da folglich das Ausgangssignals des mit dem Ausgangssignal des Exclusiv-ODER-Glieds EX7 gespeisten UND-Glieds A29 gleich "O" wird, wird das D-Eingangssignal des von dem Ausgangssignal des UND-Glieds über das ODER-Glied 018 gespeisten Flipflops F14 zu "O". On the other hand, when the analog-to-digital conversion is finished, the Analog-to-digital conversion end signal ND from flip-flop F8 as a Q output signal generated and via the OR gate 019 to the J input terminal of the flip-flop F21, the K input terminal of the flip-flop F22 and the AND gate A33 applied. Further outputs the AND gate A33 fed with the output signal CC3 a signal "1" to the J input terminal of flip-flop F23. Since, consequently, synchronously with the fall of the Clock pulse No. 53 the flip-flop F22 is reset to its Q output signal to "O" while the flip-flop F23 is set to output its Q signal to 1 with the flip-flop F21 remaining in the set state, the output becomes of the decoder DC to CC5. The output signal CC5 is applied via the OR gate 020 the K input connection of the flip-flop F21 and at the same time applied to the AND gate A35, wherein this with the inverted by means of the inverter INV16 signal SSLC des Exposure time priority signal SSLC is fed, so that the AND gate A35 the Output signal 1 takes place via the OR gate 022 on the J input terminal of the flip-flop F24 is applied. On the other hand, the output signal CC5 is via the OR element 03 applied to AND element A30 in order to reduce the value applied to AND element A30 Clock pulses to the clock pulse input terminals of the flip-flops Fall, F12, F13 and F14 to be applied, with the signal also via the inverters INV6, INV7, INV10 and Ins14 "O" to AND gates A17, A21, A25 and A28 under control of each output signal and the signal "1" is also applied to the AND gates A18, A22, A26 and A29. The AND gate A28 is with the output signal of the with the Q output signal of the flip-flop F4 and the Q output signal of the flip-flop F14 fed exclusive-OR gate EX7 fed, wherein the output signal of the exclusive-OR gate EX 7 is equal to "0", because the Q output of the flip-flop F4 is "1" while the output of the flip-flop F14 is "1". Since consequently the output signal of the with the output signal of the exclusive-OR gate EX7 fed AND gate A29 is equal to "O", that is D input signal of the output signal of the AND gate via the OR gate 018 powered flip-flops F14 to "O".

Dabei werden das Q-Ausgangssignal des Flipflops F4 und des mittels des Inverters INV13 invertierte Signal des Q-Ausgangssignals des Flipflops F14 an das UD-Gliea A27 angelegt, wobei gemäß der vorstehenden Beschresbung das Ausgangssignal des Flipflops F4 gleich 1 und das Ausgangssignal des Flipflops F14 gleich lljll ist, so daß das Ausgangssignal des UND-Glieds A27 gleich "0" ist. Das Q-Ausgangssignal des Flipflops F3 und das Q-Ausgangssignal des Flipflops F13 werden an das Exclusiv-ODER-Glied EX5 abgegeben, wobei das Ausgangssignal des Exclusiv-ODER-Glieds EX5 gleich 1 ist, weil das Q-Ausgangssignal des Flipflops F3 gleich "O" ist, während das Q-Ausgangssignal des Flipflops F13 gleich "1" ist; das Ausgangssignal des mit dem Ausgangssignal "O" des UND-Glieds A27 und dem Ausgangssignal "1" des Exclusiv-ODER-Glieds EX5 gespeisten Exclusiv-ODER-Glieds EX6 wird "1", so daß daher das Ausgangssignal des UND-Glieds A26 gleichfalls "1" wird. The Q output signal of the flip-flop F4 and the means of the inverter INV13 inverted signal of the Q output signal of the flip-flop F14 the UD-Gliea A27 is applied, the output signal as described above of flip-flop F4 is equal to 1 and the output signal of flip-flop F14 is equal to lljll is so that the output of the AND gate A27 is equal to "0". The Q output of flip-flop F3 and the Q output of flip-flop F13 are delivered to the exclusive-OR gate EX5, the output signal of the exclusive-OR gate EX5 is 1 because the Q output of flip-flop F3 is "O" while the Q output of the flip-flop F13 is "1"; the output signal of the with the output signal "O" of the AND gate A27 and the output signal "1" of the exclusive OR gate EX5 fed exclusive-OR gate EX6 becomes "1", so that therefore the output signal of AND gate A26 also becomes "1".

Auf diese Weise wird der mit dem Ausgangssignal des UND-Glieds A26 über das ODER-Glied 017 gespeiste D-Eingang des Flipflops F13 zu "1". Andererseits werden das Ausgangssignal "O" des UND-Glieds A27 und das mittels des Inverters INVll invertierte Signal "O" des Ausgangssignals "1" des Exclusiv-ODER-Glieds EX5 an das UND-Gliea A23 angelegt, wobei selbstverständlich dessen Ausgangssignal gleich "O" ist. Ferner wird das Q-Ausgangssignal des Flipflops F3 und das mittels des Inverters INV12 invertierte Signal des Q-Ausgangssignals des Flipflops F13 an das UND-Glied A24 angelegt, wobei dessen Ausgangssignal "O" ist, weil gemäß vorstehender Beschreibung das Q-Ausgangssignal des Flipflops F3 gleich "O" ist, während das Q-Ausgangssignal des Flipflops F13 gleich "O" ist.In this way, the with the output of the AND gate A26 D input of the flip-flop F13 fed via the OR gate 017 to "1". on the other hand the output signal "O" of the AND gate A27 and that by means of the inverter INVll inverted signal "O" of the output signal "1" of the exclusive-OR gate EX5 to the AND-Gliea A23 applied, whereby of course its output signal is equal to "O" is. Furthermore, the Q output signal of the flip-flop becomes F3 and that by means of the inverter INV12 inverted signal of the Q output signal of flip-flop F13 to the AND gate A24 is applied, the output signal of which is "O", because as described above the Q output of the flip-flop F3 is "O", while the Q output of the flip-flop F13 is "O".

Auf diese Weise ist das Ausgangs signal des mit den Ausgangs signalen der UND-Glieder A23 und A24 gespeisten ODER-Glieds 016 gleichfalls "0". Das Q-Ausgangssignal des Flipflops F2 und das Q-Ausgangssignal des Flipflops F12 werden an das Exclusiv-ODER-Glied EX3 angelegt, wobei dessen Ausgangssignal gleich "1" ist, weil das Q-Ausgangssignal des Flipflops F2 gleich 1 ist, während das Q-Ausgangssignal des Flipflops F12 gleich "0" ist, so daß das Ausgangssignal des mit dem Ausgangssignal "0" des ODER-Glieds 016 und dem Ausgangssignal " "1" des Exclusiv-ODER-Glieds EX3 gespeisten Exclusiv-ODER-Glieds EX4 gleich "1" und daher das Ausgangssignal des UND-Glieds A22 gleich "1" ist. Auf diese Weise wird das D-Eingangssignal des mit dem Ausgangssignal des UND-Glieds A22 über das ODER-Glied 015 gespeisten Flipflops F12 gleich 'tl". Andererseits wird das Ausgangssignal "0" des ODER-Glieds 016 und das mittels des Inverters INV8 invertierte Signal " 0" aus dem Ausgangssignal "1" des Exclusiv-ODER-Glieds EX3 an das UND-Glied A19 angelegt, wodurch selbstverständlich dessen Ausgangssignal gleich "0" ist. Ferner werden das Q-Ausgangssignal des Flipflops F2 und das mittels des Inverters INV9 invertierte Signal des Q-Ausgangssignals des Flipflops F12 an das UND-Glied A20 angelegt,-dessen Ausgangssignal gleich "1" ist, weil gemäß vorstehender Beschreibung das Q-Ausgangssignal des Flipflops F2 gleich "1" ist, während das .Q-Ausgangssignal des Flipflops F12 gleich "O" ist. Folglich ist das Ausgangssignal des mit den Ausgangssignalen der UND-Glieder A19 und A20 gespeisten ODER-Glieds 014 gleich "1". Das Q-Ausgangssignal des Flipflops F1 und das Q-Ausgangssignal des Flipflops F11 wird an das Exclusiv-ODER-Glied EX1 angelegt, wobei dessen Ausgangssignal "1" wird, weil das Q-Ausgangssignal des Flipflops F1 gleich "O" ist, während das Q-Ausgangssignal des Flipflops Fll gleich "1" ist, so daß daher das Ausgangssignal des mit dem Ausgangssignal "1" des Exclusiv- ODER-Glieds EX1 und dem Ausgangssignal "1" des ODER-Glieds 014 gespeisten Exclusiv-ODER-Glieds EX2 gleich "O" ist, so daß das Ausgangs signal des Ui;ID-Glieds A18 gleich 11011 ist. Daher ist das D-Eingangssignal des mit dem Ausgangssignal des UND-Glieds über das ODER-Glied 013 gespeisten Flipflops Fil gleich "O".In this way, the output signal is the same as with the output signals the OR gate 016 fed to the AND gates A23 and A24 is also "0". The Q output signal of flip-flop F2 and the Q output signal of flip-flop F12 are sent to the exclusive-OR gate EX3 applied, the output signal of which is equal to "1" because the The Q output signal of the flip-flop F2 is 1, while the Q output signal of the Flip-flops F12 is "0" so that the output signal of the with the output signal "0" of the OR gate 016 and the output signal "" 1 "of the exclusive OR gate EX3 fed Exclusive-OR gate EX4 equal to "1" and therefore the output of the AND gate A22 is "1". In this way, the D input signal of the with the output signal of the AND gate A22 via the OR gate 015 fed flip-flops F12 is equal to 'tl ". On the other hand, the output signal" 0 "of the OR gate 016 and the inverted signal "0" from the output signal "1" by means of the inverter INV8 of the exclusive-OR gate EX3 applied to the AND gate A19, which of course whose output signal is "0". Also, the Q output of the flip-flop F2 and the signal of the Q output signal of the inverted by means of the inverter INV9 Flip-flops F12 applied to AND gate A20, -whose output signal is equal to "1", because, as described above, the Q output signal of the flip-flop F2 is the same Is "1" while the .Q output of the flip-flop F12 is "O". Consequently is the output signal of the with the output signals of the AND gates A19 and A20 fed OR gate 014 equal to "1". The Q output of flip-flop F1 and the Q output signal of the flip-flop F11 is applied to the exclusive-OR gate EX1, its output becomes "1" because the Q output of the flip-flop F1 is equal to "O", while the Q output signal of the flip-flop Fll is equal to "1", so that therefore the output signal of the exclusive with the output signal "1" OR element EX1 and the output signal "1" of the OR gate 014 fed exclusive-OR gate EX2 is equal to "O", so that the output signal of the Ui; ID element A18 is equal to 11011 is. Therefore, the D input signal is the same as the output signal of the AND gate the OR gate 013 fed flip-flops Fil equal to "O".

Da nach den vorstehend beschriebenen Funktionsabläufen das Signal 1 an die D-Eingangsanschlüsse der Flipflops F12 und F13 angelegt ist, während das Signal "O" an die D-Eingangsanschlüsse der Flipflops Fil und F14 angelegt ist, werden synchron mit dem Ansteigen des Taktimpulses CP Nr. 54 die Flipflops F12 und F13 zur Erzeugung eines Signals 1 gesetzt, während die Flipflops Fll und F14 zur Erzeugung eines Q-Ausgangssignal "O" rückgesetzt werden. Since, according to the functional sequences described above, the signal 1 is applied to the D input terminals of flip-flops F12 and F13, while the Signal "O" is applied to the D input terminals of the flip-flops Fil and F14 synchronously with the rise of the clock pulse CP No. 54, the flip-flops F12 and F13 set to generate a signal 1, while the flip-flops Fll and F14 to generate a Q output signal "O" can be reset.

Na-ch dem vorstehend beschriebenen Funktionsablauf ist der Inhalt 5 des aus den Flipflops F1, F2, F3 und F4 bestehenden Registers CR von dem Inhalt 11" des aus den Flipflops Fall, F12, F13 und F14 bestehenden Registers BR in der Weise abgezogen, daß das Ergebnis "6" in dem Register BR gespeichert ist. Die dann in dem Register BR gespeicherten Daten sind die durch Subtraktion des Blendenwerts Av von der Belichtungsgröße Ev erhaltene Belichtungszeit Tv. After the functional sequence described above, the content is 5 of the register CR consisting of the flip-flops F1, F2, F3 and F4 from the content 11 "of the register BR consisting of the flip-flops Fall, F12, F13 and F14 in the Subtracted manner that the result "6" is stored in the register BR. Which then The data stored in the register BR is that by subtracting the aperture value Av exposure time Tv obtained from the exposure quantity Ev.

Da andererseits synchron mit dem Abfallen des Taktimpulses Nr. 54 das Flipflop F21 rückgesetzt wird, an dessen K-Eingangsanschluß das Ausgangssignal CCS über das ODER-Glied 020 anliegt, während das Flipflop F24 gesetzt wird, an dessen J-Eingangsanschluß über das UND-Glied A35 und das ODER-Glied 022 das Ausgangssignal CC5 anliegt, ist die Ausgabe des Decodierers DC gleich CCC. On the other hand, since in synchronism with the fall of the clock pulse No. 54 the flip-flop F21 is reset, at whose K input terminal the output signal CCS is present via the OR element 020, while the flip-flop F24 is set is connected to the J input terminal via the AND gate A35 and the OR gate 022 the output signal CC5 is present, the output of the decoder DC is CCC.

Das Ausgangs signal CCC wird an das UND-Glied A34 und zugleich an das Analogschaltglied AG abgegeben, um das Schaltglied so zu öffnen, daß das Ausgangssignal der Blendenstellung- bzw. Blendenstellung- bzw. Blendengrößen-Detektorschaltung AP an den einen Eingangsanschluß des Vergleichers COM angelegt wird. Ferner wird der in dem aus den Flipflops F1, F2, F3 und F4 bestehenden Register CR gespeicherte Elendenwert Av mittels des Digital-Analog-Umsetzers DA in einen analogen Wert umgesetzt und dann an den anderen Eingangsanschluß des Vergleichers angelegt. The output signal CCC is sent to the AND gate A34 and at the same time the analog switching element AG output to open the switching element so that the output signal the aperture position or aperture position or aperture size detector circuit AP is applied to one input terminal of the comparator COM. Furthermore, stored in the register CR consisting of the flip-flops F1, F2, F3 and F4 Elendenwert Av converted into an analog value by means of the digital-to-analog converter DA and then applied to the other input terminal of the comparator.

Weil andererseits das Signal CCC über eine in der Zeichnung nicht gezeigte bestimmte Vorrichtung den Schließvorgang der Blende des Aufnahmeobjektivs einleitet, steigt das Ausgangssignal der Blendengrößen-Detektorschaltung AP allmählich in übereinstimmung mit einem dem APEX-Wert der tatsächlichen Blendenstellung entsprechenden Wert an, wobei der Vergleicher COM ein Signal "1" erzeugt, weil zuerst das Ausgangssignal des Digital-Analog-Umsetzers DA größer als das Ausgangssignal der Blendengrößen-Detektorschaltung AP ist, so daß folglich das Ausgangssignal des über den Inverter INV1S mit dem Ausgangssignal COMP des Vergleichers COSI gespeisten U.lD-Glieds A34 gesteuert ist. On the other hand, because the signal CCC via one in the drawing is not certain device shown the closing process of the aperture of the taking lens is initiated, the output of the aperture size detection circuit AP gradually increases in accordance with one corresponding to the APEX value of the actual aperture position Value, whereby the comparator COM generates a signal "1" because the output signal is the first of the digital-to-analog converter DA greater than the output signal of the aperture size detector circuit AP is, so that consequently the output signal of the via the inverter INV1S with the output signal COMP of the comparator COSI fed U.ID element A34 is controlled.

Wenn der Blendenschließvorgang weiter fortschreitet, bis das Ausgangs signal der Blendengrößen-Detektorschaltung AP gleich dem Ausgangssignal des Digital-Analog-Umsetzers DA wird, wechselt das Ausgangssignal COMP des Vergleichers COM von 1 auf "O", so daß das Ausgangs signal des mit dem Eingangssignal COMP gespeisten Inverters INV16 zu 1 wird und daher das Signal 1 über das UND-Glied A34 an den K-Eingangsanschluß des Flipflops F23 angelegt wird. Unmittelbar nachdem das Ausgangssignal der Blendengrößen-Detektorschaltung AP allmählich bis zu einem Wert angestiegen ist, der gleich dem Ausgangssignal des Digital-Analog-Umsetzers DA ist, wird in der Folge davon synchron mit dem Abfallen des Taktimpulses Nr. 59 das Flipflop F23 zur Erzeugung eines Signals "O" als Q-Ausgangssignal rückgesetzt, so daß die Ausgabe des Decodierers DC zu CC8 wird, wobei das Ausgangssignal CCC verschwindet. Auf diese Weise endet der mittels des Signals CCC eingeleitete Blendenschließvorgang des Aufnahmeobjektivs, so daß die Blende des Aufnahmeobjektivs auf einen Wert abgeblendet wurde, der nahezu gleich dem in dem aus den Flipflops F1, F2, F3, und F4 bestehenden Register CR gespeicherten Blendenwert Av = 5 ist. When the shutter continues to close until the exit signal of the aperture size detector circuit AP equal to the output signal of the digital-to-analog converter DA, the output signal COMP of the comparator COM changes from 1 to "O", see above that the output signal of the fed with the input signal COMP inverter INV16 becomes 1 and therefore the signal 1 via the AND gate A34 to the K input terminal of the flip-flop F23 is applied. Immediately after the output of the aperture size detection circuit AP has gradually increased to a value equal to the output of the Digital-to-analog converter DA is, as a result, becomes synchronous with the fall of the clock pulse No. 59 flip-flop F23 to generate a signal "O" as the Q output signal is reset so that the output of decoder DC becomes CC8 with the output CCC disappears. In this way, the one initiated by means of the CCC signal ends Aperture closing operation of the taking lens, so that the aperture of the taking lens has been dimmed to a value almost equal to that in that from the flip-flops F1, F2, F3, and F4 existing registers CR stored aperture value Av = 5.

Das Ausgangssignal CC8 wird über das ODER-Glied 019 an den J-Eingangsanschluß des Flipflops F21, an den K-Eingangsanschluß des Flipflops 22 und an das UND-Glied A33 angelegt. Da dabei das UND-Glied A33 ferner mit dem Signal CC3 gespeist ist, ist das Ausgangssignal des UND-Glieds A33 gesperrt. Ferner wird das Ausgangssignal CC8 über das ODER-Glied 02 an die UND-Glieder A3. A4, A6, A7, A9, A10, A12 und A13 und ferner über das ODER-Glied 012 an das UND-Glied A15 angelegt. Da an dem anderen Eingangs anschluß des UND-Glieds A15 die Taktimpulse CP anliegen, werden diese an die Taktimpuls-Eingangsanschlüsse der Flipflops F1, F2, F3 und F4 angelegt. The output signal CC8 is applied to the J input terminal via the OR gate 019 of the flip-flop F21, to the K input terminal of the flip-flop 22 and to the AND gate A33 created. Since the AND gate A33 is also fed with the signal CC3, the output signal of the AND gate A33 is blocked. Furthermore, the Output signal CC8 via the OR element 02 to the AND elements A3. A4, A6, A7, A9, A10, A12 and A13 and also applied to the AND gate A15 via the OR gate 012. There on the other Input connection of the AND gate A15, the clock pulses CP are present, these are applied the clock pulse input terminals of flip-flops F1, F2, F3 and F4 are applied.

Bei diesem Verfahrensschritt überträgt das UND-Glied A3 das Q-Ausgangssignal des Flipflops Fil über das ODER-Glied 04 an den J-Eingangsanschluß des Flipflops F1, das UND-Glied A4 überträgt das mittels des Inverters INV1 invertierte Signal des Q-Ausgangssignals des Flipflops Fil über das ODER-Glied 05 an den K-Eingangsanschluß des Flipflops F1, das UND-Glied A6 überträgt das Q-Susgangssignal des Flipflops F12 über das ODER-Glied 06 an den J-Eingangsanschluß des Flipflops F2, das UND-Glied A7 überträgt das mittels des Inverters INV2 invertierte Signal des Q-Ausgangssignals des Flipflops F12 über das ODER-Glied 07 an den K-Eingangsanschluß des Flipflops F2, das UND-Glied A9 überträgt das Q-Ausgangssignal des Flipflops F13 über das ODER-Glied 08 an den J-Eingangsanschluß des Flipflops F3, das UND-Glied A10 überträgt das mittels des Inverters INV3 invertierte Signal des Q-Ausgangssignals des Flipflops F13 über das ODER-Glied 09 an den K-Eingangsanschluß des Flipflops F3, das UND-Glied A12 überträgt das Q-Ausgangssignal des Flipflops F14 über das ODER-Glied 010 an den J-Eingangsanschluß des Flipflops F4 und das UND-Glied A13 überträgt das invertierte Signal des Q-Ausgangssignals des Flipflops F14 über das ODER-Glied 011 an den K-Eingangsanschluß des Flipflops F4. Folglich ist jedes Q-Ausgangssignal der Flipflops Fall, F12, F13 und F14 entsprechend seinem Inhalt an den J-Eingangsanschluß oder den K-Eingangsanschluß der Flipflops F1, F2, F3 und F4 übertragen. Folglich werden synchron mit dem Abfallen des Taktimpulses Nr. 60 die Flipflops F1, F2, F3 und F4 in Übereinstimmung mit dem Zustand der Q-Ausgangssignale der entsprechenden Flipflops Fall, F12, F13 und F14 gesetzt oder rückgesetzt. D. h., die in dem aus dem Flipflops Fall, F12, F13 und F14 bestehenden Register BR gespeicherte Belichtungszeitinformation Tv = 6 ist in das aus den Flipflop F1, F2, F3 und F4 bestehende Register CR übertragen. In this process step, the AND gate A3 transmits the Q output signal of the flip-flop Fil via the OR gate 04 to the J input terminal of the flip-flop F1, the AND element A4 transmits the signal inverted by means of the inverter INV1 of the Q output signal of the flip-flop Fil via the OR gate 05 to the K input terminal of the flip-flop F1, the AND gate A6 transmits the Q-susgang signal of the flip-flop F12 via the OR gate 06 to the J input terminal of the flip-flop F2, the AND gate A7 transmits the signal of the Q output signal inverted by means of the inverter INV2 of the flip-flop F12 via the OR gate 07 to the K input terminal of the flip-flop F2, the AND gate A9 transmits the Q output signal of the flip-flop F13 via the OR gate 08 to the J input terminal of the flip-flop F3, the AND gate A10 transmits this by means of of the inverter INV3 via the inverted signal of the Q output signal of the flip-flop F13 the OR gate 09 to the K input terminal of the flip-flop F3, the AND gate A12 transmits the Q output signal of the flip-flop F14 via the OR gate 010 to the J input terminal of the flip-flop F4 and the AND gate A13 transfers the inverted signal of the Q output signal of the flip-flop F14 via the OR gate 011 to the K input terminal of flip-flop F4. Hence, every Q output is the flip-flops case, F12, F13 and F14 according to its content to the J input terminal or the K input terminal of flip-flops F1, F2, F3 and F4. Consequently the flip-flops F1, F2, F3 become synchronous with the fall of the clock pulse No. 60 and F4 in accordance with the state of the Q output signals of the respective ones Flip-flops case, F12, F13 and F14 set or reset. That is, the one in the the flip-flops case, F12, F13 and F14 existing registers BR stored exposure time information Tv = 6 is transferred to the register CR consisting of the flip-flops F1, F2, F3 and F4.

Da synchron mit dem Abfallen des Taktimpulses Nr. 60 das Flipflop F23 in den Setzzustand gebracht wird, während das Flipflop F22 in dem Rücksetzzustand verbleibt, wird die Ausgabe des Decodierers DC zu CC9, wobei dessen Ausgangssignal an das UND-Glied 31 und zugleich über die Integrierschaltung INT, das Analogschaltglied AG2 und das ODER-Glied 01 an das Analogschaltglied AG 3 angelegt wird. Since synchronous with the falling of the clock pulse No. 60 the flip-flop F23 is brought into the set state, while the flip-flop F22 is in the reset state remains, the output of the decoder DC becomes CC9 with its output to the AND gate 31 and at the same time via the integrating circuit INT, the analog switching element AG2 and the OR element 01 is applied to the analog switching element AG 3.

Dabei wird synchron mit dem Abfallen des Taktimpulses CP Nr. It is synchronized with the fall of the clock pulse CP no.

60 die in den Flipflops F1, F2, F3 und F4 gespeicherte Belichtungszeit Tv = 6 mittels des Digital-Analog-Umsetzers DA in einen analogen Wert umgesetzt und dann in den einen Eingangsanschluß des Vergleichers COM eingegeben. Ferner wird das Ausgangssignal der Integrierschaltung INT zum Komprimieren auf logarithmische Weise in die logarithmische Kompressorschaltung CM eingegeben und danach über das Analogschaltglied AG3 an den anderen Eingangs anschluß des Vergleichers angelegt.60 the exposure time stored in flip-flops F1, F2, F3 and F4 Tv = 6 converted into an analog value by means of the digital-to-analog converter DA and then into one input port of the comparator COM. Further, the output of the integrating circuit INT is used for compression to logarithmic Way entered into the logarithmic compressor circuit CM and then via the Analog switching element AG3 applied to the other input terminal of the comparator.

Das Signal CC9 bewirkt, daß die Integrierschaltung-INT ein Integralsignal erzeugt, daß von einem bestimmten Wert ab mit einem festen vorbestimmten Abfall abnimmt, wobei es zugleich den Öffnungsvorgang des Verschlusses mittels einer bestimmten in der Zeichnung nicht gezeigten Vorrichtung herbeiführt. Auf diese Weise wird die Belichtung der Filmebene begonnen, wobei das Integralsignal mittels der logarithmischen Kompressionsschaltung CM auf logarithmische Weise in ein in Fig. 4 gezeigtes Ausgangssignal mit logarithmischem Kurvenverlauf umgesetzt wird und dann an den Vergleicher abgegeben wird, wobei zuerst das Ausgangssignal der logarithmischen Kompressorschaltung CM größer als das Ausgangssignal des Digital-Analog-Umsetzers DA ist, so daß der Vergleicher COM ein Ausgangssignal "O" erzeugt und das Ausgangssignal des mit dem Ausgangssignal COMP des Vergleichers COM gespeisten UND-Glieds gesperrt ist. The signal CC9 causes the integrating circuit-INT to be an integral signal generates that from a certain value onwards with a fixed predetermined decay decreases, at the same time the opening process of the closure by means of a certain brings about device not shown in the drawing. In this way, the Exposure of the film plane started, taking the integral signal by means of the logarithmic Compression circuit CM in a logarithmic manner into an output signal shown in FIG is implemented with a logarithmic curve and then sent to the comparator first, the output of the logarithmic compressor circuit CM is greater than the output signal of the digital-to-analog converter DA, so that the comparator COM generates an output signal "O" and the output signal of the with the output signal COMP of the comparator COM fed AND gate is blocked.

Wenn der Verschlußöffnungsvorgang fortschreitet, bis das Ausgangssignal der logarithmischen omressorschaltung CM kleiner als das Ausgangssignal des Digital-Analog-Umsetzers DA wird, wechselt das Ausgangssignal COMP des Vergleichers COM von "0" auf "1", so daß das Eingangssignal "1" über das mit dem Ausgangssignal COMP gespeiste UND-Glied A31 an den K-Eingangsanschluß des Flipflops F24 und ferner über das ODER-Glied 020 an den K-Eingangsanschluß des Flipflops F21 angelegt wird. When the shutter opening process proceeds until the output signal of the logarithmic compressor circuit CM is smaller than the output signal of the digital-to-analog converter DA, the output signal COMP of the comparator COM changes from "0" to "1", so that the input signal "1" via the output signal COMP fed AND gate A31 to the K input terminal of the flip-flop F24 and also via the OR gate 020 is applied to the K input terminal of the flip-flop F21.

Unmittelbar nachdem das Ausgangssignal der logarithmischen Kompressorschaltung CM kleiner als das Ausgangssignal des Digital-Analog-Umsetzers DA geworden ist, werden synchron mit dem Abfallen des Taktimpulses Nr. 65 die Flipflops F21 und F24 zur Erzeugung eines Q-Ausgangssignals "O" rückgesetzt, so daß die Ausgabe des Decodierers DC den Wert CCO annimmt, wobei kein Ausgangssignal CC9 mehr besteht. Daher führt der Verschluß, dessen Öffnungsvorgang mittels des Ausgangssignals CC9 eingeleitet wurde, den Schließvorgang durch, um so die Belichtung der Filmebene abzuschließen. Immediately after the output of the logarithmic compressor circuit CM has become smaller than the output signal of the digital-to-analog converter DA, The flip-flops F21 and F24 become synchronous with the fall of the clock pulse No. 65 is reset to produce a Q output "O" so that the output of the decoder DC assumes the value CCO, whereby there is no longer an output signal CC9. Hence leads the shutter, the opening process of which is initiated by means of the output signal CC9 the closing process to complete the exposure of the film plane.

Falls der Vorrang auf dem Blendenwert gelegt ist, wird nach dem vorstehend beschriebenen Funktionsablauf der Blendenwert automatisch auf digitale Weise errechnet, wobei eine richtige Belichtung der Filmebene in Übereinstimmung mit dem eingestellten Blendenwert und der errechneten Belichtungszeit erzielt werden kann. If priority is given to the aperture value, then after the above the f-stop value is automatically calculated digitally, a correct exposure of the film plane in accordance with the set Aperture value and the calculated exposure time can be achieved.

Bei der vorstehenden Beschreibung der Wirkungsweise ist angenommen, daß die richtige Belichtungsgröße als APEX-Wert Ev = 11 ist und der eingestellte Blendenwert als APEX-Wert Av = 5 ist, wobei es selbstverständlich ist, daß für andere gemessene Lichtwerte und eingestellte Werte der Betriebsvorgany auf die gleiche Weise derart durchgeführt wird, daß automatisch eine richtige Belichtungsgröße an der Filmebene erzielt wird. In the above description of the mode of operation, it is assumed that that the correct exposure size as APEX value is Ev = 11 and the one set Apex value is Av = 5 as the APEX value, it being understood that for others measured light values and set values of the operating company is carried out in the same way so that a proper exposure amount is automatically obtained is achieved at the film plane.

Gemäß vorstehender Beschreibung kann erfindunysgemäß der Aufbau durch Ausführen der Messung der Belichtungsgröße, Einstellen der Belichtungszeit und des Blendenwerts und Steuerung der Belichtung auf analoge Weise einfach gemacht werden, während die Präzision und die Stabilität der Funktion dadurch sicher gestellt werden kann, daß die Funktion und die Datenspeicherung für die Belichtungssteuerung auf digitale Weise erfolgt, so daß ein neuartiges automatisches Belichtungssteuerverfahren geschaffen ist, mit dem das Wechseln zwischen der Aufnahmebetriebsart mit Vorrang auf der Belichtungszeit und derjenigen mit Vorrang auf dem Blendenwert auf bemerkenswert einfache Weise ohne irgendwelche mechanische Änderungen der Vorrichtung durchgeführt werden kann. According to the above description, according to the invention, the structure can by Executing the measurement of the exposure size, setting the exposure time and the Aperture value and control of the exposure can be made easy in an analog way, while the precision and the stability of the function are thereby ensured can that the function and the data storage for the exposure control on digital way, so that a novel automatic exposure control method is created, with which the switching between the recording mode with priority on the exposure time and those with priority on the aperture value on noteworthy easily carried out without any mechanical changes to the device can be.

D. h., es wird die Anwendung des veränderbaren Widerstands usw. zum Durchführen der Übertragung der unterschiedlichen photographischen Informationen auf analoge Weise ausgeführt, so daß der Aufbau beachtlich einfach gehalten werden kann, während es im Gegensatz zu der Rechenoperation in analoger Weise und dem Speichern mittels eines Kondensators möglich ist, eine weitaus höhere Präzission und ein weitaus höhere Stabilität der Rechenoperation und des Speicherns in digitaler Weise herbeizuführen, wobei es das Speichern der Belichtungszeit und des Blendenwerts in digitaler Weise und die auf der Belichtungszeit und dem Blendenwert, die in digitaler Weise gespeichert sind, beruhende Belichtungssteuerung ermöglichen, die Belichtungszeit und den Blendenwert als äquivalente Daten zu verarbeiten, so daß ein einfaches Überwechseln zwischen der Betriebsart mit Vorrang auf der Belichtungszeit und derjenigen mit Vorrang auf dem Blendenwert bewerkstelligt werden kann, was einen beachtlichen Vorteil bildet. That is, it becomes the application of the variable resistor, etc. to the Performing the transfer of the various photographic information carried out in an analogous manner, so that the structure can be kept remarkably simple can while it is in contrast to the arithmetic operation in an analogous manner and the storing is possible by means of a capacitor, a far higher precision and a far to bring about higher stability of the arithmetic operation and storage in a digital way, it storing the exposure time and the aperture value in digital way and those on the exposure time and aperture value that in digital Wise stored, based exposure controls allow the exposure time and to process the aperture value as equivalent data so that it is easy to change over between the operating mode with priority on the exposure time and the one with Priority can be achieved on the aperture value, which is a considerable advantage forms.

Obgleich bei dem vorstehend beschriebenen Ausführungsbeispiel das automatische Belichtungssteuerverfahren gemäß der Erfindung bei der Anwendung bei einer Belichtungssteuereinrichtung mit Vorrang auf der Belichtungszeit und dem Blendenwert erläutert ist, ist es selbstverständlich, daß die Erfindung auf einfache Weise bei einer Belichtungssteuerung mit einfachem Vorrang auf der Belichtungszeit oder mit einfachem Vorrang auf dem Blendenwert verwendet werden kann. Although in the embodiment described above automatic exposure control method according to the invention in use an exposure control device with priority on the exposure time and the aperture value is explained, it is understood that the invention in a simple manner an exposure control with simple priority on the exposure time or with simple priority on the aperture value can be used.

Beispielsweise ist es im Falle der Belichtungssteuerung-Be-Betriebsart mit Vorrang auf der Belichtungszeit ausreichend, den Schaltungsaufbau so auszulegen, daß das Belichtungszeit-Vorrangsignal SSLC immer 1 ist, den Belichtungszeit-Einstellmechanismus und den digitalen Steuermechanismus für den Blendenwert wie im Falle des vorstehend beschriebenen Ausführungsbeispiels aufzubauen und jegliche Steuerfunktion auf eine andere Funktion, nämlich die Belichtungszeit-Steuerfunktion anzuwenden. For example, it is in the case of the exposure control-Be mode with priority on the exposure time sufficient to design the circuit structure so that the exposure time priority signal SSLC is always 1, the exposure time setting mechanism and the digital control mechanism for the aperture value as in the case of the above Build described embodiment and any control function on a another function, namely to apply the exposure time control function.

Ferner ist es im Falle der Belichtungssteuer-Betriebsart mit Vorrang auf den Blendenwert ausreichend, den Schaltungsaufbau so auszulegen, daß das Belichtungszeit-Vorrangssignal SSLC immer "0" ist, den Blendenwert-Einstellmechanismus und den digitalen Steuermechanismus für die Belichtungszeit wie im Falle des vorstehend beschriebenen Ausführungsbeispiels aufzubauen und jede Steuerfunktion für eine andere Funktion, nämlich die Blendenwert-Steuerfunktion anzuwenden. Ferner wird eine Mehrzahl als analoger Signale eingestellter photographischer Informationen wie der Verschlußzeitwert, der Filmempfindlichkeitswert und der Blendenwert aufeinanderfolgend auf den analogen Werten in digitale Werte mittels der Zählersteuerschaltung CC, dem Steuerzähler FC und dem Decodierer DC umgesetzt, so daß nur ein Analog-Digital-Umsetzer ausreicht, was auf äußerst vorteilhafte Weise zur Herstellung eines kompakten und vereinfachten Gerätes unter geringen Kosten: beiträgt. Furthermore, it takes precedence in the case of the exposure control mode on the aperture value is sufficient to design the circuit structure so that the exposure time priority signal SSLC is always "0", the aperture value adjusting mechanism and the digital control mechanism for the exposure time as in the case of the embodiment described above and each control function for a different function, namely the aperture value control function apply. Further, a plurality of set as analog signals become photographic Information such as the shutter speed value, the film speed value and the aperture value successively on the analog values into digital values by means of the counter control circuit CC, the control counter FC and the decoder DC implemented, so that only one analog-to-digital converter sufficient, which is extremely advantageous for producing a compact and simplified device at low cost: contributes.

Mit der Erfindung ist eine Belichtungssteuereinrichtung für die Arbeitsabläufe sowohl der Rechenoperation als auch des Speicherns einer Belichtungsgröße auf digitale Weise geschaffen, wobei die Belichtungsinformationen wie ein vorgewählter Verschlußzeitwert, ein vorgewählter Blenuenwert usw. in die Belichtungssteuereinrichtung in Form eines analogen Signals eingegeben werden, während die Belichtungssteuereinrichtung mit einer Folgesteuerschaltung für den Arbeitsablauf der Rechenoperation in auf ein anderfolgender Weise derart ausgestattet ist, daß die Einrichtung trotz der Tatsache kompakt gemacht werden kan daß die Information auf digitale Weise verarbeitet werden dann. With the invention is an exposure control device for the workflows both the arithmetic operation and the storage of an exposure quantity to digital Way created, with the exposure information such as a preselected shutter speed value, a preselected aperture value, etc. into the exposure control device in the form of a analog signal can be entered, while the exposure control device with a sequence control circuit for the workflow of the arithmetic operation in on is otherwise equipped so that the device in spite of the The fact that the information is processed in a digital manner can be made compact will then.

Claims

Öi exposure control device with an exposure metering circuit, at least one exposure parameter setting element for generating an analog one Exposure parameters and an analog-digital converter, characterized in that that an analog switching element at an output terminal of the assessment measuring circuit (ML) (AG1) is connected, which is connected to an output terminal of the exposure barometer setting element (ET, AS) an analog circuit (AG4, AG6) is connected, and that a sequence control circuit (CC, FC, DC) to the analog switching elements (AG1, AG4, AG6) and the analog-digital converter (RC, CR, DA, COM) is connected, whereby the sequence control circuit (CC, FC, DC) Control signals (CC2, CC3) for the successive opening of the analog switching elements (AGl, AG4, AG6) applied to the analog switching elements (AGl, AG4, AG6), the more so successively the analog signals from the analog switching elements (AG1, AG4, AG6) into digital signals to implement.

Exposure control device according to Claim 1, characterized that the sequence control circuit (CC, FC, DC) a counter control circuit (CC) through Signals (END, COMP) controlled by the analog-digital converter (RCf CR, DAg COM) will, one Control counter (FC) that is sent to the counter control circuit (CC) is connected, and a decoder (DC), which is connected to the control counter (FC) is connected to generate the control signals (CC2, CC3).