DE2615758A1 - METHOD OF MANUFACTURING AN ARRANGEMENT FOR PACKING MONOLITHICALLY INTEGRATED CIRCUITS - Google Patents
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Description
.Verfahren zur Herstellung einer Anordnung für das Packen monolithisch integrierter Schaltungen .Method of making an arrangement for packaging monolithic integrated circuits
Die Erfindung bezieht sich auf das Packen von Halbleiterschaltungen und insbesondere auf eine verbesserte Packungsanordnung zur Montage großflächiger integrierter Halbleiterschaltungen auf einem Trägersubstrat in gestapelter Bauweise und auf ein Verfahren zur Herstellung solcher Packungsanordnungen.The invention relates to semiconductor circuit packaging and in particular to an improved packing arrangement for mounting large-area integrated semiconductor circuits on a carrier substrate in a stacked construction and on a Process for the production of such packing arrangements.
In der vergangenen Dekade sind Halbleiterschaltungselemente sehr istark mikrominiaturisiert worden. Dies hatte drastische Kosten-Verringerungen f ein Anwachsen der Arbeitsgeschwindigkeit und eine beachtliche Zunahme der Zuverlässigkeit zur Folge, Mit der !Abnahme der Größe der Halbleiterschaltungselemente wurden mehr !und mehr solcher Schaltungselemente jn einem Gerät vereinigt. Dieser Faktor machte Änderungen in der Art der Anordnung und in ;der Art, elektrischen Kontakt mit der integrierten Schaltung herjzustellen, notwendig. Mit dem Einbau von mehr aktiven und passiven ;Schaltungselementen in eine integrierte Schaltung wuchs die erforderliche Anzahl von Eingangs- und Ausgangsklemmen, Diese Entwicklung stellte zusammen mit der verringerten Größe einen Zwang für die Gesamtgröße der Schaltungen dar. Es wurde jedoch erkannt, daß wenn mehr Schaltungselemente zur Durchführung verschiedener variierter Funktionen in der Schaltung vorgesehen wurden, die Anzahl der Ein- und Ausgänge der Schaltung tatsächlich verringert werden konnten. Dieses Ergebnis ist möglich, weil die leitenden Verbindungen zwischen den verschiedenen, unterschiedliche Funktio-In the past decade, semiconductor circuit elements have been extremely microminiaturized. This had drastic cost reductions for an increase of operating speed and a considerable increase in the reliability of the result, the! Decrease the size of the semiconductor circuit elements have been more! And more such circuit elements jn a device combines. This factor necessitated changes in the nature of the arrangement and the manner in which electrical contact was made with the integrated circuit. With the incorporation of more active and passive circuit elements into an integrated circuit, the required number of input and output terminals increased were provided for performing various varied functions in the circuit, the number of inputs and outputs of the circuit could actually be reduced. This result is possible because the conductive connections between the various different functions
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nen ausführenden Schaltungen bei der Herstellung der integrierten Schaltung erfolgen konnte durch das metallurgische Verbindungssystem. Diese Entwicklung ist offensichtlich, wenn man die Kombination der Schaltung und des Aufbaues zweier integrierter Halbleiterschaltungen zu einer Halbleiterschaltung betrachtet, die zueinander in Wechselbeziehung stehende Funktionen besitzen. Die notwendige elektrische Verbindung für die zueinander in Wechselbeziehung stehenden Funktionen der Schaltungen muß, wenn die Schaltungen getrennt sind, von einem Kontaktflecken der einen Schaltung zu einem Trägermodul, über den Modul zu der Stelle der zweiten Schaltung und dann über einen geeigneten Kontaktflecken !zu der zweiten Schaltung erfolgen. Wenn die beiden Schaltungen kombiniert werden, kann jedoch die vorher erwähnte Verbindung mit einer oder mehreren einzelnen metallurgischen Streifen erreicht werden. Ebenso ist es klar, daß ein einzelner Satz von ■ Kontaktflecken zur Zufuhr der Speisespannungen und -ströme für I die integrierte Schaltung benutzt werden kann, weitgehend unabhängig von der Größe der integrierten Schaltung,Nen executing circuits in the manufacture of the integrated circuit could be done by the metallurgical connection system. This development is evident when one considers the combination of the circuit and the construction of two integrated Semiconductor circuits considered to a semiconductor circuit, which have interrelated functions. The necessary electrical connection for the interrelated functions of the circuits must, if the circuits are separated by a contact pad of one Circuit to a carrier module, across the module to the location of the second circuit, and then across a suitable contact pad ! to the second circuit. However, when the two circuits are combined, the aforementioned connection can be achieved with one or more individual metallurgical strips. Likewise, it is clear that a single set of ■ Contact pads for supplying the supply voltages and currents for I the integrated circuit can be used largely independently on the size of the integrated circuit,
Jedoch treten in der Verfolgung des Zieles, mehr Schaltungsstrukturen auf einem einzelnen Halbleiterplättchen unterzubringen, Packungsprobleme auf. Ein sehr ernstes Problem ist das der Ausbeute. Wenn eine integrierte Schaltung und ihre Anordnung komplexer wird, wächst die Wahrscheinlichkeit eines Defektes, Das Verwerfen der defekten Schaltung verbietet sich jedoch im Hinblick auf die Kosten der Packungsanordnung.However, in the pursuit of the goal of accommodating more circuit structures on a single semiconductor die, Packaging problems. A very serious problem is that of the yield. When an integrated circuit and its arrangement becomes more complex, the probability of a defect increases. However, discarding the defective circuit is prohibited in the With regard to the cost of the packing arrangement.
Ein anderes Problem besteht darin, besonders wenn eine festeAnother problem is, especially when a solid
j Verbindung der Anschlußpunkte der Schaltung mit dem Substratj Connection of the connection points of the circuit to the substrate
benutzt wird, die Einheit so anzupassen, daß sie Wärmezyklen standhält. Wenn die integrierte Schaltung und das Substrat aus verschiedenen Materialien bestehen, ist gewöhnlich ein Unterschied in den Ausdehnungskoeffizienten der Materialien vorhanden.is used to customize the unit to withstand thermal cycles. When the integrated circuit and the substrate out consist of different materials, there is usually a difference in the expansion coefficients of the materials.
Während der notwendigen Erwärmung und Abkühlung der Anordnung beimjDuring the necessary heating and cooling of the arrangement at the j
I Zusammenfügen und bei der Herstellung werden Spannungen eingeführt!,I assembly and tensions are introduced during manufacture!
die die Verbindungen unterbrechen oder die monolithisch integrier-jwhich interrupt the connections or which are monolithically integrated
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te Schaltung selbst zerbrechen. Je größer die monolithisch integrierte Schaltung ist, umso größer ist dieses Problem. Eine mögliche Lösung des Problems besteht darin, das gleiche Material, nämlich monokristallines Silizium sowohl für die monolithisch integrierte Schaltung als auch für deren Substrat zu verwenden. Diese Lösung ist durch das US-Patent 3 517 278 bekannt geworden. Es ist auch schon die Verwendung eines Substrates aus Siliziumnitrid vorgeschlagen worden, um eine großflächige monolithisch integrierte Schaltung darauf zu befestigen. Die Ausdehnungskoeffizienten von Silizium und Siliziumnitrid (Si3N4) sind isehr eng benachbart und die Spannungen, die während der Wärmezyklen erzeugt werden, werden verringert. Im IBM Technical Disclosure Bulletin, VoI, 16, No, 3, August 1973 ist auf Seite 758 das rückseitige Verbinden einer integrierten Halbleiterschaltung mit einer Platte aus Invar oder Kovar mittels eines niedrigschmelzenden Lotes und das Befestigen der Platte auf einem Substrat ebenfalls mittels eines niedrig schmelzenden Lotes vorgeschlagen worden. Das Ziel ist dabei, die Platte als ein Pufferelement zwischen dem Siliziumplättchen und dem Substrat zu benutzen.The circuit itself will break. The larger the monolithic integrated circuit, the greater the problem. One possible solution to the problem is to use the same material, namely monocrystalline silicon, both for the monolithic integrated circuit and for its substrate. This solution is known from US Pat. No. 3,517,278. The use of a substrate made of silicon nitride has also been proposed in order to fasten a large-area monolithic integrated circuit thereon. The expansion coefficients of silicon and silicon nitride (Si 3 N 4 ) are very close and the stresses generated during thermal cycles are reduced. In IBM Technical Disclosure Bulletin, VoI, 16, No, 3, August 1973, on page 758, the rear connection of an integrated semiconductor circuit with a plate made of Invar or Kovar by means of a low-melting solder and the fastening of the plate to a substrate also by means of a low-melting solder Lot has been suggested. The aim is to use the plate as a buffer element between the silicon wafer and the substrate.
Ein anderer Weg zur Verringerung der Spannungen beim festen Verbinden von Anschlußpunkten bei der Montage großflächiger Halbleiterschaltungen auf einem Substrat besteht darin, die Verbindungen flexibler zu machen. Dieses Verfahren ist in den US-Patenten 3 401 126 und 3 429 040 beschrieben. Ein verbessertes Verfahren, nämlich eine Verlängerung der Lötverbindungen, wodurch die Fähigkeit der Verbindungspunkte verbessert wirdf Scherspannungen zu widerstehen, ist in der US-Patentschrift 3 921 285 offenbart.Another way of reducing the stresses involved in firmly connecting connection points when mounting large area semiconductor circuits on a substrate is to make the connections more flexible. This process is described in U.S. Patents 3,401,126 and 3,429,040. An improved method, namely an extension of the solder joints, thereby improving the ability of the connection points f shear stresses to resist is disclosed in US Patent 3,921,285.
Ein anderer mehr allgemeiner Weg für das Verringern von Spannungen besteht darin, die Halbleiterschaltung und/oder die Träger der Halbleiterplättchen entweder einzeln oder übereinander angeordnet auf Stiften zu lagern, die als elektrische Leiter dienen. Dieses allgemeine Konzept ist im IBM Technical DisclosureAnother more general way of relieving tension consists in the semiconductor circuit and / or the carrier of the semiconductor wafer either individually or one above the other arranged to be stored on pins that serve as electrical conductors. This general concept is in IBM Technical Disclosure
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Bulletin, Vol. 17, No. 2, August 1974 auf den Seiten 645 und offenbart.Bulletin, Vol. 17, No. 2, August 1974 at pages 645 and disclosed.
Während das Grundkonzept der Verbindung von monolithisch integrierten Halbleiterschaltungen mit Substraten über Stifte, die sich biegen können, um in den Halbleiterschaltungen und den Substraten erzeugte Spannungen aufzunehmen, eine gesunde Idee ist, werden jedoch verbesserte "/erfahren zur Befestigung und Verbindung der Stifte mit verschiedenen Arten von Substraten benötigt. Im allgemeinen sind die z.St, bekannten Verbindungsverfahren nicht anpaßbar an integrierte Schaltungen sehr kleiner Abmessungen oder sind nicht für eine Massenfertigung geeignet, wo hohe Ausbeuten zwingend sind.While the basic concept of connecting monolithically integrated Semiconductor circuits with substrates via pins that can bend in order in the semiconductor circuits and the To absorb voltages generated by substrates is a healthy idea, however, improved "/ learned" for attachment and connection of pens with different types of substrates needed. In general, the connection methods are known to some extent not adaptable to integrated circuits of very small dimensions or are not suitable for mass production where high yields are imperative.
Der Erfindung liegt daher die Aufgabe zugrundef ein Verfahren zur Herstellung einer verbesserten Anordnung für das Packen monolithisch integrierter Halbleiterschaltungen anzugeben, welche Anordnung ein großes, monokristallines Substrat enthält, das in elektrischer Verbindung mit einem metallurgischen Muster auf einem Trägersubstrat steht.The invention is therefore based on the object f a process for preparing an improved arrangement for packaging a monolithically integrated semiconductor circuits indicate which arrangement comprises a large monocrystalline substrate that is in electrical communication with a metallurgical pattern on a supporting substrate.
Die genannte Aufgabe wird durch ein Verfahren gelöst, das durch folgende Verfahrensschritte gekennzeichnet ist:The stated object is achieved by a method which is characterized by the following method steps:
a) Bilden von Löchern in einem ersten ebenen monokristallinen Substrat,a) Forming holes in a first planar monocrystalline Substrate,
b) Aufbringen eines Metallisierungssystems auf dieses Substrat, das Kontakte aufweist„ die an den Löchern enden,b) Applying a metallization system to this substrate, which has contacts " which end at the holes,
c) Einfügen von Stiften als leitendem Metall in die Löcher des Substrates,c) inserting pins as conductive metal into the holes of the Substrates,
d) Versehen der Stifte aalt ringförmigen vorgeformten Lötelementen, ■b) Erwärmen der erhaltener. Σ-^norannnq auf eine Temperatur, die "Äsreiclrc;; uia die Lotslsraente zu schmelzen und in die Löcher, awcct. die die Stifts gici er^ire-Äsn, fließen zv, lassen und üsamrah einen elektriesl'sn KonfeE-ct zwischen äsn Stiften undd) providing the pins as ring-shaped preformed soldering elements, ■ b) heating the obtained. Σ- ^ norannnq to a temperature which "Äsreiclrc ;; uia the Lotslsraente to melt and in the holes, awcct. Which the pen gici er ^ ire-Äsn, flow zv, let and üsamrah an elektriesl'sn KonfeE-ct between äsn Pens and
3 Trägersi:"ratratss4, aas ein metellv.'j-3 carriersi: "ratratss 4 , aas a metellv.'j-
■J ;J C' ." Q-i / Ü i -* k ■ J ; JC '. "Qi / Ü i - * k
angeordnet sind, das dem Lochmuster in dem Halbleitersubstrat entspricht und
g) Verbinden der Enden der Stifte mit den Kontaktflecken.are arranged, which corresponds to the hole pattern in the semiconductor substrate and
g) joining the ends of the pins to the contact pads.
Im folgenden wird die Erfindung in Verbindung mit den Zeichnungen näher erläutert, von denen zeigt:In the following the invention is explained in more detail in connection with the drawings, of which:
Fig. 1 eine Schnittansicht des erfindungsgemäßenFig. 1 is a sectional view of the invention
P ackungs anordnung,Packing arrangement,
Fig. 2 eine Draufsicht,Fig. 2 is a plan view,
Fig. 3 eine detaillierte Schnittansicht, die die bevorzugte Struktur für die Verbindung zwischen einem Stift und einem Halbleitersubstrat zeigt,Figure 3 is a detailed sectional view showing the preferred structure for the connection between shows a pen and a semiconductor substrate,
Fig. 4 eine vergrößerte Schnittansicht, die die ArtFig. 4 is an enlarged sectional view showing Art
der Herstellung der erfindungsgemäßen Struktur zeigt.the production of the structure according to the invention shows.
In den Fign, 1 und 2 ist ein bevorzugtes spezielles Ausführungsbeispiel der Packungsstruktur nach der Erfindung dargestellt. Die Trägeranordnung 10 des Packungssystems hat ein Trägersubstrat 12, das mit einer geeigneten Verbindungsvorrichtung versehen ist, die eine elektrische Verbindung zwisehen senkrechten Stiften 14 und einer geeigneten externen elektrischen Verbindung, beispielsweise einer Klemme 16 herstellt. Das Trägersubstrat 12 ist üblicherweise aus einem keramischen Material hergestellt. Die Verbindungsvorrichtung kann ein Muster von Leiterzügen sein, die auf der Oberfläche in einer oder mehreren Lagen gebildet wurden oder kann ein eingebettetes Netzwerk von Leiterzügen sein, wie beispielsweise ein mehrschichtiges keramisches Substrat, von der in der US-Patentschrift 3 852 877 beschriebenen Art, Die externe Verbindung 16, die die elektrische Verbindung zwischen den Substratverbindungsleitungen und einer externen Auflage, Karte oder einem anderen Gerät herstellt, kann aus Stiften und Drähten oderIn FIGS. 1 and 2, a preferred special embodiment of the packing structure according to the invention is shown. the Carrier assembly 10 of the packaging system has a carrier substrate 12 which is provided with a suitable connecting device, the an electrical connection between vertical pins 14 and 14 a suitable external electrical connection, for example a terminal 16. The carrier substrate 12 is usually made of a ceramic material. The connecting device can be a pattern of conductor tracks that are on the Surface were formed in one or more layers or can be an embedded network of conductor tracks, such as a multilayer ceramic substrate of the type described in U.S. Patent 3,852,877, The external Connection 16, which is the electrical connection between the substrate connection lines and an external pad, card, or other device can be made from pins and wires or
FI 974 °87 60988 3/0744 FI 974 ° 87 60988 3/0744
261:: ■: :>8 _ f. _261 :: ■::> 8 _ f. _
dergleichen bestehen. Die Stifte 14 können mit dem Trägersubstrat und seinen zugehörigen Verbindungsleitungen in irgend einer geeigneten Weise verbunden sein, beispielsweise durch einen mit Lot gefüllten Hohlkörper 18, wie das in Fig. 1 dargestellt ist oder durch Hartlöten, Weichlöten oder dergleichen. Von den Stiften 14 werden eine oder mehrere Halbleiterscheiben 20 aus monokristallineru Silizium getragen. Die Halbleiterscheiben 20 können dazu benutzt werden, um die einzelnen monolithisch integrierten Schaltungen 22 zu tragen, wie das in den Fign. 1 und 2 dargestellt ist. Vorzugsweise sind in den Halbleiterscheiben 20 aktive und passive Halbleiterelemente realisiert, die durch ein geeignetes metallurgisches Verbindungssystem miteinander verbunden sind. Die Halbleiterscheibe 20 ist im wesentlichen eine große integrierte Schaltung, die vorzugsweise mit Kontaktflecken versehen ist, um die Verbindung mit den monolithisch integrierten Schaltungen 22 herzustellen, wobei zur Herstellung der notwendigen Verbindung vorzugsweise Lötverbindungen benutzt werden, wie sie in den US-Patenten 3 401 126 und 3 495 133 beschrieben sind. Das metallurgische Verbindungssystem in den Halbleiterscheiben 20 schließt Streifen ein, die in benachbarten Stiften 14 enden. Darüberhinaus können die Halbleiterscheiben 20 aktive und passive Bauelemente und die zugehörige Metallurgie, wenn das erwünscht ist, sowohl auf der Ober- als auch auf der Unterseite tragen. Die Halbleiterscheiben 20 weisen eine Reihe von durch geeignete Verfahren in ihnen erzeugte Löcher auf, beispielsweise durch subtraktives Ätzen, durch Bohren mittels Laserstrahlen oder durch selektive anodische Oxidation, auf die ein Ätzvorgang folgt. Der Stift 14 ist mittels des Lotes 24 mit der Halbleiterscheibe 20 verbunden, wie das im einzelnen in Fig, 3 dargestellt ist. Die bevorzugte Struktur besteht aus einer Siliziumoxidschicht 26 auf der Halbleiterscheibe 2O, über die ein metallurgischer Streifen 28 aufgebracht ist, vorzugsweise innerhalb des Loches in der Halbleiterscheibe 20. Der leitende Streifen 28 ist aus lötbarem Material geformt, beispielsweise aus einer zusammengesetzten Schicht von Chrom, Kupfer und Gold. Das Lötmaterial 24 macht elektrischen Kontakt zwischen dem leitenden Streifen 28 und dent Stift 24. Zwischen die Halblei-such as exist. The pins 14 can be connected to the carrier substrate and its associated connecting lines in any suitable Be connected in a manner, for example by a hollow body 18 filled with solder, as shown in FIG. 1 or by brazing, soldering or the like. From the pins 14 one or more semiconductor wafers 20 made of monocrystalline Silicon worn. The semiconductor wafers 20 can be used to form the individual monolithically integrated circuits 22 to wear, as shown in FIGS. 1 and 2 is shown. Preferably, there are active and passive in the semiconductor wafers 20 Semiconductor elements realized by a suitable metallurgical Connection system are interconnected. The semiconductor wafer 20 is essentially a large integrated circuit which is preferably bumped around the Establish connection to the monolithically integrated circuits 22, preferably to establish the necessary connection Solder joints such as those described in U.S. Patents 3,401,126 and 3,495,133 can be used. The metallurgical Connection system in the semiconductor wafers 20 closes Strips that end in adjacent pins 14. In addition, the semiconductor wafers 20 can have active and passive components and carry the associated metallurgy, if so desired, on both the top and the bottom. The semiconductor wafers 20 have a number of holes produced in them by suitable processes, for example by subtractive etching, by drilling with laser beams or by selective anodic oxidation, followed by an etching process. The pin 14 is means of the solder 24 is connected to the semiconductor wafer 20, as shown in detail in FIG. The preferred structure consists of a silicon oxide layer 26 on the semiconductor wafer 2O, over which a metallurgical strip 28 is applied, preferably within the hole in the semiconductor wafer 20. The conductive strip 28 is formed from a solderable material, for example from a composite layer of chrome, copper and gold. The solder 24 makes electrical contact between the conductive strip 28 and the pin 24. Between the semiconductors
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ORIGINAL INSPECTEDORIGINAL INSPECTED
terscheiben 20 ist eine Reihe von Äbstandselementen 30 angeordnet, die auch dazu benutzt werden können, die Halbleiterscheibe 20 in vorgegebenem Abstand von dem Substrat 12 zu halten. Vorzugsweise sind die Abstandshalter 30 ringförmige Elemente, die tun die Stifte 14 angeordnet werden können. Die Abstandselemente 30 können wahlweise an verschiedenen Stellen der Packung vorgesehen werden und brauchen nicht um jeden Stift angeordnet zu werden.disks 20 a number of spacer elements 30 is arranged, which can also be used to hold the semiconductor wafer 20 at a predetermined distance from the substrate 12. Preferably The spacers 30 are annular elements that do the pins 14 can be arranged. The spacers 30 can optionally can be provided at different locations on the package and need not be placed around each pin.
Das Verfahren zur Bildung einer Packungsanordnung nach der Erfindung ist noch deutlicher in der Fig. 4 dargestellt. In dem Verfahren zur Herstellung der Packungsanordnung 10 werden Löcher in den Siliziumhalbleiterscheiben 20 gebildet, wie das vorher erläutert wurde. Der Durchmesser der Löcher 32 ist etwas größer als der Durchmesser der Stifte 14. Vorzugsweise enthalten die Löcher 32 einen sich verengenden Teil, wie das in der Fig. 4 dargestellt ist, der gebildet werden kann durch ein subtraktives Ätzverfahren unter Benutzung einer geeigneten Maske und einer entsprechenden Ätzlösung. Beim Anordnen der Elemente der Packung können die Stifte 14 in einem Halter 34 mit öffnungen zur Aufnahme der Stifte entsprechend einem Muster angeordnet sein, das dem Muster der Löcher in den Halbleiterscheiben 20 entspricht. Anschließend werden ringartig geformte Elemente 36 über die Stifte gelegt und Abstandselemente 30 für ausgewählte Stifte vorgesehen. Die Halbleiterscheibe 20 wird dann auf die Enden der Stifte 14 gelegt und ein zweiter Satz von vorgeformten Lötringen und Abstandshaltern über die Stifte gelegt. Anschließend werden zusätzliche Halbleiterscheiben 20 ebenfalls über die Enden der Stifte gelegt, bis die gewünschte Anzahl von übereinander angeordneten Halbleiterscheiben zusammengesetzt ist. Die erhaltene Anordnung wird dann auf eine Temperatur erhitzt, die ausreicht, um die Lotelemente 36 zu schmelzen und in die Zwischenräume zwischen den Stiften und dem Substrat 20 fließen zu lassen. Der Halter 34 für die Stifte kann dann entfernt und die aus übereinander angeordneten Halbleiterscheiben 20 und Stiften bestehende Anordnung kann durch Hart™ oder Weichlöten mit einem Substrat verbunden werden.The method of forming a package assembly according to the invention is shown even more clearly in FIG. In the process of making the package assembly 10, holes are made formed in the silicon semiconductor wafers 20 as previously explained. The diameter of the holes 32 is slightly larger than the diameter of the pins 14. Preferably, the holes 32 include a tapered portion such as that shown in FIG which can be formed by a subtractive etching process using a suitable mask and an appropriate one Etching solution. When arranging the elements of the pack, the pins 14 can be placed in a holder 34 with openings for receiving the pins be arranged in accordance with a pattern which corresponds to the pattern of the holes in the semiconductor wafers 20. Afterward For example, ring-like shaped elements 36 are placed over the pins and spacer elements 30 are provided for selected pins. the Semiconductor wafer 20 is then placed on the ends of pins 14 and a second set of pre-formed solder rings and spacers placed over the pins. Then additional semiconductor wafers 20 are also over the ends of the Pins are placed until the desired number of semiconductor wafers arranged one above the other is assembled. The received The assembly is then heated to a temperature sufficient to melt the solder elements 36 and into the spaces between the pins and substrate 20 to flow. The holder 34 for the pens can then be removed and placed one on top of the other arranged semiconductor wafers 20 and pins existing arrangement can by Hart ™ or soft soldering with a Substrate to be connected.
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Families Citing this family (10)
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|---|---|---|---|---|
| US4257668A (en) * | 1979-01-02 | 1981-03-24 | Gte Automatic Electric Laboratories, Inc. | Edge clip terminal for mounting thick film hybrid circuits in printed circuit boards |
| GB2194388A (en) * | 1986-08-20 | 1988-03-02 | Plessey Co Plc | Integrated circuit devices |
| FR2666173A1 (en) * | 1990-08-21 | 1992-02-28 | Thomson Csf | HYBRID INTERCONNECTION STRUCTURE FOR INTEGRATED CIRCUITS AND MANUFACTURING METHOD. |
| US5367764A (en) * | 1991-12-31 | 1994-11-29 | Tessera, Inc. | Method of making a multi-layer circuit assembly |
| US5282312A (en) * | 1991-12-31 | 1994-02-01 | Tessera, Inc. | Multi-layer circuit construction methods with customization features |
| DE69233259T2 (en) * | 1991-12-31 | 2004-08-26 | Tessera, Inc. | Multi-layer circuit manufacture and structure with adaptability and components for it |
| US5861666A (en) * | 1995-08-30 | 1999-01-19 | Tessera, Inc. | Stacked chip assembly |
| US7149095B2 (en) | 1996-12-13 | 2006-12-12 | Tessera, Inc. | Stacked microelectronic assemblies |
| US6225688B1 (en) | 1997-12-11 | 2001-05-01 | Tessera, Inc. | Stacked microelectronic assembly and method therefor |
| US6121676A (en) * | 1996-12-13 | 2000-09-19 | Tessera, Inc. | Stacked microelectronic assembly and method therefor |
Family Cites Families (2)
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