DE2611871A1

DE2611871A1 - ELECTRICAL CIRCUIT ASSEMBLY IN MULTI-LAYER CONSTRUCTION AND PROCESS FOR THEIR PRODUCTION

Info

Publication number: DE2611871A1
Application number: DE19762611871
Authority: DE
Inventors: Fred M Chitwood; Paul F Rollins
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1975-03-26
Filing date: 1976-03-20
Publication date: 1976-10-07
Also published as: JPS51120669A; FR2305914A1; FR2305914B1; BE840018A; GB1504097A

Description

5202563 Ge 22. März 19765202563 Ge March 22, 1976

HONEYWELL INFORMATION SYSTEMS INC.HONEYWELL INFORMATION SYSTEMS INC.

200 Smith Street Waltham, Mass., USA200 Smith Street Waltham, Mass., USA

Elektrische Schaltungsbaugruppe in Mehrschichtbauweise und Verfahren zu deren HerstellungElectrical circuit assembly in multilayer construction and Process for their manufacture

Die Erfindung bezieht sich auf Schaltungsbaugruppen nach dem Gattungsbegriffs des Anspruchs 1 und befaßt sich insbesondere mit der Verbindung der einzelnen Halbleitereinrichtungen untereinander. Solche Halbleitereinrichtungen werden normalerweise auf der Oberfläche eines Mehrschichtsubstrats derart angebracht, daß Verbindungen von Punkten der Halbleitereinrichtung zu verschiedenen Leiterpfaden innerhalb des Mehrschichtsubstrats hergestellt werden können. Mit zunehmender Verringerung des Raumbedarfs solcher Halbleitereinrichtungen, also insbesondere sogenannter integrierter Schaltungen (chips) hat man eine immer größere Anzahl solcher Halbleitereinrichtungen auf der Oberfläche des Mehrschichtsubstrats untergebracht. Damit ist auch der Bedarf an Flächen zur Unterbringung von Verbindungsleitungen gewachsen, wobei sich gleichzeitig die Gefahr von Störungen und Überschneidungen der elektrischen Leitungen vergrößert hat. Dadurch, daß die Verbindungsleitungen in Bereichen untergebracht werden müssen, in denen sie nicht mit den unmittelbar zu den Halbleitereinrichtungen führenden Anschlußleitungen in Berührung kommen, ergibt sich in diesen Bereichen eine starke Zusammendrängung der Verbindungsleitungen. The invention relates to circuit assemblies according to the preamble of claim 1 and is particularly concerned with with the connection of the individual semiconductor devices to one another. Such semiconductor devices are usually mounted on the surface of a multilayer substrate such that connections from points of the semiconductor device to various Conductor paths can be produced within the multilayer substrate. With increasing reduction in space requirements Such semiconductor devices, in particular so-called integrated circuits (chips), are always available accommodated a greater number of such semiconductor devices on the surface of the multilayer substrate. So with that is the need grown on surfaces to accommodate connecting lines, while at the same time the risk of interference and overlap the electrical lines has enlarged. Due to the fact that the connecting lines have to be accommodated in areas in which they do not come into contact with the connecting lines leading directly to the semiconductor devices In these areas there is a strong crowding of the connecting lines.

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Aufgabe der Erfindung ist es, eine neue Anordnung der Leitungsverbindungen zwischen den einzelnen Anschlüssen von mehreren auf einen Mehrschichtsubstrat angeordneten Halbleitereinrichtungen zu finden, mit deren Hilfe die Anzahl der auf der Oberfläche des Substrats anbringbaren Halbleitereinrichtungen erhöht werden kann, ohne daß dabei Störungen und Überschneidungen zwischen einzelnen Verbindungsleitungen eintreten. Durch die Erfindung soll die Packungsdichte von elektrischen Schaltungsbaugruppen erhöht werden.The object of the invention is to provide a new arrangement of the line connections between the individual connections of several to find a multilayer substrate arranged semiconductor devices, with the help of which the number of on the surface of the Substrate mountable semiconductor devices can be increased without interference and overlap between individual Connecting lines enter. The invention is intended to Packing density of electrical circuit assemblies can be increased.

Der Lösung dieser Aufgabe dient die im Anspruch 1 gekennzeichnete Erfindung. Vorteilhafte Weiterbildungen der Erfindung sowie ein zur Herstellung solcher Schaltungsbaugruppen besonders günstiges Verfahren sind in den Unteransprüchen gekennzeichnet. Die Erfindung vermeidet Störungen und Überschneidungen zwischen den elektrischen Verbindungsleitungen und führt zu einer bestmöglichsen Ausnutzung der Ebenen des Mehrschichtsubstrats zur Unterbringung der Verbindungsleitungen. Die Erfindung wird nachfolg anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels erläutert. Darin zeigtThe invention characterized in claim 1 serves to solve this problem. Advantageous developments of the invention as well as a Particularly favorable processes for producing such circuit assemblies are characterized in the subclaims. The invention avoids disturbances and overlaps between the electrical connection lines and leads to the best possible utilization the levels of the multilayer substrate for accommodating the connecting lines. The invention is based on a Explained in the drawings illustrated embodiment. In it shows

Figur 1 eine perspektivische Ansicht der Schaltungsbaugruppe, Figur 2 schematisch die Anordnung einer der Halbleitereinrichtungen in Bezug auf die Leiterebene innerhalb der Schaltungsbaugruppe undFIG. 1 shows a perspective view of the circuit assembly, and FIG. 2 shows schematically the arrangement of one of the semiconductor devices in relation to the conductor level within the circuit assembly and

Figur 3 in auseinandergezogener Darstellung die Schaltungsbaugruppe mit ihren Verbindungsleitungen. FIG. 3 shows an exploded view of the circuit assembly with its connecting lines.

In Figur 1 sind die Halbleitereinrichtungen 10 auf der Oberfläche 12 einer Schaltungsbaugruppe 14 in vorgegebenem Abstand angeordnet. Jede Halbleitereinrichtung enthält eine integrierte Schaltung mit zahlreichen Eingängen und Ausgängen. Jeder Eingang und Ausgang ist über einen Anschlußdraht 18 an ein Anschlußkissen 16 auf der Oberfläche 12 angeschlossen. Diese Anschlußflächen oder Kissen 16 umgeben die einzelnen Halbleitereinrichtungen 10 und haben untereinander einen Abstand von S oder Vielfachen hiervon. Dieser Abstand S zwischen den einzelnen Anschlußkissen auf der Oberfläche 12 bestimmt ein Rastermaß für diese Fläche.In FIG. 1, the semiconductor devices 10 are arranged on the surface 12 of a circuit assembly 14 at a predetermined distance. Each semiconductor device includes an integrated circuit with numerous inputs and outputs. Each input and output is connected to a connection pad 16 via a connecting wire 18 connected on the surface 12. These pads or pads 16 surround the individual semiconductor devices 10 and have a distance of S or a multiple thereof from one another. This distance S between the individual pads on the Surface 12 determines a grid dimension for this area.

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In Figur 2 ist nur ein Teil der Halbleitereinrichtung 10 auf der ebenen Oberfläche 12 wiedergegeben. Die Anschlußkissen auf der Oberfläche 12 befinden sich wiederum entsprechend einem Raster 19 im Abstand S. Die Ebene 12 liegt über zwei Leiterebenen 20 und 22, von denen jede eine Gruppe im gleichen Abstand parallel zueinander verlaufender Leitungen aufweist. Der bevorzugte Abstand W dieser Parallelleitungen entspricht der Hälfte des Abstandes S der Anschlußkissen 16 auf der Fläche 12. Die Parallelleitungen sind in den beiden Ebenen 20 und 22 rechtwinklig zueinander angeordnet und bilden auf diese Weise ein Raster mit dem Rastermaß W. Dieses Raster ist unterhalb der Anschlußkissen 16 derart angeordnet, daß- jedes Anschlußkissen unmittelbar über einer der imaginären Schnittstellen zwischen zwei der Parallelleitungen auf den beiden Leiterebenen 20 und liegt. Das Raster S in der Ebene 12 ist also in Bezug auf das Raster W der Leiterebenen 20 und 22 fluchtend ausgerichtet. Dies wird in Figur 2 dadurch zum Ausdruck gebracht, daß eine gestrichelte Linie 24 zunächst eine Leitung 26 in der Ebene 20 und anschließend eine Leitung in der Leiterebene 22 durchstößt. In ähnlicher Weise werden andere Leiterbahnen in den Ebenen 20 und 22 von den gestrichelten Linien 30 bis 36 durchstossen. Jede dieser gestrichelten Linien stellt eine potentielle Verbindung zwischen den im gleichen Abstand angeordneten Leitungen der Ebenen 20 und 22 mit den Anschlußkissen 16 in der Ebene12 dar.In FIG. 2, only part of the semiconductor device 10 is shown on the planar surface 12. The connection cushions on the surface 12 are in turn located in accordance with a grid 19 at a distance S. The plane 12 lies over two conductor planes 20 and 22, each of which has a group of equally spaced lines running parallel to one another. The preferred one Distance W of these parallel lines corresponds to half of the distance S of the connection pads 16 on the surface 12. Die Parallel lines are arranged at right angles to one another in the two planes 20 and 22 and in this way form a Grid with the grid dimension W. This grid is arranged below the connection pad 16 in such a way that each connection pad directly above one of the imaginary interfaces between two of the parallel lines on the two conductor levels 20 and lies. The grid S in the plane 12 is thus aligned with respect to the grid W of the conductor levels 20 and 22. this is expressed in Figure 2 by the fact that a dashed line 24 first a line 26 in the plane 20 and then a line in the conductor level 22 penetrates. In a similar way, other conductor tracks in planes 20 and 22 pierced by the dashed lines 30 to 36. Each of these dashed lines represents a potential connection between the equally spaced lines of planes 20 and 22 with connection pads 16 in plane 12.

Die als gestrichelte Linien dargestellten potentiellen Verbindungen 24 und 30 bis 36 können darüberhinaus als jede andere Leitung in einer der beiden Leiterebenen 20 und 22 schneidend angesehen werden. Insbesondere durchsetzt die Linie 24 die Leitung 26 in der Ebene 20, während die Verbindungslinie 30 die Leitung 38 durchsetzt. Eine Leitung 40 verläuft zwischen den Linien 26 und 38 und stellt somit einen Stromweg unterhalb des Halbleiterchips 10 dar, welcher jegliche potentielle Leiterverbindungen umgeht. In ähnlicher Weise durchsetzen die Verbindungslinien 32 und 34 die Leitungen 42 und 44 in der Ebene Eine Leitung 46 zwischen den Linien 42 und 44 stellt wiederumThe potential connections shown as dashed lines 24 and 30 to 36 can moreover than any other line in one of the two conductor levels 20 and 22 intersecting be considered. In particular, the line 24 passes through the line 26 in the plane 20, while the connecting line 30 the Line 38 penetrated. A line 40 runs between lines 26 and 38 and thus provides a current path below the Semiconductor chips 10, which bypasses any potential conductor connections. Similarly, the connecting lines prevail 32 and 34, the lines 42 and 44 in the plane. A line 46 between the lines 42 and 44 is in turn

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einen Stromweg unterhalb der Halbleitereinrichtung 10 dar, welcher ohne Überschneidung mit einer der zahlreichen Verbindungslinien verläuft.represents a current path beneath the semiconductor device 10, which runs without intersecting with any of the numerous connecting lines.

Die geschilderte Beziehung zwischen den Leitungen in den Ebenen 20 und 22 und den verschiedenen potientiellen Verbindungslinien definiert elektrische Schaltungskreise unterhalb der Halbleitereinrichtung 10. Durch Auswahl der Leitung 40 in der Ebene 20 und der Leitung 46 in der Ebene 22 lassen sich ein oder mehrere Stromwege unterhalb der Halbleitereinrichtung 10 herstellen. Bei diesen Stromwegen ist sichergestellt, daß sie nicht mit den potentiellen Verbindungslinien zu den Anschlußkissen 16 zusammenfallen oder diese schneiden. Außerdem können die Stromwege auf diesen Leitungen durch kürzere Verbindungsleitungen, wie beispielsweise die Verbindungsleitung 48, miteinander verbunden werden. Andererseits lassen sich die Stromkreise auf den Leiterebenen mit den Anschlußkissen 16 dadurch verbinden, daß man aus den Leitungen 26, 38, 42 und 44 die geeignete aussucht. Auf diese Weise kann man die Leiterebenen unmittelbar unterhalb des Halbleiterchips 10 bestmöglich ausnutzen.The described relationship between the lines in levels 20 and 22 and the various potential connecting lines defines electrical circuitry below the semiconductor device 10. By selecting line 40 in level 20 and the line 46 in the plane 22, one or more current paths can be established below the semiconductor device 10. These current paths ensure that they do not coincide with the potential connecting lines to the connection pads 16 or cut them. In addition, the current paths on these lines by shorter connecting lines, such as the connecting line 48, are connected to one another. On the other hand, the circuits can be on the conductor levels with the connecting pad 16 connect that one from the lines 26, 38, 42 and 44 selects the appropriate one. In this way, the conductor levels can be directly below the semiconductor chip Make best use of 10.

Das in Figur 2 dargestellte Rasiarermöglichtdie Herstellung von Stromwegen in den Leiterebenen 20 und 22 , welche unterhalb der Halbleitereinrichtung 10 verlaufen und nicht mit potentiellen Verbindungen, wie sie durch das Grobraster in der Ebene 12 definiert sind, zu Überschneidungen führen. Andererseits lassen sich Verbindungen mit den potentiellen Verbindungslinien oder Leitungen herstellen, wo immer.dies gewünscht ist. Es gibt eine nahezu unbegrenzte Anzahl von Kombinationen dieser Leitungen, welche die gestellte Aufgabe erfüllen. Es zeigt sich ferner,daß die Begrenzung bezüglich des Abstands W der Leitungen im wesentlichen durch die Herstellungsmethode für solche Leitungen gegeben ist. Ein Abstand von 0,25 mm läßt sich mit der später noch beschriebenen bevorzugten Herstellungsmethode erzielen.The razor shown in Figure 2 enables the manufacture of Current paths in the conductor levels 20 and 22, which run below the semiconductor device 10 and not with potential Connections as defined by the coarse grid in level 12 lead to overlap. On the other hand, connections can be made with the potential connecting lines or lines manufacture wherever. this is required. There is an almost unlimited number of combinations of these lines, which fulfill the given task. It is also shown that the limitation with respect to the distance W of the lines is essentially is given by the manufacturing method for such cables. A distance of 0.25 mm can be made with the later Achieve preferred manufacturing method described.

Figur 3 zeigt in auseinandergezogener Darstellung die Schaltungsbaugruppe 14. Die Anordnung der Hauptleiterebenen 12, 20 und 22 FIG. 3 shows the circuit assembly 14 in an exploded view. The arrangement of the main conductor levels 12, 20 and 22

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ist die gleiche. Die ebenen Flächen stellen in der auseinandergezogenen Darstellung getrennte Stufen des Plerstellungsprozesses dar. Dieser Herstellungsprozeß beginnt mit der Auswahl eines Aluminiumoxydsubstrats 60 von 8 cm Kantenlänge und 2mm Dicke. Als nächstes werden auf der Oberfläche des Substrats 60 Leiterbahnen nach Art der gedruckten Schaltung in herkömmlicher Seiden-Siebdrucktechnik hergestellt, wobei ein zähflüssiges Material durch eine Maske hindurchgedrückt wird, um die einzelnen Leiterbahnen vorzuzeichnen, welche hergestellt werden sollen. Dieses zähflüssige Material besteht aus einer Gold-Glassmasse und einer Niedertemperatur-Glasssilikatmasse, welche mit einem Anteil von 85% reinem Gold,12-13% Glas und 2-3% organischem Binder vermischt sind. Die Maske selbst wird durch einen bekannten Fotoprozeß hergestellt. Das Herstellen der Maske und das anschließende Aufbringen der Leitungen 62 muß sorgfältig überwacht werden, damit diese Leitungen sich exakt im Abstand W des Rastermaßes befinden. Die aufgebrachten Leitungen 62 werden anschließend auf 875° erhitzt, so daß die Niedertemperatur-Silikatglasmasse schmilzt und der flüchtige organische Binder ausbrennt. Es bleiben 0,1 mm dicke Rückleitungen übrig, welche durch Glas am Substrat 60 festgehalten werden. Wie bereits erwähnt, beträgt der bevorzugte Mittenabstand zwischen den Leitungen 0,25 mm.is the same. The flat surfaces represent in the expanded one Representation of separate stages in the manufacturing process. This manufacturing process begins with the selection of one Aluminum oxide substrate 60 with an edge length of 8 cm and a thickness of 2 mm. Next, 60 conductive traces are placed on the surface of the substrate manufactured in the manner of a printed circuit using conventional silk screen printing technology, with a viscous Material is pushed through a mask in order to mark out the individual conductor tracks that are to be produced. This viscous material consists of a gold glass mass and a low-temperature glass silicate mass, which with a Content of 85% pure gold, 12-13% glass and 2-3% organic Binders are mixed. The mask itself is made by a known photographic process. Making the mask and the subsequent application of the lines 62 must be carefully monitored so that these lines are exactly at the distance W of the grid dimension. The applied lines 62 are then heated to 875 °, so that the low-temperature silicate glass mass melts and the volatile organic binder burns out. There remain 0.1 mm thick return lines, which be held in place on substrate 60 by glass. As already mentioned, the preferred center-to-center spacing between the lines is 0.25 mm.

Anschließend wird eine dielektrische Schicht 64 über den Leitungen 62 angebracht. Das Aufbringen dieser dielektrischen Schicht 6 4 erfolgt im wesentlichen in der gleichen Weise wie zuvor bezüglich der Leitungen 62 beschrieben, lediglich mit dem Unterschied, daß die Maske anders ist. Sie besteht aus einer großen offenen Siebebene mit kleinen Punkten von 0,2 mm Durchmesser aus einer Emulsion auf dem Sieb. Wenn folglich die zähflüssige dielektrische Flüssigkeit aufgebracht wird, durchdringt sie den offenen Bereich des Siebs, mit Ausnahme derjenigen Stellen, an denen die 0,2 mm großen Punkte vorhanden sind. Somit entstehen 0,2 mm große öffnungen, beispielsweise die öffnungen 66 in der dielektrischen Schicht 64. Diese öffnungen werden Durchgänge genannt. Durch sorgfältiges Ausrichten desA dielectric layer 64 is then placed over the lines 62 attached. This dielectric layer 6 4 is applied essentially in the same way as previously described with respect to lines 62, with the only difference that the mask is different. It consists of one large open sieve level with small dots 0.2 mm in diameter from an emulsion on the sieve. If consequently the viscous dielectric liquid is applied, it penetrates the open area of the screen, with the exception of those Places where the 0.2 mm dots are present. This creates openings that are 0.2 mm in size, for example the openings 66 in the dielectric layer 64. These openings are called vias. By carefully aligning the

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freien Siebes entstehen diese Durchgänge genau oberhalb der Leitungen 62. Nach dem Aufbringen des ersten Teils der dielektrischen Schicht 64 wird diese bei erhöhter Temperatur getrocknet. Anschließend wird das Sieb gewaschen und erneut zum Aufbringen einer zweiten dielektrischen Schicht verwendet. Das Waschen des Siebes und das Aufbringen einer zweiten Schicht dielektrischen Materials hat den Zweck, die Wahrscheinlichkeit zu verringern, daß ein Durchgang entsteht, weil ein Schmutzteilchen oder dergl. während des ersten Niederschlages auf dem Sieb liegt. Durch das getrennte Aufbringen von zwei dielektrischen Schichten mit Hilfe der gleichen Maske wird sichergestellt, daß die 0,2 mm großen Durchgänge nicht durch.Staubteilchen auf einem der feinen Seidensiebe erzeugt werden können. Anschließend werden die genannten Durchgänge mit Gold gefüllt, um auf diese Weise eine elektrische Verbindung zu den Leitungen 62 herzustellen. Dies ist in Figur durch eine gestrichelte Leituhgsebene 68 angedeutet, welche elektrische Verbindungen 70 zeigt, die durch das Füllen der Durchgänge 66 mit Gold entstanden sind.If there is a free sieve, these passages are created just above the lines 62. After the application of the first part of the dielectric layer 64, it is dried at an elevated temperature. The screen is then washed and used again to apply a second dielectric layer. Washing the The purpose of the sieve and the application of a second layer of dielectric material is to reduce the likelihood of that a passage arises because a dirt particle or the like. lies on the sieve during the first precipitation. By applying two dielectric layers separately with the help of The same mask ensures that the 0.2 mm passages do not pass through. Dust particles on one of the fine silk sieves can be generated. Then these passages are filled with gold in order to create an electrical Establish connection to lines 62. This is indicated in the figure by a dashed Leituhgsebene 68 which electrical Shows connections 70 made by filling vias 66 with gold.

Die nächste Schicht von Leiterbahnen 72 wird anschließend durch einen zweiten Siebdruckvorgang aufgebracht, der durch die gestrichelte Ebene 20 dargestellt ist. Dieser zweite Siebdruckvorgang ist schwieriger als der erste Metallsiebdruckvorgang, weil diesem nunmehr keine ebene Oberfläche zugrundeliegt, sondern sich auf der Oberfläche der dielektrischen Schicht 64 den zuvor aufgebrachten Leiterbahnen entsprechenden Wellen gebildet haben. Trotzdem erfolgt das Aufbringen der Leiterbahnen 72 durch den zweiten Metallsiebdruck im wesentlichen in der gleichen Weise, wie beim ersten Siebdruckvorgang. Die Leitungen 72 erstrecken sich rechtwinklig zu den Leitungen 62. Die Verbindungsleitungen 70 sind 0,1 mm dick und haben einen Mittenabstand 0,25 mm, also den gleichen Abstand wie die Leitungen 62. Die Leitungen 72 sind in elektrischer Kontaktverbindung mit bestimmten Leiterdurchgängen 70 in der dielektrischen Schicht 64. Hierdurch wird eine elektrische Verbindung zwischen den Leiterebenen 20 und 22 erreicht, wie dies zuvor anhand von Figur 2 in Bezug auf dieThe next layer of conductor tracks 72 is then applied by a second screen printing process, denoted by the dashed Level 20 is shown. This second screen printing process is more difficult than the first metal screen printing process, because this is now not based on a flat surface, but rather on the surface of the dielectric layer 64 as before applied conductor tracks have formed corresponding waves. Nevertheless, the application of the conductor tracks 72 takes place through the second metal screen printing in substantially the same manner as the first screen printing operation. The lines 72 extend perpendicular to lines 62. The connecting lines 70 are 0.1 mm thick and have a center-to-center distance of 0.25 mm, ie the same distance as the lines 62. The lines 72 are in electrical contact connection with certain conductor vias 70 in the dielectric layer 64. This creates a electrical connection between the conductor levels 20 and 22 achieved, as previously with reference to Figure 2 in relation to

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kurzen oder langen Potentialverbindungsleitungen geschildert wurde. Dies setzt voraus, daß die elektrisch leitenden Durchgänge 70 einen Mindestabstand von W haben, um die im gleichen Abstand angeordneten Leiterbahnen in den beiden Ebenen miteinander verbinden zu können. Die Leiterdurchführungen 70 sind lediglich Beispiele für die Ausnutzung der zahlreichen zur Verfügung stehenden Verbindungsmöglichkeiten zwischen den Leiterebenen. short or long potential connection lines became. This assumes that the electrically conductive passages 70 have a minimum spacing of W around the same To be able to connect spaced-apart conductor tracks in the two planes. The conductor bushings 70 are only examples for the use of the numerous connection options available between the conductor levels.

Im Anschluß an das Aufbringen der Leitungen 72 wird eine weitere dielektrische Schicht 74 hergestellt. Dies erfolgt mit einem im wesentlichen offenen Sieb, welches kleine Punkte aufweist, die die in der dielektrischen Schicht vorzusehenden Durchgangslöcher bestimmen. In diesem Fall haben die Durchgangslöcher 76 in der dielektrischen Schicht 74 einen quadratischen Querschnitt von 0,25 bis 0,30 mm Kantenlänge. Auch hier erfolgt das Aufbringen der dielektrischen Schicht 74 in mehreren Siebdruckschritten, um auf statistische Weise die Bildung von Löchern durch Staubpartikel auf dem praktisch offenen Sieb zu vermeiden. Die Durchgangslöcher 76 werden anschließend mit einem Leitermaterial, vorzugsweise Gold gefüllt und bilden die elektrisch leitenden Durchführungen in der gestrichelt eingezeichneten Ebene 80.After the lines 72 have been applied, a further dielectric layer 74 is produced. This is done with an im essentially open sieve, which has small dots, which the through holes to be provided in the dielectric layer determine. In this case, the through holes 76 in the dielectric layer 74 have a square cross section of 0.25 to 0.30 mm edge length. Here, too, the application of the dielectric layer 74 takes place in several screen printing steps to statistically avoid the formation of holes by dust particles on the practically open sieve. The through holes 76 are then filled with a conductor material, preferably gold, and form the electrically conductive feedthroughs in plane 80 shown in dashed lines.

Als nächstes werden die Anschlußkissen 16 auf den Durchführungen 78 angebracht, wie dies durch die Ebene 12 dargestellt ist. Die Durchführungen 78 stellen verschiedene elektrische Anschlüsse an die Kissen 16 dar. Diese Anschlüsse können sich entweder bis in die Leiterebene 20 oder in die Leiterebene 22 erstrecken. In jedem Fall haben sie einen Mindestabstand S entsprechend dem vorgegebenen Raster. Die Durchführungen vermeiden somit jeglichen Schnitt mit den Leiterlinien 62 und 70, soweit letztere in der Mitte zwischen den Potentialanschlüssen liegen (vgl. Figur 2).Next, the connection pads 16 are attached to the feedthroughs 78, as shown by the plane 12. the Feedthroughs 78 represent various electrical connections to the cushions 16. These connections can extend either to the conductor level 20 or into the conductor level 22 extend. In any case, they have a minimum distance S corresponding to the specified Grid. The bushings thus avoid any intersection with the conductor lines 62 and 70, as far as the latter in the Lie in the middle between the potential connections (see FIG. 2).

Zusätzlich zu den Anschlußkissen 16 wird auf der Ebene 12 eine Anordnung von Grundflächen 82 für die Halbleitereinrichtungen vorgesehen. Die Anschlußkissen 16 und die Grundflächen 82 werdenIn addition to the connection pads 16, an arrangement of base areas 82 for the semiconductor devices is provided on the plane 12 intended. The connection pads 16 and the bases 82 are

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druck
durch einen Seidensiebvorgang aufgebracht, in dessen Verlauf ein zähflüssiges metallisches Material aufgebracht, anschließend getrocknet und schließlich mit einer Lötschicht versehen wird. Die Anschlußkissen 16 und Grundflächen 82 werden anschließend erhitzt, um eine Lötverbindung mit den Anschlußleitungen 18 der betreffenden Halbleitereinrichtung 10 herzustellen, die zuvor an der betreffenden Stelle eingesetzt wurde.pressure
Applied by a silk screen process, in the course of which a viscous metallic material is applied, then dried and finally provided with a layer of solder. The connection pads 16 and base areas 82 are then heated in order to produce a soldered connection with the connection lines 18 of the relevant semiconductor device 10 which was previously inserted at the relevant location.

Auf der Ebene 12 können zusätzlich in der Zeichnung nicht dargestellte elektrische Schaltkreise angebracht und mit den einzelnen Halbleitereinrichtungen 10 verbunden werden. Diese Schaltkreise lassen sich ferner über die Durchführungen 66 und 78 mit den Leitungen 62 und 72 verbinden, wie dies zuvor in Bezug auf die Anschlußkissen 16 bereits erläutert wurde. Es ist lediglich erforderlich, daß alle elektrisch leitenden Durchführungen zu diesen zusätzlichen Schaltkreisen den gleichen Abstand S und die gleiche Anordnung des Rasters der Anschlußkissen haben müssen.At the level 12 can also not be shown in the drawing electrical circuits are attached and connected to the individual semiconductor devices 10. These circuits can also be connected to lines 62 and 72 via feedthroughs 66 and 78, as previously with respect to the pads 16 has already been explained. It is only necessary that all electrically conductive bushings be made to these additional circuits must have the same distance S and the same arrangement of the grid of the connection pads.

Zusätzliche dielektrische Schichten können oberhalb der Ebene 12 vorgesehen und mit entsprechenden Durchführungen zu Schaltkreisen oberhalb hiervon versehen sein. Die Schaltkreise oberhalb dieser Ebene müssen sich in ein Raster mit dem Abstand S oder einem Vielfachen hiervon einfügen. Ein solches Rastermaß mit einem Vielfachen S als Abstand kann besonders dann erforderlich sein, wenn Überschneidungen mit zuvor in der Ebene 12 aufgebrachten Stromkreisen vermieden werden müssen. Die Halbleitereinrichtungen 10 müssen nicht auf der Ebene 12 angebracht werden, falls es sich als nötig erweist, mehr als zwei Leiterebenen 20 und 22 vorzusehen. In diesem Fall können aufeinanderfolgende Leiterebenen hergestellt werden, welche jeweils ein Rastermaß entsprechend einem Vielfachen des feineren Rastermaßes der darunterliegenden Leiterebene aufweisen. Hierdurch wird wiederum ein überschneiden mit elektrischen Strompfaden auf der darunterliegenden Ebene mit dem feineren Rastermaß vermieden.Additional dielectric layers can be added above level 12 provided and provided with corresponding leadthroughs to circuits above it. The circuits above this Level must be in a grid with distance S or a Insert multiples of this. Such a grid dimension with a multiple S as the distance can be particularly necessary if overlaps with previously applied in level 12 Circuits must be avoided. The semiconductor devices 10 need not be mounted on the plane 12, if there is It turns out to be necessary to provide more than two conductor levels 20 and 22. In this case, successive conductor levels can be used are produced, which each have a grid size corresponding to a multiple of the finer grid size of the underlying Have conductor level. This in turn causes an overlap with electrical current paths on the one below Avoid the plane with the finer grid dimension.

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Die Erfindung führt in jedem Fall zu einer wirkungsvollen Ausnutzung der Bereicheauch unterhalb der Halbleitereinrichtungen 10 selbst.In any case, the invention leads to an effective utilization the areas also below the semiconductor devices 10 yourself.

In einer gemäß der Erfindung aufgebauten elektrischen Schaltungsbaugruppe ist der Raum auf den einzelnen Leiterflächen optimal ausgenutzt. Durch Verwendung eines vorgegebenen Rastermaßes für die Anordnung der Halbleitereinrichtungen einerseits und der Parallelleitungen in den verschiedenen Leiterebenen andererseits wird sichergestellt, daß keine Leitungsüberschneidungen auftreten. In an electrical circuit assembly constructed according to the invention, the space on the individual conductor surfaces is optimal exploited. By using a predetermined pitch for the arrangement of the semiconductor devices on the one hand and the Parallel lines in the various conductor levels, on the other hand, ensure that no line overlaps occur.

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Claims

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Claims

. Electrical circuit assembly in multilayer construction with several semiconductor devices arranged on the upper support surface, each of which has several with connection cushions the support surface has connected connecting wires and the connection pads with a predetermined mutual minimum distance S are arranged to the side of the semiconductor devices, characterized in that for Connection of the semiconductor devices (10) is a first conductor layer (22) with a minimum distance of W parallel to each other Lines (28, 42-46) and insulated over this first conductor layer one with the same distance W parallel to each other but at right angles to the lines of the first conductor layer running lines (38,40,26) second conductor layer (20) is provided.

2. Circuit assembly according to claim 1, characterized in that that between the two conductor layers (20,22) a first insulating layer (64) with a plurality first conductive feedthroughs (66,70) between the lines (62,72) of the first (22) and the second (20) conductor layer is arranged and the bushings have a minimum distance W and that above the second conductor layer (20) a second insulating layer (74) with a plurality of second conductive feedthroughs (76,78) between the lines of the second conductor layer (72) and the connection pad (16) is provided on the support surface (12) and these second bushings have a minimum distance S.

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3. Circuit assembly according to claim 2, characterized in that that at least one of the second conductor bushings (76,78) is aligned above at least one of the first conductor bushings (66,70) is arranged that there is a continuous conductor connection between at least one of the connection pads (16) and one of the first lines (28,42-46) results.

4. Circuit assembly according to claim 3, characterized in that that the cross section of the second conductor bushings (76,78) is larger than that of the first Ladder lead-throughs (66.70).

5. Circuit assembly according to one of claims 1 to 4, characterized in that the distance S is twice as large as the distance W.

6. Circuit assembly according to one of claims 1 to 5, characterized in that the distance W is about 0.25 mm.

7. Circuit assembly according to one of claims 1 to 6, characterized in that a third conductor layer (12) with terminal surfaces arranged at the same distance (16) and / or conductor tracks running parallel to one another are provided and the Rastsrmess S of this third Conductor layer (12) is twice as large as the grid dimension W of the first and second conductor layers (22, 20).

8. Circuit assembly according to claim 2 and 7, characterized ge knows that the grid dimension S of the bushings (76,78) in the second insulating layer (74) the grid dimension of the connection surfaces (16) on the third conductor layer (12) corresponds.

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9. Circuit assembly according to one of claims 1 to 8, characterized in that the third conductor layer (12) apart from the connection pads (16) has several electrically conductive bearing surfaces (82) for the semiconductor devices (1G).

10. A method for producing a circuit assembly according to the preceding claims, characterized in that on the surface of a substrate (60).

several parallel at a distance W of a first grid dimension running towards each other first. Conductor tracks (28, 42-46) are attached;

that over this a first insulating layer (64) is applied, which several mutually parallel electrically conductive Has feedthroughs (66, 70) to conductor tracks of the first conductor layer (22);

that on the first insulating layer (64) several at a distance W of the first grid dimension parallel to one another but at right angles second conductor tracks (26, 38, 40) extending to the first conductor tracks are applied, which, like the first Conductor tracks each with the grid lines of the grid cursing;

that over this second conductor layer (20) a second insulating layer (74) is applied, which is several to each other parallel electrically conductive feedthroughs (76,78) whose minimum distance S corresponds to twice the amount of the first grid dimension W;

and that on the second insulating layer (74) electrically conductive pads (16.82) in a second grid dimension are attached whose grid line spacing S is twice the amount of the grid line spacing W of the first grid dimension.

11. The method according to claim 10, characterized in that when producing the electrically conductive Terminal surfaces (16.82) a plurality of bearing surfaces (82) for semiconductor devices (10) as well as several around them

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Connection cushion (16) are applied and the center distance . adjacent pad the grid line spacing S of the second grid dimension or a multiple of this corresponds.

12. The method according to claim 11, characterized in that that the connection pads (16) · above the electrical feed-throughs (76, 78) of the second insulating layer (74) can be applied.

13. The method according to any one of claims 1 to 12, characterized characterized in that when the first insulating layer (64) is applied over points of the first conductor tracks (62) Passages (66) are left free, the spacing of which corresponds to the first grid dimension W, and that these passages then be filled with a conductor material.

14. The method according to any one of claims 1 0 to 13, characterized characterized in that when applying the insulating layers (64,74) with a silk screen, one at a time first layer of insulating material applied and therein various, through holes caused by covers in the silk sieve arise, and then the silk sieve is cleaned and then a second layer of insulating material is applied to the same silk screen, whose through holes are aligned with those of the first insulating layer.

15. The method according to any one of claims 10 to 14, characterized characterized in that during the production of the first insulating layer (64) the diameter of the through holes (66) is selected to be smaller than the diameter of the Through holes (76) in the production of the second insulating layer (74).

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