DE2609714B2 - STORAGE CELL ARRANGEMENT - Google Patents

STORAGE CELL ARRANGEMENT

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DE2609714B2 DE19762609714 DE2609714A DE2609714B2 DE 2609714 B2 DE2609714 B2 DE 2609714B2 DE 19762609714 DE19762609714 DE 19762609714 DE 2609714 A DE2609714 A DE 2609714A DE 2609714 B2 DE2609714 B2 DE 2609714B2
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Description

N-Kanal-MOS-Transistor 26 bilden einen komplementären MOS-Inverter 28, der einen Eingang 30 und einen Ausgang 32 hat. Die Drain-Souce-Strecke eines N-Kanal-MOS-Transistors 34 liegt zwischen der Ziffernleitung 16 und dem Ausgang 32, während die Gate-Elektrode über eine Klemme 36 an einer (nicht gezeigten) Quelle für Adreßbefehle liegt.N-channel MOS transistor 26 form a complementary one MOS inverter 28, which has an input 30 and an output 32. The drain-souce route of a N-channel MOS transistor 34 is between the digit line 16 and the output 32, while the Gate electrode is connected via a terminal 36 to a source (not shown) for address commands.

Ein P-Kanal-MOS-Transistor 38 und ein N-Kanal-MOS-Transistor 40 bilden einen zweiten komplementären MOS-Inverter 42, der einen Eingang 44 und einen Ausgang 46 hat. Die Inverter 28 und 42 sind zwischen die Sammelschiene 22 und ein Bezugspotential geschaltet, das als Massepotential dargestellt ist. Die Drain-Source-Strecke eines N-Kanal-MOS-Transistors 48 liegt zwischen dem Ausgang 46 und der Ziffernleitung 20, während seine Gate-Elektrode an dir Klemme 36 angeschlossen ist. Die Inverter 28 und 42 sind kreuzweise gekoppelt. Zu diesem Zweck ist der Ausgang 46 des Inverters 42 mit dem Eingang 30 des Inverters 28 und in entsprechender Weise der Ausgang des Inverters 28 mit dem Eingang 44 des Inverters 42 verbunden.A P-channel MOS transistor 38 and an N-channel MOS transistor 40 form a second complementary MOS inverter 42, which has an input 44 and an output 46. The inverters 28 and 42 are connected between the busbar 22 and a reference potential, which is shown as ground potential. The drain-source path of an N-channel MOS transistor 48 is connected between the output 46 and the digit line 20, while its gate electrode is connected to thee terminal 36th The inverters 28 and 42 are cross-coupled. For this purpose, the output 46 of the inverter 42 is connected to the input 30 of the inverter 28 and, in a corresponding manner, the output of the inverter 28 is connected to the input 44 of the inverter 42.

Bei der obigen und der folgenden Schaltungserläuterung ist zu berücksichtigen, daß ein MOS-Transistor eine »bilaterale« Vorrichtung ist, die den Strom in Abhängigkeit von der Polarität der angelegten Spannung in jeder Richtung leiten kann. Auf diese Weise kann eine gegebene Elektrode sowohl als Source-Elektrode als auch als Drain-Elektrode angesehen werden. Die speziellen Bezeichnungen werden hier den Elektroden nur gegeben, um die Beschreibung der Arbeitsweise der Schaltung zu erleichtern.In the above and the following circuit explanation Note that a MOS transistor is a "bilateral" device that controls the current in Depending on the polarity of the applied voltage, it can conduct in any direction. In this way For example, a given electrode can be viewed as both a source electrode and a drain electrode. The electrodes are given special designations here only to describe how they work to facilitate the circuit.

Beim Betrieb der Speicherzellenschaltung nach Fig. 1 sind die an die Ziffernleitungen 16 und 20 angelegten Datensignale in bezug aufeinander logisch komplementär. Das logische Komplement des an die Klemme 13 angelegten Schreibbefehls ist der Lesebefehl. Auf diese Weise arbeitet die Speicherzelle nach Fig. 1 immer, wenn sie nicht im Schreibzustand arbeitet, im Lesezustand. Es sei angenommen, daß die Zelle anfänglich im Lesezustand arbei;et. Bei dieser Betriebsart liegt an der Klemme 13 eine relativ kleine negative Spannung oder die Spannung Null. Diese Spannung soll als ein Nullspannungssignal bezeichnet werden. Weiter sei angenommen, daß das auf der Ziffernleitung 20 vorhandene Datensignal den Wert + V habe, was hier als Logikwert Eins bezeichnet werden soll. Dieser Spannungswert ist g'richzeitig der Wert der an der Klemme 12 liegenden Versorgungsspannung. Die Ziffernleitung 16 liegt auf einer Spannung entsprechend einer binären Null, und dieser Wert wird hier als Nullspannung bezeichnet. Wenn kein Adreßbefehl an der Klemme 36 liegt, sind die Transistoren 34 und 48 nichtleitend. Unter den oben beschriebenen Bedingungen sind die Transistoren 10 und 18 leitend, während der Transistor 14 nichtleitend ist. Für dieselben Bedingungen sei angenommen, daß die Information auf den Datenleitungen bereits in der Speicherzelle gespeichert worden ist. Der Ausgang 46 des Inverters 42 liegt hoch, was bedeutet, daß dieser Punkt im wesentlichen das Potential + Vdi-r Energieversorgung hat. während der Ausgang 32 des Inverters 28 im wesentlichen auf Massepotentiai liegt. Die invcriu U ansistoren 38 und 26 sind aufgesteuert, während die Transistoren 24 und 40 gesperrt sind. Es ist ein Merkmal von mit C/MOS-Transistoren aufgebauten lnverterschaltungen, daß der Strom innerhalb des Inverters im wesentlichen Null ist, wenn der Inverter sich in einem statischen Zustand befindet und nicht mit einer äußeren Last gekoppelt ist.In operation of the memory cell circuit according to FIG. 1, the data signals applied to the digit lines 16 and 20 are logically complementary with respect to one another. The logical complement of the write command applied to terminal 13 is the read command. In this way, the memory cell according to FIG. 1 always works in the read state when it is not working in the write state. Assume that the cell is initially operating in the read state; et. In this operating mode, there is a relatively small negative voltage or zero voltage at terminal 13. This voltage shall be referred to as a zero voltage signal. It is also assumed that the data signal present on digit line 20 has the value + V , which is to be referred to here as a logic value one. This voltage value is actually the value of the supply voltage applied to terminal 12. The digit line 16 is at a voltage corresponding to a binary zero, and this value is referred to here as the zero voltage. When there is no address command at terminal 36, transistors 34 and 48 are non-conductive. Under the conditions described above, transistors 10 and 18 are conductive, while transistor 14 is non-conductive. For the same conditions it is assumed that the information on the data lines has already been stored in the memory cell. The output 46 of inverter 42 is high, which means that this point is essentially + Vdi-r power supply potential. while the output 32 of the inverter 28 is essentially at ground potential. The invcriu U ansistors 38 and 26 are turned on, while the transistors 24 and 40 are blocked. It is a feature of inverter circuits constructed with C / MOS transistors that the current within the inverter is substantially zero when the inverter is in a static state and not coupled to an external load.

Wenn der Informationsinhalt der Speicherzelle bestimmt werden soll, werden die Spannungen von den Ziffernleitungen abgeschaltet. Ein Adreßbefehl, der beim vorliegenden Beispiel ein positives Signal vom Wert + Vist, steuert die Transistoren 34 und 48 auf. Die an den Ausgängen 32 und 46 der Inverter 28 und 42 liegenden Spannungen werden auf die Ziffernleitungen gekoppelt. Dann bestimmen mit den Ziffernleitungen verbundene (nicht gezeigte) Leseschaltungen den Zustand der Speicherzelle. Für das vorliegende Beispiel soll die Speicherzelle voraussetzungsgemäß eine binäre Eins speichern.If the information content of the memory cell is to be determined, the voltages of the Digit lines switched off. An address command which, in the present example, has a positive signal from Value + Vist, drives transistors 34 and 48 on. The ones at the outputs 32 and 46 of the inverters 28 and 42 lying voltages are coupled to the digit lines. Then determine with the digit lines connected reading circuits (not shown) the state of the memory cell. For the present example the memory cell is supposed to store a binary one according to the prerequisite.

Die Speicherzelle nach F i g. 1 ist so aufgebaut, daß die Transistoren 34 und 48 eine relativ große Source-Drain-Impedanz aufweisen, und zwar eine so große, daß der Strom, der über diese Strecken von oder zu der Speicherzelle fließen kann, die Speicherzelle nicht zur Änderung ihres Zustandes veranlassen kann. Auf diese Weise wird die Speicherzelle vor einer fehlerhaften Änderung ihres Zustandes bewahrt, die L. B. durch eine auf den Ziffernleitungen vorhandene Restspannung hervorgerufen werden könnte. Diese Spannung könnte bei zu geringer Source-Drain-Impedanz eine Änderung des Informationsinhalts der Speicherzelle durch einen Strom zwischen einer Ziffernleitung und der Speicherzelle hervorrufen. Eine solche Restspannung kann in gewissen Fällen durch Aufladung der Streukapazitäten der Ziffernleitungen hervorgerufen werden.The memory cell according to FIG. 1 is constructed so that the transistors 34 and 48 have a relatively large source-drain impedance, namely so large that the current which can flow over these paths from or to the memory cell does not change the memory cell's state can cause. In this way, the memory cell is protected from an erroneous change in its state, which L. B. could be caused by a residual voltage present on the digit lines. If the source-drain impedance is too low, this voltage could cause a change in the information content of the memory cell by a current between a digit line and the memory cell. Such a residual voltage can in certain cases be caused by the charging of the stray capacitances of the digit lines.

Es sei nun angenommen, daß die Speicherzelle eine binäre Eins speichere und der Zustand der Speicherzelle geändert werden soll. Anfänglich wird kein Schreibbefehl an die Klemme 13 angelegt. Die Ziffernleitung 20 wird auf Nullpotential und die Ziffernleitung 16 wird auf die Spannung + V geschaltet. Ein Adreßbefehl steuert die Transistoren 34 und 48 auf. Weil die Speicherzelle in dem oben erläuterten Sinne fehlersicher ist, wird sie ihren Zustand nicht ändern, obwohl eine relativ hohe Potentialdifferenz zwischen den Inverterausgängen und der zugeordneten Datenleitung herrscht. Die Datenleitungsspannungen steuern den Transistor 14 auf und den Transistor 18 zu.It is now assumed that the memory cell is storing a binary one and that the state of the memory cell is to be changed. Initially, no write command is applied to terminal 13. The digit line 20 is switched to zero potential and the digit line 16 is switched to the voltage + V. An address command drives transistors 34 and 48 on. Because the memory cell is fail-safe in the sense explained above, it will not change its state, although there is a relatively high potential difference between the inverter outputs and the assigned data line. The data line voltages open transistor 14 and close transistor 18.

Zu diesem Zeitpunkt befindet sich also der Ausgang 46 auf + V und ist mit der Ziffernleitung 20, die auf der Spannung Null liegt, über den leitenden Transistor 48 gekoppelt. Wegen seiner Impedanz kann der Transistor 48 nicht genug Strom von der Speicherzelle abziehen, um sie zur Änderung ihres Zustandes zu veranlassen. Zur selben Zeit liegt der Ausgang 32 auf der Spannung Null und ist mit der Ziffernleitung 16, die auf der Spannung + V liegt, über den Transistor 34 gekoppelt. Der Transistor 34 kann jedoch nicht genug Strom an die Speicherzelle liefern, um sie zur Änderung ihres Zustandes zu veranlassen.At this point in time, the output 46 is at + V and is coupled to the digit line 20, which is at zero voltage, via the conductive transistor 48. Because of its impedance, transistor 48 cannot draw enough current from the memory cell to cause it to change state. At the same time, the output 32 is at the voltage zero and is coupled to the digit line 16, which is at the voltage + V , via the transistor 34. However, transistor 34 cannot supply enough current to the memory cell to cause it to change state.

Nun wird dem Transistor 10 ein Schreibbefehl zugeführt. Dies ist ein positives Signal, das den Transistor 10 sperrt, so daß dadurch die Speicherzelle von der an der Klemme 12 liegenden Versorgungsspannung abgekoppelt wird. Während der leitende Transistor 14 die Sammelschiene 22 mit der Ziffernleitung 16 vciuinde-i, die auf der Spannung +V liegt, ist die Impedanz der Source-Diain-Strecke des Transistors 14 relativ groß. Deshalb strebt der Transistor 14 beim Sperren des Transistors 10 anfänglich die Sammelschiene auf eine Spannung zu bringen, deren Wert eine Funktion seiner Impedanz verglichen mit der Gesamt-A write command is now fed to transistor 10. This is a positive signal that the Transistor 10 blocks, so that thereby the memory cell from the supply voltage applied to terminal 12 is disconnected. While the conductive transistor 14 connects the busbar 22 to the digit line 16 vciuinde-i, which is at voltage + V, is the Impedance of the source-diain path of transistor 14 relatively large. Therefore, when transistor 10 is turned off, transistor 14 will initially seek the busbar to a voltage whose value is a function of its impedance compared to the total

impedanz von der Ziffernleitung 16 über den Transistor 14 zur Sammelschiene 22 und von dort nach Masse ist. Die Impedanz von der Sammelschiene 22 über den leitenden Transistor 38 und den leitenden Transistor 48 nach Masse ist sehr viel kleiner als die Impedanz des Ti ansitors 14. Aus diesem Grunde strebt die Spannung an der Sammelschiene 22 einem Wert zu, der nahe bei der Massespannung liegt. Die Sammelschiene kann diesen Wert jedoch wegen der vorhandenen Streukapazilätcn nicht sofort annehmen. Der Abfall auf die Spannung Null vollzieht sich vielmehr eher allmählich.impedance from the digit line 16 via the transistor 14 to the busbar 22 and from there to ground. The impedance from bus bar 22 through conductive transistor 38 and conductive transistor 48 to ground is much smaller than the impedance of the Ti ansitor 14. For this reason, the voltage strives at the busbar 22 to a value which is close to the ground voltage. The busbar can However, do not immediately assume this value because of the existing stray capacities. The waste on the Rather, zero tension is more gradual.

Wenn die Spannung an der Sammelschiene abfällt, nimmt auch die durch den leitenden Transistor 38 dem Ausgang 46 und den Eingangsstellen 30 zugeführte Spannung entsprechend ab.When the voltage on the busbar drops, also takes the output 46 and input points 30 supplied by the conductive transistor 38 Voltage accordingly.

Der Abfall der Spannung am Eingang 30 strebt, den Transistor 26 zu sperren und den Transistor 24 aufzusteuern.The drop in the voltage at input 30 tends to block transistor 26 and transistor 24 to steer up.

Zur gleichen Zeit läßt der leitende Transistor 34 das Potential am Ausgang 32 und am Eingang 44 gegen die Spannung + V, das Potential der Ziffernleitung 16, ansteigen. Dieser Spannungsanstieg strebt den Transistor 38 zu sperren und den Transistor 40 aufzusteuern. Dies verringert das Potential am Ausgang 46 weiter und steuert den Transistor 26 weiter in den Sperrzustand und Transistor 24 in den leitenden Zustand aus. Diese Rückkopplungswirkung setzt sich so lange fort, bis die Spannungsbedingungen an der Speicherzelle so sind, daß der begrenzte Strom, der durch die Transistoren 34 und 48 fließt, dazu führt, daß die Speicherzelle ihren Zustand ändert.At the same time the conductive transistor 34 leaves the potential at the output 32 and at the input 44 against the Voltage + V, the potential of digit line 16, rise. This increase in voltage is aimed at the transistor 38 to block and the transistor 40 to open. This further reduces the potential at output 46 and controls the transistor 26 further in the blocking state and transistor 24 in the conducting state. These The feedback effect continues until the voltage conditions at the memory cell are that the limited current flowing through transistors 34 and 48 causes the memory cell to be its own State changes.

Zu diesem Zeilpunkt wird für die Speicherzelle automatisch die volle Spannung durch den Transistor 14 wiederhergestellt, der die auf der Ziffernlcitung 16 liegende Spannung + V auf die Sammelschiene 22 koppelt. Wie bereits erwähnt, ist die relative Impedanz des Transistors 14 unter dynamischen Bedingungen, d. h. während eines Stromflusses über einen den Transistor 14, einen leitenden Transistor der Speicherzelle und einen der Transistoren 48 oder 34 enthaltenden Stromweg so groß, daß der Transistor 14 die Sammelschiene 22 nicht auf die Spannung + V bringen kann. (Die Impedanz des Transistors 14 und des Transistors 18 ist eine Funktion der mechanischen Abmessungen dieser Bauelemente. Eine große Impedanz kann dadurch erreicht werden, daß man den Transistoren 14 und 18 bei der Herstellung ein I.ängen/Breiten-Verhältnis gibt, das größer ist als das der vier lnverter-Transisioren und der Transistoren 34 und 48.) Sobald jedoch die Speieherzelle ihren Zustand geändert hat. so daß kein Strom mehr durch die Speicherzelle und einen der Transistoren 48 oder 34 fließt, wird die Impedanz der Strecke von der Sammelschiene 22 nach Masse sehr groß, und war sehr \iel größer als die der Leitiingsstrecke des Transistors 14. Dieser Transistor 14 bringt die Sammelschiene dann also auf das Potential + Vder Ziffernleitung Ib.At this point, the full voltage for the memory cell is automatically restored by the transistor 14, which couples the voltage + V on the digit line 16 to the busbar 22. As already mentioned, the relative impedance of the transistor 14 under dynamic conditions, ie during a current flow via a current path containing the transistor 14, a conductive transistor of the memory cell and one of the transistors 48 or 34, is so great that the transistor 14 does not reach the busbar 22 can bring to the voltage + V. (The impedance of transistor 14 and transistor 18 is a function of the mechanical dimensions of these components. Large impedance can be achieved by giving transistors 14 and 18 a greater length / width ratio during manufacture than that of the four inverter transistors and the transistors 34 and 48.) However, as soon as the storage cell has changed its state. so that no more current flows through the memory cell and one of the transistors 48 or 34, the impedance of the path from the busbar 22 to ground becomes very large, and was very much larger than that of the conductive path of the transistor 14. This transistor 14 brings the Busbar then to the potential + V of the digit line Ib.

Die Wiederherstellung der vollen Versor-szungsspan-[u:ng sofort nach Abschluß der Finschreitaoperation ist em wichtiges Merkmal der F.rfmdung. Die Spannung •λ ird automatisch wiederhergestellt, sobald die Information in eier Speicher/eile gespeicher; ist. auch wenn der <c':',reibh-eichi noch an der Klemme 13 vorhanden ist. Dii- Spcivhcr/elle erhält Spannung, auch wenn die ^a;-:velschiene 22 iüvh ·■ ο η der an der Klemme 12 ',!(.■!'!.'■nk'!1 Spannung, cn koppel; sein sollte. Hierdurch :-.:■:,■ :·"- k-riscre /'"'bcc'irankun^en hinsichtlich des ■ ■ ■ '·'- ·■■>'- IV e·--.: c iv ^c;--. nkc-ii: :!,·;:■ darin.The restoration of the full supply voltage immediately after the end of the walking operation is an important feature of the invention. The voltage • λ is automatically restored as soon as the information is stored in a memory / rush; is. even if the <c ':', r eibh-eichi is still present on terminal 13. Dii- Spcivhcr / elle receives voltage, even if the ^ a; -: velschiene 22 iüvh · ■ ο η at the terminal 12 ',! (. ■!' !. '■ nk'! 1 voltage, cn coupling; be This means: - .: ■ :, ■: · "- k-riscre / '"'bcc'irankun ^ en with regard to the ■ ■ ■ '·' - · ■■>'- IV e · - .: c iv ^ c; -. nkc-ii::!, ·;: ■ therein.

daß das Schreibsignal so lang sein muß, daß eine Schreiboperation stattfinden kann. Eine Verlängerung des Impulses über diesen Mindestwert hinaus kann dagegen die Rückkehr der Speicherzelle in den normalen statischen Zustand nicht stören.that the write signal must be long enough for a write operation to take place. An extension of the pulse beyond this minimum value, on the other hand, can cause the memory cell to return to the do not disturb normal static state.

Die oben beschriebenen Maßnahmen können einen kleineren GesamtleisUingsverbrauch für die Zelle ergeben. Die Zelle nimmt Leistung nur während der Periode auf, in der sich ihr Zustand ändert. Bei gewissen bekannten Schaltungen, in denen die Versorgungsspan nung der Speicherzelle für eine Schreiboperation herabgesetzt wird, werden Einrichtungen verwendet, die Leistung verbrauchen, während die Speicherzellenspannung herabgesetzt ist. Bei derartigen Schaltungen ist es unbedingt notwendig, daß der ursprüngliche Spannungszustand der Speicherzelle sobald als möglich nach Beendigung des Schreibzyklus wiederhergestellt wird. Dieses Erfordernis ist bei den Schaltungen nach der vorliegenden Erfindung nicht vorhanden.The measures described above can reduce the total power consumption for the cell result. The cell only consumes power during the period in which its state changes. With certain known circuits in which the supply voltage of the memory cell for a write operation is decreased, devices that consume power while the memory cell voltage is used are used is reduced. With such circuits it is imperative that the original The voltage state of the memory cell is restored as soon as possible after the end of the write cycle will. This requirement does not exist in the circuits according to the present invention.

Wenn ein Signal entsprechend einer binären Eins gespeichert werden soll, arbeitet die Schaltung nach Fig. 1 ähnlich, wie es oben erläutert wurde, jedoch mit der Ausnahme, daß der Transistor 14 nun gesperrt ist und der Transistor 18 die Funktion übernimmt, die Sammelschiene 22 mit dem Potential der Datenleitung zu koppeln.If a signal corresponding to a binary one is to be stored, the circuit works Fig. 1 is similar to that explained above, but with the exception that the transistor 14 is now blocked and the transistor 18 takes over the function, the busbar 22 with the potential of the data line to pair.

Die Verwendung des oben beschriebenen bevorzugten Ausführungsbeispiels einer Speicherzellenschaitung in einer Speicheranordnung ist in Fig. 2 dargestellt, wobei in den Fig. 1 und 2 gemeinsam vorhandene Elemente mit den gleichen Bezugszeichen versehen worden sind. Der Transistor 10 stellt eine elektrische Verbindung über die Klemme 12 zu einer (nicht gezeigten) Spannungsquelle her. Die Gate-Elektroden der Transistoren 14 und 18 sind jeweils mit den Ziffernleitungen 20 bzw. 16 verbunden. Die Ziffernleitung 16 ist weiter über die Drain-Source-Strecke des Transistors 14 mit einer Systemsammeischiene 70 verbunden, die außerdem über die Drain-Source-Stiel1. ke des Transistors 18 an die Datenleitung 20 angeschlossen ist. Die Schaltungen 100, UO, ^. enthalten jeweils eine Speicherzelle mit sechs Transistoren für eine Gesamtzahl von N Speicherzellen, jede Speicherzelle ist identisch mit dem innerhalb der gestrichelten Linien gezeigten Schaltungsteil der F i g ! Zusätzlich ist jede der N Speicherzellen mit det Sammelschiene und den Ziffernleitungen auf die ir F i g. 1 gezeigte Weise verbunden. Die Λ/Speicherzelle! sind über die Klemmen 100, UO. ... Λ/jeweils auch ar eine (nicht gezeigte) Quelle für Adreßbefehle ange schlossen. Diese Befehle werden jeder Speichcr/cl'n über einen Schaltungspunki, der in F i g. 1 der kiemni« 36 entspricht, zugeführt.The use of the above-described preferred exemplary embodiment of a memory cell circuit in a memory arrangement is shown in FIG. 2, wherein elements which are common in FIGS. 1 and 2 have been given the same reference numerals. The transistor 10 establishes an electrical connection via the terminal 12 to a voltage source (not shown). The gate electrodes of transistors 14 and 18 are connected to digit lines 20 and 16, respectively. The digit line 16 is further connected via the drain-source path of the transistor 14 to a system busbar 70, which is also connected via the drain-source stem 1 . ke of the transistor 18 is connected to the data line 20. The circuits 100, UO, ^. each contain a memory cell with six transistors for a total of N memory cells, each memory cell is identical to the circuit part of FIG. In addition, each of the N storage cells is connected to the busbar and digit lines on the ir F i g. 1 connected way. The Λ / storage cell! are via terminals 100, UO. ... Λ / a source (not shown) for address commands is also connected. These commands are sent to each memory via a circuit point shown in FIG. 1 which corresponds to kiemni «36.

Die Schaltung nach F i g. 2 stellt eine Spcicheranord nung dar. die Spalten mit N Speieherzellen enin;-.!:. hi' der Klemme 13 zugeführter Schreibbefehl koppel; di Energieversorgung von allen Speicherzellen der Ani·:- nung ab. Die Systemsammelsehienc 70 hat eine anniicT' Funktion wie die Sammelschiene 22 in Fig. 1. ru;' nl dem Unterschied, daß die Sammelschiene 70 aii-n Speicherzellen gemeinsam dient. Wenn eine lnii-πυ.. tion in eine spezielle Speicherzelle eingeschneit werden soll, wird diese Speicherzelle adre^ert / diesem Zweck wird ein Schreibbefehl an >■'.'.- kieim"-. ; angelegt, so daß alle Speicherzellen in der Spait·.-;■ < Ordnung von der F.ncrgieversorgungs-Saüimeivn'c: abgekoppelt werden. Die auf den ZiiK-n-ieitr''·.·-. enthaltene information wird jetzt -iur in die u;:^. ■■*:-''The circuit according to FIG. 2 shows a storage arrangement. The columns with N storage cells in; -.!:. hi 'of the terminal 13 coupled write command; di energy supply from all memory cells of the ani ·: - nung. The system busbar 70 has an anniicT 'function like the busbar 22 in Fig. 1. ru;' nl the difference that the busbar 70 serves aii-n storage cells together. If an lnii-πυ .. tion is to be snowed into a special memory cell, this memory cell is addressed / for this purpose a write command is applied to> ■ '.'.- kieim "-.; So that all memory cells in the spa · .-; ■ <order of the F.ncrgieversorgungs-Saüimeivn'c: be decoupled. The information contained on the ZiiK-n-ieitr '' ·. · -. Is now -iur in the u;: ^. ■■ *: - ''

Speicherzelle übertragen. Die (N-1) verbleibenden, normalerweise umkippbaren Speicherzellen bleiben in dem Zustand, den sie vor dem Beginn der Schreiboperation angenommen hatten.Transfer memory cell. The (N- 1) remaining normally flip-over memory cells remain in the state they assumed before the start of the write operation.

Bei einer Speicheranordnung mit M Spalten würde die Schaltung nach F i g. 2 M-mal verwendet, und zwar einmal für jede Spalte der Speicheranordnung.In the case of a memory arrangement with M columns, the circuit according to FIG. Used 2 M times, once for each column of the memory array.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (3)

Patentansprüche: ^—'Claims: ^ - ' 1. Speicherzellenanordnung mit einer Speicherzelle, die zwischen eine Versorgungsspannungs-Sammelschiene und einem Punkt eines Bezugspotentials geschaltet ist, einen ersten und einen zweiten stabilen Zustand anzunehmen vermag und zumindest einen Eingang hat, wobei die Zelle im ersten stabilen Zustand eine relativ niedrige Impedanz zwischen der Sammelschiene und dem Eingang und im zweiten stabilen Zustand eine relativ hohe Impedanz zwischen der Sammelschiene und dem Eingang aufweist; ferner mit einer ersten Schalteinrichtung, die zwischen den Eingang der Speicherzel- ' Ie und eine Einrichtung zum Anlegen einer Eingangsspannung geschaltet ist, wobei die impedanz dieser Schalteinrichtung im Einschaltzustand größer als die niedrige und kleiner als die hohe Impedanz der Speicherzelle ist; weiterhin einer zweiten Schalteinrichtung, die zwischen die Versorgungsspannungs-Sammelschiene und einen Punkt für die Zufuhr einer Betriebsspannung geschaltet ist, und mit einer Schreibanordnung zum Speichern von Information in der Speicherzelle, die eine Anord- nung zum Schließen der ersten Schalteinrichtung und zum Öffnen der zweiten Schalteinrichtung enthält, wobei die Spannung an der Sammelschiene zum Bezugspotentialwert hin abfällt und die Speicherzelle sich dann schalten läßt, wenn die " Spannung auf einen bestimmten Wert abgefallen ist, dadurch gekennzeichnet, daß eine von der zweiten Schalteinrichtung (10) unabhängige, zusätzliche Einrichtung (14, 18, 16, 20) vorgesehen ist, die nach einem Schalten der Speicherzelle während ' einer Schreiboperation automatisch eine Spannung vorgegebenen Werts an die Versorgungsspannungs-Sammelschiene (22) anlegt und zwischen der Sammelschine und einer Leitung (16, 20) mit vorgegebenem Potential (+V) einen Slromweg ■" herstellt, der eine Impedanz hat, die viel größer ist als die Impedanz der ersten Schalteinrichtung (34) im Einschaluiistand und viel kleiner ist als die statische Impedanz der Speicherzelle zwischen der Sammelschiene und dem Bezugspotentialpunkt ^ (Masse).1. Memory cell arrangement with a memory cell which is connected between a supply voltage busbar and a point of reference potential, is able to assume a first and a second stable state and has at least one input, the cell in the first stable state having a relatively low impedance between the busbar and the input and in the second steady state has a relatively high impedance between the busbar and the input; further comprising a first switching device which is connected between the input of the memory cell and a device for applying an input voltage, the impedance of this switching device in the switched-on state being greater than the low and less than the high impedance of the memory cell; Furthermore, a second switching device which is connected between the supply voltage busbar and a point for supplying an operating voltage, and with a write arrangement for storing information in the memory cell, which is an arrangement for closing the first switching device and for opening the second switching device contains, wherein the voltage on the busbar drops towards the reference potential value and the memory cell can then be switched when the "voltage has dropped to a certain value, characterized in that an additional device (14, 14, independent of the second switching device) 18, 16, 20) is provided which, after switching the memory cell during a write operation, automatically applies a voltage of a predetermined value to the supply voltage busbar (22) and between the busbar and a line (16, 20) with a predetermined potential (+ V) a Slromweg ■ "produces an Impeda nz, which is much greater than the impedance of the first switching device (34) in the switch-on state and is much smaller than the static impedance of the storage cell between the busbar and the reference potential point ^ (ground). 2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzliche Einrichtung (14,18,16,20) einen Transistor (14 oder 18) enthält, dessen Leitungsstrecke zwischen die Sam- Γ>|] melschiene (22) und eine Leitung (16, 20) mit vorgegebenem Potential geschaltet ist.In that the additional means (14,18,16,20) includes 2 memory cell array according to claim 1, characterized in that a transistor (14 or 18) whose conduction route between the Sam- Γ> |] melschiene (22) and a line ( 16, 20) is switched with a predetermined potential. 3. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zusätzliche Einrichtung (14, 18, 16, 20) eine erste und eine zweite '<*> Ziffernleitung (16, 20), auf denen während einer Schreiboperation komplementäre binäre Signale auftreten, einen ersten Transistor (14) mit einer zwischen die Sammelschiene (22) und die erste Ziffernleitung (16) geschalteten Leitungsstrecke und wi einer mit der zweiten Ziffernleitung (20) verbundenen Steuerelckiiode, und einen zweiten Transistor (18) mit einer zwischen die Sammelschiene (22) und die zweite Ziffernleitung (20) geschalteten Leitungsstrecke und einer mit der ersten Ziffernleitung (16) b<> verbundenen Steuerelektrode enthält.3. Memory cell arrangement according to claim 1, characterized in that the additional device (14, 18, 16, 20) has a first and a second '<*> digit line (16, 20) on which complementary binary signals occur during a write operation first transistor (14) with a line path connected between the busbar (22) and the first digit line (16) and a control circuit connected to the second digit line (20), and a second transistor (18) with a line between the busbar (22) and the second digit line (20) contains a switched line section and a control electrode connected to the first digit line (16) b <>. Die Erfindung betrifft eine Speicherzellenanordnung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a memory cell arrangement according to the preamble of claim 1. Speicherzellen mit bistabilen Multivibratoren (Flipflops), z. B. aus Metall-Oxid-Siliziumhalbleiterbauelementen (MOS) oder aus komplementären Metall-Oxid-Siliziumhalbleiterbauelementen (CMOS), sind bekannt. In solchen Speicherzellen können z. B. fünf oder sechs oder mehr Transistoren pro Zelle vorgesehen sein.Storage cells with bistable multivibrators (flip-flops), e.g. B. from metal-oxide-silicon semiconductor components (MOS) or from complementary metal-oxide-silicon semiconductor components (CMOS) are known. In such memory cells, for. B. five or six or more transistors per cell can be provided. Eine spezielle Speicherzelle der obenerwähnten Art mit fünf Transistoren enthält zwei kreuzweise gekoppelte lnverterschaltungen mit jeweils zwei Transistoren. Zusätzlich ist ein fünfter Transistor, der dazu verwendet werden kann, um entweder den Zustand der Zelle abzutasten (zu lesen) oder neue Information in die Zelle einzugeben (einzuschreiben), zwischen den Eingang des einen Inverters und eine Daten- oder Leseleitung geschaltet. Dieser fünfte Transistor soll hier als Kopplungs- oder Übertragungsvorrichtung bezeichnet werden. Eine solche Zelle kann dadurch abgewandelt werden, daß man einen sechsten Transistor, der eine zweite Übertragungsvorrichtung bildet, zwischen den Eingang des anderen Inverters und eine Daten- oder Leseleitung, die sich im allgemeinen von der mit dem fünften Transistor verbundenen Leitung unterscheidet, schaltet.A special memory cell of the type mentioned above with five transistors contains two cross-coupled Inverter circuits with two transistors each. In addition, there is a fifth transistor that is used for this can be used to either scan (read) the state of the cell or add new information to the cell to be entered (to be written in) between the input of an inverter and a data or read line switched. This fifth transistor is referred to here as a coupling or transmission device will. Such a cell can be modified by having a sixth transistor, the one second transmission device forms, between the input of the other inverter and a data or Read line, which is generally different from the line connected to the fifth transistor, switches. Wenn dieselbe Übertragungsvorrichtung sowohl zum Lesen als auch zum Schreiben verwendet wird, treten Probleme auf: Wenn die Impedanz der Übertragungsvorrichtung im Arbeitszustand klein genug ist, um der Zelle während der Schreiboperation eine schnelle Änderung ihres Zustandes und dadurch ihres Informationsinhalts zu ermöglichen, dann kann dieselbe Vorrichtung auch bewirken, daß die Zelle ihren Zustand zu ungewollten Zeiten ändert. Zum Beispiel kann während der Leseoperation, wenn der Informationsinhalt der Zelle zerstörungsfrei gelesen werden soll, ein E'nschwingvorgang oder eine Restladung auf der Leseleitung die Zelle veranlassen, ihren Zustand zu ändern, so daß die in der Zelle enthaltene Information zerstört wird.If the same transmission device is used for both reading and writing, step Problems arise: When the impedance of the transmission device in the working state is small enough to support the Cell a rapid change in its state and thereby its information content during the write operation To enable, then the same device can also cause the cell to change its state changes at unwanted times. For example, during the read operation when the information content the cell is to be read non-destructively, an oscillation process or a residual charge on the Read lines cause the cell to change state so that the information contained in the cell gets destroyed. Der Erfindung liegt also die Aufgabe zugrunde, eine verbesserte Speicherzellenanordnung zu schaffen, die insbesondere gegen ungewolltes Löschen oder Ändern der gespeicherten Information geschützt ist.The invention is therefore based on the object of creating an improved memory cell arrangement which in particular is protected against unintentional deletion or modification of the stored information. Die Aufgabe wird erfindungsgemäß durch das Kennzeichen des Anspruchs 1 gelöst, während sich vorteilhafte Ausgestaltungen in den Unteransprüchen finden.The object is achieved according to the invention by the characterizing part of claim 1, while find advantageous refinements in the subclaims. Einzelheiten und Vorteile der Erfindung werden nachstehend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigtDetails and advantages of the invention will be explained in more detail below using a preferred exemplary embodiment with reference to the drawing explained. It shows Fi g. 1 ein Schaltbild eines bevorzugten Ausführungsbeispiel der Erfindung und Fi g. 1 is a circuit diagram of a preferred embodiment of the invention and Fig.2 ein Schaltbild einer Speicheranordnung, die von den Lehren der Erfindung Gebrauch macht.FIG. 2 is a circuit diagram of a memory arrangement which makes use of the teachings of the invention. Bei der Schaltungsanordnung gemäß Fig. 1 ist die Source-Elektrode eines P-Kanal-MOS-Transistors 10 mit einer Klemme 12 verbunden, die ihrerseits an einer (nicht gezeigten) Spannungsquelle liegt. Die Gate-Elektrode des Transistors 10 ist über eine Klemme 13 elektrisch mit einer (nicht gezeigten) Quelle für Schreibbefehle gekoppelt. Die Source-Elektroden von P-Kanal-MOS-Transistoren 14 und 18 sind jeweils an Daten- oder Ziffernleitungen 16 und 20 angeschlossen. Die Drain-Elektroden der Transistoren 10, 14 und 18 sind mit einer Speicherzellen-Sammelschiene 22 verbunden. Ein P-Kanal-MOS-Transistor 24 undIn the circuit arrangement according to FIG. 1, the source electrode is a P-channel MOS transistor 10 connected to a terminal 12, which in turn is connected to a voltage source (not shown). The gate electrode of the transistor 10 is electrically connected via a terminal 13 to a source (not shown) for Write commands coupled. The source electrodes of P-channel MOS transistors 14 and 18 are connected to data or digit lines 16 and 20, respectively. The drain electrodes of the transistors 10, 14 and 18 are connected to a memory cell bus bar 22. A P-channel MOS transistor 24 and
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