DE2546793A1

DE2546793A1 - Frame synchronisation for PCM transmission system - uses sign change suppression at signal edge in middle of two phase bit signal

Info

Publication number: DE2546793A1
Application number: DE19752546793
Authority: DE
Inventors: Rainer Dr Ing Hentschel
Original assignee: HENTSCHEL SYSTEMGESELLSCHAFT M
Current assignee: HENTSCHEL SYSTEMGESELLSCHAFT M
Priority date: 1975-10-18
Filing date: 1975-10-18
Publication date: 1977-04-21

Abstract

The synchronisation of very short PGM transmission frames wastes no transmission capacity on sync. bits. The PCM signals are transmitted in a self-clocked two-phase bit format. At the transmitter a frame clocking signal is used to suppress the signal sign change at the signal edges in the centre of each two-phase bit. This sign change is reversed at the beginning and end of a bit within a grame. At the receiver the absence of signal edges at the centre of a bit is used to sinchronise the frame clocking signal.

Description

Verfahren und Einrichtung zur Rahmensynchronisation Method and device for frame synchronization

bei der übertragung von PCM-Signalen Die Erfindung betrifft ein Verfahren und eine Einrichtung zur Rahmensynchronisation bei der übertragung von zu Rahmen bzw. Worten zusammengefaßten PCM-Signalen in einem selbsttaktenden Zweiphasen-Bitformat (Bi--L oder split phase). in the transmission of PCM signals The invention relates to a method and a device for frame synchronization when transmitting from to frame or words combined PCM signals in a self-clocking two-phase bit format (Bi - L or split phase).

Bei der bitseriellen Übertragung von Daten mit der Pulscode-Modulation (PCM) ist es erforderlich, daß die Positionen der Datenworte bzw. Rahmen innerhalb der Bitfolge erkennbar sind, um empfangsseitig eine eindeutige Signalzuordnung vornehmen zu können.For the bit-serial transmission of data with pulse code modulation (PCM) it is necessary that the positions of the data words or frames within the bit sequence can be recognized in order to make a clear signal assignment on the receiving side to be able to.

In diesem Zusammenhang sind zwei Verfahren für die Rahmen- oder Wortsynchronisation bekannt: Bei dem ersten Verfahren werden in das PCM-Signal im Rahmenabstand Bitmuster als Synchronisationsworte eingebaut, und es eignen sich hierfür insbesondere Bitkonfigurationen mit einee ausgeprägten Maximum in der Autokorrelationsfunktion, wodurch bei einer Kreuzkorrelationsauswertung der Synchronisationszeichen auch Übertragungsfehler bedingt zugelassen werden können. Dieses Verfahren mit periodisch gesendeten Synchronisationsworten erfordert relativ lange Bitmuster, wenn aus Gründen der Störsicherheit eine hinreichende Korrelationswahrscheinlichkeit bei der Auswertung sichergestellt werden soll. Dies geht auf Kosten der über tragungskapazität und ist insbesondere bei nur wenigen Datenworten im PCM-Rahmen, wie bei der telemetrischen Übertragung von Meßwerten oder dergleichen, unwirtschaftlich.In this context, there are two methods for frame or word synchronization known: In the first method, bit patterns are added to the PCM signal in the frame spacing built in as synchronization words, and bit configurations are particularly suitable for this with a pronounced maximum in the autocorrelation function, whereby with a Cross-correlation evaluation of the synchronization characters and transmission errors can be conditionally approved. This procedure with synchronization words sent periodically requires a relatively long bit pattern, if a sufficient one for reasons of immunity to interference Correlation probability should be ensured in the evaluation. this goes at the expense of the transmission capacity and is especially with only a few Data words in the PCM frame, as in the telemetric transmission of measured values or the like, uneconomical.

Bei dem zweiten bekannten Verfahren, das nach dem Start-Stopp-Prinzip arbeitet, erfolgt in der übertragung eine Pause, nach der eine Bitfolge mit einem Startbit als Anfang definiert abläuft.In the second known method, that according to the start-stop principle works, there is a pause in the transmission, after which a bit sequence with a Start bit defined as the beginning expires.

Die Übertragungspause kann ein Vielfaches eines Einzelbit betragen (bitsynchrone Pause) oder als asynchrone Pause, wie zum Beispiel beim Fernschreiber, eine wahlfreie Länge haben. Bei dem Start-Stopp-Verfahren mit bitsynchroner Pause kann die Start-Stopp-Bitkonfiguration leicht durch Datenworte oder Kombinationen aufeinanderfolgender Datenworte gebildet werden und damit zu einer Fehlsynchronisation führen. Im übrigen geht auch die Zeit für die Start-Stopp-Zeichen auf Kosten der Übertragungskapazität des PCM-Kanals. Auch das Start-Stopp-Verfahren mit asynchroner Pause ist relativ störanfällig, da eine fortlaufende Bitsynchronisation nicht möglich ist und durch Störungen auf der übertragungsstrecke Startimpulse vorgetäuscht werden können.The transmission pause can be a multiple of a single bit (bit-synchronous pause) or as an asynchronous pause, as for example with the teletype, have an optional length. With the start-stop procedure with a bit-synchronous pause The start-stop bit configuration can easily be configured using data words or combinations successive data words are formed and thus to an incorrect synchronization to lead. Incidentally, the time for the start-stop signs is also at the expense of Transmission capacity of the PCM channel. Even the start-stop process with asynchronous Pause is relatively susceptible to interference, as continuous bit synchronization is not possible and start impulses are simulated by interference on the transmission path can.

Um an die Güte der Übertragungsstrecke bezüglich Frequenzgang und Gruppenlaufzeit möglichst geringe Anforderungen stellen zu müssen, werden PCM-Signal vielfach in einem selbsttaktenden Zweiphasen-Bitformat (Bi--L oder split phase) übertragen. PCM-Signale in einem solchen Zweiphasen-Bitformat weisen in jeder Bit-Periode Pegeländerungen auf (Flanke in jeder Bit-Mitte), so daß wegen dieser Eigenschaft eine Gleichspannungskopplung nicht erforderlich und ständig eine Information über den Bit-Takt vorhanden sind.In order to test the quality of the transmission path in terms of frequency response and Having to make the lowest possible requirements for group delay are PCM signals often in a self-clocking two-phase bit format (Bi - L or split phase) transfer. PCM signals in such a two-phase bit format point in every bit period Level changes on (edge in each bit center), so that because of this property DC voltage coupling is not required and information is constantly provided about the bit clock are present.

Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines Verfahrens und einer Vorrichtung der genannten Art, wonach es möglich ist, mit relativ einfachen Maßnahmen und unter Vermeidung der geschilderten Nachteile eine sichere Rahmensynchronisation insbesondere auch nur sehr kurzer PCM-Rahmen durchzuführen, und zwar ohne Verlust an Übertragungskapazität für Synchronisationsbits sowie sehr schmaliandig und damit störsicher.The object of the present invention is to provide one Method and device of the type mentioned, according to which it is possible to use relatively simple measures and avoidance the disadvantages outlined secure frame synchronization, in particular even very short PCM frames without loss of transmission capacity for synchronization bits as well as very narrow and therefore immune to interference.

Zur Lösung der gestellten Aufgabe wird bei einem Verfahren der genannten Art erfindungsgemäß vorgeschlagen, daß sendeseitig mittels eines Rahmentaktsignals an jedem Rahmenanfang die in jeder Bitmitte des Zweiphasen-Bitformats auftretende Signalflanke durch an dieser Stelle erfolgenden Signal-Vorzeichenwechsel unterdrückt und der Vorzeichenwechsel innerhalb eines jeden Rahmens am Bitanfang bzw. -ende rückgängig gemacht werden, daß dieses modifizierte Zweiphasen-Bitformat-Signal übertragen wird und daß empfangsseitig das Rahmentaktsignal in Abhängigkeit von den an allen Rahmenanfängen in Bitmitte fehlenden Signalflanken phasengenau rekonstruiert wird. Für eine solche Rahmen synchronisation ist es erforderlich, daß zur übertragung der PCM-Signale das genannte selbsttaktende Zweiphasen-Bitformat-Signal verwendet wird, da nur bei diesem in jeder Bitmitte eine Signalflanke auftritt, die erfindungsgemäß an jedem Rahmenanfang unterdrückt wird. Eine derartige Unterdrückung ist unter Zuhilfenahme des Rahmentaktsignals relativ einfach durchzuführen und ergibt empfangsseitig eine eindeutige sowie leicht zu verarbeitende Aussage und damit Synchronisationsmöglichkeit bezüglich des Rahmenanfangs. Das gilt auch für Rahmen bzw. Datenworte, die aus lauter 'Null'-Signalen bestehen oder solche Signale am Rahmenanfang aufweisen. Da zur Rahmensynchronisation keine Synchronisationsworte in das zu übertragende Signal eingebaut und keine Ubertragungspausen erforderlich sind, ergeben sich insbesondere bei nur sehr kurzen PCM-Rahmen erhebliche Vorteile bezüglich der Übertragungskapazität und einer Störsicherheit gegenüber den bekannten Synchronisationsverfahren.In order to solve the problem, one of the methods mentioned Art proposed according to the invention that the transmission side by means of a frame clock signal at the beginning of each frame that occurring in each bit center of the two-phase bit format Signal edge suppressed by a signal change in sign at this point and the sign change within each frame at the beginning or end of the bit be reversed that this modified two-phase bit format signal transmitted and that on the receiving side the frame clock signal depending on the at all At the beginning of the frame in the middle of the bit, missing signal edges are reconstructed with a precise phase. For such a frame synchronization it is necessary that for transmission of the PCM signals uses said self-clocking two-phase bit format signal is, since only in this case a signal edge occurs in each bit center, according to the invention is suppressed at the beginning of each frame. Such suppression is with the aid of the frame clock signal to be carried out relatively easily and results in a clear and easy to process statement and thus synchronization option with respect to the start of the frame. This also applies to frames or data words that consist of louder 'Null' signals exist or have such signals at the start of the frame. As for frame synchronization no synchronization words built into the signal to be transmitted and no transmission pauses necessary are, result especially with only very short ones PCM frames have considerable advantages in terms of transmission capacity and interference immunity compared to the known synchronization method.

Die zu übertragenden Signalinformationen können über sämtliche Bit-Stellen der ohne Pause unmittelbar nacheinander zu übertragenden Rahmen verteilt sein, und es ist dennoch erfindungsgemäß eine sichere sowie einfache Rahmensynchronisation möglich.The signal information to be transmitted can be via all bit positions the frames to be transmitted immediately one after the other without a pause, and according to the invention, it is nevertheless a safe and simple frame synchronization possible.

Ferner ist es bevorzugt, daß aus dem empfangenen modifizierten Zweiphasen-Bitformat-Signal durch entsprechend gesteuerte Vorzeichenumkehrung mittels des rekonstruierten Rahmentaktsignals das ursprüngliche bzw. echte Zweiphasen-Bitformat-Signal abgeleitet wird. Hierdurch ist es möglich, unter Ausnutzung nur eines PCM-Kanals das PCM-Signal im Zweiphasen-Bitformat und das Rahmentaktsignal mittels der Modifizierung zu übertragen, die ihrerseits zur Gewinnung des PCM-Signals empfangsseitig rückgängig gemacht wird. Dieser Vorgang ist relativ einfach durchzuführen, da empfangsseitig ein phasengenaues Rahmentaktsignal vorliegt.Furthermore, it is preferred that from the received modified two-phase bit format signal by appropriately controlled sign reversal by means of the reconstructed frame clock signal the original or true two-phase bit format signal is derived. Through this it is possible to use only one PCM channel to generate the PCM signal in two-phase bit format and to transmit the frame clock signal by means of the modification, in turn to obtain the PCM signal is canceled at the receiving end. This process is relatively easy to implement, since a phase-accurate frame clock signal on the receiving side is present.

Ferner ist es bevorzugt, daß empfangsseitig mittels des Zweiphasen-Bitformat-Signals eine schmalbandige Taktrekonstruktion bzw.Furthermore, it is preferred that on the receiving side by means of the two-phase bit format signal a narrow-band clock reconstruction or

Bitsynchronisation durchgeführt wird, daß hierbei ein Rahmentaktsignal sowie an Flankenfehlstellen in Bitmitte Fehlersignale abgeleitet werden und daß die letzteren zur Synchronisationsbeeinflussung des Rahmentaktsignals herangezogen werden. Wegen des Zweiphasen-Bitformat-Signals läßt sich eine schmalbandige und damit störsichere Taktrekonstruktion auf der Empfangsseite durchführen. Dabei können in relativ einfacher Weise das Rahmentaktsignal synchronisierende Fehlersignale abgeleitet werden, da sich an jedem Rahmenanfang in Bitmitte eine Flankenfehlstelle befindet.Bit synchronization is carried out that this is a frame clock signal as well as error signals are derived at missing edges in the middle of the bit and that the latter are used to influence the synchronization of the frame clock signal will. Because of the two-phase bit format signal, a narrowband and thus perform interference-free clock reconstruction on the receiving side. Here you can error signals synchronizing the frame clock signal in a relatively simple manner can be derived as themselves one at the beginning of each frame in the middle of the bit Edge defect is located.

Nach einer besonders bevorzugten Ausführungsform wird vorgeschlagen, daß die Taktrekonstruktion bzw. Bitsynchronisation mittels des durch Vorzeichenumkehrung behandelten Zweiphasen-Bitformat-Signals durchgeführt wird. Im Synchronisationsfall entspricht daher das für die Taktrekonstruktion benutzte Eingangssignal dem ursprünglichen Zweiphasen-Bitformat, da durch die Vorzeichenumkehrung mittels des Rahmentaktsignals bereits das modifizierte in das ursprüngliche Zweiphasen-Bitformat-Signal überführt wurde. Im Synchronisationsfall enthält das sich so ergebende Signal an allen Bitmitten, auch am Rahmenanfang, Signalflanken, wie es dem ursprünglichen Zweiphasen-Bitformat entspricht, so daß eine sehr schmalbandige Bitsynchronisation möglich ist. Nur außerhalb des Synchronisationszustandes des Rahmentaktsignals bzw. bei einer Unterdrückung von Signalflanken auf dem Übertragungsweg entstehen Fehlersignale, die zu Synchronisierungszwecken herangezogen werden können.According to a particularly preferred embodiment, it is proposed that that the clock reconstruction or bit synchronization by means of sign reversal treated two-phase bit format signal is performed. In the case of synchronization The input signal used for clock reconstruction therefore corresponds to the original one Two-phase bit format, because the sign is reversed by means of the frame clock signal already converted the modified into the original two-phase bit format signal became. In the case of synchronization, the resulting signal contains at all bit centers, also at the beginning of the frame, signal edges, as in the original two-phase bit format corresponds, so that a very narrow-band bit synchronization is possible. Just outside the synchronization status of the frame clock signal or in the event of suppression signal edges on the transmission path result in error signals that are used for synchronization purposes can be used.

Von besonderem Vorteil ist es ferner, wenn die Fehlersignale für die Synchronisationsbeeinflussung des Rahmentaktsignals korrelationsmäßig ausgewertet werden. Dabei kann die Synchronisationsbeeinflussung in Abhängigkeit von mehreren, im Rahmenabstand auftretenden Fehlersignalen durchgeführt werden. Hierbei ist es außerdem möglich, daß die Fehlersignale summiert und mit zugelassener bzw. einstellbarer Toleranzbreite für die Synchronisationsbeeinflussung herangezogen werden. Bei einer solchen korrelationsmäßigen Auswertung wird sichergestellt, daß nur die im Rahmenabstand auftretenden und allein für die Rahmensyrichronisätion zuständigen Flankenfehlstellen ausgenutzt werden. Zufällige Flankenunterdrükkungen an anderen Stellen bleiben dabei völlig unberücksichtigt.It is also of particular advantage if the error signals for the Influencing the synchronization of the frame clock signal evaluated in terms of correlation will. The synchronization can be influenced depending on several, error signals occurring in the frame spacing are carried out. Here it is also possible for the error signals to be summed up and with permitted or adjustable Tolerance range for influencing the synchronization can be used. At a such correlation-based evaluation ensures that only those in the frame spacing occurring and solely responsible for the frame syrichronization Flank imperfections be exploited. Random edge suppression in other places remains completely disregarded.

Ferner wird verhindert, daß beispielsweise im Synchronisationszustand am Rahmenanfang in Bitmitte zufällig auftretende Flankenunterdrückungen unmittelbar zu einer fehlerhaften Synchronisationsbeeinflussung führen, da in jedem Fall mehrere Fehlersignale im Rahmenabstand für eine Synchronisationsbeeinflussung erforderlich sind. Bei einer Summierung der Fehlersignale mit einstellbarer Toleranzbreite wird außerdem sichergestellt, daß außerhalb des Synchronisationszustandes auch dann eine Synchronisationsbeeinflussung erfolgt, wenn an ein oder mehreren Bitmitten an den Rahmenanfängen Flankenfehlstellen verloren gegangen sind. Durch die Anzahl der zu berücksichtigenden Fehlersignale und gegebenenfalls durch die Größe einer einstellbaren Toleranzbreite läßt sich dadurch die Stör- bzw. Synchronisationssicherheit den jeweiligen Erfordernissen anpassen.It is also prevented, for example, in the synchronization state Random edge suppression immediately occurring at the start of the frame in the middle of the bit lead to incorrect synchronization control, since there are always several Error signals in the frame spacing required for influencing the synchronization are. When adding up the error signals with an adjustable tolerance range, also ensures that a Synchronization is affected if one or more bit centers are connected to the At the beginning of the frame, edge defects have been lost. By the number of too taking into account error signals and possibly by the size of an adjustable This allows the interference or synchronization security to be limited to the tolerance range Adapt to requirements.

Eine Ausführungsform der Erfindung zeichnet sich dadurch aus, daß sendeseitig das Rahmentaktsignal aus dem Bittakt abgeleitet wird, daß es an jedem Rahmenanfang in Bitmitte einen Vorzeichenwechsel sowie in jedem Rahmen am Bitanfang bzw. -ende einen entgegengesetzten Vorzeichenwechsel aufweist und daß es mit dem Zweiphasen-Bitformat-Signal logisch verknüpft wird. Dabei kann die logische Verknüpfung mit dem Zweiphasen-Bitformat-Signal direkt erfolgen.One embodiment of the invention is characterized in that on the transmit side, the frame clock signal is derived from the bit clock that it is sent to each At the beginning of the frame in the middle of the bit, a sign change and in each frame at the beginning of the bit or -ende has an opposite sign change and that it is with the Two-phase bit format signal is logically linked. The logical connection be done with the two-phase bit format signal directly.

Stattdessen ist es auch möglich, daß die logische Verknüpfung mit dem Zweiphasen-Bitformat-Signal indirekt erfolgt, und zwar durch logische Verknüpfung zunächst mit dem B ittakt und dann mit dem ursprünglichen PCM-Signal. Vorzugsweise werden hierfür eine exklusive Oder- bzw. Or- und/oder eine exklusive Nor-Verknüpfung benutzt. Mit diesen Maßnahmen läßt sich sendeseitig mit sehr einfachen Maßnahmen das modifizierte Zweiphasen-Bitformat-Signal erzeugen, welches den PCM- und Rahmentakt-Signalgehalt beinhaltet.Instead, it is also possible that the logical connection with the two-phase bit format signal is done indirectly, by logic operation first with the bit clock and then with the original PCM signal. Preferably become an exclusive for this Or- or Or- and / or an exclusive Nor linkage used. These measures can be used on the transmission side with very simple Measures to generate the modified two-phase bit format signal, which the PCM and frame clock signal content.

Zum Durchffihren des erfindungsgemäßen Verfahrens wird ferner eine Einrichtung vorgeschlagen, die sich erfindungsgemäß auszeichnet durch eine Sendezstufe mit einem Glied zum Erzeugen eines Rahmentaktsignals, das an jedem Rahmenanfang in Bitmitte einen Vorzeichenwechsel und in jedem Rahmen am Bitanfang bzw. -ende einen entgegengesetzten Vorzeichenwechsel aufweist, sowie mit logischen Verknüpfungsgliedern für die PCM-, Bittakt- und Rahmentaktsignale zum Erzeugen eines modifizierten Zweiphasen-Bitformats, bei dem an jedem Rahmenanfang in Bitmitte eine Signalflanke unterdrückt ist, und durch eine Empfangsstufe mit einem Umschalter, mit einem hieran angeschlossenen Bittakt-Rekonstruktionsglied, das bei jeder Flankenfehlstelle in Bitmitte einen Fehlerimpuls abgeben und das mit einem Rahmentakt-Rekonstruktionsglied gekoppelt ist, welches von einem von den Fehlerimpulsen abgeleiteten Nachregelsignal synchronisierend beeinflußbar und ausgangsseitig mit dem Umschalter verbunden ist. Eine solche Einrichtung ist vergleichsweise einfach und ermöglicht eine sichere Durchführung der erfindungsgemäßen Verfahrensschritte. Da der Umschalter dem Takt-Rekonstruktionsglied vorgeschaltet ist, erzeugt dieses normalerweise nur außerhalb des Synchronisationszustandes Fehlerimpulse, wäh rend das Rahmentakt-Rekonstruktionsglied im Synchronisationszustand ohne nachregelnde Beeinflussung arbeitet. Da das Rahmentakt signal den eingangsseitigen Umschalter beeinflußt bzw. phasengenau umsteuert, steht im Synchronisationsfall am Ausgang des Umschalters das ursprüngliche bzw. echte Zweiphasen-Bitformat mit dem PCM-Signalinhalt an, der in Verbindung mit dem Rahmentaktsignal eine eindeutige Rahmen- bzw. Wortzuordnung aufweist.To carry out the method according to the invention, a Device proposed which is characterized according to the invention by a transmission stage with a member for generating a frame clock signal which is at the beginning of each frame a sign change in the middle of the bit and in each frame at the beginning or end of the bit has an opposite sign change, as well as with logic gates for the PCM, bit clock and frame clock signals to generate a modified two-phase bit format, in which a signal edge is suppressed at the beginning of each frame in the middle of the bit, and through a receiving stage with a switch, with one connected to it Bit clock reconstruction element that has a Emit error pulse and coupled with a frame clock reconstruction element which is synchronizing from a readjustment signal derived from the error pulses can be influenced and is connected to the switch on the output side. Such a facility is comparatively simple and allows a safe implementation of the invention Procedural steps. Since the changeover switch is connected upstream of the clock reconstruction element is, this normally only generates error pulses outside of the synchronization state, while the frame clock reconstruction element is in the synchronization state without readjusting Influencing works. Since the frame clock signal the input-side switch influenced or phase-accurate reverses, stands in the case of synchronization the original or real two-phase bit format at the output of the switch the PCM signal content, which in connection with the frame clock signal is a unique Has frame or word assignment.

Eine besonders bevorzugte praktische Ausführungsform besteht darin, daß das Bittakt-Rekonstruktionsglied ausgangsseitig mit einem vom Bittakt getakteten Schieberegister mit im Rahmenabstand angeordneten Ausgängen verbunden ist, an die ein Auswerteglied angeschlossen ist, und daß das vom Bittakt getaktete Rahmentakt-Rekonstruktionsglied ein zyklisch arbeitender Zähler mit einem mit dem Auswerteglied gekoppelten Rückstelleingang für eine vorzeitige Rückstellung während der Synchronisationsbeeinflussung ist. Dabei kann das Auswerteglied ein logisches Und-Glied sein, so daß eine Synchronisationsbeeinflussung nur dann auftritt, wenn an allen Ausgängen des Schieberegisters bzw. Eingängen des Und-Gliedes Fehlersignale an liegen. Stattdessen kann das Auswerteglied auch ein Summierglied mit einem zusätzlichen Eingang für eine Eingabe zulässiger Fehler bzw. einer einstellbaren Toleranzbreite sein. In einem solchen Fall kann eine Synchronisationsbeeinflussung auch dann erfolgen, wenn nicht an allen Ausgängen des Schieberegisters ein Fehlerimpuls auftritt, was außerhalb des Synchronisationszustandes beispielsweise dann vorkommen kann, wenn eine Flankenfehlstelle auf dem Übertragungsweg verloren gegangen ist. Da die für diese Ausführungsform erforderlichen Elemente, wie das Schieberegister, der Zähler und das Auswerteglied, bekannte, preiswerte, einfache sowie zuverlässige Digitalglieder darstellen, läßt sich die erfindungsgemäße Einrichtung ohne übermäßigen baulichen und finanziellen Aufwand bei optimaler Ausnutzung der übertragungskapazität und großer Störsicherheit herstellen. Die große Störsicherheit ergibt sich auch aus der Tatsache, daß das Bittakt-Rekonstruktionsglied einen schmalbandigen Regelkreis für die Bitsynchronisation aufweisen kann.A particularly preferred practical embodiment consists in that the bit clock reconstruction element on the output side with one clocked by the bit clock Shift register is connected to outputs arranged in the frame spacing to which an evaluation element is connected, and that the frame clock reconstruction element clocked by the bit clock a cyclical counter with a reset input coupled to the evaluation element for an early reset during the synchronization control. The evaluation element can be a logical AND element, so that synchronization is influenced only occurs if all outputs of the shift register or inputs of the AND element error signals are present. Instead, the evaluation element can also be Summing element with an additional input for entering permissible errors or an adjustable tolerance range. In such a case, synchronization can be affected even if an error pulse does not occur at all outputs of the shift register occurs, which occurs outside of the synchronization state, for example can if a missing edge has been lost on the transmission path. Since the elements required for this embodiment, such as the shift register, the counter and the evaluation element, known, inexpensive, simple and reliable Represent digital elements, the device according to the invention can be without excessive structural and financial effort with optimal use of the Establish transmission capacity and high immunity to interference. The great immunity to interference also results from the fact that the bit clock reconstruction element is a narrow band May have control loop for the bit synchronization.

Eine besonders einfache Ausführungsform zeichnet sich ferner dadurch aus, daß das Rahmentaktsignal-Glied der Sendestufe ein symmetrisches Rahmentaktsignal erzeugt. Das Rückgängigmachen des Vorzeichenwechsels erfolgt dann jeweils in Rahmenmitte und genau zwischen den im modizierten Zweiphasen-Bitformat auftretenden Flankenfehlstellen in Bitmitte. Unabhängig von dieser Möglichkeit kann das Rahmentaktsignal jederzeit auch unsymmetrisch sein, was beispielsweise dann erforderlich ist, wenn der einzelne Rahmen eine gerade Anzahl von Bit-Stellen hat, da der entgegengesetzte Vorzeichenwechsel in jedem Fall an einem Bitanfang bzw. -ende erfolgen muß.A particularly simple embodiment is also distinguished by this from that the frame clock signal element of the transmission stage is a symmetrical frame clock signal generated. The change in sign is then reversed in the middle of the frame and exactly between the edge misses occurring in the modified two-phase bit format in the middle of the bit. Regardless of this possibility, the frame clock signal can be used at any time also be asymmetrical, which is necessary, for example, if the individual Frame has an even number of bit positions, since the opposite sign change must always take place at the beginning or end of a bit.

Ferner ist es bevorzugt, daß sendeseitig als logische Verknüpfungs glieder exklusive Oder- bzw. Or- und/oder exklusive Nor-Gatter vorgesehen sind. Derartige digitale Bausteine sind einfach sowie zuverlässig und ermöglichen eine raumsparende sowie preiswerte Gestaltung in integrierter Bauweise.It is also preferred that on the transmission side as a logical link members exclusive OR or Or and / or exclusive Nor gates are provided. Such digital building blocks are simple and reliable and enable a Space-saving and inexpensive design in an integrated construction.

Das erfindungsgemäße Verfahren und die zur Durchführung geeignete Einrichtung ermöglichen eine gegenüber den bekannten Synchronisationsverfahren wesentlich günstigere Rahmen- bzw. Wortsynchronisation insbesondere bei sehr kurzen PCM-Rahmen, da die gesamte Rahmenlänge für die PCM-Signalinformation ausgenutzt werden kann und da die Rahmen ohne Pause übertragen werden. Dies ist möglich, weil das im Rahmen der vorliegenden Erfindung erzeugte modifizierte Zweiphasen-Bitformat ständig Signalinformationen über das PCM-Signal, den Bittakt und den Rahmentakt beinhaltet.The method according to the invention and the one suitable for carrying it out Facility enable a significant compared to the known synchronization method more favorable frame or word synchronization, especially with very short PCM frames, since the entire frame length can be used for the PCM signal information and since the frames are transmitted without a pause. This is possible, because the modified two-phase bit format generated in the context of the present invention constant signal information about the PCM signal, the bit clock and the frame clock contains.

Die Erfindung wird nachfolgend unter Hinweis auf die Zeichnungen näher erläutert. Es zeigen: Figuren la und 1b - verschiedenartige Impulsdiagramme zur Erläuterung der vorliegenden Erfindung, Figuren 2a und 2b - zwei Ausführungsformen einer Sendestufe der erfindungsgemäßen Einrichtung und Figur 3 - eine Ausführungsform einer Empfangsstufe der erfindungsgemäßen Einrichtung.The invention is explained in more detail below with reference to the drawings explained. They show: Figures la and 1b - different types of pulse diagrams for Explanation of the present invention, FIGS. 2a and 2b - two embodiments a transmission stage of the device according to the invention and FIG. 3 - an embodiment a receiving stage of the device according to the invention.

Unter Bezug auf die Figuren la und lb wird zunächst das Prinzip der vorliegenden Erfindung an zwei verschiedenartigen Impulsdiagrammen erläutert. Gemäß Figur la ist ein PCM-Signal a in aneinander angrenzende Rahmen bzw. Worte mit der Rahmen länge RL unterteilt, wobei jeder Rahmen im vorliegenden Fall 9 Bit-Stellen enthält. Die Bit-Stellen sind entsprechend dem jeweiligen Rahmen-bzw. Wortinhalt mit logischen '1'- und/oder 'o'-Signalen belegt.With reference to the figures la and lb, the principle of present invention explained using two different types of pulse diagrams. According to Figure la is a PCM signal a in adjacent frames or words with the Frame length RL divided, with each frame in the present case 9 bit positions contains. The bit positions are corresponding to the respective frame or. Word content assigned with logical '1' and / or 'o' signals.

Die Rahmenanfänge und -enden sind entsprechend mit RA und RE bezeichnet, wobei das Rahmenende eines vorherigen Rahmens dem Rahmenanfang eines folgenden Rahmens entspricht. - Gemäß Figur la ist dem PCM-Signal a ein Bit-Taktsignal b zugeordnet. Beide Signale a und b können durch eine einfache logische Verknüpfung, im vorliegenden Fall durch eine exklusive Nor-Verknüpfung, in ein PCM-Signal c in einem selbsttaktenden Zweiphasen-Bitformat (Bi--L) umgewandelt werden, das in jeder Bitmitte des Signals a eine Signalflanke aufweist. Aus dem Bit-Taktsignal b wird ein Rahmentaktsignal d abgeleitet, das an allen Rahmenanfängen in Bitmitte X einen ersten Vorzeichenwechsel und innerhalb eines jeden Rahmens an einem Bitanfang bzw. -ende einen zweiten, entgegengesetzten Vorzeichenwechsel aufweist. Das Rahmentaktsignal d kann gemäß dl symmetrisch oder gemäß d2 unsymmetrisch sein. Um zu einem PCM-Signal in einem modifizierten Zweiphasen-Bitformat zu gelangen, das Signalinformationen über den Bittakt, den Rahmentakt und das PCM-Signal enthält, können die Signale c und d direkt über eine einfache logische Verknüpfung (im vorliegenden Fall eine exklusive Nor-Verknüpfung) gekoppelt werden. Stattdessen kann das Signal f auch über einen Zwischenschritt erhalten werden, indem zunächst die Signale d und b entsprechend logisch verknüpft werden, woraus sich das Signal e ergibt, und indem dann dieses Signal e mit dem PCM-Signal a entsprechend logisch verknüpft wird, woraus sich das vorher auf anderem Wege erhaltene Signal f ergibt.The beginnings and ends of the frame are marked accordingly with RA and RE, where the frame end of a previous frame is the frame start of a following frame is equivalent to. According to FIG. 1 a, a bit clock signal b is assigned to the PCM signal a. Both signals a and b can by a simple logical combination, in the present case Fall through an exclusive Nor link, into a PCM signal c in a self-clocking Two-phase bit format (Bi - L) that in each bit center of the signal a has a signal edge. The bit clock signal b becomes a frame clock signal d derived, the first sign change at the beginning of each frame in bit center X. and within each frame at a bit beginning or end a second, opposite one Has sign change. The frame clock signal d can be symmetrical or according to dl be asymmetrical according to d2. To convert to a PCM signal in a modified two-phase bit format to get the signal information about the bit clock, the frame clock and the PCM signal contains the signals c and d directly via a simple logical link (in the present case an exclusive Nor link). Instead of this the signal f can also be obtained via an intermediate step by initially the signals d and b are logically linked accordingly, from which the signal e results, and by then this signal e with the PCM signal a correspondingly logically is linked, from which the signal f previously obtained in another way results.

Das PCM-Signal f im modifizierten Zweiphasen-Bitformat (wie auch das Signal e ohne PCM-Signalinformation) weist durch den Vorzeichenwechsel mittels des Rahmentaktsignals d an allen Rahmenanfängen in Bitmitte bei X keine Signalflanke auf, die normalerweise bei einem selbsttaktenden Zweiphasen-Bitformat-Signal an allen Bitmitten auftritt. Diese Flankenfehlstellen an den Rahmenanfängen werden für die erfindungsgemäße Rahmensynchronisation ausgenutzt, da sie unabhängig vom Signalinhalt des PCM-Signals a eine eindeutige Aussage über den jeweiligen Rahmenanfang zulassen. Innerhalb des Rahmens treten beim Rückgängigmachen des Vorzeichenwechsels in Bitmitte keine Flankenfehlstellen auf, da beispielsweise das Rahmentaktsignal dl gemäß Figur la stets an einem Bitanfang bzw.-ende Y wieder seinen ursprünglichen Vorzeichen zustand einnimmt.The PCM signal f in the modified two-phase bit format (like the Signal e without PCM signal information) is indicated by the change in sign by means of the Frame clock signal d at all frame starts in the middle of the bit at X no signal edge that normally appear on a self-clocking two-phase bit format signal occurs at all bit centers. These edge defects are at the beginning of the frame exploited for the inventive frame synchronization, since it is independent of the Signal content of the PCM signal a unambiguous information about the respective frame start allow. Occur within the frame when undoing the sign change in In the middle of the bit, there are no missing edges, because, for example, the Frame clock signal dl according to FIG adopts the original sign state.

In Figur Ib ist ein PCM-Signal a' dargestellt, bei dem die Rahmenlänge RL 9 Bit-Stellen umfaßt, die alle mit logischen 'o'-Signalen belegt sind. Wenn ein derartiges PCM-Signal a' wiederum mit einem Bit-Taktsignal b in entsprechender Weise logisch verknüpft wird, entsteht ein PCM-Signal c' in einem selbsttaktenden Zweiphasen-Bitformat, wobei das Signal c' dem um 1800 verschobenen Bit-Taktsignal b entspricht. Ein Rahmentaktsignal d' ist gemäß Figur Ib analog dem Signal d2 aus Figur la unsymmetrisch ausgebildet, was erforderlich wäre, wenn die Rahmen eine gerade Anzahl von Bit-Stellen haben. Im übrigen entspricht das Rahmentaktsignal d' allen den im Zusammenhang mit Figur 1b und dem Rahmentaktsignal d erörterten Bedingungen. Durch entsprechende logische Verknüpfung der Signale c' und d' läßt sich ein PCM-Signal f' in einem modifizierten Zweiphasen-Bitformat ableiten, das wie das Signal f aus Figur 1a nur an allen Rahmenanfängen in Bitmitte eine Flankenfehlstelle aufweist. Daraus ergibt sich, daß auch bei einem aus logischen 'o'-Signalen bestehenden PCM-Rahmen stets eine einwandfreie Rahmensynchronisation möglich ist, ohne daß zusätzliche Synchronisationsworte eingebaut und/oder Pausen in der Signalübertragung vorgesehen werden.In Figure Ib, a PCM signal a 'is shown in which the frame length RL comprises 9 bit positions, all of which are assigned logical 'o' signals. When a such a PCM signal a 'in turn with a bit clock signal b in a corresponding manner is logically linked, a PCM signal c 'is created in a self-clocking two-phase bit format, where the signal c 'corresponds to the bit clock signal b shifted by 1800. A frame clock signal d 'is designed asymmetrically according to Figure Ib analogous to the signal d2 from Figure la, what would be required if the frames had an even number of bit locations. Otherwise, the frame clock signal d 'corresponds to all those in connection with FIG 1b and the frame clock signal d. By appropriate logical Linking the signals c 'and d' can be a PCM signal f 'in a modified Derive two-phase bit format which, like the signal f from FIG. 1a, only at the beginning of the frame has a missing edge in the middle of the bit. It follows from this that even with one PCM frames consisting of logical 'o' signals always ensure perfect frame synchronization is possible without adding additional synchronization words and / or pauses be provided in the signal transmission.

In den Figuren 2a und 2b sind verschiedenartige Sende stufen S der erfindungsgemäßen Einrichtung dargestellt. In beiden Fällen ist ein Bit-Taktgenerator lo jeweils mit einem PCM-Signalerzeugungsglied 12 und einem Rahmentaktgenerator 14 verbunden. An den Ausgängen der Glieder lo, 12 und 14 entstehen die in Figur la mit b, a und d bezeichneten Signale, wobei das PCM-Signal a über einen Signaleingang 8 beeinflußbar ist.In Figures 2a and 2b, different types of transmission stages S are the Device according to the invention shown. In both cases there is a bit clock generator lo each with a PCM signal generating element 12 and a frame clock generator 14 connected. At the exits the links lo, 12 and 14 arise the signals designated in Figure la with b, a and d, the PCM signal a via a signal input 8 can be influenced.

Bei beiden Ausführungsformen erfolgt eine logische Signalverknüpfung der Signale a, b und d mittels exklusiver Nor-Gatter 16 und 18, wobei das am Ausgang des Gatters 18 entstehende PCM-Signal f im modifizierten Zweiphasen-Bitformat über ein Sendeglied 20 und einen Ausgang A zu einer Empfangs stufe E geführt wird, die beispielsweise gemäß Figur 3 aufgebaut ist. Der Unterschied zwischen den Ausführungsformen aus Figur 2a und 2b besteht darin, daß nach Figur 2a zunächst die Signale a und b zum Signal c und dann das letztere direkt mit dem Signal d zum übertragenen Signal f verknüpft werden, während nach Figur 2b die Signale b und d zu einem Zwischensignal e gemäß Figur la und dann das letztere mit dem Sig nal a zum ausgangsseitigen Signal f verknüpft werden. Statt der dargestellten logischen Verknüpfungsglieder können auch exklusive Oder- bzw. Or-Gatter benutzt werden.In both embodiments there is a logical signal combination of the signals a, b and d by means of exclusive Nor gates 16 and 18, with the output of the gate 18 resulting PCM signal f in the modified two-phase bit format a transmitting member 20 and an output A to a receiving stage E is performed, the is constructed, for example, according to FIG. The difference between the embodiments 2a and 2b consists in that, according to FIG. 2a, the signals a and b to signal c and then the latter directly to signal d to the transmitted signal f are linked, while according to Figure 2b, the signals b and d to an intermediate signal e according to Figure la and then the latter with the Sig nal a to the output signal f can be linked. Instead of the logical linkage elements shown, you can exclusive OR or OR gates can also be used.

Das an jedem Rahmenanfang in Bitmitte bei X eine Flankenfehlstelle aufweisende Signal f gelangt gemäß Figur 3 zum Eingang eines gesteuerten Umschalters 22 der Empfangsstufe E. Im Synchronisationsfall, bei dem der Umschalter 22 mit dem phasengenau rekonstruierten Rahmentaktsignal d gemäß Figur la in geeigneter Weise umgesteuert wird, entsteht am Ausgang des Umschalters 22 das. ursprüngliche PCM-Signal c im selbsttaktenden Zweiphasen-Bitformat.At the beginning of each frame in the middle of the bit at X there is a missing edge having signal f reaches the input of a controlled changeover switch according to FIG 22 of the receiving stage E. In the case of synchronization, in which the switch 22 with the phase-precisely reconstructed frame clock signal d according to Figure la in a suitable manner is reversed, arises at the output of the switch 22. The original PCM signal c in self-clocking two-phase bit format.

Dieses Signal c, das in Verbindung mit dem Rahmentaktsignal d für Anzeigezwecke oder dergleichen ausgenutzt werden kann, gelangt ferner zum Eingang eines Taktrekonstruktions- bzw. Bitsynchronisationsgliedes 24, an dessen einem Ausgang das Bit-Taktsignal b gemäß Figur la und an dessen anderem Ausgang immer dann ein Fehlerimpuls g entsteht, wenn das Glied 24 außerhalb des Synchronisationszustandes am Rahmenanfang in Bitmitte bei X eine Flankenfehlstelle vorfindet. Diese im nicht synchronisierten Zustand auftretenden Fehlerimpulse g gelangen zum Eingang eines Schieberegisters 28, das mit dem Bit-Taktsignal b getaktet wird und im Rahmenabstand Ausgänge 30 aufweist. Im vorliegenden Fall sind vier derartige Ausgänge 30 vorgesehen, die mit einem Auswerteglied 32 verbunden sind. Dieses kann ein Und-Glied oder ein Summierglied 32 mit einem Eingang 34 zur Eingabe zulässiger Fehler bzw. einer einstellbaren Toleranzbreite sein. Der Ausgang des Auswertegliedes 32 ist über eine Leitung 36 mit dem Rückstelleingang r eines zyklisch arbeitenden Zählers 26 verbunden, der ebenfalls mit dem Bit-Taktsignal b getaktet wird. Am Ausgang des Zählers 26 entsteht im Synchronisationsfall das phasengenaue Rahmentaktsignal d, das zur Ansteuerung des Umschalters 22 ausgenutzt wird.This signal c, in conjunction with the frame clock signal d for Display purposes or the like can also be used, also reaches the entrance a clock reconstruction or bit synchronization element 24, at one output the bit clock signal b according to FIG. 1 a and at the other one Output always an error pulse g occurs when the member 24 is outside the Synchronization state at the start of the frame in the middle of the bit at X there is a missing edge finds. These error pulses g, which occur in the non-synchronized state arrive at the input of a shift register 28 which is clocked with the bit clock signal b and has outputs 30 in the frame spacing. In the present case there are four of these Outputs 30 are provided, which are connected to an evaluation element 32. This can an AND element or a summing element 32 with an input 34 for inputting permissible Error or an adjustable tolerance range. The output of the evaluation element 32 is via a line 36 with the reset input r of a cyclically operating Counter 26 connected, which is also clocked with the bit clock signal b. At the exit of the counter 26, the phase-accurate frame clock signal is produced in the case of synchronization d, which is used to control the switch 22.

Nach erfolgter Rahmensynchronisation entstehen am Ausgang des Glie des 24 der Empfangsstufe E aus den bereits erläuterten Gründen keine Fehlersignale g, so daß im Normalfall die Eing-gsbedingungen für das Auswerteglied 32 nicht erfüllt sind und der Zähler 26 -kein Rückstellsignal erhält. Dadurch durchläuft er unter Taktung mittels des Bit-Taktsignals b ständig seine volle Zählkapazität, wobei ausgangsseitig - gegebenenfalls nach einer Signalunrwandlungdas phasen genaue Rahmentaktsignal d entsteht.After frame synchronization, the output of the Glie des 24 of receiving stage E no error signals for the reasons already explained g, so that the input conditions for the evaluation element 32 are not met in the normal case and the counter 26 receives no reset signal. As a result, he passes under Clocking by means of the bit clock signal b constantly has its full counting capacity, whereby on the output side - if necessary after a signal conversion, the phase-accurate frame clock signal d arises.

Außerhalb des Synchronisationszustandes erfolgt keine phasenrichtige Ansteuerung des Umschalters 22, da das Rahmentaktsignal d noch nicht synchronisiert ist. Demzufolge entsteht am Ausgang des Umschalters 22 noch nicht das Signal c, und die hierbei in Bitmitte auftretenden Flankenfehlstellen führen zu Fehlerimpulsen g, von denen mittels des Schieberegisters 28 nur diejenigen ausgewertet werden, die einen gegenseitigen Rahmenabstand haben. Wenn solche Fehlersignale im Rahmenabstand mit einer dem Auswerteglied 32 genügenden Wahrscheinlichkeit auftreten, wird der Zähler 26 zurückgestellt, und sein Zählvorgang beginnt von neuem. Dieser Vorgang setzt sich fort, bis das Rahmentaktsignal d synchronisiert ist, so daß am Ausgang des Umschalters 22 exakt das Signal c entsteht und die Fehlerimpulse g entfallen.Outside the synchronization state, there is no phase-correct Activation of the switch 22, since the frame clock signal d still is not synchronized. As a result, there is still a result at the output of the changeover switch 22 not the signal c, and the missing edge points occurring in the middle of the bit lead to error pulses g, of which only those by means of the shift register 28 are evaluated, which have a mutual frame distance. When such error signals occur within the frame spacing with a probability sufficient for the evaluation element 32, the counter 26 is reset and its counting process begins again. This The process continues until the frame clock signal d is synchronized, so that am Output of the switch 22 produces exactly the signal c and the error pulses g are omitted.

Grundsätzlich wäre es zwar möglich, die Fehlerimpulse g unmittelbar auf den Zähler 26 einwirken zu lassen, doch besteht hierbei die Gefahr einer Fehlsynchronisation, die beispielsweise dann auftreten würde, wenn dem Glied 24 ein Eingangssignal zugeführt wird, bei dem zufällig bzw. ungewollt an irgendeiner Bitmitte eine Signalflanke unterdrückt ist. Die Stör- bzw. Synchronisationssicherheit der Einrichtung wird wesentlich dadurch heraufgesetzt, daß die Fehlersignale g gemäß Figur 3 korrelationsmäßig ausgewertet werden. Das heißt diese werden nur dann weiter verarbeitet, wenn mehrere Fehlerimpulse im Rahmenabstand auftreten.In principle, it would be possible to send the error pulses g directly to act on the counter 26, but there is a risk of incorrect synchronization, which would occur, for example, when the element 24 is supplied with an input signal becomes, in which accidentally or unintentionally at some bit center a signal edge is suppressed. The interference or synchronization security of the device is substantially increased by the fact that the error signals g according to FIG be evaluated. This means that these are only processed further if more than one Error pulses occur in the frame spacing.

Die dargestellten Ausführungsbeispiele, die sich durch eine besondere Einfachheit auszeichnen, können im Rahmen der Erfindung vielfältig abgewandelt und den jeweiligen Betriebserfordernissen agepaßt werden. In jedem Fall ermoglichen sie eine äußerst zweckmässige, einfache und bezüglich der Ubertragungskapazität sowie der Störsicherheit günstige Rahmensynchronisation.The illustrated embodiments, which are characterized by a special Characterized by simplicity, can be varied and varied within the scope of the invention be adapted to the respective operating requirements. In any case, allow they are extremely useful, simple and in terms of transmission capacity as well as frame synchronization favorable to interference immunity.

Claims

Claims 9 method for frame synchronization during transmission of PCM signals combined to form frames or words in a self-clocking Two-phase bit format (Bi - L or split phase), characterized in that on the transmission side by means of a frame clock signal at the beginning of each frame in each bit center of the Signal edge occurring in two-phase bit format by occurring at this point Signal sign change suppressed and the sign change within each Frame at the beginning or end of the bit can be undone that this modified Two-phase bit format signal is transmitted and that on the receiving side the frame clock signal depending on the missing signal edges at the beginning of the frame in the middle of the bit is reconstructed exactly in phase.

2. The method according to claim 1, characterized in that from the received modified two-phase bit format signal by appropriately controlled The original is reversed by means of the reconstructed frame clock signal or real two-phase itformat signal is derived.

3. The method according to claim 1 or 2, characterized in that the receiving side using the two-phase bit format signal, a narrow-band clock reconstruction or Bit synchronization is carried out by that here a frame clock signal as well as on Edge gaps in the middle of the bit error signals are derived and that the latter can be used to influence the synchronization of the frame clock signal.

4. The method according to claim 3, characterized in that the clock reconstruction or bit synchronization by means of the reversed sign treated two-phase B itformat signal is performed.

5. The method according to one or more of claims 1-4, characterized in that that the error signals for influencing the synchronization of the frame clock signal be evaluated in terms of correlation.

6. The method according to claim 5, characterized in that the syn Influencing the chronization depending on several occurring within the frame spacing Error signals is carried out.

7. The method according to claim 6j, characterized in that the frame spacing occurring error signals are summed up and with an approved or adjustable tolerance range can be used to influence the synchronization.

8. The method according to one or more of claims 1-7, characterized in that that a symmetrical frame clock signal is used.

9. The method according to one or more of claims 1-8, characterized in that that on the transmission side the frame clock signal is derived from the bit clock that it is on at the beginning of each frame in the middle of the bit a sign change and in each frame at The beginning or end of the bit has an opposite sign change and that it is logically combined with the two-phase bit format signal.

lo. Method according to Claim 9, characterized in that the logical Linking with the two-phase bit format signal takes place directly.

11. The method according to claim 9, characterized in that the logical Linking with the two-phase bit format signal is done indirectly, namely by logical link first with the bit clock signal and then with the original PCM sign & l.

12. The method according to one or more of claims 1-11, characterized characterized in that an exclusive or or or and / or as a logical link an exclusive Nor link is used.

13. Means for performing the method according to one or more of claims 1-12, characterized by a transmission stage (S) with a member (14) for generating a frame clock signal (d) which is located at the beginning of each frame in the middle of the bit a sign change and an opposite one in each frame at the beginning or end of the bit Has sign change, as well as with logic gates (16, 18) for the PCM, bit clock and frame clock signals to produce a modified two-phase bit format (f), in which a signal edge is suppressed at the beginning of each frame in the middle of the bit, and by a receiving stage (E) with a switch (22), with one connected to it Bit clock reconstruction element (24), which has a Emits error pulse and that with a frame clock reconstruction element (26) - coupled is which is derived from one of the error pulses Readjustment signal can be influenced in a synchronizing manner and is connected on the output side to the changeover switch (22) is.

14. Device according to claim 13, characterized in that the Bit clock reconstruction element (24) on the output side with a bit clocked by the bit clock Shift register (28) connected to outputs (3o) arranged at a frame spacing to which an evaluation element (32) is connected, and that the bit clock (h) clocked frame clock reconstruction element with a cyclically operating counter (26) a reset input (r) coupled to the evaluation element (32) for a premature Resetting is during synchronization manipulation.

15. Device according to claim 14, characterized in that the Evaluation element is a logical AND element (32).

16. The device according to claim 14, characterized in that the Evaluation element a summing element (32) with an additional input (34) for one Entry of permissible errors or an adjustable tolerance range is.

17. Device according to one or more of claims 13-16, characterized characterized in that the bit clock reconstruction element (24) has a narrow-band control loop for bit synchronization.

18. Device according to one or more of claims 13-17, characterized characterized in that the frame clock signal element (ti) of the transmission stage (S) is a symmetrical one Frame clock signal (d) generated.

19. Device according to one or more of claims 13-18, characterized marked, that on the transmitting side as logical link elements exclusive or or or and / or exclusive Nor gates (16, 18) are provided.