DE2539876C2

DE2539876C2 - Charge storage circuitry for reducing the power dissipation of signal generators

Info

Publication number: DE2539876C2
Application number: DE19752539876
Authority: DE
Inventors: Paul-Werner V. 8190 Wolfratshausen Basse; Dietbert 8021 Taufkirchen Essl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-09-08
Filing date: 1975-09-08
Publication date: 1981-09-24
Also published as: DE2539876A1

Description

Die Erfindung bezieht sich auf eine Laaungsspeicher-Schaltanordnung zur Verringerung der Verlustleistung von Signalgeneratoren gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a power storage circuit arrangement to reduce the power loss of signal generators according to the preamble of Claim 1.

Signalgeneratoreu, deren Ausgänge mit einer Vielzahl von Schaltungseingängen von Schaltkreisen verbunden sind, werden z. B. zum Betrieb von nach dem dynamischen Prinzip arbeitenden Schaltkreisen benötigt. Diese werden nämlich von Taktsignalen angesteuert, die von Taktgeneratoren geliefert werden. Zu diesen sogenannten dynamischen Schaltkreisen gehören die in MOS-Technik aufgebauten Speicherbausteine, dazu gehören aber auch Ladungsvenchiebeschaltungen oder CCD-Schaltkreise, Schieberegister usw. Jeder Schaltungseingang dieser Schaltkreise stelle nun eine kapazitive Belastung für den Ausgang des Signalgenerators dar. Ist der Signalgenerator mit einer Mehrzahl von Schaltungseingängen verbunden, dann summiert sich diese Kapazität, durch die der Ausgang des Signalgenerators belastet wird, zu einer verhältnismäßig großen Kapazität, die im folgenden Lastkapazität genannt wird. Der Signalgenerator muß die Lastkapazität zyklischSignalgeneratoreu, the outputs of which with a variety of circuit inputs of circuits are connected, e.g. B. to operate from after circuits operating on the dynamic principle are required. These are controlled by clock signals, which are supplied by clock generators. These so-called dynamic circuits belong the memory modules built in MOS technology, but this also includes charge control circuits or CCD circuits, shift registers, etc. Each circuit input of these circuits now represents one capacitive loading for the output of the signal generator. Is the signal generator with a plurality of Circuit inputs connected, then this capacitance adds up, through which the output of the signal generator is burdened, to a relatively large one Capacity, which is called load capacity in the following. The signal generator must cyclically increase the load capacity

in aufladen und entladen. Die nach dem Aufladen der Lastkapazität gespeicherte Energie wird beim Entladen jedesmal vollständig in Wärme umgesetzt. Durch diesen Vorgang wird also eine hohe Verlustleistung verursacht. Beim Aufladen der Kapazität durch den Signalgenera· tor wird kurzzeitig ein hoher Strom aus der Versorgungsspannungsquelle des Signalgenerators benötigt, was leicht zu Spannungseinbrüchen führen kann. Sind die Schaltkreise auf einem Halbleiterbaustein integriert, dann begrenzt die bei der Entladung der Lastkapazität entstehende Wärme die Packungsdichte.in charge and discharge. The after charging the Load capacity stored energy is completely converted into heat each time it is discharged. Through this This process causes a high power loss. When charging the capacity by the signal generator tor, a high current is briefly required from the supply voltage source of the signal generator, which can easily lead to voltage drops. If the circuits are integrated on a semiconductor component, then the heat generated when the load capacity is discharged limits the packing density.

Aus der DE-OS 23 13 795 ist eine Pufferschaltung bekannt, die als Übergangs- bzw. Zwischenmodul verwendet wird und sicherstellen soll, daß der nachgeschalleten Logikschaltung stets eine eindeutige »1« angeboten wird. Dies geschieht durch einen zusätzlichen Transistor 18, der eine zusätzliche Aufladung der Kondensatofen Com und C_n bewirkt. Zwar liegt auch bei dieser Schaltung ein Schaltlransistor zwischenFrom DE-OS 23 13 795 a buffer circuit is known which is used as a transition or intermediate module and is intended to ensure that the downstream logic circuit is always offered a clear "1". This is done by an additional transistor 18, which causes an additional charge of the condensate furnace Com and C _n . In this circuit, too, there is a switching transistor between

?wei mit C_OM und C_1n bezeichneten Kondensatoren, wobei der Transistorschalter von einer Taktquelle gesteuert wird, jedoch arbeitet diese Schaltung wie folgt: Capacitors labeled C _OM and C _1n , where the transistor switch is controlled by a clock source, but this circuit works as follows:

Zuerst wird der Kondensator C out über die Transistoren 15 und 16 aufgeladen. Dann werden die Transistoren 15 und 16 gesperrt, gleichzeitig übernimmt der Transistor 18 eine weitere Aufladung des Kondensators Cout, wobei gleichzeitig der Transistor 1 geöffnet ist und während der zusätzlichen Aufladung durch den Transistor 18 auch bereits der Kondensator C in aufgeladen wird. Dadurch erfolgt aber kein Umladeeffekt, was mit einem Absinken der Spannung des Kondensators C out verbunden wäre, sondern es wird lediglich der Kondensator C in auf die gleiche Spannung aufgeladen, wie der Kondensator Cout. Dann wird der Transistor 22 geöffnet, und nun erfolgt eine völlige Entladung des Kondensators C out über den Transistor 20. Sobald dieser Kondensator Cout entladen wird, wird der Transistor wieder durchlässig gesteuert und nunmehr entlädt sich ebenfalls der Kondensator C in, und zwar ebenfalls bis auf das Potential 0. Dies geht auch eindeutig aus den Spannungsdiagramrien der Fig. 2 dieser Entgegenhaltung hervor, wo es Zeiten gibt, nämlich nach dem Zeitpunkt ;4, wo beide Kondensatoren bis auf 0 entladen sind. Erst wenn dieser Zustand eingetreten ist, wird der Transistor 21 wieder gesperrt und der ganze Hergang beginnt von neuem.First, the capacitor C out is charged via the transistors 15 and 16. Then the transistors 15 and 16 are blocked, at the same time the transistor 18 takes over a further charging of the capacitor Cout, whereby the transistor 1 is opened at the same time and the capacitor C in is already charged during the additional charging by the transistor 18. However, this does not result in a charge reversal effect, which would be associated with a drop in the voltage of the capacitor C out , but only the capacitor C in is charged to the same voltage as the capacitor Cout. The transistor 22 is then opened, and the capacitor C out is now completely discharged via the transistor 20. As soon as this capacitor Cout is discharged, the transistor is again controlled to be permeable and the capacitor C in is now also discharged, also up to the potential 0. This can also be seen clearly from the voltage diagrams in FIG. 2 of this citation, where there are times, namely after the point in time; Only when this state has occurred, the transistor 21 is blocked again and the whole process begins again.

Bei der bekannten Anordnung werden also beide Kondensatoren auf Nullpotential entladen und müssen auch stets wieder von neuem auf die volle Spannung aufgeladen werden, so daß dadurch die durch die Umladung entstehende Verlustleistung mit dieser Anordnung nicht verringert werden kann.In the known arrangement, both capacitors are and must be discharged to zero potential are also always recharged again to the full voltage, so that thereby the through the Reloading power loss that occurs cannot be reduced with this arrangement.

In der US-Patentschrift 36 56 004 ist eine bipolare Treiberschaltung zur Auf- und Entladung eines Kondensators beschrieben, wobei ein Transistor parallel und ein zweiter in Reihe zur kapazitiven Last und zum Versorgungsspannungspotential geschaltet ist. Der Paralleltransistor wird zur Entladung der Lastkapazität und der Reibentransistor zu deren Aufladung verwendet. Ziel der Schaltung ist es, dafür zu sorgen, daß die Lastkapazität stets auf das volle Versorgui.gspotential aufgeladen werden kann, was dadurch geschieht, daß der Serientransistor nicht eher durchgeschaltet wird, als bis die Aufladung der Lastkapazität über den Paralleltransistor er^folgt ist. Auch mit dieser Schaltung können Umladeverluste nicht verringert werden.US Pat. No. 3,656,004 describes a bipolar driver circuit for charging and discharging a capacitor, one transistor being connected in parallel and a second in series with the capacitive load and the supply voltage potential. The parallel transistor is used to discharge the load capacitance and the friction transistor to charge it. The aim of the circuit is to ensure that the load capacity can always be charged to the full Versorgui.gspotential, this being achieved in that the series transistor is not more turned on than to charging of the load capacitance on the transistor parallel he ^f olgt is. Even with this circuit, recharging losses cannot be reduced.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung anzugeben, durch die die Verlustleistung verringert wird, die dadurch entsteht, daß ein Signalgenerator eine aufgrund der an seinem Ausgang angeschlossenen Schaltkreise verursachte Lastkapazität auf· und entladen muß. Diese Aufgabe wird gemäß den im Kennzeichen des Patentanspruchs 1 abgegebenen Merkmalen gelöst.The object of the invention is to provide a circuit arrangement through which the power loss is reduced, which arises from the fact that a signal generator due to the on The circuits connected to its output must charge and discharge load capacitance. These The object is achieved according to the features given in the characterizing part of claim 1.

Durch die erfindungsgemäße Schaltungsanordnung wird beim Entladevorgang der Lastkapazität über den Signalgenerator ein Teil der Ladung so lange gespeichert, bis sie für den nächsten Aufladevorgang der Lastkapazität wieder verwendet werden kann. Dabei kann vor dem eigentlichen Entladevorgang der Lastkapazifät über den Signalgeherator ein Teil der Ladung auf die Zusatzkapazität Überführt werden. Die dann noch auf der Lastkapazität verbleibende Ladung fließt anschließend über den Signalgenerator ab. Damit wird die auf der Ausgangsleitung des Signalgenerators kapazitiv gespeicherte Energie beim Entladen nicht vollständig in Wärme umgesetzt, vielmehr wird beim Aufladevorgang der Lastkapazität ein Teil der Ladung wieder zur Verfügung gestellt.The circuit arrangement according to the invention is during the discharge process of the load capacitance over the The signal generator stores part of the charge until it is ready for the next charging process Load capacity can be used again. Before the actual unloading process, the Load capacity via the signal generator part of the Charge to be transferred to the additional capacity. The charge still remaining on the load capacity then flows off via the signal generator. This is the on the output line of the signal generator capacitively stored energy is not completely converted into heat when discharging; Charging process of the load capacity makes part of the charge available again.

Da beini Aufladevorgang ein Teil der in der Zusatzkapazität gespeicherten Ladung auf die Lastkapazitäten wieder übertragen wird, muß nur noch der Rest der zur Aufladung benötigten Ladung über den Signalgenerator einer Versorgungsspannungsquelle entnommen werden.Since during the charging process a part of the charge stored in the additional capacity is transferred to the load capacities is transferred again, only the rest of the charge required for charging has to be via the Signal generator can be taken from a supply voltage source.

id Sind die Schaltkreise auf einem Halb^iterbaustein integriert, so kann auch die Zusatzkapazität auf diesem Baustein mitintegriert sein. Es ist aber auch möglich, die Zusatzkapazität durch einen an den Halbleiterbaustein angeschlossenen Kondensator zu realisieren,
π Falls für die Schaltkreise komplementäre Signale benötigt werden, sind entweder zwei Signalgeneratoren oder ein Signalgenerator mit zwei Ausgängen erforderlich. In diesem Falle kann jeweils die eine, den einen Ausgang belastende Lastkapazität als Zusatzkapazität für die andere, den anderen Ausgang belastende Lastkapaziiät verwendet werden.id If the circuits are integrated on a semiconductor module, the additional capacity can also be integrated on this module. However, it is also possible to implement the additional capacitance by means of a capacitor connected to the semiconductor module,
π If complementary signals are required for the circuits, either two signal generators or one signal generator with two outputs are required. In this case, the one load capacitance that loads one output can be used as additional capacitance for the other load capacitance that loads the other output.

Die wesentlichen Vorteile der eivndungsgemäßen Schaltungsanordnung liegen darin, daß d.-r Stromverbrauch zum Betrieb des Signalgenerators geringer wird und kleinere Stromspitzen auftreten. Dadurch wird die Stromversorgung entlastet. Es kann Verlustleistung eingespa.-ί werden oder eine höhere Geschwindigkeit erzielt werden. Werden in einem System eine Vielzahl von Halbleiterbausteinen verwendet, dann führt die jo geringere Wärmeentwicklung zu einer Entlastung der Kühlung für das System.The main advantages of the intended Circuit arrangement is that d.-r power consumption to operate the signal generator is lower and smaller current peaks occur. This will make the Power supply relieved. Power loss can be saved-ί or a higher speed be achieved. If a large number of semiconductor components are used in a system, the jo lower heat generation to a relief of the Cooling for the system.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Other developments of the invention emerge from the subclaims.

Anhand von Adsführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigtThe invention is further developed on the basis of examples of ads shown in the figures explained. It shows

Fig. 1 eine Ausführung eier Schaltungsanordnung,1 shows an embodiment of a circuit arrangement,

F i g. 2 ein Spannungsdiagramm für die Schaltungsanordnung der Fig. 1,F i g. 2 shows a voltage diagram for the circuit arrangement of FIG. 1,

F i g. 3 eine zweite Ausführungsform der Schaltungsanordnung, bei der die Zusatzkapazität vorgeladen wird.F i g. 3 a second embodiment of the circuit arrangement, in which the additional capacity is pre-charged.

F ι g. 4 ein Spannungsdiagramm der Schaltungsanordnung der Fig. 3.Fig. 4 shows a voltage diagram of the circuit arrangement of FIG. 3.

F i g. 5 eine dritte Ausführungsform der Schaltungsanordnung, bei der von den Signalgeneratoren komplementäre Ausgangssignale abgegeben werden,F i g. 5 a third embodiment of the circuit arrangement, in which complementary output signals are emitted by the signal generators,

F i g. 6 ein Spannungsdiagramm für die Schaltungsanordnung der F i g. 5,F i g. 6 is a voltage diagram for the circuit arrangement of FIG. 5,

Fig. 7 eine vierte Ausführungsform der Schaltungsanordnung, bei der von Signalgeneratoren komplementäre Ausgangssignale abgegeben werden,7 shows a fourth embodiment of the circuit arrangement, in which complementary output signals are emitted by signal generators,

F i g. 8 ein Spannungsdiagramm für die Schaltungsanordnung der Fig. 7,F i g. 8 is a voltage diagram for the circuit arrangement of FIG. 7,

^c i & 9 sin Spannungsdiagramm für die Schaltungsanordnung der F i g. 7 bei einer anderen Betriebsweise dieser Schaltungsanordnung, ^c i & 9 sin voltage diagram for the circuit arrangement of FIG. 7 in a different mode of operation of this circuit arrangement,

Fig. 10 ein Spannungsdiagramm für die Schaltungsanordnung der F i g. 7 bei einer weiteren Betriebsweise dieser Schaltungsunordnung.10 is a voltage diagram for the circuit arrangement the F i g. 7 in a further mode of operation of this circuit disorder.

In den Ausführungsbeispielen sind die Schalter der Schaltungsanordnung durch MOS-Transistoren realisiert worden. Ebenfalls ist die Ausgangsstufe der Signalgeneratoren in MOS-Technik realisiert. Es ist auch nur die Ausgangsstufe der Signalgeneratoren dargestellt, da diese zur Erklärung der Schaltungsanordnung ausreicht. Die am Ausgang des Signalgenerators liegende Lastkapazität, die von einer Mehrzahl vonIn the exemplary embodiments, the switches of the circuit arrangement are implemented by MOS transistors been. The output stage of the signal generators is also implemented in MOS technology. It is only the output stage of the signal generators is shown, as this is used to explain the circuit arrangement sufficient. The load capacitance at the output of the signal generator, which is determined by a plurality of

Schattungseingängen von Schaltkreisen gebildet wird, wird in den Figuren als eine einzige Lastkapazität dargestellt. Diese Lästkäpaztlät syffiböliseft also nur die Summe der von der Ausgangsleitung und den Schaltungseingängen der Schaltkreise verursachten Kapazitäten, die den Ausgang des Signalgenerators belasten. Bei den in den Figuren dargestellten Spannungsdiagrammen sind jeweils Spannungen über die Zeit t aufgetragen.Shadow inputs formed by circuits are shown in the figures as a single load capacitance. This Lästkäpaztlät syffiböliseft so only the sum of the capacities caused by the output line and the circuit inputs of the circuits, which load the output of the signal generator. In the voltage diagrams shown in the figures, voltages are plotted over time t.

Als Beispiel einer Ausgangsstufe eines Signalgenerators ist in den Figuren die Zusammenschaltung zweier MOS-Transistoren ML und ME gezeigt, die eine Gegentaktstufe bilden. Dazu sind die gesteuerten Strecken der Transistoren ML und ME miteinander verbunden, der freie Anschluß der gesteuerten Strecke des Transistors ML ist mil einer Versorgungsspannung VDD. dec freie Anschluß der gesteuerten Strecke des Transistors MEist z. B. mit Null Volt verbunden. An den Steuereingang des Transistors ML wird ein Signal Φ 3. an den Steuereingang des Transistors MEe\n Signal Φ 2 angelegt. Im folgenden wird der Transistor ML Ladetransistor, der Transistor ME Entladetransistor genannt.As an example of an output stage of a signal generator, the figures show the interconnection of two MOS transistors ML and ME , which form a push-pull stage. For this purpose, the controlled paths of the transistors ML and ME are connected to one another, the free connection of the controlled path of the transistor ML is with a supply voltage VDD. dec free connection of the controlled path of the transistor ME is z. B. connected to zero volts. At the control input of the transistor ML a signal Φ 3 is applied to the control input of the transistor MEe \ n signal Φ 2 . In the following, the transistor ML is called the charging transistor, and the transistor ME is called the discharging transistor.

Der Verbindungspunkt der gesteuerten Strecke des Ladetransislors und des Entladetransistors bildet den Ausgang A. Von diesem Ausgang A führt dann die Ausgangsleitung zu den Schaltungseingängen der Schaltkreise. An diesem Ausgang A ist eine Lastkapazität CL dargestellt, die. wie bereits beschrieben, die von der Ausgangsleitung und den Schaltungseingängen jci Verursachten, den Ausgang des Signalgenerators belastenden Kapazitäten symbolisiert. Der Ausgang A ist weiterhin über einen Schalter MSmh einer Zusatzkapazität CZ verbunden. Der Schalter MS ist ebenfalls als MOS-Transistor (Schalttransistor) realisiert, an dessen Steuereingang ein Schaltsignal Φ 1 anliegt.The connection point of the controlled path of the charging transistor and the discharging transistor forms the output A. From this output A the output line then leads to the circuit inputs of the circuits. At this output A , a load capacitance CL is shown, which. as already described, symbolizes the capacitances which are caused by the output line and the circuit inputs jci and which burden the output of the signal generator. The output A is also connected to an additional capacitance CZ via a switch MSmh . The switch MS is also implemented as a MOS transistor (switching transistor), at the control input of which a switching signal Φ 1 is applied.

Mit Hilfe der Fig. 2 wird die Funktionsweise der Schaltungsanordnung nach F i g. 1 beschrieben. Dabei ist in der Zeile I das Schaltsignal Φ 1. in der Zeile 2 das Signal Φ 2. in der Zeile 3 das Signal φ 3. in der Zeile 4 die w Spannung a an dem Punkt A und in der fünften Zeile die Spannung ban dem Punkt ßdargestellt.With the aid of FIG. 2, the functioning of the circuit arrangement according to FIG. 1 described. In this case, in line I the switching signal Φ 1. in line 2 the signal Φ 2. in line 3 the signal φ 3. in line 4 the w voltage a at point A and in the fifth line the voltage ban dem Point ß shown.

ι angenommen, uau 4 ι assumed uau 4

Das Signal Φ 2 wird abgeschaltet und wieder das Schaltsignal Φ 1 an den Schalttransistor MS angelegt (Bereich Ht der Fig.2). Dadurch wird ein Teil der Ladung der Zusatzkapazität CZ an die Lastkapazität CL übergeben. Entsprechend steigt die Spannung a an dem Punkt A an, während die Spannung b an dem Punkt B absinkt.The signal Φ 2 is switched off and the switching signal Φ 1 is again applied to the switching transistor MS (area Ht of FIG. 2). As a result, part of the charge of the additional capacity CZ is transferred to the load capacity CL . Correspondingly, the voltage a at the point A increases , while the voltage b at the point B decreases.

Das Schaltsignal Φ 1 wird wieder abgeschaltet und damit der Schalttransistor MS gesperrt. Dagegen wird das Signal Φ 3 an den Ladetransistor ML angelegt. Nunmehr wird die Lastkapazität CL über den Ladetransistor ML von der Versorgungsspannung VDD her aufgeladen. Entsprechend steigt die Spannung a an dem Punkt A an, während die Spannung b an dem Punkt B konstant bleibt. Dies ist im Bereich IV der Fig.2 gezeigt.The switching signal Φ 1 is switched off again and thus the switching transistor MS is blocked. In contrast, the signal Φ 3 is applied to the charging transistor ML . The load capacitance CL is now charged from the supply voltage VDD via the charging transistor ML. Correspondingly, the voltage a at the point A increases , while the voltage b at the point B remains constant. This is shown in area IV of FIG.

Wie aus der Figur entnommen werden kann, wird die Lastkapazität CL nicht vollständig über die Ausgangsstufe des Signalgenerators entladen. Vielmehr wird ein Teil der Ladung über den Schalttransistor MS zur Zusatzkapazilät CZgeführt (beim Entladevorgang) und beim Aufladevorgang wieder ein Teil der Ladung der Zusalzkapazität CZder Lastkapazität CL zugeführt.As can be seen from the figure, the load capacitance CL is not completely discharged via the output stage of the signal generator. Rather, part of the charge is fed via the switching transistor MS to the additional capacitance CZ (during the discharging process) and during the charging process, part of the charge is fed back to the additional capacitance CZ of the load capacitance CL.

Eine zusätzliche Entlastung der Versorgungsspannungsquelle hinsichtlich der Spitzenströme kann dadurch erzielt werden, daß der Punkt öder Schaltungsanordnung in der Zeil zwischen Entladung und Aufladung der Lästkäpazität CL höher aufgeladen wird. Dies ist in Fig. 3 dargestellt. Hier ist die Zusatzkapazität CZüber einen MOS-Transistor MZ an die Versorgungsspannung VDD angeschlossen. Der Steuereingang des Transistors MZ wird von dem Signal Φ 2 angesteuert.An additional relief of the supply voltage source with regard to the peak currents can be achieved in that the point or circuit arrangement in the line between the discharge and the charging of the load capacity CL is charged higher. This is shown in FIG. 3. Here the additional capacitance CZ is connected to the supply voltage VDD via a MOS transistor MZ. The control input of the transistor MZ is controlled by the signal Φ 2 .

Die Betriebsweise dieser Schaltung gemäß Fig. 3 wird anhand des Spanriungsdiagramms der F i g. 4 kurz erläutert. Am Beginn der in F i g. 4 gezeigten Zeilen sind wiederum die dargestellten Spannungen angegeben. Im Bereich I wird an den Schalttransistoren MS das Schaltsignal Φ 1 angelegt. Da die Lastkapazität CL geladen ist, kann sie sich teilweise über den Schalttransistor MS auf die Zusatzkapazität CZ entladen. Demgemäß sinkt die Spannung a am Punkt A und steigt die Spannung 6 am Punkt B. Im Bereich II liegt nur dasThe mode of operation of this circuit according to FIG. 3 is illustrated with the aid of the voltage diagram of FIG. 4 briefly explained. At the beginning of the in F i g. 4 the lines shown are in turn given the voltages shown. In area I, the switching signal Φ 1 is applied to the switching transistors MS. Since the load capacitance CL is charged, it can partially discharge via the switching transistor MS to the additional capacitance CZ. Accordingly, the voltage a decreases at point A and the voltage 6 increases at point B. Only that is in area II

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CL aufgeladen ist. während die Zusatzkapazität CZ noch eine Restladung enthält. Dabei wird von der Ausnahme ausgegangen, daß die Kapazität CL gleich der Kapazität CZ entspricht Im Bereich I wird an den Schalttransistor MS das Schaltsignal Φ ! angelegt und damit wird der Schalttransistor MS leitend gesteuert. Der Ladetransistor ML und der Entladetransistor ME sind dagegen noch gesperrt. Nun kann sich die Lastkapazität CL über den Transistor MS auf die Zwischenkapazität CZ teilweise entladen. Somit sinkt die Spannung 2 an dem Punkt A ab, während die Spannung b an dem Punkt B ansteigt (Fig.2). Die Ladung, die bei diesem Vorgang von der Lastkapazität CL auf die Zusatzkapazität CZ übertragen wird, hängt von dem Kapazitätsverhältnis CZ/CL ab. CL is charged. while the additional capacity CZ still contains a residual charge. This is based on the exception that the capacitance CL corresponds equal to the capacitance CZ In region I is applied to the switching transistor MS, the switching signal Φ! applied and thus the switching transistor MS is controlled to be conductive. The charging transistor ML and the discharging transistor ME , however, are still blocked. The load capacitance CL can now be partially discharged to the intermediate capacitance CZ via the transistor MS. Thus the voltage 2 decreases at the point A , while the voltage b increases at the point B (FIG. 2). The charge that is transferred from the load capacity CL to the additional capacity CZ during this process depends on the capacity ratio CZ / CL .

Nun wird das Schaltsignal Φ I abgeschaltet und der Transistor MS gesperrt Dagegen wird an den Entladetransistoren ME das Signal Φ 2 angelegt, wodurch dieser leitend gesteuert wird. Die Lastkapazität CL kann sich nun über den Entladetransistor ME vollständig entladen. Dieser Vorgang ist im Bereich II der F i g. 2 dargestellt Das heißt die Spannung b an dem Punkt B ändert sich nicht während die Spannung a an dem Punkt A auf den MinimaKvert z. B. Null Volt zurückgehtThe switching signal Φ I is now switched off and the transistor MS is blocked. On the other hand, the signal Φ 2 is applied to the discharge transistors ME, which makes it conductive. The load capacitance CL can now be completely discharged via the discharge transistor ME. This process is in area II of FIG. This means that the voltage b at the point B does not change while the voltage a at the point A changes to the minimum value z. B. zero volts decreases

OigltatOigltat

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leitend gesteuert und die Lastkapazität CL kann sichConducted controlled and the load capacitance CL can

■r> völlig entladen. In dieser Zeit ist aber auch der Transistor MZ leitend gesteuert und die Zusatzkapazität kann sich zusätzlich aufladen. Im Bereich III liegt nur das Schaltsignal Φ 1 an, d. h. der Schalttransistor MS ist leitend gesteuert. Nun entlädt sich die Zusatzkapazität CZüber den Schalttransistor M5auf die Lastkapazität CL Da aber die Zusatzkapazität CZ jetzt eine größere Ladung enthält, wird auch die Lastkapazität CL höher aufgeladen. Im Bereich IV ist nur der Ladetransistor ML leitend gesteuert, somit wird die Lastkapazität CL auf■ r> completely discharged. During this time, however, the transistor MZ is also made conductive and the additional capacitance can also be charged. In area III, only the switching signal Φ 1 is applied, ie the switching transistor MS is controlled to be conductive. The additional capacitance CZ is now discharged to the load capacitance CL via the switching transistor M5, but since the additional capacitance CZ now contains a larger charge, the load capacitance CL is also charged more. In area IV, only the charging transistor ML is turned on , so the load capacitance CL is on

t5 ihren Endwert aufgeladen.t5 loaded their final value.

Es ist nicht erforderlich, daß der Punkt B über einen Transistor mit der Versorgungsspannung VDD verbunden ist Es wäre auch möglich, den Punkt B über einen Widerstand oder eine Diode mit der Versorgungsspannung zu verbinden.It is not necessary for point B to be connected to the supply voltage VDD via a transistor. It would also be possible to connect point B to the supply voltage via a resistor or a diode.

Werden für die zu versorgenden Schaltkreise komplementäre Signale benötigt dann kann die Schaltungsanordnung entsprechend Fig.5 aufgebaut sein. Die komplementären Ausgangssignale werden von zwei Ausgangsstufen eines oder zweier Signalgeneratoren erzeugt Die erste Ausgangsstufe besteht aus dem Ladetransistor ML I und dem Entladetransistor ME1. Der Steuereingang des Ladetransistors ML wird vonIf complementary signals are required for the circuits to be supplied, the circuit arrangement can be constructed as shown in FIG. The complementary output signals are generated by two output stages of one or two signal generators. The first output stage consists of the charging transistor ML I and the discharging transistor ME 1. The control input of the charging transistor ML is from

dem Signal Φ 3 angesteuert, während an dem Steuereitv gang des Enlladetransistors ME I das Signal Φ 2 anliegt. Der Ausgang der Ausgangsstufe ist mit A 1 bezeichnet. Entsprechend ist die zweite Ausgangsstufe aufgebaut. Sie bestellt aus deni Ladetransistor ML2 und dem Entladetransistor ME2. Jetzt wird aber dem Steuereingang des Ladetransislors ML 2 das Signal Φ 2, dem Steueremgang des Entladetransistors ME2 das Signal Φ 3 zugeführt. Der Ausgang der Ausgangsstufe ist mit A 2 benannt. Von dem Ausgang A 1 bzw. A 2 führt jeweils eine Ausgangsleitung zu Schallunpseingängen von Schaltkreisen, die von den komplementären Ausgangssignalen angesteuert werden.controlled by the signal Φ 3, while the signal Φ 2 is applied to the Steuereinv gear of the loading transistor ME I. The output of the output stage is labeled A 1. The second output stage is designed accordingly. She ordered from the charging transistor ML2 and the discharging transistor ME2. Now, however, the signal Φ 2 is fed to the control input of the charging transistor ML 2 , and the signal Φ 3 is fed to the control input of the discharging transistor ME2. The output of the output stage is named A 2. One output line leads from output A 1 or A 2 to sound input inputs of circuits that are controlled by the complementary output signals.

Am Ausgang A 1 der ersten Ausgangsstufe ist die erste Lastkapazität CL1 angeordnet, während am Ausgang der zweiten Ausgangsstufe die Laslkapazität CL 2 liegt. Die beiden Ausgänge A 1 und A 2 sind über den Schalttransistor MS miteinander verbunden. An dem Sleuereingang des Schalttransistors MS ist wiederum das Schaltsignal Φ 1 angelegt.At the output A 1 of the first output stage, the first load capacitance CL 1 is arranged, while at the output of the second output stage, the Laslkapazität CL 2. The two outputs A 1 and A 2 are connected to one another via the switching transistor MS. The switching signal Φ 1 is in turn applied to the power input of the switching transistor MS.

Aus Fig. 6 ergibt sich, wie die Schaltungsanordnung nach Fig.5 betrieben wird. Dabei kann entnommen werden, daß die Lastkapazität der einen Ausgangsstufe jeweils als Zusatzkapazität der anderen Ausgangsstufe verwendet wird. Zum Beispiel sei die Lastkapazität CL 1 aufgeladen, während die Lastkapazität CL 2 entladen ist. Wird nun das Schaltsignal Φ 1 an den Schalttransistor MS angelegt und dieser damit leitend gesteuert, so entlädt sich die Lastkapazität CL 1 zum Teil über den Schalttransistor /V/Sauf die Lastkapazität CjL 2. die jetzt als Zusatzkapazität wirkt. Diese Verhältnisse ergeben sich aus dem Bereich I der Fig.6. Dementsprechend nimmt die Spannung a 1 am Punkt A 1 ab, während die Spannung a 2 am Punkt A 2 zunimmt.FIG. 6 shows how the circuit arrangement according to FIG. 5 is operated. It can be seen that the load capacity of one output stage is used as an additional capacity of the other output stage. For example, let the load capacity CL 1 be charged while the load capacity CL 2 is discharged. If the switching signal Φ 1 is now applied to the switching transistor MS and this is thus made conductive, the load capacitance CL 1 is partially discharged via the switching transistor / V / Sauf the load capacitance CjL 2, which now acts as an additional capacitance. These relationships result from area I of FIG. Correspondingly, the voltage a 1 at point A 1 decreases, while the voltage a 2 at point A 2 increases.

Anschließend liegt nur das Signal Φ 2 an. Das bedeutet, daß der Entladetransistor ME1 der ersten Ausgangsstufe leitend gesteuert ist und sich die Lastkapazität CL 1 vollständig entladen kann. Gleichzeitig wird aber der Ladetransistor ML2 der zweiten Ausgangsstufe leitend gesteuert und die Lastkapazität CL 2 kann sich auf seinen höchsten Wert aufladen.Then only the signal Φ 2 is present. This means that the discharge transistor ME 1 of the first output stage is turned on and the load capacitance CL 1 can discharge completely. At the same time, however, the charging transistor ML2 of the second output stage is turned on and the load capacitance CL 2 can be charged to its highest value.

In der driuer: Betriebsphase (Bereich III der Fig.6)In the third: operating phase (area III of Fig. 6)

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Schalttransistor MS ist leitend. Nun kann sich die Lastkapazität CL 2 über den Schalttransistor MSauf die Lastkapazität CL 1 entladen. Entsprechend nimmt die Spannung a 2 am Punkt A 2 ab. während die Spannung a 1 am Punkt A 1 wieder zunimmt. Nun wirkt die Lastkapazität CL 1 als Zusatzkapazität.Switching transistor MS is conductive. The load capacitance CL 2 can now discharge to the load capacitance CL 1 via the switching transistor MS. The voltage a 2 at point A 2 decreases accordingly. while the voltage a 1 at point A 1 increases again. The load capacity CL 1 now acts as an additional capacity.

Wird das Signal Φ 3 angeschaltet, so lädt der Ladetransistor ML1 der ersten Ausgangsstufe die Lastkapazität CL1 weiter auf. Da gleichzeitig der Entladetransistor ME2 leitend gesteuert ist. wird die Laslkapazität CL 2 völlig entladen (Bereich IV).If the signal Φ 3 is switched on, the charging transistor ML 1 of the first output stage charges the load capacitance CL 1 further. Since at the same time the discharge transistor ME2 is turned on. the load capacity CL 2 is completely discharged (area IV).

Aus Fig.6 ergibt sich, daß an den Ausgängen A 1 bzw. A 2 komplementäre Ausgangssignale abgegeben werden. Außerdem kann dem Spannungsdiagramm entnommen werden, daß jeweils die eine Lastkapazität als Zusatzkapazität der anderen Lastkapazität dient.6 shows that complementary output signals are emitted at the outputs A 1 and A 2, respectively. In addition, it can be seen from the voltage diagram that one load capacitance serves as an additional capacitance for the other load capacitance.

Bei der Schaltungsanordnung der Fig. 5 überlappen sich die an den Ausgängen A 1 und A 2 abgegebenen Signale. Ist dies nicht erwünscht, dann kann die Schaltungsanordnung gemäß F i g. 7 aufgebaut sein. Mit Hilfe dieser Schaltungsanordnung ist es aber auch möglich, die Signale des Signalgenerators sich stark überlappen zu lassen oder Signale gegeneinander zu verschieben. In welcher Betriebsweise die Schaltungsanordnung der F i g. 7 arbeitet, kann durch die Folge der Signale Φ 1 bis Φ 3 bzw. Φ i' bis Φ 3' festgelegt werden.In the circuit arrangement of FIG. 5, the signals emitted at the outputs A 1 and A 2 overlap. If this is not desired, the circuit arrangement according to FIG. 7 be constructed. With the help of this circuit arrangement, however, it is also possible to have the signals of the signal generator overlap strongly or to shift signals relative to one another. In what mode of operation the circuit arrangement of FIG. 7 works can be determined by the sequence of signals Φ 1 to Φ 3 or Φ i 'to Φ 3'.

Die Schaltungsanordnung der Fig.7 unterscheidetThe circuit arrangement of FIG. 7 differs

sich von der Schallungsanordnung der Fig.5 dadurch, daß eine Zusatzkapazität CZ vorgesehen ist, die überdiffers from the sound arrangement of FIG. 5 in that an additional capacitance CZ is provided, which over

■3 Schalttfänsistoren MS \ bzw. MSl mit den Ausgängen A 1 bzw. A 2 der Ausgangsstufen der Signalgeneratören verbunden ist. Die Schalttransistoren MS \ bzw. MS 2 werden von den Schaltsignalen Φ 1 bzw. Φ Γ angc steuert. Am Steuereingang des Ladetransistors ML I■ 3 Schaltfänsistoren MS \ or MSl is connected to the outputs A 1 and A 2 of the output stages of the signal generators. The switching transistors MS \ and MS 2 are controlled by the switching signals Φ 1 and Φ Γ angc. At the control input of the charging transistor ML I

ίο der ersteh Ausgangsstufe wird das Signal Φ 3, am Sleuereingang des Entladetransistors MEi der ersten Ausgangsstufe wird das Signal Φ 2 angelegt. Dem Steuereingang des Ladetransistors ML 2 der zweiten Ausgangsstufe wird das Signal Φ 2' und dem Steuerein-ίο the first output stage is the signal Φ 3, at the power input of the discharge transistor MEi of the first output stage, the signal Φ 2 is applied. The control input of the charging transistor ML 2 of the second output stage receives the signal Φ 2 'and the control input

U gang des Enlladetransistors ME2 der zweiten Ausgangsstufe wird das Signal Φ 3' zugeführt. Durch entsprechende Wahl der Signale Φ 1, Φ Γ, Φ 2, Φ 2' und Φ 3. Φ 3' kann die Phasenlage der Signale an den Ausgängen A 1 und A 2 zueinander festgelegt werden.The signal Φ 3 'is fed to the U output of the charging transistor ME2 of the second output stage. By selecting the signals Φ 1, Φ Γ, Φ 2, Φ 2 ' and Φ 3. Φ 3', the phase relationship of the signals at the outputs A 1 and A 2 can be determined.

2ö tine erste Betriebsweise mit der Schaltungsanordnung der F i g. 7 wird anhand des Spannungsdiagramms der Fig.8 erläutert. Dabei sind in der ersten Zeile die Schaltsignale Φ 1. Φ Γ, in der zweiten Zeile die Signale Φ 2. Φ 2'. in der dritten Zeile die Signale Φ 3. Φ 3'. in der vierten Zeile die Spannung a I am Ausgang A I. in der fünften Zeile die Spannung a 2 am Ausgang A 2 und in der sechsten Zeile die Spannung b am Punkt B dargestellt. Die Signale Φ J', Φ 2', Φ 3' sind gestrichelt eingezeichnet.2ö tine first mode of operation with the circuit arrangement of FIG. 7 is explained with reference to the voltage diagram of FIG. The switching signals Φ 1. Φ Γ are in the first line, the signals Φ 2. Φ 2 'in the second line. in the third line the signals Φ 3. Φ 3 '. in the fourth line the voltage a I at the output A I. in the fifth line the voltage a 2 at the output A 2 and in the sixth line the voltage b at the point B. The signals Φ J ', Φ 2', Φ 3 'are shown in dashed lines.

Ji) Zunächst sei angenommen, daß die Lastkapazität CL 1 aufgeladen ist. während die Lastkapazität CL 2 entladen ist. Nun wird das Schaltsignal Φ 1 an den Schalttransistor MS1 angelegt und dieser damit leitend gesteuert. Jetzt kann sich die Lastkapazität CL 1 über den Schalttransistor MSi auf die Zusatzkapazität CZ entladen. An der Ladung der Lastkapazität CL 2 dagegen ändert sich nichts, da noch der Entladetransistor ME2 durch das Signal Φ 3' angesteuert wird (Bereich I).Ji) It is initially assumed that the load capacitance CL 1 is charged. while the load capacitance CL 2 is discharged. Now the switching signal Φ 1 is applied to the switching transistor MS 1 and this is thus made conductive. The load capacitance CL 1 can now discharge to the additional capacitance CZ via the switching transistor MSi. In contrast, nothing changes in the charge of the load capacitance CL 2 , since the discharge transistor ME2 is still triggered by the signal Φ 3 '(area I).

In der nächsten Betriebsphase wird das Signal Φ 2 an den Entladetransistor ME 2 der ersten Ausgangsstufe angelegt. Nunmehr kann sich die Laslkapazität CL 1 nhpr den FntlndetrariMstnr MFX vollständig entladen. Auch jetzt ändert sich an der Ladung der Lastkapazität CL 2 nichts (Bereich II).In the next operating phase, the signal Φ 2 is applied to the discharge transistor ME 2 of the first output stage. The load capacitance CL 1 can now be completely discharged from the input terminal MFX. Even now, nothing changes in the charge of the load capacitance CL 2 (area II).

Jetzt wird das Signal Φ 3' am Entladetransistor ME2 der zweiten Ausgangsstufe abgeschaltet und dann das Schaltsignal Φ Γ an den zweiten Schalttransistor MS2 angeschaltet. Nunmehr kann sich die Zusatzkapazität CZüber den Schalttransistor MS2 auf die Lastkapazität CL 2 entladen und entsprechend steigt die Spannung a 2 am Punkt A 2, während die Spannung b am Punkt B sinkt (Bereich III).Now the signal Φ 3 'at the discharge transistor ME2 of the second output stage is switched off and then the switching signal Φ Γ is switched on to the second switching transistor MS2 . The additional capacitance CZ can now be discharged to the load capacitance CL 2 via the switching transistor MS2 and the voltage a 2 at point A 2 increases accordingly, while the voltage b at point B decreases (area III).

Das Schaltsignal Φ V verschwindet und es wird das Signal Φ 2' an den Ladetransistor ML2 der zweiten Ausgangsstufe angelegt. Somit kann sich die Lastkapazität CLl über, den Ladetransistor ML2 vollständig aufladen. Das Signal Φ 2 liegt immer noch an den Entladetransistor MEl an, so daß die LastkapazitätThe switching signal Φ V disappears and the signal Φ 2 'is applied to the charging transistor ML2 of the second output stage. The load capacitance CL1 can thus be fully charged via the charging transistor ML 2. The signal Φ 2 is still applied to the discharge transistor MEl , so that the load capacitance

t>o CL1 entladen bleibt (Bereich IV).t> o CL 1 remains discharged (area IV).

Nun wird wieder das Schaltsignal Φ Γ an den zweiten Schalttransistor MST. angeschlossen. Die Folge ist. daß sich die Lastkapazität CL 2 über den Schaltlransistor MS2 auf die Zusatzkapazität CZentlädt Die Spannung b am Punkt B steigt an, während die Spannung a 2 am Punkt A 2 sinkt (Bereich V). Das Schaltsignal Φ Γ wird abgeschaltet und dann wird das Signal Φ 3' an den Entladetransistor ME2 der zweiten AusgangsstufeNow the switching signal Φ Γ is again sent to the second switching transistor MST. connected. The result is. that the load capacitance CL 2 is discharged via the switching transistor MS2 to the additional capacitance CZ. The voltage b at point B rises, while the voltage a 2 at point A 2 falls (area V). The switching signal Φ Γ is switched off and then the signal Φ 3 'is sent to the discharge transistor ME2 of the second output stage

angeschaltet. Über den Eniladetransislor ME2 kann sich die Lastkapazität CLl vollständig entladen. Auch jetzt noch liegt an dem Entladetransislor ME1 das Signal Φ 2 an, so daß die Lastkapazität CL 1 noch entladen ist (Bereich Vl).turned on. The load capacitance CL1 can be completely discharged via the single- charge transistor ME2. The signal Φ 2 is still present at the discharge transistor ME 1, so that the load capacitance CL 1 is still discharged (area V1).

Nun wird das Schaltsignal Φ 1 an den ersten Schalltransistor MS1 angelegt und die Zusatzkapazität CZ kann sich über den Schälttransisior MS 1 auf die Lastkapazität LL 1 entladen. Entsprechend steigt die Spannung a 1 am Punkt A 1 an, Während die Spannung b am Punkt Ssinkt (Bereich VII).Now, the switching signal Φ 1 is applied to the first sound transistor MS 1 and the auxiliary capacitance CZ can be discharged via the Schälttransisior MS 1 to the load capacitance LL. 1 Correspondingly, the voltage a 1 increases at the point A 1, while the voltage b decreases at the point S (area VII).

Das Schaltsignal Φ 1 wird abgeschaltet, dagegen wird das Signal Φ 3 an den Ladetransistor ML 1 der ersten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CJL 1 über den Ladetransistor ML 1 vollständig tntladen. Während dieser Zeit bleibt die Lastkapazität CL 2 weiterhin entladen, da das Signal Φ 3' am Entladetransistor ME3 der zweiten Ausgangsstufe weiterhin anliegt.The switching signal Φ 1 is switched off, while the signal Φ 3 is switched on to the charging transistor ML 1 of the first output stage. The load capacitance CJL 1 can now be fully discharged via the charging transistor ML 1. During this time, the load capacitance CL 2 remains discharged, since the signal Φ 3 'is still applied to the discharge transistor ME3 of the second output stage.

Der F i g. 8 kann ohn? wpitprpc entnnmmon werden, «laß sich die Signale an den Ausgängen A 1 und A 2 nicht mehr überlappen. Das wird dadurch erreicht, daß die tine Lastkapazität erst dann wieder aufgeladen wird, wenn die andere Lastkapazität bereits völlig entladen ist.The F i g. 8 can without? wpitprpc, «do not allow the signals at outputs A 1 and A 2 to overlap. This is achieved in that the tine load capacity is only charged again when the other load capacity has already been completely discharged.

Aus F i g. 9 ergibt sich eine andere Betriebsweise der Schaltungsanordnung der Fig. 7. Hier werden die Signale Φ 1 bis Φ 3 bzw. Φ Γ bis Φ 3' in einer anderen Reihenfolge angelegt. Auf diese Weise kann eine starke Überlappung der Signale an den Ausgängen A 1 und A 2 erreicht werden.From Fig. 9 results in a different mode of operation of the circuit arrangement of FIG. 7. Here the signals Φ 1 to Φ 3 and Φ Γ to Φ 3 'are applied in a different order. In this way, a strong overlap of the signals at the outputs A 1 and A 2 can be achieved.

Anhand der F i g. 9 wird diese Betriebsweise beschrieben. Zunächst soll die Lastkapazität CL 1 aufgeladen lein, während die Lastkapazität CL 2 entladen ist. Wird das Schaltsignal Φ Γ an den zweiten Schalttransistor ■MS2 angelegt, dann kann sich die Zusatzkapazität CZ über den Schalttransistor MS2 auf die Lastkapazität CL 2 entladen. Das heißt, die Spannung a 2 am Punkt A 2 steigt an, während die Spannung b am Punkt B absinkt. Gleichzeitig liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe an, und somit bleibt die Lastkapazität CL 1 völlig aufgeladen (Bereich I).Based on the F i g. 9, this mode of operation will be described. First, the load capacity CL 1 should be charged while the load capacity CL 2 is discharged. If the switching signal Φ Γ is applied to the second switching transistor MS2 , then the additional capacitance CZ can discharge to the load capacitance CL 2 via the switching transistor MS2. That is, the voltage a 2 at point A 2 increases while the voltage b at point B decreases. At the same time, the signal Φ 3 is applied to the charging transistor ML 1 of the first output stage, and thus the load capacitance CL 1 remains fully charged (area I).

Jetzt wird das Schaltsigr>al Φ 1' abgeschaltet und das Signal Φ 2' an den Ladetransistor ML 2 der zweiten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CL 2 zu ihrem Endwert aufladen. Das Signal Φ 3 liegt weiterhin an dem Ladetransistor ML1 der ersten Ausgangsstufe an und somit bleibt die Lastkapazität CL 1 weiter geladen. Da gleichzeitig die Lastkapazität CL 2 aufgeladen ist, überlappen sich die Signale an den Punkten A 1 und A 2 (Bereich II).Now the switching signal> al Φ 1 'is switched off and the signal Φ 2' is switched on to the charging transistor ML 2 of the second output stage. The load capacitance CL 2 can now be charged to its final value. The signal Φ 3 is still applied to the charging transistor ML 1 of the first output stage and thus the load capacitance CL 1 remains charged. Since the load capacitance CL 2 is charged at the same time, the signals overlap at points A 1 and A 2 (area II).

Jetzt wird das Signal Φ 3 abgeschaltet und damit der Ladetransistor ML 1 gesperrt. Anschließend wird das Schaltsignal Φ 1 an den ersten Schalttransistor MS1 angelegt und die Lastkapazität CL1 kann sich Ober den Schalttransistor MSi auf die Zusatzkapazität CZ entladen. Somit steigt die Spannung b am Punkt B an, während die Spannung a 1 am Punkt A 1 absinkt Die Spannungsverhältnisse der Lastkapazität CL 2 werden dagegen nicht geändert, das heißt, das Signal Φ 2' Hegt weiterhin am Ladetransistor ML 2 an (Bereich III).Now the signal Φ 3 is switched off and thus the charging transistor ML 1 is blocked. The switching signal Φ 1 is then applied to the first switching transistor MS 1 and the load capacitance CL 1 can discharge to the additional capacitance CZ via the switching transistor MSi. Thus, the voltage b at point B rises, while the voltage a 1 at point A 1 falls. The voltage ratios of the load capacitance CL 2, however, are not changed, that is, the signal Φ 2 'is still present at the charging transistor ML 2 (area III) .

Das Schaltsignal Φ 1 wird abgeschaltet und das Signal Φ 2 an den Entladetransistor MEt der ersten Ausgangsstufe angeschaltet. Nun kann sich die Lastkapazität CLl über den Entladetransistor MEl völlig entladen. Wiederum ändert sich die Ladung des Lasttransistors CL 2 nicht, da das Signa! Φ 2' weiter anliegt (Bereich IV).The switching signal Φ 1 is switched off and the signal Φ 2 is switched on to the discharge transistor MEt of the first output stage. The load capacitance CLl can now be completely discharged via the discharge transistor MEl. Again, the charge of the load transistor CL 2 does not change, since the Signa! Φ 2 'is still present (area IV).

In der nächsten Betriebsphase wird das Signal Φ 2' abgeschaltet und damit der Enlladetransistor ME I gesperrt. Dagegeu wird das Schaltsignal Φ I an den Schälttransisior MSi wieder angelegt. Jetzt kann die Zusatzkapazilät CZ ein Teil seiner Ladung ah die Lastkapazität CL 1 abgeben. Somit steigt die Spannung a 1 am Punkt A 1 svieder an (Bereich V),In the next operating phase, the signal Φ 2 'is switched off and thus the unloading transistor ME I is blocked. In contrast, the switching signal Φ I is reapplied to the switching transistor MSi . The additional capacity CZ can now deliver part of its charge ah the load capacity CL 1. Thus, the voltage a 1 at point A 1 s rises again (area V),

Das Schaltsignal Φ 1 wird abgeschaltet, dagegen wird dem Ladetfansisior ML 1 das Signal Φ 3 zugeführt undThe switching signal Φ 1 is switched off, on the other hand, the Ladetfansisior ML 1 is fed to the signal Φ 3 and

ίο damit dieser leitend gesteuert. Dadurch wird über den Ladetransistor ML 1 die Lastkapazität CL 1 aufgeladen. Da das Signal Φ 2' weiterhin an dem Ladetransistor ML 2 anliegt, ist auch die Lastkapazität CL 2 noch aufgeladen. Somit überschneiden sich die Signale an den Ausgängen A 1 und A 2 (Bereich Vl).ίο so that this is controlled. As a result, the load capacitance CL 1 is charged via the charging transistor ML 1. Since the signal Φ 2 'is still applied to the charging transistor ML 2 , the load capacitance CL 2 is still charged. This means that the signals at outputs A 1 and A 2 overlap (area VI).

letzt wird das Signal Φ 2 abgeschaltet und das Schaltsignal Φ I' dem Schalttransistor MS 2 zugeführt. Jetzt entlädt sich die Lastkapazität CL 2 über dem Schälttransisior /V/52 auf die Zusatzkapazität CZ, d. h.Finally, the signal Φ 2 is switched off and the switching signal Φ I 'is fed to the switching transistor MS 2. Now the load capacity CL 2 discharges via the switching transistor / V / 52 to the additional capacity CZ, ie

jo die Spannung a 2 am Punkt A 2 sinkt und die Spannung b am Punkt B steigt an. Dagegen bleibt diejo the voltage a 2 at point A 2 decreases and the voltage b at point B increases. On the other hand, that remains

Lastkapazität CL 1 aufgeladen, da das Signal Φ 3 am Ladetransistor ML 1 weiter anliegt (Bereich VII).Load capacitance CL 1 charged because the signal Φ 3 is still present at the charging transistor ML 1 (area VII).

Das Schaltsignal Φ Γ verschwindet wieder, dagegenThe switching signal Φ Γ disappears again, however

as wird das Signal Φ 3' an den Entladetransistor ME2 abgelegt. Jetzt kann sich die Lastkapazität CL 2 über den Entladetransistor ME2 entladen. Auch jetzt noch liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe an, so daß die Lastkapazität CL1As the signal Φ 3 'is applied to the discharge transistor ME2 . The load capacitance CL 2 can now discharge via the discharge transistor ME2 . The signal Φ 3 is still present at the charging transistor ML 1 of the first output stage, so that the load capacitance CL 1

jo aufgeladen bleibt (Bereich VIII).jo remains charged (area VIII).

Aus Fig.9 ergibt sich, daß hier die Ausgangssignale an den Punkten A\ und Λ 2 sich überlappen. Aus diesem Grunde wird die Lastkapazität erst dann entladen, wenn die andere Lastkapazität bereits aufgeladen ist. Dazu werden die Signale Φ 3 und Φ 2' gleichzeitig an die Ladetransistoren ML der Ausgangsstufe angelegt.From FIG. 9 it follows that the output signals at points A \ and Λ 2 overlap here. For this reason, the load capacity is only discharged when the other load capacity has already been charged. For this purpose, the signals Φ 3 and Φ 2 'are applied simultaneously to the charging transistors ML of the output stage.

F i g. 10 zeigt die Signalfolge, wenn die Signale an den Punkten A1 und A 2 gegeneinander verschoben werden. Jetzt wird davon ausgegangen, daß die Lastkapazität CL 1 geladen ist, während die Lastkapazität CL 2 entladen ist. Dementsprechend liegt das Signal Φ 3 am Ladetransistor ML 1 der ersten Ausgangsstufe und das Signai ν 5' am Enuaücuarisisiui MEt uct zweiten Ausgangsstufe an.F i g. 10 shows the signal sequence when the signals at points A 1 and A 2 are shifted from one another. It is now assumed that the load capacitance CL 1 is charged while the load capacitance CL 2 is discharged. Accordingly, the signal Φ 3 is applied to the charging transistor ML 1 of the first output stage and the signal ν 5 'to the Enuaücuarisisiui MEt uct second output stage.

Es wird das Schaltsignal Φ1 an den ersten Schalttransistor MS1 angelegt. Die Lastkapazität CL 2 kann sich über dem Schalttransistor MSi auf die Zusatzkapazität CZ entladen. Die Spannung a I am Punkt A 1 sinkt, während die Spannung b am Punkt B ansteigt Vorher wurde aber das Signal Φ 3 am Ladetransistor ML 1 abgeschaltet Das Signal Φ 3' am Entladetransistor ME2 liegt aber weiterhin an (BereichThe switching signal Φ1 is applied to the first switching transistor MS 1. The load capacitance CL 2 can discharge to the additional capacitance CZ via the switching transistor MSi. The voltage a I at point A 1 falls, while the voltage b at point B increases. Before that, however, the signal Φ 3 at the charging transistor ML 1 was switched off. The signal Φ 3 'at the discharge transistor ME2 is still present (area

Das Schaltsignal Φ 1 wird abgeschaltet dagegen wird das Signal Φ 2 an den Entladetransistof MEi der ersten Ausgangsstufe angelegt Die Lastkapazität CL 1 kann sich vollständig über den Entladetransistor MEi entladen. Somit ist sowohl die Lastkapazität CL1 als auch die Lastkapazität CL 2 entladen (Bereich II).The switching signal Φ 1 is switched off, on the other hand, the signal Φ 2 is applied to the discharge transistor MEi of the first output stage. The load capacitance CL 1 can be completely discharged via the discharge transistor MEi . Both the load capacitance CL 1 and the load capacitance CL 2 are thus discharged (area II).

Nun wird das Signa! Φ 3' abgeschaltet und damit der Entladetransistor ML 2 der zweiten Ausgangsstufe gesperrt Das Schaltsignal Φ Γ wird an den zweiten Schalttransistor MS 2 angeschaltet und nun kann ein Teil der Ladung der Zusatzkapazität CZzur Lastkapazität CL 2 übertragen werden. Also steigt die Spassnung 3.2 am Punkt A 2 an, während die Spannung b am Punkt B sinkt Da das Signal Φ 2 am Entladetransistor MElNow the Signa! Φ 3 'switched off and thus the discharge transistor ML 2 of the second output stage blocked. The switching signal Φ Γ is switched on to the second switching transistor MS 2 and now part of the charge of the additional capacitance CZ can be transferred to the load capacitance CL 2. So the voltage 3.2 increases at point A 2, while the voltage b decreases at point B Since the signal Φ 2 at the discharge transistor MEl

titi

der ersten Ausgangsstufe weiter anliegt, bleibt die Lastkapazität CL ! weiter entlader (Bereich 111).the first output stage is still present, the load capacitance CL ! further discharger (area 111).

Das Schaltsignal Φ Γ wird abgeschaltet, dagegen wird dem L.adetransistor ML 2 das Signal Φ 2' zugeführt. Dadurch wird die Lastkapaziläi CL 2 bis zu ihrem Endwert aufgeladen. Auch jetzt bleiht die Lastkapazität CL1 völlig entladen (Bereich IV).The switching signal Φ Γ is switched off, whereas the signal Φ 2 'is fed to the charging transistor ML 2. As a result, the load capacity CL 2 is charged to its final value. Even now, the load capacitance CL 1 remains completely discharged (area IV).

Das Signal Φ 2 am Entladetransistor ME1 wird abgeschaltet und an das Schaltsighal Φ 1 an den ersten Schalttransistor MSi angelegt, jetzt gibt die Zusalzkapazität CZ Ladung an die Lastkapazität CL 1 ab. Die Laslkapazitäl CL2 bleibt aber weiterhin aufgeladen, da das Signal Φ 2 am Ladetränsistor ML 2 weiter anliegt (Bereich V).The signal Φ 2 at the discharge transistor ME 1 is switched off and applied to the switching signal Φ 1 on the first switching transistor MSi , now the additional capacitance CZ gives charge to the load capacitance CL 1. The Laslkapazitäl CL2 remains charged, since the signal Φ 2 is still applied to the charging transistor ML 2 (area V).

Das Schältsignäl ΦA wird abgeschaltet, dagegen wird das Signal Φ 3 Viigeschaltel. Die Lastkapazilät CL 1 lädt sich vollständig auf. Da die Lastkapazität CL 2 weiterhin geladen bleibt, überlappen sich die Signale an den Ausgängen A 1 und A !'(Bereich Vl).The switching signal ΦA is switched off, while the signal Φ 3 is switched off. The load capacity CL 1 is fully charged. Since the load capacitance CL 2 remains charged, the signals at the outputs A 1 and A ! 'Overlap (area V1).

Jetzt wird Φ 2' abgeschaltet, dagegen Φ V an den zweiten Schalttransistor /V/52 angelegt. Die Lastkapazität CL 2 kann sich somit über den Schalttransistor MS2 auf die Zusalzkapazifät CZ entladen. Die Laslkapazität CL1 bleibt dagegen auf ihrem höchsten Wert aufgeladen (Bereich VIl).Now Φ 2 'is switched off, whereas Φ V is applied to the second switching transistor / V / 52. The load capacitance CL 2 can thus be discharged to the additional capacitance CZ via the switching transistor MS2. The load capacity CL 1, however, remains charged at its highest value (area VIl).

Anschließend wird das Schaltslgnal Φ 1' abgeschaltet und das Signal Φ 3' dem Entladetransistor MEl zugeführt. Somit kann sich die Lastkapazität CL 2 vollständig entladen (Bereich VIII).The switching signal Φ 1 'is then switched off and the signal Φ 3' is fed to the discharge transistor ME1. The load capacitance CL 2 can thus be completely discharged (area VIII).

Durch die entsprechende Ansteuerung durch die Signale Φ ist es also möglich₍das an dem einen Ausgang A I abgegebene: Signal gegenüber dem am Ausgang A 2 abgegebenen Signal zeitlich zu verschieben, das heißt, daß die Lästkapazität CLi Und CL2 im Bereich Il gleichzeitig entladen ist, während sie im Bereich VI gleichzeitig aufgeladen ist;Through the appropriate control by the signals Φ it is thus possible ₍ to shift the signal output at one output A I in time with respect to the signal output at output A 2 , that is, that the load capacitance CLi and CL 2 discharge simultaneously in the area II is while it is simultaneously charged in area VI;

Hierzu fi Blatt ZeiclinunccMFor this purpose, the sheet of ZeiclinunccM

Claims

Patent claims:

1. Charge storage circuit arrangement 2: to reduce the power loss of signal generators, which emit signals for controlling at least one circuit input of a circuit, in particular clock signals for controlling circuit inputs of circuits integrated on a semiconductor module and operating according to the dynamic principle, and which at their outputs are each loaded with a load capacity that they have to charge and discharge during operation, characterized in that each output (A) is connected via a switch (MS) to an additional capacity (CZ) that when discharging the load capacity (CL) over the signal generator by closing the switch (MS) part of the charge can be transferred to the additional capacity (CZ) and can be stored there, and that when the load capacity (CL) is charged via the Signalgenera'.ar this charge is partially due to the closing of the switch (MS ) can be transferred back to the load capacity.

2. Charge storage switching arrangement according to claim 1, characterized in that the switch (MS) consists of a MOS transistor, the controlled path of which lies between the de _r n output (A) and one terminal of an additional capacitor serving as an additional capacitor (CZ) and whose control input is driven by a transistor conductively controlled switching signal (Φ 1) and that the Zhalu> ignal (Φ 1) just before discharging or charging the Lfstkapa '.tat (CL) via the signal generator ^applied: -> t .

3. Charge storage device according to claim 1 or 2, characterized in that the additional capacitance (CZ) is precharged from a voltage source (KDD ^) during the time in which the switch (MS) is open.

4. Charge storage switching arrangement according to claim 3, characterized in that the additional capacitance (CZ) is connected to the voltage source (VDD ) via an additional switch (MZ) , and that the additional switch (MZ) is closed when the load capacitance (CL) is discharged via the signal generator.

5. Charge storage circuit arrangement according to claim 1, in which the signal generators emit complementary signals to a further output to which other circuit inputs of circuits are connected which load this further output with a load capacitance, characterized in that the switch (MS) between the two outputs (A 1. A 2) is arranged that in each case one of the load capacities (CL 1. CL 2) serves as an additional capacitance for the other, and that the switch (MS) is open when the other load capacitance is charged or discharged via the signal generators

6. Charge storage circuit arrangement according to Claim I _1, in which the signal generators emit complementary signals to a further output to which other circuit inputs of circuits are connected which load this further output with a load capacitance, characterized in that the additional capacitance (CZ ) via a first switch (MS \) with

is connected to the first output (A 1) and via a second switch (MS2) to the second output (A2) .

7. charge storage switching arrangement according to claim 6, characterized in that to avoid the overlap of the complementary signals first at one switch two against each other in time shifted switching signals applied to charge or discharge the assigned load capacity are, and that then the other Scnalte · two time shifted switching signals for loading or unloading the assigned load capacity can be supplied.

8. charge storage switching arrangement according to claim 6, characterized in that the overlap of the complementary signals first to one switch, two shifted in time from one another Switching signals for discharging or charging the assigned load capacity are applied and that then at the other switch two mutually shifted switching signals for Entbzw. Charging of the assigned load capacity can be switched on.