DE2535329B2

DE2535329B2 - Device for the digital transmission and display of photographic information data for a camera

Info

Publication number: DE2535329B2
Application number: DE19752535329
Authority: DE
Inventors: Fumio Ito; Tadashi Ito; Yukio Mashimo; Nobuaki Yokohama Kanagawa Sakurada; Nobuhiko Shinoda; Kanagawa Yokohama
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1974-08-07
Filing date: 1975-08-07
Publication date: 1978-08-31
Also published as: DE2535329A1; DE2535329C3

Description

Die Erfindung betrifft eine Einrichtung zur digitalen Übertragung und Anzeige unterschiedlicher photographischer Informationsdaten für eine Kamera, mit einem Impulsgenerator, einer Verknüpfungsschaltung, einer Zähleranordnung, einer Decodiereinrichtung und einem Anzeigeteil.The invention relates to a device for digitally transmitting and displaying various photographic images Information data for a camera, with a pulse generator, a logic circuit, a Counter arrangement, a decoder and a display part.

Aus der DE-OS 21 14 525 ist es bereits bekannt, die Steuerung eines elektronischen Kameraverschlusses, d. h., die jeweils entsprechend den gemessenen Lichtverhältnissen ermittelten und automatisch vorgegebenen Verschlußzeiten, über eine aus zwei Impulsgeneratoren, einer Verknüpfungsschaltung, einem Zähler und einer Decodiereinrichtung bestehende Schaltungsanordnung auf einem nicht näher beschriebenen Anzeigeteil anzuzeigen.From DE-OS 21 14 525 it is already known to control an electronic camera shutter, d. That is, the determined and automatically specified in each case according to the measured light conditions Shutter times, via one of two pulse generators, a logic circuit, a counter and a decoding device existing circuitry on a display part not described in detail to display.

Bei einer derartigen gleichzeitigen digitalen Übertragung und Anzeige mehrerer unterschiedlicher Arten von photographischen Informationsdaten wie Verschlußzeiten, Blendenwerte, usw. treten jedoch schaltungstechnische und anordnungsmäßige Probleme auf, da hierfür eine Parallelübertragung dieser Werte auf den Anzeigeteil erforderlich ist, durch die aufgrund der Anzahl der hierfür benötigten Signalübertragungsleitungen die insbesondere in Einfachheit und Kompaktheit bestehenden Vorteile des digitalen Schaltungsaufbaus durch hohen Verdrahtungsaufwand wieder in Frage gestellt werden. Da der Anzeigeteil im Sucherfeld einer Kamera angeordnet ist, ist die Leitungsführung insbesondere im Suchersystem sehr störend und verkompliziert und verteuert die Herstellung der gesamten Kamera.With such simultaneous digital transmission and display of several different types of photographic information data such as shutter speeds, aperture values, etc. occur, however, circuitry and problems in terms of arrangement, since this requires a parallel transfer of these values the display part is required due to the number of signal transmission lines required for this the advantages of the digital circuit structure, particularly in terms of simplicity and compactness can be called into question again by high wiring costs. Since the display part in the viewfinder a camera is arranged, the line routing is very disruptive, especially in the viewfinder system complicates and increases the cost of manufacturing the entire camera.

Aufgabe der Erfindung ist es daher, die für eine gleichzeitige Umsetzung der Verschlußzeiten, Blendenwerte usw. betreffenden unterschiedlichen binärcodierten Daten in Steuersignale für die Anzeigeelemente e>o einer Digitalanzeige erforderliche hohe Anzahl an Signalübertragungsleitungen sowie den damit verbundenen hohen Verdrahtungsaufwand insbesondere im Suchersystem der Kamera zu verringern und eine zweckmäßige raumsparende Anordnung der Schaltkreise in integrierter Form zu ermöglichen.The object of the invention is therefore to provide the different binary-coded relevant for a simultaneous conversion of the shutter speeds, aperture values, etc. Data in control signals for the display elements e> o A digital display requires a large number of signal transmission lines and the associated ones to reduce high wiring costs, especially in the viewfinder system of the camera, and a to enable expedient space-saving arrangement of the circuits in integrated form.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine Schieberegister-Speicheranordnung zur Abspeicherung der digitalen Informationsdaten und eine der Schieberegister-Speicheranordnung in Reihe nachgeschaltete, aus der Verknüpfungsschaltung und der eingangsseitig mit dieser verbundenen Zähleranordnung bestehende Schaltungsanordnung zur seriellen Umsetzung der abgespeicherten Informationsdaten einen ersten integrierten Schaltkreis bildet und die Verknüpfungsschaltung über eine einzige Signalübertragungsleitung mit einem zweiten integrierten Schaltkreis verbunden ist, welcher aus einer mit der Signalübertragungsleitung verbundenen und die seriellen Informati onssignale erhaltenden Umsetzereinrichtung, der dieser nachgeschalteten Decodiereinrichtung, einer mit der Decodiereinrichtung verbundenen Steuerschaltung und dem mit der Steuerschaltung gekoppelten Anzeigeteil besteht, wobei der Steuerzähler der Zähleranordnung über einen Folgeeingang mit der Umsetzereinrichtung verknüpft ist.According to the invention, this object is achieved in that a shift register memory arrangement is used for storage the digital information data and one of the shift register storage arrangements connected in series, from the logic circuit and the counter arrangement connected to it on the input side existing circuit arrangement for serial implementation of the stored information data forms a first integrated circuit and the logic circuit via a single signal transmission line is connected to a second integrated circuit, which consists of one with the Converter device connected to the signal transmission line and receiving the serial information signals, the decoding device connected downstream of this, a control circuit connected to the decoding device and the display part coupled to the control circuit, the control counter being the Counter arrangement is linked to the converter device via a subsequent input.

Dies hat den Vorteil, daß aufgrund der seriellen Datenübertragung von der Speicheranordnung zur Anzeigeeinrichtung lediglich eine einzige Signalübertragungsleitung in Verbindung mit einer Steuerleitung zwischen zwei integrierten Schaltkreisen erforderlich ist, so daß der Verdrahtungsaufwand minimal ist und eine zweckmäßige, den jeweiligen Gegebenheiten anpaßbare und damit einen kompakten Kameraaufbau ermöglichende raumsparende Anordnung der integrierten Schaltkreise ermöglicht wird.This has the advantage that due to the serial data transmission from the memory arrangement to Display device only a single signal transmission line in connection with a control line is required between two integrated circuits, so that the wiring effort is minimal and an expedient, adaptable and therefore compact camera structure enabling space-saving arrangement of the integrated circuits is made possible.

Eine vorteilhafte Weiterbildung der Erfindung ist in einem Unteranspruch gekennzeichnet.An advantageous further development of the invention is characterized in a dependent claim.

Die Erfindung wird nachstehend an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.The invention is explained below on the basis of exemplary embodiments with reference to FIG Drawing explained in more detail.

Es zeigtIt shows

F i g. 1 eine schematische, perspektivische, teilweise durchbrochene Teilansicht einer Ausbildungsform der Einrichtung zur digitalen Übertragung und Anzeige unterschiedlicher photographischer Informationsdaten für eine Kamera, die hier eine einäugige Spiegelreflexkamera ist,F i g. 1 is a schematic, perspective, partially Openwork partial view of an embodiment of the device for digital transmission and display different photographic information data for a camera, here a single-lens reflex camera is,

F i g. 2 eine vergrößerte Vorderansicht eines bei der Einrichtung gemäß F i g. 1 verwendbaren digitalen Anzeigeteils,F i g. FIG. 2 is an enlarged front view of a device in accordance with FIG. 1 usable digital Display part,

F i g. 3 eine seitliche Schnittansicht der Grundbauteile eines in Verbindung mit einer Anordnung des Anzeigeteils gemäß Fig.2 dargestellten optischen Bildsuchersystems,F i g. 3 is a side sectional view of the basic components of a in connection with an arrangement of FIG Display part according to Figure 2 shown optical viewfinder system,

F i g. 4 eine Draufsicht einer die Belichtungsinforma- ·> tion darstellenden Zeichenanordnung, die einem durch das Okular des Bildsuchers gemäß Fig.3 blickenden Photographen erscheint,F i g. 4 is a plan view of the Belichtungsinforma- ·> tion performing character arrangement, which appears one looking through the eyepiece of the viewfinder in accordance with Figure 3 photographer

Fig.5 ein teilweise in Blockform dargestelltes Schaltbild einer bei einem Ausführungsbeispiel der Einrichtung verwendbaren Schaltungsanordnung,FIG. 5 is a circuit diagram, shown partially in block form, of one embodiment of FIG Device usable circuit arrangement,

F i g. 6 einen impulsplan, die die Wirkungsweise der Schaltungsanordnung gemäß F i g. 5 veranschaulicht,F i g. 6 an impulse plan showing how the Circuit arrangement according to FIG. 5 illustrates

F i g. 7 ein teilweise in Blockform dargestelltes schematisches Schaltbild einer bei einem weiteren Ausführungsbeispiel der Einrichtung verwendbaren Schaltungsanordnung, undF i g. 7 is a schematic circuit diagram, shown partially in block form, of one in another Embodiment of the device usable circuit arrangement, and

F i g. 8 einen Impulsplan, der die Wirkungsweise der Schaltungsanordnung gemäß F i g. 7 veranschaulicht.F i g. 8 is a timing diagram showing the mode of operation of the circuit arrangement according to FIG. 7 illustrates.

Die F i g. 1 bis 4 zeigen ein Ausführungsbeispiel der Einrichtung zur digitalen Übertragung und Anzeige unterschiedlicher photographischer Informationsdaten in Verbindung mit einer einäugigen Spiegelreflexkamera mit einem Gehäuse 12. Die Einrichtung enthält eine in ein erstes hochintegriertes (LSI-)Schaltungsplättchen 1 eingegliederte Belichtungsinformations-Umsetzungsschaltung mit einer Digitalsignal-Übertragungsschaltung, eine Anzahl mit dem Schaltungsplättchen 1 verbundener Anschlüsse 2 und die entsprechende Anzahl isolierter Leitungsdrähte 3, die an ihren einen jo Enden mit den jeweiligen Anschlüssen 2 und an den entgegengesetzten Enden mit einer Anzeigesteuerschaltung mit Decodierern, Treiberschaltungen und Schieberegistern verbunden sind, welche in ein zweites hochintegriertes Schaltungsplättchen 13 eingegliedert r> sind, das gemäß der Darstellung in Fig.2 an einem Anzeigeteil 11 wie beispielsweise einer 7-Segment-Anzeige angebracht ist. Der Anzeigeteil 11 ist angrenzend an ein Prisma 8 angeordnet, das in dem rückwärtigen Randteilbereich der Bodenfläche eines Dachkantprismas 9 angebracht ist, das einen Teil des optischen Bildsuchersystems der Kamera bildet. Wie in F i g. 3 gezeigt, weist das optische Bildsuchersystem ferner einen klappbaren Spiegel 5, eine Mattscheibe 6, eine Kondensorlinse 7 und ein Okular 10 auf. Das einem durch das Okular 10 blickenden Photographen erscheinende Sichtfeld des Suchers weist gemäß der Darstellung in Fig.4 eine zu photographierende Bildfläche 14 und eine Belichtungswert-Zeichenanzeigefläche 15 auf.The F i g. 1 to 4 show an embodiment of the device for digital transmission and display different photographic information data in connection with a single lens reflex camera with a housing 12. The device contains a circuit board 1 that is integrated into a first large scale (LSI) incorporated exposure information conversion circuit with a digital signal transmission circuit, a number of terminals 2 connected to the circuit board 1 and the corresponding one Number of insulated lead wires 3, which at their one jo Ends with the respective terminals 2 and at the opposite ends with a display control circuit with decoders, driver circuits and shift registers are connected, which in a second highly integrated circuit board 13 are incorporated r>, which as shown in Figure 2 on a Display part 11 such as a 7-segment display is attached. The display part 11 is adjacent arranged on a prism 8, which in the rear edge portion of the bottom surface of a roof prism 9, which forms part of the viewfinder optical system of the camera. As in Fig. 3 shown, the optical viewfinder system further comprises a foldable mirror 5, a ground glass 6, a Condenser lens 7 and an eyepiece 10. That which appears to a photographer looking through the eyepiece 10 As shown in FIG. 4, the field of view of the viewfinder has an image area 14 to be photographed and an exposure value character display area 15.

In Fig.5 ist ein Ausführungsbeispiel einer Schaltungsanordnung zur digitalen Übertragung und Anzeige unterschiedlicher photographischer Informationsdaten dargestellt, die einen Taktimpulsgenerator CP, der gleichzeitig auch dem digitalen Belichtungssteuersystem der Kamera zugeordnet sein kann, einen an den Taktimpulsgenerator CP angeschlossenen Steuerzähler PC, wie beispielsweise einen Impulszähler, einen an den Steuerzähler PC angeschlossenen Ringzähler RC mit einem Teilungsverhältnis von 8 :1, acht 7-Bit-Sohieberegister Ri bis Rs, von denen die Schieberegister R\ bis R_s bo auf von dem Belichtungssteuersystem zugeführte binärcodierte Signale ansprechen, die eine tatsächliche Verschlußzeit darstellen, und von denen die Schieberegister Äs bis Rs auf binär codierte Signale ansprechen, die einen wirksamen Blendenwert darstellen, acht UND-Glieder A\ bis Ag, die mit den jeweiligen Stufen des Ringzählers flCverbundene Torsteuereingänge und mit den jeweiligen Ausgängen der Schieberegister R\ bis Rs verbundene Signaleingänge aufweisen, sowie ein an die Ausgänge der UND-Glieder A\ bis As angeschlossenes einzelnes ODER-Glied OR besitzt. Die Bauteile PC, RC, R, A und OR bilden einen ersten integrierten Schaltkreis I. Jedes der 7-Bit-Schieberegister R\ bis Rs ist derart aufgebaut, daß die allgemein mit dem Buchstaben D bezeichneten ersten drei Binärstellen zum Speichern eines Stellensteuersignals dienen, während die allgemein mit den Buchstaben SS oder A V bezeichneten anderen vier Binärstellen zum Speichern eines Zahlen- oder Symbol-Steuersignals dienen. Beispielsweise dienen bei dem ersten 7-Bit-Schieberegister R₁ die ersten drei Binärstellen Di zum Speichern eines die erste Stelle bezeichnenden binär codierten Signals (0, 0, 0), während die anderen vier Binärstellen SSi zum Speichern eines binär codierten Signals (1,0,1,1) dienen, das die Anzeige eines Symbols »1/« darstellt, welches angibt, ob die Verschlußzeit langer oder kürzer als eine Sekunde ist. Die Schieberegister Rt bis Rs dienen zur Darstellung einer Verschlußzeit als Zahl mit insgesamt vier Dezimalstellen, während die Schieberegister Rf, bis Rs zum Darstellen eines Blendenwerts als Zahl mit zwei Dezimalstellen dienen.In Fig. 5 an embodiment of a circuit arrangement for digital transmission and display of different photographic information data is shown, which has a clock pulse generator CP, which can also be assigned to the digital exposure control system of the camera, a control counter PC connected to the clock pulse generator CP , such as a pulse counter, a ring counter RC connected to the control counter PC with a division ratio of 8: 1, eight 7-bit shift registers Ri to Rs, of which the shift registers R \ to R _s bo respond to binary-coded signals supplied by the exposure control system, which represent an actual shutter speed , and of which the shift registers Äs to Rs respond to binary coded signals that represent an effective aperture value, eight AND elements A \ to Ag, the gate control inputs connected to the respective stages of the ring counter flC and to the respective outputs of the shift register R \ to Rs have connected signal inputs, as well as a single OR element OR connected to the outputs of the AND elements A \ to As . The components PC, RC, R, A and OR form a first integrated circuit I. Each of the 7-bit shift registers R \ to Rs is constructed in such a way that the first three binary digits, generally designated with the letter D , are used to store a digit control signal. while the other four binary digits, generally designated by the letters SS or AV , are used to store a number or symbol control signal. For example, in the first 7-bit shift register R _1, the first three binary digits Di are used to store a binary coded signal (0, 0, 0) designating the first digit, while the other four binary digits SSi are used to store a binary coded signal (1, 0,1,1), which represents the display of a symbol »1 /«, which indicates whether the shutter speed is longer or shorter than one second. The shift registers Rt to Rs serve to represent a shutter speed as a number with a total of four decimal places, while the shift registers Rf to Rs serve to represent an aperture value as a number with two decimal places.

Die Schaltungsanordnung gemäß Fig.5 enthält ferner ein 7-Bit-Schieberegister SP, dessen Eingang an den Ausgang des ODER-Glieds OR des ersten integrierten Schaltkreises I angeschlossen ist, sieben UND-Glieder AA bis AD,, die mit den jeweiligen Binärstellen des Schieberegisters SP verbundene Signaleingänge und mit dem Ausgang des Steuerzählers PC des ersten integrierten Schaltkreises I verbundene Torsteuereingänge besitzen, einen an die Ausgänge der UND-Glieder AD\ bis AD, angeschlossenen 7-Bit-Speicher PP, einen an die ersten drei Binärstellen des Speichers PP angeschlossenen Ziffernstellen-Decodierer DD\, der einen mit dem Steuerzähler PC verbundenen Steuereingang aufweist, einen an die anderen vier Binärstellen des Speichers PP angeschlossenen Segment-Decodierer SA, eine auf das von dem Ziffernstellen-Decodierer DD\ zugeführte Stellensteuersignal ansprechende Stellensteuerschaltung DD2 zum Anwählen von einem von acht Anzeigeelementen und Ansteuern des angewählten Anzeigeelements, eine auf ein von dem Segment-Decodierer SA zugeführtes Zeichensteuersignal ansprechende Segmentansteuerschaltung SD₂ zum Anwählen bestimmter Segmente der sieben Segmente oder einer festen Anzahl von Segmenten der Anzeigeelemente und Ansteuern der angewählten Segmente für die Anzeige der zehn Ziffern von 0 bis 10 und der zwei Symbole »1/« und ».« (Dezimalpunkt), sowie einen Anzeigeteil E mit acht seitlichen nebeneinander angeordneten Anzeigeelementen. Die Bauteile SF, AD, PP, DD_U DD₂, SA, SD₂ und ZTbilden einen zweiten integrierten Schaltkreis II.The circuit arrangement according to FIG. 5 also contains a 7-bit shift register SP, the input of which is connected to the output of the OR element OR of the first integrated circuit I, seven AND elements AA to AD, with the respective binary digits of the shift register SP connected signal inputs and gate control inputs connected to the output of the control counter PC of the first integrated circuit I have a 7-bit memory PP connected to the outputs of the AND elements AD \ to AD, one connected to the first three binary digits of the memory PP Digit position decoder DD \, which has a control input connected to the control counter PC , a segment decoder SA connected to the other four binary digits of the memory PP , a digit control circuit DD2 which responds to the digit control signal supplied by the digit position decoder DD \ for selecting one of eight display elements and control of the selected display element, one A segment control circuit SD ₂ responding to a character control signal supplied by the segment decoder SA for selecting certain segments of the seven segments or a fixed number of segments of the display elements and controlling the selected segments for the display of the ten digits from 0 to 10 and the two symbols »1 / «And». «(Decimal point), as well as a display part E with eight display elements arranged side by side. The components SF, AD, PP, DD _U DD ₂ , SA, SD ₂ and ZT form a second integrated circuit II.

Die von den 7-Bit-Schieberegistern Äi bis Rs zugeführten binär codierten Signale werden somit seriell über eine gemeinsame Signalübertragungsleitung zu dem Anzeigeteil E übertragen, wobei die Übertragung der aufeinanderfolgenden Signale von dem Steuerzähler PC mit dem Teilungsverhältnis 7 :1 über eine gesonderte Steuerleitung gesteuert wird. Eine Zeichengruppe aus den zehn Ziffern 0 bis 9 und den Symbolen »1/« und » .«, bei der die zehn Ziffern von den sieben Segmenten des Anzeigeteils wiedergegeben werden können, ist in Verbindung mit den binär codierten Signalen für die Stellensteuerung und die Zeichensteuerung gemäß den Angaben in den folgenden Tabellen 1 und 2 als Beispiel dargestellt.The binary coded signals supplied by the 7-bit shift registers Ai to Rs are thus transmitted serially via a common signal transmission line to the display part E , the transmission of the successive signals being controlled by the control counter PC with the division ratio 7: 1 via a separate control line . A group of characters consisting of the ten digits 0 to 9 and the symbols "1 /" and ".", In which the ten digits can be reproduced by the seven segments of the display part, is in connection with the binary coded signals for digit control and character control shown as an example according to the information in Tables 1 and 2 below.

Tabelle 1
StelleTable 1
Job

Zeichensign 1/1/ 88th I II I
MM. IlIl
LJLJ Speicherung in denStorage in the AA. D₂ D ₂ AA. AA. ersten drei Bitstellenfirst three bit positions

D₆ D ₆

U //U //

Table 2

StellensteuersignalDigit control signal BinärBinary StelleJob ZeichensteuersignalCharacter control signal ■ Zeichen■ characters SpeicherStorage SpeicherStorage Speicher-Storage- codiertescoded BinärBinary SS,SS, AV₂ AV ₂ BitsBits Signalsignal codiertescoded SpeicherStorage Signalsignal SSi-SS₅ SSi-SS ₅ AVuAV₃ AVuAV ₃

000
001
010
011
100
101
110
111000
001
010
011
100
101
110
111

1.
2.
3.
4.
5.
6.
7.
8.1.
2.
3.
4th
5.
6th
7th
8th.

0000 0001 0010 0011 0100 0101 0110 Olli 1000 1001 1010 1011 1100 1101 1110 1111 3 U 0000 0001 0010 0011 0100 0101 0110 Olli 1000 1001 1010 1011 1100 1101 1110 1111 3 U

DezimalpunktDecimal point

Symbol
»1/«symbol
"1/"

leerempty

Die Punktionsweise der Schaltungsanordnung gemäß F i g. 5 wird aus F i g. 6 deutlich, in der die Zeile (1) eine Taktimpulsfolge des Taktimpulsgenerators CP, die Zeile (2) die Leitzustände des Steuer- bzw. Impulszählers PC mit dem Teilungsverhältnis 7 :1 und die Zeilen (3) bis (10) die Leitzustände der jeweiligen Stufen St\ bis St& des 8 :1 -Ringzählers RC zeigen. Es sei nun angenommen, daß die Schieberegister R\ bis R& eine Verschlußzeit von '/20OO s und einen Blendenwert von 5.6 als von dem nicht dargestellten Belichtungssteuersystem der Kamera zugeführte Belichtungsinformation gespeichert haben.The way of puncturing the circuit arrangement according to FIG. 5 becomes from FIG. 6 clearly, in which the line (1) a clock pulse train of the clock pulse generator CP, the line (2) the control states of the control or pulse counter PC with the division ratio 7: 1 and the lines (3) to (10) the control states of the respective Show levels St \ to St & of the 8: 1 ring counter RC . It is now assumed that the shift registers R \ to R & have stored a shutter speed of 1/2000 s and an aperture value of 5.6 as exposure information supplied to the camera by the exposure control system (not shown).

Wenn eine Taktimpulsfolge gemäß Zeile (1) an den Steuerzähler PC angelegt wird, erzeugt der Steuerzähler eine Impulsfolge mit einer Impulsfolgefrequenz, die 1/7 derjenigen Taktimpulsfolge beträgt, wie es in Zeile (2) dargestellt ist. Auf einen bei Zählung von links in F i g. 6(2) ersten Steuerimpuls ansprechend erzeugt dei Ringzähler RC einen Auftastimpuls S'} gemäß Zeile (3 derart, daß die Rückflanke des ersten Steuerimpulse! des Steuerzählers PC mit der Vorderflanke de! Auftastimpulses St\ zusammenfällt Für die Zeit während der der Auftastimpuls St\ mit der siebenfacher Dauer des Zeitintervalls zwischen zwei aufeinanderfolWhen a clock pulse train according to line (1) is applied to the control counter PC , the control counter generates a pulse train with a pulse train frequency which is 1/7 of that clock pulse train, as shown in line (2). On one when counting from the left in FIG. 6 (2) responding to the first control pulse, the ring counter RC generates a keying pulse S '} according to line (3 in such a way that the trailing edge of the first control pulse! Of the control counter PC coincides with the leading edge of the! Keying pulse St \ For the time during which the keying pulse St \ with seven times the duration of the time interval between two consecutive

bo genden Taktimpulsen an dem Schaltsteuereingang de: ersten UND-Glieds A\ anliegt, ist dieses zur Weiterlei tung eines kombinierten Signals aus einem die achte Stelle darstellenden binär codierten Stellensteuersigna (1,1,1) und einem binär codierten Zeichensteuersigna (0, 1, 1, 0) aus dem Schieberegister R» durchgeschaltet das dann über das ODER-Glied und einen Folgeeinganf an das 7-Bit-Schieberegister SPdes zweiten integrierter Schaltkreises II angelegt wird. Wenn sämtliche UNDIf clock pulses are present at the switching control input de: first AND element A \ , this is used to forward a combined signal from a binary coded digit control signal (1,1,1) representing the eighth digit and a binary coded character control signal (0, 1, 1, 0) from the shift register R » which is then applied to the 7-bit shift register SP of the second integrated circuit II via the OR gate and a subsequent input. If all AND

Glieder AD\ bis ADi des zweiten integrierten Schaltkreises II durch Anliegen eines zweiten Steuerimpulses gemäß Zeile (2) durchgeschaltet werden, dessen Rückflanke mit der Rückflanke des Auftastimpulses Sfi zusammenfällt, wird das Stellensteuersignal über den Speicher PP an den Stellen-Decodierer DD\ angelegt, während das Zeichensteuersignal über den Speicher PP an den Segment-Decodierer SDi angelegt wird. Auf den Binärcode (1,1,1) des Stellensteuersignals ansprechend bewirkt der Stellen-Decodierer DDi, daß die Stellen-Ansteuerschaltung DE>2 das von links gezählte achte Anzeigeelement des Anzeigeteils £ ansteuert. Andererseits bewirkt der Segment-Decodierer SD\ entsprechend dem Binärcode (0, 1, 1,0) des Zeichensteuersignals, daß die Segment-Ansteuerschaltung SD₂ sechs der sieben Segmente des achten Anzeigeelements ansteuert, so daß dadurch eine Ziffer »6« an der achten Stelle des Anzeigeteils E angezeigt wird. Zu einem Zeitpunkt, bei dem sämtliche UND-Glieder AD\ bis AD? in den Sperrzustand geschaltet werden, wird ein zweiter Auftastimpuls 5/2 an das zweite UND-Glied A₂ des ersten integrierten Schaltkreises I angelegt, so daß ein den Dezimalpunkt darstellendes kombiniertes Signal von dem Schieberegister fc zu dem siebenten Anzeigeelement des Anzeigeteils ^übertragen und von diesem auf ähnliche Weise angezeigt wird, wie sie in Verbindung mit der Anzeige der Ziffer »6« an achter Stelle dargestellt ist Die anderen binär codierten Signale der Schieberegister Re bis Ri werden auf die gleiche Weise zu den jeweiligen Anzeigeelementen übertragen, wodurch die Daten V2000 und 5.6 mit Hilfe des Anzeigeteils E angezeigt und von dem durch den Bildsucher der Kamera blickenden Photographen gesehen werden. Elements AD \ to ADi of the second integrated circuit II are switched through by the application of a second control pulse according to line (2), the trailing edge of which coincides with the trailing edge of the keying pulse Sfi, the position control signal is applied via the memory PP to the position decoder DD \ while the character control signal is applied to the segment decoder SDi via the memory PP. In response to the binary code (1,1,1) of the digit control signal, the digit decoder DDi causes the digit control circuit DE> 2 to control the eighth display element, counted from the left, of the display part £. On the other hand, causes the segment decoder SD \ in accordance with the binary code (0, 1, 1,0) of the character control signal that the segment drive circuit SD ₂ drives six of the seven segments of the eighth display element, so that a digit "6" on the eighth Position of the display part E is displayed. At a point in time when all AND gates AD \ to AD? are switched to the blocking state, a second Auftastimpuls 5/2 is applied to the second AND gate A _{2 of} the first integrated circuit I, so that a combined signal representing the decimal point from the shift register fc to the seventh display element of the display part ^ and from This is displayed in a manner similar to that shown in connection with the display of the number "6" in the eighth position. The other binary-coded signals of the shift registers Re to Ri are transmitted in the same way to the respective display elements, whereby the data V2000 and 5.6 can be displayed by means of the display part E and seen by the photographer looking through the viewfinder of the camera.

Ein zweites Ausführungsbeispiel einer Schaltungsanordnung zur Übertragung einer Anzahl von einzelne Belichtungsinformationen bildenden Daten in Form der entsprechenden Anzahl binär codierter Signale ohne Stellensteuerteile über eine gemeinsame Signalübertragungsleitung zu jeweiligen Anzeigeelementen bei Steuerung der Übertragungsfolge der Signale zu den ihnen jeweils zugeordneten Anzeigeelementen durch Verwendung eines zusätzlichen Ringzählers ist in F i g. 7 dargestellt, während die Leitzustände des zusätzlichen Ringzählers in Fig.8 dargestellt sind. Die gegenüber den Teilen bei dem in F i g. 5 dargestellten Ausführungsbeispiel im wesentlichen unverändert gebliebenen Teile dieses Ausführungsbeispiels sind in diesen Figuren mit den gleichen Bezugszeichen versehen, während die mit einem Apostroph versehenen gleichen Bezugszeichen dazu dienen, ähnliche Teile mit geringfügiger Änderung zu bezeichnen.A second embodiment of a circuit arrangement for transmitting a number of individual Exposure information forming data in the form of the corresponding number of binary coded signals without Position control parts to the respective display elements via a common signal transmission line Control of the transmission sequence of the signals to the display elements assigned to them Use of an additional ring counter is shown in FIG. 7, while the control states of the additional Ring counter are shown in Fig.8. The opposite the parts in the case of FIG. 5 illustrated embodiment essentially unchanged parts of this embodiment are provided with the same reference numerals in these figures, while those with The same reference numerals with an apostrophe serve to identify similar parts with minor changes to call.

Die Schaltungsanordnung gemäß F i g. 7 umfaßt einen Impulszähler PC'mit einem Teilungsverhältnis von 4 :1 und einem Taktimpulseingangsanschluß CP, einen ersten an den Impulszähler PC' angeschlossenen Ringzähler ÄCmit einem Teilungsverhältnis von 8:1, acht UND-Glieder A\ bis A_s, die an die jeweiligen Stufen des Ringzählers RC angeschlossene Schaltsteuereingänge besitzen, acht 4-Bit-Schieberegister R\' bis R%, die an die jeweiligen Signaleingänge der UND-Glieder A angeschlossen sind, sowie ein mit den Ausgängen der UND-Glieder A verbundenes ODER-Glied OR, wobei diese Bauteile einen ersten integrierten Schaltkreis I bilden. Ferner umfaßt die Schaltungsanordnung ein 3-Bit-Schieberegister SP' eines zweiten integrierten Schaltkreises II, das über eine einzige Signalübertragungsleitung mit dem Ausgang des ODER-Glieds des ersten integrierten Schaltkreises 1 verbunden ist und die Funktion hat, die von dem ersten integrierten Schaltkreis I synchron mit den Taktimpulsen gemäß Zeile (1) in F i g. 8 seriell zugeführten Signale in parallele Ausgangssignale umzusetzen, einen Segment-Decodierer SDi mit vier Eingängen, von denen einer mit dem Ausgang des ODER-Glieds OR und die anderen drei mit den jeweiligen Binärstellen des Schieberegisters SP' verbunden sind, eine 7-Segment-Ansteuerschaltung SD₂ zum Anwählen bestimmter Segmente von sieben Segmenten oder einer festen Zahl von Segmenten in einem gewählten Anzeigeelement des Anzeigeteils E entsprechend dem Ausgangssignal des Segment-Decodierers SD₁ und Ansteuern der gewählten Segmente zur Anzeige einer der zehn Ziffern von 0 bis 9 und der zwei Symbole »1/« und ».« (Dezimalpunkt), einen an den 4 :1-Impulszähler PC' angeschlossenen zweiten Ringzähler RC mit einem Teilungsverhältnis von 8 :1 zur Erzeugung der Stellen-Steuersignale gemäß den Zeilen (11) bis (18) im Gleichlauf mit der Ansteuerfolge der UND-Glieder A\ bis Ag sowie eine auf das von dem zweiten Ringzähler RC zugeführte Stellensteuersignal ansprechende Stellen-Ansteuerschaltung DD2 zum Auswählen eines der acht Anzeigeelemente des Anzeigeteils E und Ansteuern des ausgewählten Anzeigeelements.The circuit arrangement according to FIG. 7 comprises a pulse counter PC ' with a division ratio of 4: 1 and a clock pulse input connection CP, a first ring counter ÄC connected to the pulse counter PC' with a division ratio of 8: 1, eight AND gates A \ to A _s , which are connected to the respective stages of the ring counter RC have connected switching control inputs, eight 4-bit shift registers R \ ' to R%, which are connected to the respective signal inputs of AND elements A , and an OR element OR connected to the outputs of AND elements A , where these components form a first integrated circuit I. The circuit arrangement further comprises a 3-bit shift register SP 'of a second integrated circuit II, which is connected via a single signal transmission line to the output of the OR gate of the first integrated circuit 1 and has the function of the first integrated circuit I synchronously with the clock pulses according to line (1) in FIG. 8 serially supplied signals to convert into parallel output signals, a segment decoder SDi with four inputs, one of which is connected to the output of the OR gate OR and the other three to the respective binary digits of the shift register SP ' , a 7-segment control circuit SD ₂ for selecting certain segments of seven segments or a fixed number of segments in a selected display element of the display part E according to the output signal of the segment decoder SD ₁ and controlling the selected segments to display one of the ten digits from 0 to 9 and the two symbols »1 /« and ».« (Decimal point), a second ring counter RC connected to the 4: 1 pulse counter PC ' with a division ratio of 8: 1 for generating the digit control signals according to lines (11) to (18) in the Synchronization with the control sequence of the AND gates A \ to Ag as well as a position control switch responding to the position control signal supplied by the second ring counter RC device DD2 for selecting one of the eight display elements of the display part E and driving the selected display element.

Die Schaltungsanordnung gemäß F i g. 7 weist folgende Wirkungsweise auf: Ein nicht dargestelltes Kamerasteuersystem führt digital codierte wie beispielsweiseThe circuit arrangement according to FIG. 7 has the following mode of operation: A camera control system (not shown) performs digitally encoded such as

j« binär codierte Signale den Schieberegistern R\ bis Rs zu. Jedes dieser Signale stellt eine der zehn Ziffern 0 bis 9 oder ein Symbol »1/« oder » .« (Dezimalpunkt) dar. Entsprechend einer an den Eingangsanschluß CP angelegten Taktimpulsfolge erzeugt der Impulszähler PC eine Impulsfolge gemäß der Darstellung von Zeile (2) in Fig.8 mit einer Impulsfolgefrequenz von ¹A der Impulsfolgefrequenz der Taktimpulsfolge, die dann an den ersten Ringzähler RC angelegt wird, so daß aufeinanderfolgend Auftastimpulse Sfi bis Stg unter Gleichlauf ihrer Vorderflanken mit den Rückflanken der Impulse des Impulszählers PC erzeugt werden, wie es in den Zeilen (3) bis (10) gezeigt ist. Unter der Annahme, daß das Schieberegister Rs· einen die Ziffer »6« darstellenden Binärcode (0,1,1,0) abspeichert, wird von dem Schieberegister Rs ein binär codiertes Signal (0,1, 1,0) während eines Zeitintervalls von vier Taktimpulsen dem Impulszähler PC zugeführt, da das UND-Glied A₁ durch den Auftastimpuls Sft durchgeschaltet ist. Sodann schaltet der Auftastimpuls Si2 das UND-Glied A₂ zur Abgabe eines binär codierten Signals, wie beispielsweise des den Dezimalpunkt darstellenden Signals (1, 0, 1, 0), durch. Dieser Vorgang wiederholt sich bei jeder Erzeugung eines Steuerimpulses durch den Impulszähler PC, so daß binär codierte Signale von sämtlichen Schieberegistern Ri' bis Rs' abgefragt werden. Diese Signale werden aufeinanderfolgend über das ODER-Glied und die gemeinsame Signalübertragungsleitung von dem ersten integrierten Schaltkreis 1 zu dem zweiten integrierten Schaltkreis II übertragen, wo siej «binary coded signals to the shift registers R \ to Rs . Each of these signals represents one of the ten digits 0 to 9 or a symbol "1 /" or "." (Decimal point). In accordance with a clock pulse sequence applied to the input connection CP , the pulse counter PC generates a pulse sequence as shown in line (2) in Fig. 8 with a pulse repetition frequency of ¹ A, the pulse repetition frequency of the clock pulse train, which is then applied to the first ring counter RC , so that successive strobe pulses Sfi to Stg are generated with the synchronization of their leading edges with the trailing edges of the pulses of the pulse counter PC , as in the Lines (3) through (10) is shown. Assuming that the shift register Rs stores a binary code (0,1,1,0) representing the number "6", a binary coded signal (0,1, 1,0) is generated by the shift register Rs during a time interval of four clock pulses fed to the pulse counter PC, since the AND gate A _{1 is switched} through by the keying pulse Sft. The touch pulse Si2 then switches the AND element A ₂ through to output a binary coded signal, such as the signal representing the decimal point (1, 0, 1, 0). This process is repeated each time a control pulse is generated by the pulse counter PC, so that binary coded signals are scanned from all shift registers Ri ' to Rs' . These signals are successively transmitted via the OR gate and the common signal transmission line from the first integrated circuit 1 to the second integrated circuit II, where they are

bo aufeinanderfolgend dem 3-Bit-Schieberegister SP' zugeführt werden, wobei das Anlegen der vier Komponenten eines jeden binär codierten Signals wie beispielsweise (0,1,1,0) des Schieberegisters Rs' an das Schieberegister SP' mit dem Auftreten der Taktimpulsebo are successively supplied to the 3-bit shift register SP ', the application of the four components of each binary coded signal such as (0,1,1,0) of the shift register Rs' to the shift register SP' with the occurrence of the clock pulses

b5 synchronisiert ist. Nach dem Anlegen des vierten Bestandteils wie in diesem Falle der Binärzahl »0« an das Schieberegister SP' bewirkt der zweite Ringzähler RC, daß die Stellenansteuerschaltung das Anzeigeele-b5 is synchronized. After the fourth component has been applied to the shift register SP ' , as in this case the binary number "0", the second ring counter RC causes the digit control circuit to display the display element.

ment der achten Stelle des Anzeigeteils E ansteuert, wodurch nach dem Decodieren des Ausgangssignals des Schieberegisters SP' mittels des Segment-Decodierers SD über die Segment-Ansteuerschaltung SD 2 von dem Anzeigeelement die Ziffer »6« angezeigt wird, Ein solcher Vorgang wird jeweils bei einer Erzeugung eines Impulses durch den zweiten Ringzähler RC in der in den Zeilen (11) bis (18) dargestellten Folge wiederholt. Somit zeigt der Anzeigeteil E eine vollständige Belichtungsinformation in Form einer Anordnung von Ziffern und/oder Symbolen an.ment controls the eighth position of the display part E , whereby after the decoding of the output signal of the shift register SP ' by means of the segment decoder SD via the segment control circuit SD 2, the display element displays the number "6" Repeated generation of a pulse by the second ring counter RC in the sequence shown in lines (11) to (18). Thus, the display part E displays complete exposure information in the form of an arrangement of digits and / or symbols.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. Device for digital transmission and display of different photographic information data for a camera, with a pulse generator, a logic circuit, a counter arrangement, a decoder and a display part, characterized in that a shift register storage arrangement (R \ to Rs) for storing the digital information data and one of the shift register memory arrangement connected in series, from the logic circuit (A \ to Ag, OR) and the input side with this counter arrangement (RQ PC) existing circuit arrangement for serial conversion of the stored information data form a first integrated circuit (I) and the Linking circuit (A \ to Az, OR) is connected via a single signal transmission line to a second integrated circuit (II) which consists of a converter device (D Di, SD \), a control circuit (DD ₂ , SD ₂ ) connected to the decoding device and the display part (^ coupled to the control circuit), the taxpayer (PC) of the counter arrangement via a subsequent input AD ₁ , the converter device (SP, AD \ to AD ₇ , PP; RC) is linked

2. Device according to claim 1, characterized in that the second integrated circuit (II) in one area of the viewfinder and the first integrated; Circuit (I) in a housing part of the Camera arranged and via the single signal transmission line and one to the next entrance connected control line are interconnected.