DE2516973A1

DE2516973A1 - Test unit for rapid transfer signal line - has address generator and signal combiner leading to a comparator

Info

Publication number: DE2516973A1
Application number: DE19752516973
Authority: DE
Inventors: Peter Ing Grad Jacobi
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1975-04-17
Filing date: 1975-04-17
Publication date: 1976-10-28

Abstract

The test circuit relates to the testing of circuit networks worh a number of signal inputs, especially for a rapid storage device, and which has at least one signal output. A signal combiner passes the input string to a smoothing circuit, and this is followed by a comparator to regulate the level of the signals for the "O" and "1" signal pulses. Following the comparator is an intermediate store which is connected with a digital comparator, and this is in turn regulated by pulse oscillator. Provision is made to extend the output circuit to accommodate a number of parallel data exit lines connected with the same control circuit.

Description

Prüfanordnung Die Erfindung betrifft eine Anordnung zum Prüfen von Schaltnetzen mit mehreren Signaleingänge, insbesondere von Festwertspeichern mit mehreren Adressignaleingängen, und mindestens einem Signalausgang. Test arrangement The invention relates to an arrangement for testing Switching networks with several signal inputs, especially read-only memories several address signal inputs and at least one signal output.

Derartige Festwertspeicher werden zunehmend häufiger verwendet, da sie sehr viel preiswerter hergestellt werden können als aus Einzelelementen aufgebaute Schaltnetze. Häufig ist es erwUnscht, das Signal am Ausgang bzw an den Ausgängen eines Festwertspeichers über mehrere Adressen statisch, d. h. ohne Austastung und ohne Zwischenspeicherung in einem zusätzlichen Puxferspeicher zu verwenden. Dies ist möglich, da bei änderung nur eines Signals in der ansteuernden Signalkombination im allgemeinen keine Störsignale durch Uberschneidung unterschiedlicher Gatterlaufzeiten innerhalb des Schaltnetzes auftreten.Such read-only memories are increasingly used because they can be manufactured much more cheaply than made up of individual elements Switching networks. It is often desirable to have the signal at the output or at the outputs a read-only memory statically over several addresses, d. H. without blanking and to be used without intermediate storage in an additional Puxfer memory. this is possible because only one signal is changed in the triggering signal combination generally no interference signals due to the overlap of different gate delay times occur within the switching network.

Tatsächlich sind aber bei vielen Festwertspeichern auch dann am Ausgang zum Teil erhebliche Störsignale festzustellen, wenn nur ein Signal der ansteuernden Signalkombination geändert wird. Der Grund für diese Störsignale liegt dabei auch nicht in unterschiedlichen Gatterlaufzeiten innerhalb des Speichers, sondern eher in kapazitiven Kopplungen zwischen den einzelnen, bei einem integrierten Festwertspeicher allgemein sehr eng benachbarten Leitungen, etwa zwischen Eingangsleitungen und Ausgangsleitungen.In fact, there are also many read-only memories at the output in some cases considerable interference signals can be detected if only one signal is triggered by the driving force Signal combination is changed. The reason for these interfering signals also lies in this not in different gate runtimes within the memory, but rather in capacitive coupling between the individual, in the case of an integrated Read-only memories generally very closely adjacent lines, for example between input lines and output lines.

Ferner treten bei einigen Festwertspeichern solche Fehler auf, daß abhängig von der Temperatur und der Höhe der Versorgungsspannungen bei einigen Signalkombinationen das Ausgangssignal nicht eindeutig einem der beiden Signalpegel zugeordnet werden kann, da die Ausgangsspannung in dem nichtdefinierten Spannungsbereich liegt. Der Einsatz aller solcher fehlerhaften Festwertspeicher in einer Maschine führt zu Störungen, so daß es erwünscht ist, derartige, bedingt fehlerhafte Elemente vor der Verwendung zu erkennen.Furthermore, such errors occur with some read-only memories that depending on the temperature and the level of the supply voltages for some signal combinations the output signal cannot be clearly assigned to one of the two signal levels because the output voltage is in the undefined voltage range. Of the Use of all such faulty read-only memories in a machine leads to malfunctions, so it is desirable to remove such conditionally defective elements prior to use to recognize.

Aufgabe der Erfindung ist es daher, eine Prüfeinrichtung anzugeben, mittels der Schaltnetze, insbesondere Festwertspeicher möglichst einfach darauf geprüft werden können, ob bei Änderung nur eines Eingangssignals am Ausgang ein Störsignal erscheint und ob die Ausgangssignale bei allen Signalkombinationen am Eingang einen eindeutig zuzuordnenden Wert haben. Diese Aufgabe löst die Erfindung durch die im Anspruch 1 angegebenen Merkmale. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet, Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung erläutert. Es zeigen: Fig. 1 ein Blockschaltbild der gesamten Prüfanordnung, Fig. 2 ein Diagramm mit Spannungsverläufen an einigen Punkten der in Figur 1 dargestellten Schaltung, Fig. 3 eine Möglichkeit für den Aufbau des Adressengenerators, Fig. 4 eine Schaltung zur Störsignalbefreiung und zum Vergleichen der beiden Signale.The object of the invention is therefore to specify a test device, by means of the switching networks, in particular read-only memory, on it as easily as possible it can be checked whether there is only one input signal at the output when a change is made Interfering signal appears and whether the output signals for all signal combinations on Input have a clearly assignable value. The invention solves this problem by the features specified in claim 1. Further refinements of the invention are characterized in the subclaims, embodiments of the invention explained below with reference to the drawing. 1 shows a block diagram the entire test arrangement, 2 shows a diagram with voltage profiles at some points in the circuit shown in FIG. 1, FIG. 3 shows a possibility for the structure of the address generator, FIG. 4 shows a circuit for clearing interference signals and to compare the two signals.

In Figur 1 wird der Prüfling 2, der das zu prüfende Schaltnetz bzw. den zu prüfenden Festwertspeicher darstellt, vom Adressengenerator 1 mit parallelen Signalkombinationen angesteuert. Im Falle eines Festwertspeichers sind es also die Adresseneingänge, die mit dem Adressengenerator 1 verbunden sind. Die Verbindung zwischen Adressengenerator und Prüfling besteht also aus mehreren parallelen Leitungen, die in Figur 1 nur vereinfacht als eine Leitung dargestellt sind.In Figure 1, the device under test 2, which is the switching network to be tested or represents the read-only memory to be tested, from the address generator 1 with parallel Signal combinations controlled. In the case of a read-only memory, it is the Address inputs that are connected to the address generator 1. The connection between the address generator and the device under test consists of several parallel lines, which are shown only in simplified form in FIG. 1 as a line.

Der Adressengenerator 1 erzeugt nun die Signalkombinationen bzw.The address generator 1 now generates the signal combinations or

Adressen in einer solchen Folge, daß jeweils nur ein Signal bzw.Addresses in such a sequence that only one signal resp.

nur ein Bit geändert wird. Abhängig von der angelegten Adresse und dem internen Aufbau des Prüflings 2 entsteht nun an dessen Ausgang bzw. an Jedem von den mehreren dargestellten Ausgängen ein bestimmtes logisches Signal. Die mehreren Ausgänge werden durch einen Schalter 12 nacheinander abgetastet, der zweckmäßig immer dann um eine Stellung weitergeschaltet wird, wenn der Adressengenerator eine vollständige Adressenfolge erzeugt hat. Statt dessen kann auch für Jeden Ausgang eine Auswerteschaltung vorgesehen sein, so daß der Umschalter 12 dann entfallen kann und Fehler in allen Ausgangssignalen bereits bei einer Adressenfolge festgestellt werden können.only one bit is changed. Depending on the address and the internal structure of the test item 2 is now created at its exit or at everyone a specific logic signal from the several outputs shown. The several Outputs are sequentially scanned by a switch 12, which is expedient a position is always switched on when the address generator receives a has generated a complete sequence of addresses. Instead, everyone can exit an evaluation circuit can be provided, so that the switch 12 can then be omitted and errors in all output signals already in an address sequence can be determined.

In Figur 2 ist ein Beispiel eines störsignalbehafteten Ausgangssignals als Kurve b dargestellt. Die Eingangssignalkombination, d. h. die Adresse wird Jeweils in den Zeitpunkten geändert, die durch die Impulsfolge a in Figur 2 angegeben ist. Bei mehreren Adressenänderungen ergeben sich spitze Impulse, und zwar sowohl bei hohem wie bei niedrigem Signalpegel des Signals b, die sich bei Verwendung des Festwertspeichers als Störsignale auswirken können. Dieses störbehaftete Signal wird nun,wie in Figur 1 dargestellt ist, dem Signalvergleicher 4 sowie über den Schalter 13, dessen Funktion später erläutert wird, der Glättungsschaltung 3 zur Störsignalbefreiung zugeführt. Die letztere Schaltung blendet alle kurzen Signalspitzen aus und erzeugt ein ~sauberes" Rechtecksignal, das im wesentlichen dem ursprünglichen Signalverlauf entspricht, Jedoch keine Störsignale mehr enthält. Eine weitere Aufgabe dieser Schaltung ist es, den niedrigen Signalpegel auf einen zulässigen Maximalwert anzuheben und den hohen Signalpegel auf einen zulässigen Minimalwert abzusenken, wobei hier dem Ausführungsbeispiel die Spezifikationen für TTL Schaltkreise zugrunde gelegt wurden. Der grundsätzliche Verlauf des Ausgangssignals der Schaltung 3 ist in Figur 2 als Kurve c dargestellt, und es ist zu erkennen, daß eine gewisse Phasenverschiebung gegenüber der Kurve b vorliegt, die Jedoch nicht schädlich ist.FIG. 2 shows an example of an output signal subject to interference shown as curve b. The input signal combination, i.e. H. the address is respectively changed at the times indicated by the pulse train a in FIG. If there are several address changes, sharp impulses result, both at high and low signal levels of signal b, which are different when using the read-only memory can act as interfering signals. This noisy signal is now, as in FIG 1 is shown, the signal comparator 4 and via the switch 13, its function will be explained later, fed to the smoothing circuit 3 for interference signal removal. The latter circuit fades out all short signal peaks and creates a ~ clean " Square-wave signal, which essentially corresponds to the original signal curve, However, it no longer contains any interfering signals. Another job of this circuit is it to raise the low signal level to a permissible maximum value and the lower the high signal level to a permissible minimum value, the exemplary embodiment here the specifications for TTL circuits were used. The basic one The course of the output signal of circuit 3 is shown in Figure 2 as curve c, and it can be seen that there is a certain phase shift with respect to the curve b exists, but it is not harmful.

Der Signalvergleicher 4 ist nun so ausgelegt, daß er ein positives Ausgangssignal erzeugt, wenn das Signal b über dem Signal c liegt. In Figur 2 sind diese Bereiche durch eine Schraffur gekennzeichnet. Am Ausgang des Signalvergleichers 4 entsteht also die Impulsform d.The signal comparator 4 is now designed so that it has a positive Output generated when signal b is above signal c. In Figure 2 are these areas are indicated by hatching. At the output of the signal comparator 4 the impulse form d is created.

Das Ausgangssignal c der Glättungsschaltung 3 wird nun außerdem einem Zähler 5 zugeführt, das Ausgangssignal des Signalverglei chers 4 wird dem Zähler 6 zugeführt. Beide Zähler schalten mit der gleichen Flanke des Signals, beispielsweise mit der negativen Flanke. Die Zählerstände beider Zähler 5 und 6, d. h. die Ausgänge aller Zählerstufen werden parallel einem binären Vergleicher 7 zugeführt, der Jeden Ausgang des einen Zählers mit dem entsprechenden Ausgang des anderen Zählers vergleicht und ein Signal abgibt, wenn eines dieser Paare von Ausgängen verschiedene Signale führt, d. h. wenn die Zähler nicht parallel arbeiten. Das Ausgangssignal des binären Vergleichers 7 wird zweckmäßigerweise noch durch ein Taktsignal aus dem Taktoszillator 8 gesteuert (in Figur 1 nicht dargestellt), das eine bestimmte Zeit nach einem Adressenwechsel bzw. in der Mitte zwischen zwei Adressenwechseln, die in Figur 2 durch die Impulsfolge a wiedergegeben werden, erscheint.The output signal c of the smoothing circuit 3 is now also a Counter 5 supplied, the output of the Signalverglei chers 4 is the counter 6 supplied. Both counters switch with the same edge of the signal, for example with the negative edge. The counts of both counters 5 and 6, i. H. the exits of all counter stages are fed in parallel to a binary comparator 7, the each Compares the output of one counter with the corresponding output of the other counter and outputs a signal when one of these pairs of outputs has different signals leads, d. H. if the counters do not work in parallel. The output of the binary Comparator 7 is expediently still by a clock signal from the clock oscillator 8 controlled (not shown in Figure 1) that a certain time after an address change or in the middle between two address changes, which in Figure 2 by the pulse train a appears.

Dasselbe Taktsignal steuert auch einen Zwischenspeicher 14, der die Eingangssignale der beiden Zähler 5 und 6 zwischenzeitlich speichert und ebenfalls dem binären Vergleicher 7 zuleitet. Dies ist notwendig, da bei gewissen Fehlern eine Fehlerfassung durch die beiden flankengetakteten Zähler 5 und 6 allein nicht ausreicht, nämlich dann, wenn sich die beiden auszuwertenden Signale b und c vor der Taktflanke der Zähler in ihrem hohen Pegel von ihrem ursprünglichen Signalverlauf defihiert unterscheiden (Figur 2 gestrichelter Verlauf des Signals c).The same clock signal also controls a buffer 14, which the Input signals of the two counters 5 and 6 meanwhile stores and also the binary comparator 7 is fed. This is necessary because of certain errors an error detection by the two edge-clocked counters 5 and 6 alone is not sufficient, namely when the two signals to be evaluated b and c before the clock edge of the counters in their high level from their original waveform differentiate defined (Figure 2 dashed curve of the signal c).

Aus der Figur 2 ist zu erkennen, daß bei dem ersten Störsignal in dem Signalverlauf b der Ausgang des Signalvergleichers 4 einen Impuls erzeugt (siehe Signal (1), so daß der Zähler 6 nun einen Impuls mehr erhalten hat als der Zähler 5 und somit eine Stellung weiter steht. Damit erzeugt der binäre Vergleicher 7 ein Fehlersignal. Dieses Fehlersignal wird über einen Schalter mittels der Fehlerlampe 10 angezeigt und dem Taktgenerator 8 zugeführt.From FIG. 2 it can be seen that in the case of the first interference signal in the output of the signal comparator 4 generates a pulse on the signal curve b (see Signal (1), so that the counter 6 has now received one more pulse than the counter 5 and thus one position further. The binary comparator 7 thus generates a Error signal. This error signal is activated via a switch by means of the error lamp 10 displayed and fed to the clock generator 8.

Dieser Taktgenerator enthält einen Oszillator, vorzugsweise einen Rechteckoszillator, dessen Frequenz zweckmäßig regelbar ist. Dieser Oszillator erzeugt ein Taktsignal T, das dem Adressengenerator 1 zugeführt wird. Mit Jedem Taktsignal ändert der Adressengenerator die erzeugte Adresse. Wenn nun bei geschlossenem Schalter dem Taktgenerator 8 ein Fehlersignal zugeführt wird, wird der Oszillator angehalten. Die Adresse, bei der der Fehler aufgetreten ist, bleibt erhalten und wird auf der Anzeige 9 angezeigt. Auf diese Weise kann also sofort festgestellt werden, bei welcher Adresse bzw. bei welcher Signalkombination am Eingang die zu prüfende Schaltung 2 einen Fehler erzeugt.This clock generator contains an oscillator, preferably one Square-wave oscillator, the frequency of which can be regulated appropriately. This oscillator generates a clock signal T which is supplied to the address generator 1. With every clock signal the address generator changes the generated address. If now with the switch closed the clock generator 8 is supplied with an error signal, the oscillator is stopped. The address at which the error occurred is retained and is stored on the Display 9 is displayed. In this way it can be determined immediately which Address or with which signal combination at the input the circuit to be tested 2 generates an error.

Dem Taktgenerator 8 können Signale zugeführt werden, die beispielsweise durch handbetätigte Tastenschalter erzeugt werden. Mit dem Signal ~Start" wird der Oszillator in dem Taktgenerator 8 gestartet, der Adressengenerator 1 auf eine definierte Angangsadresse gesetzt, außerdem werden die Zähler 5 und 6 und der Zwischenspeicher 15 zurückgesetzt. Dies ist zweckmäßig, wenn ein neuer Prüfling 2 eingesetzt worden ist.- Durch das Signal "löschen" werden ebenfalls die Zähler und der Zwischenspeicher zurückgesetzt und dadurch der Oszillator freigegeben, falls er durch ein Fehlersignal angehalten worden war. Damit werden weitere Adressen geprüft, ggf. bis zum nächsten Fehler. Bei geöffnetem Schalter wird der Oszillator im Fehlerfalle nicht angehalten, Der Adressengenerator 1 ist zweckmäßig so ausgebildet, daß er zyklisch die vollständige Adressenfolge wiederholt, so daß eventuell vorhandene Fehler am Ausgang ständig wiederholt erzeugt werden. Dies ist zweckmäßig, wenn die Art des Fehlers durch Betrachtung des Ausgangssignals mittels eines Oszilloskopes näher analysiert werden soll.The clock generator 8 can be fed signals that, for example can be generated by manually operated key switches. With the signal ~ Start "the oscillator is started in the clock generator 8, the address generator 1 is set to a defined starting address, and counters 5 and 6 and the buffer 15 is reset. This is useful when a new test item 2 has been used. - The "clear" signal also causes the counters and the buffer is reset, thereby enabling the oscillator, if it had been stopped by an error signal. This will check further addresses possibly until the next error. If the switch is open, the oscillator will switch off in the event of a fault not stopped, the address generator 1 is expediently designed so that it cyclically repeats the complete address sequence so that any existing Output errors are generated repeatedly. This is useful when the Type of error by looking at the output signal with an oscilloscope should be analyzed in more detail.

Mit dem Signal ~Handtakt" wird der Oszillator ebenfalls angehalten und ein Taktsignal T im Rhythmus dieses Signals erzeugt. Dadurch können also schrittweise beliebig langsam die Adressen nacheinander erzeugt werden.The oscillator is also stopped with the "hand cycle" signal and a clock signal T generated in the rhythm of this signal. So you can do this gradually the addresses can be generated one after the other as slowly as required.

Mit der in Figur 1 dargestellten Anordnung kann auch ohne wesentlichen weiteren Aufwand die Richtigkeit des vom Prüfling 2 am Ausgang bzw. an den Ausgängen erzeugten Impulsmusters selbst geprüft werden. Dazu wird eine Vergleichsschaltung 11 verwendet, die ebenso wie der Prüfling 2 aufgebaut ist und von der sicher ist, daß sie das richtige Impulsmuster erzeugt. Diese Vergleichsschaltung 11 erhält dje gleichen Signalkombinationen bzw. Adressen am Eingang wie der Prüfling 2, und bei mehreren Ausgängen werden diese auch bei der Vergleichsschaltung 11 durch den Schalter 12 parallel zu den Ausgängen des Prüflings 2 abgetastet. Der Schalter 13 wird dann umgelegt, so daß nun die Glättungsschaltung 3 für die Störsignalbefreiung das Ausgangssignal der Vergleichsschaltung 11 erhält. Die Vergi ichsschaltung 11 kann also ebenfalls Störsignale erzeugen, ohne daß diese bei der Prüfung, d. h. beim Vergleich des Impulsmusters oder bei Prüfung von Störsignalen am Ausgang des Prüflinge Fehler erzeugen, Der übrige Ablauf der Prüfung mit einer Vergleichsschaltung ist gleich dem bisher beschriebenen Ablauf.With the arrangement shown in Figure 1 can also be without essential further effort the correctness of the test item 2 at the output or at the outputs generated pulse pattern can be checked. A comparison circuit is used for this 11 is used, which is constructed in the same way as the test item 2 and of which it is certain that it creates the right impulse pattern. This comparison circuit 11 receives the same Signal combinations or addresses at the input as for DUT 2, and if there are more than one These are also output in the comparison circuit 11 through the switch 12 scanned parallel to the outputs of the test item 2. The switch 13 is then turned over, so that now the smoothing circuit 3 for the interference signal removal, the output signal the comparison circuit 11 receives. The Vergi ichs circuit 11 can also Generate interfering signals without these during the test, i. H. when comparing the pulse pattern or generate errors when testing interference signals at the output of the test object, Der The rest of the test with a comparison circuit is the same as that previously described Sequence.

In Figur 3 ist ein mögliches Prinzip des Adressengenerators 1 dargestellt. Darin erzeugt der Festwertspeicher 15 die Signalkombinationen bzw. die Adressen. Diese werden außer dem Prüfling auch einem Register 16 parallel zugeführt. Mit;einem Taktsignal T übernimmt das Register 16 die vom Festwertspeicher 15 gerade erzeugte Adresse und führt sie dem Adresseneingang des Festwertspeichers 15 zu. Dieser erzeugt damit eine andere Signalkombination, die an dieser Adresse gespeichert ist. Diese neue Signalkombination wird mit dem nächsten Taktsignal T wieder in das Reg# ter 16 übernommen und wieder als neue Adresse dem Festwertspeicher 15 zugeführt, usw..A possible principle of the address generator 1 is shown in FIG. The read-only memory 15 generates the signal combinations or the addresses therein. In addition to the device under test, these are also fed to a register 16 in parallel. With a The register 16 accepts the clock signal T that has just been generated by the read-only memory 15 Address and feeds it to the address input of read-only memory 15. This generates thus a different signal combination that is stored at this address. These The new signal combination is returned to the register with the next clock signal T 16 taken over and fed back to the read-only memory 15 as a new address, etc.

Die gewünschte Adressenfolge, bei der mit Jedem Wechsel nur ein Signal geändert werden soll, kann also durch entsprechende Programmierung des Festwertspeichers 15 gewählt werden.The desired address sequence, with only one signal with each change should be changed, can be done by programming the read-only memory accordingly 15 can be selected.

Figur 4 zeigt ein Beispiel für eine Schaltung zur Störsignalbefreiung und einen daran angeschlossenen Signalvergleicher. Der Ausgang des Schalters 13 (Figur 1) ist über den Eingang El mit einem Integrierglied aus einem Widerstand und einem Kondensator verbunden, das an den einen Eingang eines Differenzverstärkers VI angeschlossen ist. Dem Eingang EI ist noch ein Verstärker vorgeschaltet, der das Integrierglied vom Eingangssignal, z. 3.FIG. 4 shows an example of a circuit for eliminating interference signals and a signal comparator connected to it. The output of switch 13 (Figure 1) is via the input El with an integrator from a resistor and a capacitor connected to one input of a differential amplifier VI is connected. The input EI is preceded by an amplifier, the the integrator from the input signal, e.g. 3.

Signal b in Figur 2, entkoppelt und gleichzeitig eine minimale TTL-Belastung darstellt. Der anderesinvertierende Eingang des Differenzverstärkers VI ist mit einer Gleichspannung U1 verbunden, die zweckmäßig einstellbar ist. Sobald das Signal am Eingang EI diese Spannung U1 durchläuft, wechselt das Signal am Ausgang des Differenzverstärkers VI seinen Spannungswert, und zwar durch das Integrierglied etwas verzdgert. Die Spannung U1 wird daher etwa gleich dem mittleren Wert zwischen dem maximalen und minimalen Spannungspegel am Eingang EI gewählt.Die Zeitkonstante des Integriergliedes ist so gewählt, daß die in Figur 2 dargestellten kurzen Störspannungsspitzen so weit verringert werden, daß sie die Spannung U1 nicht mehr schneiden. Für die Fälle, in denen diese Störspitzen den Spannungswert U1 noch gerade erreichen, wird das Ausgangssignal des ersten Differenzverstärkers über ein weiteres Integrierglied einem zweiten Differenzverstärker V2 zugeführt, dessen invertierenden Eingang ebenfalls eine einstellbare Gleichspannung U2 zugeführt wird, die zweckmäßig höher gewählt wird, um die Phasenverschiebung zum Eingangssignal nicht nochmals zu vergrößern. Am Ausgang des zweiten Differenzverstärkers V2 tritt dann das von Störsignalen befreite Eingangssignal auf, d. h. das Ausgangssignal der Glättungsschaltung 3 in Figur 1.Signal b in Figure 2, decoupled and at the same time a minimal TTL load represents. The other inverting input of the differential amplifier VI is with connected to a DC voltage U1, which is expediently adjustable. As soon as the signal When this voltage U1 passes through at the input EI, the signal at the output of the differential amplifier changes VI its voltage value, somewhat delayed by the integrator. the Voltage U1 is therefore approximately equal to the mean value between the maximum and selected minimum voltage level at input EI. The time constant of the integrating element is chosen so that the short interference voltage peaks shown in Figure 2 so be reduced far that they no longer cut the voltage U1. Just in case in which these interference peaks just reach the voltage value U1, that will Output signal of the first differential amplifier via a further integrator a second differential amplifier V2, the inverting input of which is also supplied an adjustable DC voltage U2 is supplied, which is expediently selected to be higher in order not to increase the phase shift to the input signal again. At the output of the second differential amplifier V2 occurs that which has been freed from interfering signals Input signal on, d. H. the output signal of the smoothing circuit 3 in FIG. 1.

Dieses Signal wird nun über ein Potentiometer, dessen anderes Ende mit der Gleichspannung U3 verbunden ist, einem Differenzverstärker V3 zugeführt. Durch passende Einstellung der Spannung U3 und des Schleifers des Potentiometers kann dem Verstärker V3, und zwar dem invertierenden Eingang, ein Signal zugeführt werden, dessen minimaler und maximaler Wert wie bei dem Signal c in Figur 2 gerade dem zulässigen Minimalwert bzw. Maximalwert entspricht.This signal is now via a potentiometer, the other end of which is connected to the DC voltage U3, fed to a differential amplifier V3. By appropriately setting the voltage U3 and the wiper of the potentiometer can supply a signal to the amplifier V3, namely the inverting input are, the minimum and maximum value as with the signal c in Figure 2 straight corresponds to the permissible minimum or maximum value.

Der andere Eingang des Differenzverstärkers V3 erhält über den Eingang E2 direkt das Ausgangssignal des Prllflings. Der Ausgang des Verstärkers V3 wechselt ebenfalls seinen Signalwert, wenn das Signal des Prüflinge am Eingang E2 das Signal am anderen Eingang des Verstärkers V3 schneidet, wie in Figur 2 dargestellt ist Auch hier ist noch ein weiterer Differenzverstärker V4 über einen Spannungsteiler nachgeschaltet, um bei Grenzfällen des Eingangssignals ein eindeutiges Ausgangssignal zu erzeugen. Der andere, invertierende Eingang des Differenzverstärkers V4 erhält ebenfalls über ein weiteres Potentiometer,dessen anderes Ende mit einer Gleichspannung U4 verbunden ist, das Ausgangssignal des Verstärkers V2, dessen Amplituden so eingestellt sind, daß sie den minimalen und maximalen Pegel des Ausgangssignals von V3 gerade nicht erreichen.The other input of the differential amplifier V3 receives via the input E2 directly the output signal of the device under test. The output of the amplifier V3 changes also its signal value, if the signal of the test object at input E2 the signal cuts at the other input of the amplifier V3, as shown in FIG Here, too, there is another differential amplifier V4 via a voltage divider downstream to provide a clear output signal in borderline cases of the input signal to create. The other, inverting input of the differential amplifier V4 receives also via another potentiometer, the other end of which is connected to a DC voltage U4 is connected to the output of the amplifier V2, the amplitudes of which are set are that they are the minimum and maximum levels of the output signal from V3 not reach.

Patentanspr~uche:Patent claims:

Claims

Claims: S Arrangement for testing switching networks with several Signal inputs, especially of read-only memories with several address signal inputs, and at least one signal output, characterized in that an address generator (1) all signal combinations (addresses) for the control of the switching network one after the other (2) generated in such a way that only one signal is changed at a time (one-step code), that the output signal of the switching network (2) passes through a smoothing circuit (3), which almost instantaneously generates the pulse pattern of the output signal without interfering signals, that a comparator (4,5,6,7,14) the pulse pattern with the interfering output signal compares, the amplitude of the pulse pattern being adjusted to be at least covers the undefined area between the levels for the 0 signal and 1 signal, and that the comparator generates an error signal when the level of the output signal longer than a specified minimum time when the pulse pattern is low is above this level and below this level when the pulse pattern is high.

2. Arrangement according to claim 1, characterized in that the comparator (4,5,6,7,14) forms the difference between the levels of the pulse pattern and the output signal subject to interference, that the pulse pattern forms a first (5) and the difference signal a second Counter (6) advances, and that the outputs of both counters as well as the pulse pattern temporarily stored in an intermediate memory (14) and the difference signal with a digital one which compares the output signals in pairs as well as the pulse pattern and the difference signal and generates the error signal in the event of inequality #

3. Arrangement according to claim 1 or 2, characterized in that a clock oscillator (s) is the address generator (1) for automatically successive generation of the signal combinations controls.

4. Arrangement according to claim 3, characterized in that the address generator (1) all signal combinations repeated cyclically.

5. Arrangement according to claim 3, characterized in that the address generator (1) triggered by a start signal, all signal combinations one after the other generated.

6. Arrangement according to claim 3 or one of the following, characterized that an error signal stops the clock oscillator (8).

7. Arrangement according to claim 6, characterized in that a cancellation signal clears the error signal without affecting the address generator (1) and continues running of the clock oscillator (8) triggers.

8. Arrangement according to claim 1 or 2, characterized in that the Address generator (1) the signal combinations in the cycle of a manual operation generated clock pulse changes.

9. Arrangement according to claim 1 or one of the following, characterized ge indicates that a display (9) of the signal combinations generated by the address generator (1) (Addresses) is provided.

10. Arrangement according to claim 1 or one of the following, characterized in that that in the address generator (1) a read-only memory (15) the signal combinations generated, and that a register (14) with each clock signal the momentary from the read-only memory The generated signal combination takes over and the read-only memory as a new address feeds.

11. Arrangement according to claim 1 or one of the following, wherein the Switching network has several parallel outputs, characterized in that for each Output a smoothing circuit (3) and a comparator (4, 5, 6, 7, 14) are provided is.

12. The arrangement according to claim 1 or one of the following, wherein the Switching network has several parallel outputs, characterized in that a changeover switch (12) the individual outputs one after the other with the smoothing circuit (3) and the Comparator (4, 5, 6, 7, 14) connects.

13. Arrangement according to claim 12, characterized in that the changeover switch (12) After each complete cycle of the signal combinations of the address generator (1) is forwarded.

14. Arrangement according to claim 1 or one of the following, characterized in that that the smoothing circuit (3) contains a differential amplifier (vi) whose non-inverting Input the output signal of the switching network (2) via an integrator and its inverting input contains an adjustable voltage (U1) and that the comparator (4, 5, 6, 7, 14) a comparison circuit (4) with another Contains differential amplifier (V3) whose non-inverting input is the output signal of the switching network (2) receives without delay and its inverting input with the Slider of a potentiometer is connected, one connection of which is connected to the output the smoothing circuit (3) and its other terminal with an adjustable voltage (U3) is connected.

15. Arrangement according to claim 1 or one of the following, characterized that a second, the first (2) corresponding switching network (11) is provided, whose Output signal or

Output signals have correct impulses in terms of content and that is controlled in parallel to the first switching network (2) and its output with the Input of the smoothing circuit (3) is connected.