DE2506103B2

DE2506103B2 - CIRCUIT ARRANGEMENT FOR A LOGIC TEST PIN

Info

Publication number: DE2506103B2
Application number: DE19752506103
Authority: DE
Inventors: Wilfried Dipl.-Ing. 6744 Kandel Becker
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-02-13
Filing date: 1975-02-13
Publication date: 1977-03-17
Also published as: DE2506103A1

Description

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Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen Logik-Prüfstift mit jeweils einem Anzeigeelement für zwei logische, über zwei Komparatoren diskriminierte Eingangsspannungspegel und einem Anzeigeelement für Impulse einer vorgegebenen Höhe.The invention relates to a circuit arrangement for a logic test pin, each with one Display element for two logical input voltage levels and discriminated by two comparators a display element for pulses of a predetermined level.

Logik-Prüfstifte sollen auf einfache Weise das ^ffinden und Identifizieren logischer Pegel und die Anzeige einmaliger oder periodischer Impulse ermöglichen, auch in den Fällen, in denen herkömmliche Meßmethoden versagen, z. B. wenn schmale Impulse mit geringer Wiederholrate wegen zu geringer Bildhelligkeit auf Bildschirmen von Oszilloskopen nicht oder nur schwer sichtbar werden. Ein bekannter Prüfstift wird in der SIEMENS-Druckschrift »TTL-Prüfspii/e Mo757b« vom April 1972 vorgestellt. Aus der Druckschrift geht hervor, daß der Prüfstift die statischen Logikzuständi· log. »0« und log. »1« durch Aufleuchten eines roten bzw. grünen Farbringes anzeigt. Dynamische Vorgänge werden durch Aufleuchten eines weißen Farbringes signalisiert. Bei Auftreten von Spannungen im nicht definierten Bereich soll keine Anzeige erfolgen. Bei dem bekannten Prüfstift wird die letzte Forderung nur für die statischen Zustände erfüllt. Impulse, die in den zu prüfenden Logikschaltungen keine Veränderungen bewirken, weil sie nicht beide für die logischen Zustände vorgegebenen Schwellen überschreiten, werden bei bekannten Logik-Prüfstiften auch angezeigt, wenn sie nur eine bestimmte Impulshöhe erreichen. Dies führt u. a. dazu, daß beispielsweise von außen eingestreute Impulse, welche keinen Einfluß auf den Ablauf logischer Schaltungen haben, im Prüfstift angezeigt werden und den Benutzer verwirren können.Logic test pins are intended to make it easy to find and identify logic levels and the Enable display of one-off or periodic pulses, even in cases where conventional Measurement methods fail, e.g. B. when narrow pulses with a low repetition rate due to insufficient image brightness not or only with difficulty are visible on oscilloscope screens. A well-known test pen is presented in the SIEMENS publication "TTL-Prüfspii / e Mo757b" from April 1972. From the The document shows that the test pin logs the static logic states. "0" and log. »1« when it lights up a red or green colored ring. Dynamic processes are indicated by the lighting up of a white The colored ring. If voltages occur in the undefined area, there should be no display. With the known test pin, the last requirement is only met for the static conditions. Impulses in the logic circuits to be tested do not cause any changes, because they do not both affect the logic If states exceed predefined thresholds, known logic test pins will also show if they only reach a certain pulse height. This leads inter alia. to that, for example, interspersed from the outside Pulses which have no influence on the sequence of logic circuits are displayed in the test pin and confuse the user.

In der US-PS 35 99 098 ist ein Impulsgenerator zur Erzeugung einer Impulsfolge beschrieben, deren Amplitude entsprechend den Pegeln zu prüfender logischer Schaltkreise eingestellt werden kann. Es handelt sich also um einen aktiven Impulsgenerator und r.icht um eine passive Einrichtung zur Anzeige von m logischen Schaltungen auftretenden statischen und impulsförmigen Spannungen, zu welcher Gattung der Gegenstand der Erfindung zu zählen ist.In US-PS 35 99 098 a pulse generator for generating a pulse train is described whose amplitude can be adjusted according to the levels of logic circuits to be tested. It is about So an active pulse generator and not a passive device for displaying m logical Circuits occurring static and pulse-shaped voltages, to which type the object of the invention is to be counted.

In der US-PS 37 87 735 ist eine passive Einrichtung zur Messung von in logischen Schaltkreisen auftretenden Spannungspegeln beschrieben. Mit der aus dieser Patentschrift bekannten Schaltung können jedoch nur statische Pegel festgestellt werden, denn an ihrem Ausgang sind nur die logischen Pegel »0« und »1« zu entnehmen. Ein besonderer Ausgang zur Anzeige impulsförmiger Spannungen ist nicht vorhanden. Es fehlen auch Zeitglieder zur eventuellen Verlängerung von Impulsspannungen und deren Anzeige über die vorhandenen Ausgänge.In US-PS 37 87 735 a passive device for measuring voltage levels occurring in logic circuits is described. With the circuit known from this patent specification, however, only static levels can be determined, because only the logic levels "0" and "1" can be taken from its output. There is no special output for displaying pulsed voltages. Timers for the possible extension of pulse voltages and their display via the existing outputs are also missing.

In oer DL-PS 94 858 ist ebenfalls ein passives Anzeigegerät von in Schaltkreisen vorkommenden Spannungspegeln beschrieben. Dieses bekannte Gerät kann neben rein statischen Spannungen auch impulsförmige Spannungen anzeigen. Die Impulse werden jedoch mit den gleichen Mitteln wie die statischen Spannungen angezeigt. Dazu werden die Impulse in Zeitgliedern verlängert und in den Eingang einer Zwischenstufe rückgekoppelt. Die im Zuge der Schaltung vorhandenen NAND-Glieder dienen dabei nicht der besonderen Anzeige impulsförmiger Spannungen, sondern dazu, auch Spannungen in einem ν !genannten verbotenen Bereich anzeigen zu können.In oer DL-PS 94 858 there is also a passive display device for those in circuits Voltage levels described. In addition to purely static voltages, this known device can also produce pulsed voltages Show tensions. The pulses, however, are generated by the same means as the static voltages displayed. To do this, the pulses are lengthened in timers and fed into the input of an intermediate stage fed back. The NAND gates present in the course of the circuit are not used for special purposes Display of pulsed voltages, but also voltages in a forbidden called ν! Area to be able to display.

Gegenüber dem Bekannten ist die der Erfindung zugrunde liegende Aufgabe darin zu sehen, neben der Anzeige statischer Pegelspannungen auch eine Anzeige von impulsförmigen Spannungen mit einem besonderen Anzeigeelement zu erreichen, soweit diese Impulse während ihres Auftretens jeweils beide statischen Pegel überschreiten. Für die Beurteilung der Betriebstüchtig keil einer logischen Schaltung ist es von Vorteil, nicht nur das Vorliegen von statischen logischen Pegeln anzuzeigen, sondern davon gesondert Impulse sichtbar zu machen, die Änderungen im Zustand des überprüften logischen Schaltkreises bewirken können. Derartige Impulse bilden neben den statischen Pegeln einen wesentlichen Anteil der Steuersignale für logische Schaltkreise. Diese Aufgabenstellung ist keiner der bekanntgewordenen Literaturstcllcn zu entnehmen Die darin beschriebenen Schaltungen bieten deshalb auch keine Anregung für die Erfindung.Compared to the known, the object underlying the invention is to be seen in addition to Display of static level voltages also a display of pulse-shaped voltages with a special To achieve the display element, as far as these impulses are both static levels during their occurrence exceed. For assessing the operational wedge of a logic circuit it is not beneficial only to show the presence of static logical levels, but separate pulses visible that can cause changes in the state of the logic circuit under test. Such In addition to the static levels, pulses form an essential part of the control signals for logic Circuits. This task cannot be found in any of the literature that has become known The circuits described therein therefore do not offer any suggestion for the invention.

Die obenstehend erläuterte Aufgabe wird bei einer eingangs beschriebenen Schaltungsanordnung gemäß der Erfindung dadurch gelöst, daß die Ausgänge der Komparatoren jeweils nach Abzweigen für die Anzeige der beiden logischen Pegel über ein UND-Gatter mit dem Anzeigeelement für Impulse verbunden sind.The object explained above is achieved in accordance with a circuit arrangement described at the outset the invention achieved in that the outputs of the comparators each branch off for the display of the two logic levels are connected to the display element for pulses via an AND gate.

Mit dieser Schaltungsmaßnahme wird erreicht, daß nur dynamische Vorgänge angezeigt werden, die beide für die Anzeige statischer Vorgänge maßgebenden Schwellen überschreiten.With this circuit measure it is achieved that only dynamic processes are displayed, both of which exceed the relevant thresholds for the display of static processes.

Das sichere Ansprechen von Logikschaltugen auf Steuerimpulse ist üblicherweise auch von der Steilheit der Impulsflanken abhängig. Es ist deshalb zweckmäßig, einen Zeitdiskriminator vorzusehen, der Impulse mit fürThe safe response of logic circuits to control pulses is usually also due to the steepness of the pulse edges. It is therefore advisable to provide a time discriminator with impulses for

die zu untersuchende Logikschaltung zu flachen Flankenanstiegsverläufen zurückweist Dies wird dadurch erreicht, daß zwischen die Ausgänge der Komparatoren und die entsprechenden Eingänge des Konjunktionsgliedes je ein Zeitglied geschaltet ist Diese Zeitglieder bestehen mit Vorteil aus einer Serienschaltung zweier Monoflops. Die Serienschaltung stellt sicher, daß Impulse verschiedener Richtung, also solche, die sich von log. »0« nach log. »1« oder umgekehrt aufbauen, auf das Zeitglied in gleicher Weise wirken.the logic circuit to be examined rejects flat slope curves. This is what makes this achieved that between the outputs of the comparators and the corresponding inputs of the A time element is connected to each conjuncture element. These time elements advantageously consist of one Series connection of two monoflops. The series connection ensures that pulses of different directions, so those who lied. "0" after log. Build up "1" or vice versa, on the timer in the same way works.

Um zu schnelle und kurze Impulse, die ebei falls auf manche Logikschaltungen keinerlei Wirkung ausüben, von der Anzeige durch den Logik-Prüfstift auszuschließen, sind die Komparatoren mit TietpaBeigenschaften ausgestattet.To get too fast and short impulses, which also if on some logic circuits have no effect whatsoever, to be excluded from the display by the logic test pin, the comparators are equipped with Tietpa properties.

Mit Vorteil wird dem Konjunktionsglied ein weiteres Zeiiglied nachgeschaltet, das auch verhältnismäßig kurze Impulse genügend verlängert, um sie als Aufleuchten des weißen Farbringes für das menschliche Auge sichtbar werden zu lassen. Es sind damit natürlich nur Impulse gemeint, die nicht durch die vorhin erwähnten Tiefpaßeigenschaften der Komparatoren von vornherein ausgeschlossen sind.Advantageously, the conjunctive link is followed by a further indicator, which is also proportionate short impulses are extended enough to illuminate the white colored ring for the human To make the eye visible. Of course, this only refers to impulses that were not caused by the previous one mentioned low-pass properties of the comparators are excluded from the outset.

Einzelne Impulse können auch dadurch besser untersucht werden, daß dem Anzeigeelement für die Impulse ein abschaltbares Speicherglied vorgeschaltet ist.Individual pulses can also be better examined by the fact that the display element for the Pulses a switchable storage element is connected upstream.

Die Erfindung wird an drei Figuren erläutert.The invention is explained using three figures.

F i g. 1 stellt ein Ausführungsbeispiel der Erfindung als Blockschaltbild dar; in denF i g. 1 shows an embodiment of the invention as a block diagram; in the

Γ ι g. 2 und 3 sind Diagramme gezeigt, die Aufschluß darüber geben, wann ein dynamischer Vorgang angezeigt wird und wann nicht, abhängig von der Höhe und dem Grundpegel bzw. der Steilheit der Anstiegsflanken des dynamischen Vorgangs.Γ ι g. Figures 2 and 3 are shown diagrams showing information indicate when a dynamic process is displayed and when not, depending on the altitude and the basic level or the steepness of the rising edges of the dynamic process.

In Fig. 1 sind zwei Komparatoren t bzw. 2 mit ungleichnamigen ersten Eingängen miteinander verbunden. Diese miteinander verbundenen Eingänge liegen über eine Überspannungsschutzschaltung 3 an dem Eingang E des Prüfstiftes. Zwei andere ungleichnamige Eingänge der beiden Komparatoren 1 und 2 liegen an zwei Spannungspegeln ί/ν,.ο.. bzw. Ll_s«\«. die von der zu untersuchenden Logikfamilie bestimmt sind. Der Ausgang des Komparators 1 ist gegebenenfalls über einen nicht dargestellten Lampentreiber mit einer Anzeigelampe 4 für den Zustand log. »1«. dem die Farbe grün zugeordnet ist, verbunden. In gleicher Weise ist der Ausgang des Komparators 2 mit einer Lampe 5 zur Anzeige der dem logischen Zustande »0« zugeordneten Farbe rot verbunden. Zur Weitergabe dynamischer Vorgange sind die Ausgänge der Komparatoren 1 und 2 über Zeitstufen 6 b/w. 7 an je einen Eingang eines Konjunktionsghedes 8, im Ausführungsbeispiel ein UND-Gatter, gelegt. Dem UND-Gatter 8 schließt sich eine weitere Zeitstufe 9 an, die aus einem Monoflop bestehen kann. Der Ausgang der Zeitstufe 9 ist mit dem Eingang eines Speichers 10 verbunden, der über einen Schalter 11 auch abgeschaltet werfen kann. Vom Speicher 10 gelangt das Signal für die Anzeige dynamischer Vorgänge an eirie weitere Anzeigelampe '2 mit der Farbe weiß.In Fig. 1, two comparators t and 2 with different first inputs are connected to one another. These interconnected inputs are connected to input E of the test pin via an overvoltage protection circuit 3. Two other unlike inputs of the two comparators 1 and 2 are at two voltage levels ί / ν, .ο .. and Ll _s «\«. which are determined by the logic family to be examined. The output of the comparator 1 is optionally via a lamp driver (not shown) with an indicator lamp 4 for the state log. "1". to which the color green is assigned. In the same way, the output of the comparator 2 is connected to a lamp 5 for displaying the color red assigned to the logic state “0”. The outputs of the comparators 1 and 2 are via time stages 6 b / w for forwarding dynamic processes. 7 to one input each of a conjuncture thread 8, an AND gate in the exemplary embodiment. The AND gate 8 is followed by a further time stage 9, which can consist of a monoflop. The output of the timer 9 is connected to the input of a memory 10, which can also be switched off via a switch 11. From the memory 10, the signal for the display of dynamic processes arrives at a further indicator lamp 2 with the color white.

Für die Spannungsversorgung der Schaltungsanordnung, die im Beispiel zu +5V gewählt wurde, ist ein Verpohingsschutz 13 vorgesehen.For the voltage supply of the circuit arrangement, which was selected as + 5V in the example, a Verpohingsschutz 13 provided.

Ein Eingangssignal Ui wird der Schaltung zwischen dem Eingang E des Prüfstiftes und einem Masseanschluß M zugeführt. Die Eingangsspannung (',gelangt über den Überspannungsschutz 3 an die Komparatoren 1 und 2 und löst an deren Ausgängen digitale Steuersignale aus. Diese bewirken zunächst ein rein statische Anzeige da» am Eingang anliegenden Spannungspegels. Ist die Eingangsspannung l/fkleiner als die Schwellenspannung f/s>,o«, so leuchtet die Anzeigelampe 5 für log. »0« (rot). Ist die Eingangsspannung Ue dagegen größer als die Schwellenspannung Us,u, dann leuchtet die Lampe 4 in der Farbe grün zur Anzeige einer logischen »1«. Liegt der Spannungspege! zwischen ίΛ»ο« und Us»u oder ist der Prüfstifteingang £ offen, so erfolgt keine Anzeige. Die Ausgangssignale der Komparatoren 1 und 2 werden darüber hinaus auch dynamisch ausgewertet. Die Zeitstufen 6 bzw. 7 legen die Komparatorausgangssignale auf eine konstante Länge fest. Das nachfolgende UND-Gatter 8 führt nur dann an seinem Ausgang ein Signal, wenn beide Zeitstufen 6 und 7 Signale der vorgegebenen Länge liefern und außerdem sich diese beiden Signale zeitlich überlappen. Das Ausgangssignal des UND-Gatters 8 wird durch das weitere Zeitglied 9 nochmals verlängert und steuert über den mit Hilfe des Schalters 11 ein- und ausschaltbaren Speicher 10 die Anzeigelampe 12 für Impulse an. Mit Hilfe des Zeitgliedes 9 und des Speichers 10 können auch noch sehr kurze Impulse für das Auge sichtbar gemacht werden. Wenn beispielsweise bei der Suche von Einzelimpulsen eine Leuchtdauer von 100 msec, auf die das Zcitglied 9 eingestellt ist, nicht ausreicht, kann durch Einschalten des Speichers 10 über den Schalter 11 eine beliebig lange Anzeigezeit gewählt werden. Durch Abschalten läßt sich der Speicher wieder löschen.An input signal Ui is fed to the circuit between the input E of the test pin and a ground connection M. The input voltage (', reaches the comparators 1 and 2 via the overvoltage protection 3 and triggers digital control signals at their outputs. These initially cause a purely static display of the voltage level present at the input. If the input voltage l / f is less than the threshold voltage f / s>, o ", the indicator lamp 5 lights up for logical" 0 "(red). If, on the other hand, the input voltage Ue is greater than the threshold voltage Us, u, lamp 4 lights up in green to indicate a logical" 1 " . If the voltage level! Is between ίΛ »ο« and Us »u or if the test pin input £ is open, there is no display. The output signals of comparators 1 and 2 are also evaluated dynamically. Timers 6 and 7 apply the comparator output signals The following AND gate 8 only carries a signal at its output if both time stages 6 and 7 supply signals of the specified length and, moreover, these two signals e.g. overlap. The output signal of the AND gate 8 is lengthened again by the further timing element 9 and controls the indicator lamp 12 for pulses via the memory 10, which can be switched on and off with the aid of the switch 11. With the aid of the timing element 9 and the memory 10, very short pulses can also be made visible to the eye. If, for example, when searching for individual pulses, a lighting duration of 100 msec, to which the Zcit member 9 is set, is not sufficient, an arbitrarily long display time can be selected by switching on the memory 10 via the switch 11. The memory can be deleted again by switching off.

In Fig 2 ist ein Diagramm verschiedener Eingangsspannungen L-'/ über der Zeit aufgetragen. Die Abszisse soll einem Spannungspegel von 0 V entsprechen. Über der Abszisse sind drei weitere Waagerechten eingezeichnet, welche die Spannungspegel ίΛ,.ο... ί/ν..ι« und eine Maximalspannung U_ma\ symbolisieren. Von links nach rechts sind zuerst drei impulsförmige Eingangsspannungen eingetragen, die von einem Grundpegel etwas über 0. jedoch noch unterhalb von I /ν,,ο« ausgehen. Der erste Impuls erreicht die Schwellspannung i/v..«.. nicht. Der zweite Impuls überschreitet zwar i7y,.o... erreicht jedoch die Schwellspannung (/.svu nicht. Der dritte Impuls überschreitet beide Schwellspannungen. Nur er führt zu einer Anzeige. Dies ist sinnvoll, weil die beiden vorhergehenden Impulse keine und nur der dritte Impuls mit Sicherheit eine Wirkung an der zu untersuchenden Logikschaltung hervorrufen. Die nächstfolgende Impulsgruppe geht von einem Grundpegel aus, der zwischen den beiden Schwellspannungen t'sv.o.. bzw. i/s„i„ liegt. Keiner dieser Impulse wird angezeigt, weil keiner beide Schwellspannungen zugleich überschreitet. Die dritte Impulsgruppe geht von einem Grundpegel aus, der über der Schwellspannung ί 's..ι« liegt. Die Impulse dieser Gruppe steigen in Richtung nach den beiden Schwellspannungen zu an. Der erste Impuls der Gruppe erreicht die obere Sihwellspannung und der zweite Impuls die untere nicht. Nur der letzte Impuls überschreitet beide Schwellspannungen und führt zu einer Anzeige.In FIG. 2, a diagram of various input voltages L - '/ is plotted over time. The abscissa should correspond to a voltage level of 0 V. Three further horizontal lines are drawn in above the abscissa, which symbolize the voltage level ίΛ, .ο ... ί / ν..ι «and a maximum voltage U _ma \ . First three pulse-shaped input voltages are entered from left to right, which start from a base level a little above 0. but still below I / ν ,, ο «. The first pulse does not reach the threshold voltage i / v .. «... The second pulse exceeds i7y, .o ... but does not reach the threshold voltage (/.svu. The third pulse exceeds both threshold voltages. Only it leads to a display. This makes sense because the two previous pulses did not and only the third The next pulse group is based on a basic level that lies between the two threshold voltages t'sv.o .. and i / s "i". None of these pulses is displayed because The third group of impulses is based on a basic level which is above the threshold voltage ί 's..ι «. The impulses in this group rise in the direction after the two threshold voltages. The first impulse of the group reaches the upper one Sihwell voltage and the second pulse not the lower one, only the last pulse exceeds both threshold voltages and leads to a display.

In der Fig..} sind zwei dynamische Eingangsspannungsverläufe mit verschieden steilen Anstiegsflanken dargestellt. Auch in diesem Diagramm sind die vorhin erwähnten Spannungspegel als Waagerechten über der Abszisse, die den Spannungspegel 0 V verkörpert, eingezeichnet. Darüber hinaus sind in fünf Zeilen unter dem Diagramm Zeildiagramme dargestellt, die imIn the Fig ..} are two dynamic input voltage curves shown with different steep slopes. These are also in this diagram mentioned voltage level as a horizontal line above the abscissa, which embodies the voltage level 0 V, drawn. In addition, line diagrams are shown in five lines below the diagram, which are used in the

folgenden erläutert werden. In der ersten Zeile von oben sind die zwischen dem Überschreiten und wieder Unterschreiten des Spannungspegels (Λ,.ο.. durch die beiden Vorgänge verstreichenden Zeitintervalle dargestellt. In der zweiten Zeile sind die Zeitintervalle eingezeichnet, die zwischen dem Über- und Unterschreiten des Spannungspegels i/s„i„ liegen. In der dritten und vierten Zeile sind die vorgegebenen Zeitkonstanten der Zeitstufen 6 bzw. 7 eingezeichnet, die jeweils mit dem Überschreiten des unteren Spannungspegels i.A..o., bzw. des oberen Spannungspegels i/_s„i„ ausgelöst werden. In der fünften Zeile ist das Ausgangssignal des Konjunkturgliedes 8 dargestellt. Es ist aus dieser Zeile ersichtlich, daß nur eine Anzeige erfolgt, wenn sich die Verzögerungszeiten der Zeitstufen b und 7 überlappen, d. h.. wenn eine vorgegebene Steilheit der Anstiegsflankc des untersuchten dynamischen Vorganges nicht unterschritten wird.will be explained below. The first line from the top shows the time intervals that elapse between the exceeding and falling below the voltage level (Λ, .ο .. due to the two processes. In the second line, the time intervals are drawn between the exceeding and falling below the voltage level i The third and fourth lines show the specified time constants of time stages 6 and 7, which are triggered when the lower voltage level iA.o. or the upper voltage level i / _s “i” is exceeded The fifth line shows the output signal of the business cycle element 8. It can be seen from this line that there is only a display when the delay times of time stages b and 7 overlap, that is, when a predetermined steepness of the rising edge c of the examined dynamic process is not fallen below.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for a logic test pin, each with a display element for two logical ones. Input voltage level discriminated by two comparators and a display element for Pulses of a predetermined height, characterized in that the outputs of the comparators (1 or 2) each branch off for displaying the two logic levels via an AND gate (8) with the display element (12) for Impulses are connected.

2. Circuit arrangement according to claim 1, characterized in that between the outputs of the Comparators (1 or 2) and the corresponding inputs of the conjuncture element (8) each one Timing element (6 or 7) is switched.

3. Circuit arrangement according to claim 2, characterized in that the timing element (6 or 7) off there is a series connection of two monoflops.

4. Circuit arrangement according to claim 1 or one of the preceding claims, characterized characterized in that the comparators (1 and 2) have low-pass properties.

5. Circuit arrangement according to claim 1 or one of the preceding claims, characterized characterized in that the conjunction element (8) is followed by a further timing element (9).

6. Circuit arrangement according to claim 1 or one of the preceding claims, characterized characterized in that the display element (12) for pulses is preceded by a storage element (10) which can be switched off is.