DE2462727C2

DE2462727C2 - Clock control system for a data processing device

Info

Publication number: DE2462727C2
Application number: DE19742462727
Authority: DE
Inventors: David H. 01581 Westboro Mass. Bernstein; Michael B. 02139 Cambridge Mass. Druke; Karsten 02173 Lexington Mass. Sorensen
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1973-08-10
Filing date: 1974-08-09
Publication date: 1982-07-08

Description

Die Erfindung betrifft ein Takt-Steuersystem für eine Datenverarbeitungseinrichtung mit einer Zentraleinheit (CPU), die einen CPU-Betriebszeitzyklus besitzt um zumindest einer Speichereinheit die einen Speicherbetriebszeitzyklus aufweist, wobei das Takt-Steuersystem CPU-Taktsteuereinrichtungen zur Lieferung von CPU-Taktsteuersignalen für die Taktsteuerung des CPU-Betriebszeitzyklus und Speichertaktsteuereinrichtungen aufweist, die Speichertaktsteuersignaie für die Steuerung des Betriebszeitzyklus der Speichereinheit liefern. Um die Leistungsfähigkeit und insbesondere die Rechengeschwindigkeit von Datenverarbeitungseinrichtungen möglichst hoch ansetzen zu können, ist eineThe invention relates to a clock control system for a data processing device with a central unit (CPU) which has a CPU operating time cycle by at least one memory unit which has a memory operating time cycle wherein the clock control system has CPU clock control means for supplying CPU clock control signals for clock control of the CPU operating time cycle and memory clock controllers which supply memory clock control signals for controlling the operating time cycle of the memory unit. About the performance and especially the computing speed of data processing equipment Being able to set as high as possible is one thing

6Q zweckmäßige Taktsteuerung der verschiedenen Baueinheiten einer Datenverarbeitungseinrichtung von ausschlaggebender Bedeutung, wobei insbesondere an die Taktsteuerung von Zentraleinheit und an der Zentraleinheit angeschlossenen Speichereinheiten zu denken ist6Q appropriate cycle control of the various units a data processing device of crucial importance, in particular to the Think clock control of the central unit and storage units connected to the central unit is

Bisher bekannte Datenverarbeitungseinrichtungen sind entweder so konstruiert, daß Zentraleinheit und Speichereinheit bzw. Speicheremheiten so angesteuertPreviously known data processing devices are either constructed so that the central unit and Storage unit or storage units controlled in this way

werden, daß sich ein rein synchroner Betrieb ergibt, gemäß dem Speicher und Zentraleinheit (CPU) synchron betrieben werden. Insbesondere werden dann Zentraleinheit und zugehörige Speichereinheit durch einen einzigen Haupttaktgeber angesteuert, wobei die Zykluszeit des Haupttaktgebers gemäß der allgemeinen Arbeitstaktzykluszeit der Zentraleinheit gewählt wird. Der gesamte Arbeitstaktzyklus von Zentraleinheit und Speichereinheil wird dann auf ein solches Vielfaches des Haupttaktsignals festgelegt, daß der Betrieb der beiden Einheiten innerhalb dieser gemeinsamen Gesamtarbeitstaktzykluszeit jeweils beendet werden kann. Diese Betriebsart ist verhältnismäßig einfach aufzubauen, hat aber den wesentlichen Nachteil, daß sie dann wenig effektiv ist, wenn Zentraleinheit und Speichereinheit sehr unterschiedliche Arbeitstaktzeiten aufweisen. Wenn beispielsweise die Zentraleinheit einen Betriebstakt von 800 ns dauert, der Speicher seinerseits eine Betriebszykluszeit von nur 400 ns besitzt, muß die gemeinsame Taktzeit auf 800 ns festgelegt werden, d. h, daß der Speicher nicht nut optimaler Geschwindigkeit arbeitet Die Verhältnisse werden günstiger, wenn sich die Taktzeiten der beiden Einheiten angleichen, andererseits können sie sehr viel ungünstiger werden, wenn die Taktzeiten noch weiter auseinanderliegen. Ist es gar gewünscht, zur Anpassung der Anlage an unterschiedliche Anwendungsfälle die Speichereinheit je nach Anwendungsfall unterschiedlich auszugestalten, muß die Taktzeit so gewählt sein, daß sie auch noch die Speichereinheit mit der längsten vorgesehenen Taktzeit steuern kann, was bedeutet, daß für alle anderen Fälle, wo die Speichereinheit kürzere Taktzeiten besitzt, der Gesamtbetrieb der Anlage nicht mehr optimal schnell ist Der einfache Aufbau einer mit synchronem Betrieb arbeitenden Datenverarbeitungsanlage wird also durch langsameren Betrieb erkauft.that a purely synchronous operation results, according to which the memory and central processing unit (CPU) are operated synchronously. In particular, then Central unit and associated memory unit controlled by a single main clock, the The cycle time of the main clock generator is selected according to the general work cycle time of the central unit. The entire work cycle of the central unit and memory unit is then reduced to such a multiple of the Master clock signal determines that the operation of the two units within this common total work clock cycle time each can be terminated. This operating mode is relatively easy to set up, has but the main disadvantage is that it is not very effective if the central processing unit and the memory unit are used have very different work cycle times. For example, if the central unit has an operating cycle of 800 ns lasts, the memory itself has an operating cycle time of only 400 ns, the common cycle time can be set to 800 ns, d. that is, the memory is not at optimal speed works The conditions become more favorable when the cycle times of the two units are equal, on the other hand, they can become much more unfavorable if the cycle times are even further apart. is it is even desirable to use the storage unit to adapt the system to different applications to design differently depending on the application, the cycle time must be chosen so that it also still the Can control storage unit with the longest planned cycle time, which means that for all other cases, where the storage unit has shorter cycle times, the overall operation of the system is no longer optimally fast is The simple structure of a data processing system that works with synchronous operation is thus through slower operation bought.

Andererseits ist auch bereits bekannt, Zentraleinheit und Speichereinheit asynchron zueinander zu steuern, siehe die US-PS 35 64 507, bei welcher Betriebsart der Arbeitszyklus der einen Einheit (z. B. Zentraleinheit) erst dann beginnt, wenn die andere Einheit (z.B. Speichereinheit) ihren Zyklus abgeschlossen hat Um diese Betriebsart zu ermöglichen, müssen die Zentraleinheit und die Speichereinheit Informationen austauschen können, wozu sehr komplizierte Verknüpfungs- und Verzögerungsschaltungen zur gegenseitigen Steuerung von Zentraleinheit und Speichereinheit notwendig sind, wodurch sich der Aufbau der Datenverarbeitungsanlage sehr aufwendig und teuer gestaltet Dafür wird jedoch eine optimal schnelle Arbeitsweise auch in den Fällen ermöglicht, wo die Speichereinheit gegenüber der Zentraleinheit sehr unterschiedliche Taktzeiten aufweist Wegen der hohen Kosten rechtfertigt sich ein vollständig asynchroner Betrieb jedoch nur für Spezialrechner, bei denen die Herstellungskosten nur einen Nebenfaktor darstellen. On the other hand, it is already known to control the central unit and memory unit asynchronously to each other, see US-PS 35 64 507, in which operating mode the working cycle of one unit (e.g. central unit) only begins when the other unit (e.g. memory unit) has completed its cycle However, an optimally fast operation allows even in cases where having the storage unit relative to the central unit very different cycle times because of the high cost of a fully asynchronous operation, however, justified only for special computers in which the production costs only a Ne to represent the benefit factor.

Aufgabe der Erfindung ist die Schaffung eines Takt-Steuersystems für eine Datenverarbeitungseinrichtung der eingangs genannten Art, bei der einerseits eine gegenüber dem rein synchronen Betrieb bessere Zeitausnutzung und daher höhere Geschwindigkeit möglich wird, andererseits aber der Aufwand an zusätzlichen Verknüpfungseinrichtungen gering bleibt Iniibesondere soll durch das neuartige Takt-Steuersystem die Möglichkeit eröffnet werden, einen Zentral- rechner mit verschiedenen Speichern unterschiedlicher Betriebsgeschwindigkeit zu kombinieren, ohne daß dabei allzu große Nachteile hinsichtlich der Arbeitsgeschwindigkeit der Datenverarbeitungseinrichtung in Kauf genommen werden müßten. The object of the invention is to create a clock control system for a data processing device of the type mentioned, in which, on the one hand, better time utilization and therefore higher speed is possible compared to the purely synchronous operation , but on the other hand the expenditure on additional linking devices remains low Clock control system opens up the possibility of combining a central computer with various memories of different operating speeds without having to accept excessive disadvantages with regard to the operating speed of the data processing device.

Gelöst wird die Aufgabe durch die kennzeichnenden Merkmale des Hauptanspruchs, also in gewisser Hinsicht durch eine »adaptive Synchronisation« zwischen der Speichertaktsteuerung und der Taktsteuerung des Zentralrechners. In gewisser Hinsicht wird somit ein Mittelweg zwischen den beiden obengenannten Betriebsweisen eingeschlagen, bei dem zwar die Zentraleinheit und Speichereinheit im Prinzip vom gleichen Grundtakit (Basistaktsignal) angesteuert werden, wobei jedoch nicht das Basistaktsignal selbst oder ein Vielfaches davon direkt zur Steuerung der Zentraleinheit bzw. der Speichereinheit benutzt wird, sondern jeweils durch weitere Einrichtungen (bezüglich der Zentraleinheit sind es CPU-Taktsteuereinrichtungen und bezüglich der Speichereinheii sind es Speicher-Takteinrichtungen und nachgeschaltete Speicher-Taktsteuereinrichtungen) so verändert werden, daß Zentraleinheit und Speichereinheit jewei' mit einer solchen Taktfrequenz angesteuert werden, daß die beiden Einheiten jeweils nur wenig aufeinander warten müssen. Dies gelingt im wesentlichen dadurch, daß — wenn man bei dem Beispiel bleibt gemäß dem die Zentraleinheit eine Taktzeit von 800 ns und die Speichereinheit eine von 400 ns besitzt — das CPU-Basistaktsignal eine Taktzeit von z. B. nur 100 ns erhält, das ist eine Taktzeit, die kürzer ist als die von Zentraleinheit und Speichereinheit, und vorzugsweise einen bestimmten Bruchteil der Taktzeiten von Zentraleinheit und Speichereinheit darstellt. Die Taktsteuereinrichtung der Zentraleinheit bildet aus diesem Basistaktsignal ein Taktsteuersignal von 800 ns, mit dem die Zentraleinheit angesteuert wird, während durch die Speicher-Takteinrichtung und die Speicher-Taktsteuereinrichtung die für die Speichereinheit erforderliche Speicher-Taktansteuerung von 400 ns gebildet wird, und zwar mit einer genau definierten Phasenbeziehung zum Taktsignal für die Zentraleinheit, wobei diese Phasenbeziehung naturgemäß davon abhängt, wie sich die Zentraleinheit und die Speicherei:.Jieit gegenseitig zu verknüpfen haben.The problem is solved by the characterizing features of the main claim, so to a certain extent Respect through an "adaptive synchronization" between the memory clock control and the clock control of the central computer. So in a sense it becomes a The middle ground between the two above-mentioned modes of operation was struck, in which the central unit and storage unit are in principle controlled by the same basic clock (basic clock signal), with however, not the basic clock signal itself or a multiple thereof directly to control the central unit or the storage unit is used, but in each case by further devices (with regard to the In the central processing unit, they are CPU clock control devices and, with regard to the memory unit, they are memory clock devices and downstream memory clock control devices) are changed so that the central unit and memory unit are each driven with such a clock frequency that the two Units only have to wait a little for each other. This is achieved essentially by the fact that - if one in the example, the central unit remains a clock time of 800 ns and the memory unit a of 400 ns - the CPU base clock signal has a clock time of z. B. only receives 100 ns, that is a cycle time which is shorter than that of the central unit and memory unit, and preferably a certain fraction of the Represents cycle times of the central unit and memory unit. The clock control device of the central unit forms a clock control signal of 800 ns from this basic clock signal, with which the central unit is controlled, while by the memory clock device and the memory clock control device for the memory unit required memory clock control of 400 ns is formed, with a precisely defined Phase relationship to the clock signal for the central unit, this phase relationship naturally thereof depends on how the central unit and the storage unit: .Jieit have to link each other.

Ein besonderer Vorteil dieser Anordnung liegt darin, daß es ohne weiteres möglich ist, den Speicher mit z. B. einer Taktzeit von 400 ns durch einen anderen Speicher mit beispielsweise einer Taktzeit von 200 ns zu ersetzen oder auch mehrere Speicher mit unterschiedlichen Taktzeiten von z. B. 400 und 200 ns anzuordnen.A particular advantage of this arrangement is that it is easily possible to use the memory with z. B. a cycle time of 400 ns by another memory with, for example, a cycle time of 200 ns or several memories with different cycle times of z. B. 400 and 200 ns to arrange.

Damit wird erreicht, daß die Speichereinheiten ihre eigenen Funktionen ohne Berücksichtigung der internen Arbeitsgeschwindigkeit der Zentraleinheit ausführen können. Die Zentraleinheit ist ihrerseits so ausgelegt, daß ihr Betriebsablauf weitergeht selbst wen··, durch diesen Betriebsablauf ein Speicherarbeitszyklus eingeleitet worden ist so daß der Betriebsablauf der Zentraleinheit — mittels eines geeigneten Betriebssignals — erst dann angehalten werden muß, wenn das in Verbindung mit dem Betrieb der Speichereinheit notwendig ist Somit wird für unterschiedliche Arbeitsgeschwindigkeiten aufweisende Speicher die jeweils richtige Arbeitsfolge aufrechterhalten und dadurch die Verarbeitungszeit gegenüber bekannten synchronen Systemen erheblich verringert, andererseits sind die Herstellungskosten viel niedriger als bei Datenverarbeitungseinrichtungen mit rein asynchronem Betrieb.This ensures that the storage units perform their own functions without taking into account the internal ones Can run the working speed of the central unit. The central unit, for its part, is like that designed so that their operation continues even if, by this operation, one memory duty cycle has been initiated so that the operating sequence of the central unit - by means of a suitable operating signal - only has to be stopped when the in connection with the operation of the storage unit is necessary. Thus, it is necessary for different working speeds having memory maintain the correct work sequence and thereby the Processing time significantly reduced compared to known synchronous systems, on the other hand, the Manufacturing costs are much lower than for data processing devices with purely asynchronous operation.

Je nachdem, wie die Zentraleinheit mit der Speichereinheit (oder auch mehreren Speichereinheiten) verbunden ist und abhängig davon, welche weiteren Einrichtungen an dem System angeschlossen sind, insbesondereDepending on how the central unit with the memory unit (or several storage units) is connected and depending on which other facilities connected to the system, in particular

Eingabe'/Ausgabe-Einheiten, kann es zweckmäßig sein, im Takt-Steuersystem weitere Einrichtungen vorzusehen, durch die besondere Betriebsignale erzeugt werden, die einerseits die Taktsteuerung der verschiedenen Einheiten so vornimmt, daß möglichst wenig Betriebszeit verlorengeht, andererseits aber die dafür notwendigen zusätzlichen Verknüpfungseinrichtungen möglichst gering bleiben. Die sich dadurch ergebenden verschiedenen Ausführungsformen sind den Unteransprüchen zu entnehmen.Input / output units, it may be useful to to provide further devices in the clock control system through which special operating signals are generated be, which on the one hand makes the clock control of the various units so that as little as possible Operating time is lost, but on the other hand the necessary additional linking devices stay as low as possible. The resulting various embodiments are the dependent claims refer to.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen in Verbindung mit der zugehörigen Zeichnung näher erläutert. Es zeigtThe invention is explained below using exemplary embodiments in conjunction with the associated Drawing explained in more detail. It shows

Fig. 1 ein Blockschaltbild des Takt-Steuersystems einschließlich Zentraleinheit, mehreren Speichereinheiten. Eingabe/Ausgabe-Einrichtungen sowie diese Einheiten und Einrichtungen miteinander verbindende Datenleitungen;Fig. 1 is a block diagram of the clock control system including central processing unit, several storage units. Input / output devices and these units and data lines interconnecting devices;

F i g. I a ein Diagramm zur Darstellung der zeitlichen Zuordnung von CPi^; Basistaktsignai (üSLjuna den zur Ansteuerung von Zentraleinheil und Speichereinheiten verwendeten Taktsignalen;F i g. I a is a diagram showing the time allocation of CPi ^; Basic clock signals (üSLjuna the clock signals used to control the central unit and storage units;

F i g. 2 ein Blockschaltbild zur näheren Erläuterung der Arbeitsweise des Zentralrechners in Verbindung mit den Speichereinrichtungen und Eingabe/Ausgabe-Elementen; F i g. 2 is a block diagram to explain in more detail the mode of operation of the central computer in connection with the storage devices and input / output elements;

Fig. 3 ein Flußdiagramm zur näheren Erläuterung der Arbeitsweise des Takt-Steuersystems;Fig. 3 is a flow chart for explaining the operation of the clock control system in more detail;

F i g. 4. 4a — 4d Zustandsdiagramme, die die Betriebszustände für verschiedene Arbeitstakte des Takt-Steuersystems erkennen lassen;F i g. 4. 4a - 4d state diagrams showing the operating states for different work cycles of the clock control system can be recognized;

Fig. 5 eine Verknüpfungsschaltung für die Zentraleinheit zur Erzeugung eines Speicher-Einschaltsignals MEMEN; 5 shows a logic circuit for the central unit for generating a memory switch-on signal MEMEN;

F i g. 6 eine Verknupfunesanordnung zur Ansteuerung bei Vorhandensein einer externen Datenquelle z. B. in Übereinstimmung mit dem Zustandsdiagramm gemäß Fi g. 4c:F i g. 6 a link arrangement for control in the presence of an external data source z. B. in accordance with the state diagram according to Fi g. 4c:

F" i g. 7 eine Verknüpfungsschaltung ähnlich der F i g. 6. wobei auf das Zustandsdiagramm gemäß F i g. 4a Bezug genommen werden kann:FIG. 7 shows a logic circuit similar to FIG. 6, with reference to the state diagram according to FIG. 4a Can be referred to:

F i g. 8. 8a Verknüpfungsschaltungen zur Erzeugung weiterer für den verbesserten Betrieb des Takt-Steuersystems geeigneten Arbeitssignalen:F i g. 8. 8a logic circuits for generating further for the improved operation of the clock control system suitable work signals:

F i g. 9 Verknüpfungsschaltungen zur Erzeugung weiterer Betriebssignale:F i g. 9 logic circuits for generation further operating signals:

Fig. 10 eine Verknüpfungsschaltung ähnlich der F i g. 6 und 7;FIG. 10 shows a logic circuit similar to FIG. 6 and 7;

F i g. 11 Verknüpfungseinrichtungen zur Erzeugung des CPU-Basistaktsignals;F i g. 11 linking devices for generation the CPU base clock signal;

Fig. !la einen in der Schaltung gemäß Fig. 10 verwendeten Oszillator;FIG. 1 a shows an oscillator used in the circuit according to FIG. 10;

Fig. 12 blockartig einige Verbindungselemente der Zentraleinheit;Fig. 12 block-like some connecting elements of the Central unit;

F i g. 13, 13a — 13c Verknüpfungsschaltungen zur Erzeugung von Steuersignalen für Speichereinheiten:F i g. 13, 13a-13c logic circuits for Generation of control signals for storage units:

Fig. i3d ein Zeiidiagramm zur Darstellung der zeitlichen Zusammenhänge der in den Verknüpfungsschaltungen gemäß Fig. 13— 13c erzeugten Signale: Fig. I3d is a line diagram to illustrate the Temporal relationships of the signals generated in the logic circuits according to FIGS. 13-13c:

Fig. 13e eine spezielle Ausführungsform einer in Fi g. 13 dargestellten Verknüpfungsschaltung;13e shows a special embodiment of the one shown in FIG. 13 illustrated logic circuit;

Fig. 14 blockdiagrammartig die Ansteuerung eines Speicher-Adressenregisters: und14 shows, in the form of a block diagram, the control of a Memory Address Register: and

Fig. 15 blockdiagrammartig die Ansteuerung eines Zwischenspeicherregisters und von Datensammelleitungsstufen. 15 shows, in the form of a block diagram, the control of a Intermediate storage registers and data bus stages.

Wie aus dem Blockschaltbild der Fig. 1 ersichtlich, umfaßt die vom Takt-Steuersystem anzusteuernde Datenverarbeitungseinrichtung eine Zentraleinheit (CPU) 10, eine oder mehrere Speichereinheiten 11, die jeweils mehrere Speicherelemente aufweisen, sowie ein oder mehrere Eingangs-/Ausgangs-Elemente 13. Daten-Sammelschienen-Einrichtungen 14 ermöglichen die Übermittlung von Daten zwischen den Speichereinheiten 11, der Zentraleinheit 10 und den Eingabe-/Ausgabe-Elementen 13 jeweils in beiden Richtungen. Speicheradressen können über eine besondere Adressen-Sammelschienen-Einrichtung 15 von der Zentraleinheit zu den Speichereinheiten oder auch Ober ein geeignetes Koppelwerk 17 und eine Zweirichtungsleitung 18 an eine externe Dateneinrichtung 16 geleitet werden.As can be seen from the block diagram of FIG. 1, the data processing device to be controlled by the clock control system comprises a central unit (CPU) 10, one or more storage units 11, the each have a plurality of storage elements, as well as one or more input / output elements 13. data busbar devices 14 enable the transmission of data between the storage units 11, the central unit 10 and the input / output elements 13 each in both directions. Memory addresses can be via a special address busbar device 15 from the central unit to the storage units or via a suitable one Coupling unit 17 and a bidirectional line 18 are routed to an external data device 16.

Im Zentralrechner ist eine CPU-Taktsteuereinrich-A CPU clock control device is located in the central computer

I=, tung 10a vorgesehen, die aufgrund von einem von der CPU-Basistakteinrichtung lOfcin Form eines Oszillators gelieferten CPU-Basistaktsignals ein CPU-Taktsteuersignal zur Verfügung stellt, das für den richtigen zeitlichen Betriebsablauf der Zentraleinheit sorgt. JederI =, device 10a provided, which due to one of the CPU base clock device lOfcin form of an oscillator supplied CPU base clock signal provides a CPU clock control signal that is available for the correct the timing of the operation of the central unit. Everyone

:n Speichereinheit 11 ist eine Speicher-Takteinrichtung 12 zugeordnet, die in Verbindung mit noch anhand von F i g. I 3 zu beschreibenden Einrichtungen aufgrund des CPU-Basistaktsignals ein Speicher-Basistaktsignal liefert, das eine feste Beziehung zu dem CPU-Basistaktsi-: n storage unit 11 is a storage clock device 12 assigned, which in connection with still based on F i g. I 3 facilities to be described due to the CPU base clock signal supplies a memory base clock signal, that has a fixed relationship to the CPU base clock

Ji gnal besitzt, z. B. eine Phasendrehung von 180°. Diese letztgenannte Zuordnung ist als besonderes Beispiel in Fig. la zu erkennen, wo neben dem CPU-Basistaktsignal 3 aufgrund dieses Basis-Taktsignals erzeugte Taktsigi.'ale 3 für beispielsweise den Zentralrechner undJi gnal, z. B. a phase rotation of 180 °. These The latter assignment can be seen as a special example in Fig. La, where in addition to the CPU base clock signal 3 Taktsigi.'ale 3 generated on the basis of this base clock signal for, for example, the central computer and

so Taktsignale 2 für die Speicher zu erkennen sind. Bei dem in Fig. la dargestellten Beispiel wird das eine Signal durch die Vorderflanke des ein Rechteck bildenden Oszillator-Signals erzeugt, während das andere Signal durch die hintere Flanke ausgelöst wird. Im praktischen Anwendungsfall wird eine Signalperiode der Oszillatorfrequenz 1 jedoch nicht mit der Signalperiode von dem CPU-Taktsteuersignal und dem Speicher-Taktsignal übereinstimmen, sondern die Oszillator-Schwingungsperiode wird kurzer sein als die Perioden von CPU-Takt 3 bzw. Speicher-Takt 2, wobei die Auslösung dieser Taktimpulse 3, 2 durch Vielfache des Oszillatorsignals 1 erfolgt. Eine spezielle Schaltung, die diese Vorgänge verwirklicht, wird später noch anhand der Fig. 10 und 13 näher erläutert.so clock signals 2 for the memory can be seen. In the example shown in Fig. La, the one signal generated by the leading edge of the oscillator signal forming a square wave, while the other signal triggered by the trailing edge. In a practical application, a signal period becomes the oscillator frequency 1, however, does not match the signal period from the CPU clock control signal and the memory clock signal match, but the oscillator period will be shorter than the periods of CPU clock 3 or memory clock 2, with the triggering of these clock pulses 3, 2 by multiples of the oscillator signal 1 he follows. A special circuit that realizes these processes will be explained later with reference to FIGS 13 explained in more detail.

Zur Übertragung des die Speicher ansteuernden Signals dient eine Leitung 26, während weitere noch näher zu erläuternde Arbeitsanweisungen über weitere Leitungen 20—25 zugeführt werden, die gemäß Fig. 1 zwischen dem Zentralrechner und den Speichereinheiten 11 angeordnet sind. Eine weitere, Signale in zwei Richtungen übertragende Leitung 27 sorgt für den Austausch von Arbeitssignalen zwischen den einzelnen Speichereinheiten 11.A line 26 is used to transmit the signal controlling the memory, while others are still used Work instructions to be explained in more detail are supplied via further lines 20-25, which according to FIG are arranged between the central computer and the storage units 11. Another, signals in two Line 27 transmitting directions ensures the exchange of working signals between the individual Storage units 11.

Ein in der Zentraleinheit 10 erzeugtes erstes Betriebssignal, als Speicher-Einschaltsignal (MEMEN) bezeichnet, wird über eine Leitung 20 an die Speichereinheit 11 übertragen, um die Speichereinheit 11 zu aktivieren.A first operating signal generated in the central unit 10, referred to as the memory switch-on signal (MEMEN) , is transmitted via a line 20 to the memory unit 11 in order to activate the memory unit 11.

In der Zentraleinheit 10 wird auch ein zweitesIn the central unit 10 is also a second

so Betriebssignal erzeugt, das als Schreibsignal bezeichnet wird und über eine Leitung 22 der Speichereinheit 11 zugeführt wird, um die Übertragung von Daten innerhalb einer der Zwischenspeicherelemente der Speichereinheit zu der Daten-Sanimelschienen-Einrich-thus generated operating signal, which is referred to as the write signal and via a line 22 of the storage unit 11 is supplied to the transmission of data within one of the buffer elements of the Storage unit for the data-Sanimelschienen-Einricht-

tung 14 zu verhindern, bis die Zentraleinheit 10 bereit ist. solche Daten aufzunehmen. Dieses Schreibsigna] ist somit ein Zwischenspeicher-SperrsignaLdevice 14 to prevent until the central unit 10 is ready. record such data. This writing signa] is thus a buffer lock signal

Ein drittes BetriebsignaL als WE-Signal bezeichnet,A third operational signal called the WE signal,

wird von der Zentraleinheit 10 Über eine Leitung 23 an die Speichereinheit 11 übertragen und ermöglicht es, Daten in die Speichereinheit 11 einzuschreiben. Das Signal zeigt also im Effekt, daß die im Zwischenspeicher (Puffer) zur Verfugung stehenden Daten von der Zentraleinheit über die Daten-Sammelschienen-Einrichtung 14 zum Einschreiben angenommen werden kör?:> ;n.is sent from the central unit 10 via a line 23 the memory unit 11 and enables To write data in the storage unit 11. The signal thus shows in effect that the in the buffer (Buffer) available data from the central unit via the data busbar device 14 can be accepted for registered mail?:>; N.

Ein viertes Betriebssignal weist die Speichereinheit 11 an, nach Beendigung der Leseoperation in einen _t0 Wartezustand einzutreten, um eine Mciüfikation von während der Leseoperation gelesenen Daten in der Zentraleinheit 10 zu ermöglichen. Dieses Signal wird über die Leitung 24 von der Zentraleinheit zur Speichereinheit übertragen. ι-,A fourth operating signal instructs the memory unit 11 to enter a _t0 wait state after the read operation has ended, in order to enable data read during the read operation to be replicated in the central unit 10. This signal is transmitted via line 24 from the central unit to the memory unit. ι-,

Ein fünftes Betriebssignal, das die Bezeichnung SYNCAKTIV trägt, wird in der Speichereinheit 11 er/riigt und von dort zur Zentraleinheit über die Leitung 21 ühertragrn. Dip Anwp^pnhpit Ηίρςρς SYNC AKTI VS'ignah zeigt der Zentraleinheit an. daß _>o ein Speicherelement in der Speichereinheit 11 gemäß einer bestimmten Speicheradresse ausgewählt worden ist. welche Speicheradresse von der Zentraleinheit über die Adressen-Sammelschienen-Einrichtung 15 gleichzeitig mit der Übertragung des Signals MEMEN ^ übertragen wurde. Sollten die Daten, die aus dem adressierten Speicherelement ausgelesen bzw. in dieses eingeschrieben werden sollen, zu diesem Zeitpunkt noch nicht auf der Daten-Sammelschienen-Einrichtung 14 sich befinden, arbeitet das SYNCAKTIV-S\gna\ als ein j,, Haltsignal, das den Betrieb der Zentraleinheit 10 blockiert, bis die Daten für das adressierte Speicherelement bzw. die Daten von diesem Speicherelement verfügbar sind.A fifth operating signal, which bears the designation SYNCACTIVE, is generated in the memory unit 11 and transmitted from there to the central unit via the line 21. Dip Anwp ^ pnhpit Ηίρςρς SYNC AKTI VS'ignah indicates to the central unit. that a memory element in the memory unit 11 has been selected in accordance with a specific memory address. which memory address was transmitted from the central unit via the address busbar device 15 simultaneously with the transmission of the signal MEMEN ^. If the data that are to be read from the addressed memory element or to be written into it are not yet on the data busbar device 14 at this point in time, the SYNCAKTIV-S \ gna \ works as a j ,, stop signal, the blocks the operation of the central unit 10 until the data for the addressed memory element or the data from this memory element are available.

Das SYNC AKTIV-S\gna\ braucht nicht verwendet _J5 zu werden, wenn Speichereinheiten mit sehr hoher Betriebsgeschwindigkeit Verwendung finden, bei denen der Speicher-Betriebszeitzyklus genügend kurz ist, so daß die Zentraleinheit vor Beginn des nächsten Zyklus keine Reaktivierung erforderlich macht. ₄nThe SYNC ACTIVE signal does not need to be used _J5 if memory units with very high operating speeds are used in which the memory operating time cycle is sufficiently short that the central unit does not require reactivation before the start of the next cycle. ₄ n

Ein sechstes Betriebssignal mit der Bezeichnung WAIT stellt ein für die Speichereinheit internes Beiricbssignal dar und wird von der jeweils aktivierten Speichereinheit erzeugt, um den Betrieb der übrigen Speichereinheiten während des Speicher-Betriebszyklus dieser einen Speichereinheit zu unterdrücken. Dieses Signal WAIT wird über die zwischen den einzelnen Speichereinheiten erkennbare Zweirichtungsleitung 27 übertragen. Das Signal WA IT verhindert die Aktivierung der Speichereinheiten durch das MEMEN- ^ Signal und bewirkt damit praktisch, daß der Speicherbetrieb bis zu einem Zeitpunkt verzögert wird, zudem das zu diesem Zeitpunkt angewählte und im Betrieb befindliche Speicherelement seinen Arbeitszyklus beendet hat Das Signal WA IT dient auch zur Hinauszögerung des Betriebs der Speichereinheit, bis die richtige Adresse von der Zentraleinheit verfügbar ist d. h. bis der gewünschte Speicher in geeigneter Weise von der Zentraleinheit ausgewählt und dessen Adresse der Adressen-Sammelschienen-Einrichtung 15 zum Zwecke der Übertragung zur Speichereinheit zur Verfügung gestellt wurde. Dementsprechend wird auch die Funktion aller einzelnen Speicherelemente innerhalb der hier in Rede stehenden Speichereinheit in geeigneter Weise gesperrt während das Signal WAIT vorhanden istA sixth operating signal with the designation WAIT represents an internal signal for the memory unit and is generated by the respectively activated memory unit in order to suppress the operation of the other memory units during the memory operating cycle of this one memory unit. This signal WAIT is transmitted via the bidirectional line 27 that can be seen between the individual memory units. The signal WA IT prevents the activation of the memory units by the MEMEN- ^ signal and thus practically causes the memory operation to be delayed until a point in time at which the memory element selected and in operation at this point in time has ended its working cycle. The signal WA IT is used also to delay the operation of the memory unit until the correct address is available from the central unit, ie until the desired memory has been selected in a suitable manner by the central unit and its address has been made available to the address busbar device 15 for the purpose of transmission to the memory unit. Correspondingly, the function of all individual memory elements within the memory unit in question is blocked in a suitable manner while the WAIT signal is present

Ein weiteres Betriebssignal mit der Bezeichnung EXTMBLOAD entsteht in der Zentraleinheit 10 und wird über Leitung 25 an die Speichereinheit übertragen und gestattet die Ladung des Zwischenspeichers mit Daten einer externen Datenquelle ohne Deaktivierung der Speichereinheit. Another operating signal with the designation EXTMBLOAD arises in the central unit 10 and is transmitted to the storage unit via line 25 and allows the buffer to be loaded with data from an external data source without deactivating the storage unit.

Die Zentraleinheit 10 bewirkt die Steuerung des Gesamtsystems einschließlich der peripheren Eingabe-/ Ausgabe-Elemente 13 und führt auch alle arithmetischen Operationen sowie die Verknüpfungsoperationen aus und sorgt für den Ablauf der Programmfolge. Die Zentraleinheit verarbeitet z. B. Wörter mit einer Wortlänge von 16 Bit. die in geeigneten Speichern enthalten sind, wobei die einzelnen Bits von links nach rechts mit 0—15 bezeichnet seien. Die die Wörter verarbeitenden Register besitzen 15 Bits beziffert mit 1-15. Wörter werden entweder als Computeranweisungen in einem Programm, als Adresse oder als Operand (d. h. als Daten für das Programm) verwendet. Das Programm kann einen Operanden als ein logisches Wrirt pinp AHrps^p pin Paar vrin R Ril-Rutpc nHpr als eine löziffrige Binärzahl mit oder ohne Vorzeichen auswerten.The central unit 10 controls the overall system including the peripheral input / output elements 13 and also carries out all arithmetic operations as well as the logic operations and ensures that the program sequence runs. The central unit processes z. B. Words with a word length of 16 bits. which are contained in suitable memories, whereby the individual bits are designated from left to right with 0-15. The registers processing the words have 15 bits numbered 1-15. Words are used either as computer instructions in a program, as an address, or as an operand (ie, data for the program). The program can evaluate an operand as a logical Wrirt pinp AHrps ^ p pin pair vrin R Ril-Rutpc nHpr as a digit binary number with or without a sign.

F i g. 2 läßt den Aufbau der Zentraleinheit in etwas größeren Einzelheiten erkennen. Die Zentraleinheit umfaßt gemäß dieser F i g. 2 eine Registergruppe 30 mit acht Registern (vier Akkumulator-Registern ACO. AC \, AC2 und AC'S, einem 15-Bit-Programm-Zähler PC, einem Speicheradressen-Register MA, sowie zwei Registern TLMPi und TEMP2 zur vorübergehenden Datenspeicherung). Nicht Teil dieser Registergruppe 30 ist ein Instruktions-Register IR, das deshalb getrennt angeordnet wurde, weil sein Inhalt für den Arbeitsablauf ständig zur Verfügung stehen muß.F i g. 2 shows the structure of the central unit in somewhat greater detail. According to this FIG. 2 a register group 30 with eight registers (four accumulator registers ACO. AC \, AC2 and AC'S, a 15-bit program counter PC, a memory address register MA, and two registers TLMPi and TEMP2 for temporary data storage). Not part of this register group 30 is an instruction register IR, which was arranged separately because its content must be constantly available for the workflow.

Wie der F i g. 2 zu entnehmen ist, besitzt die Registergruppe 30 zwei Schreibeingänge (1 W, 2 W) und zwei Leseausgänge (\R und 2R). Um auf ein externes Zwischenregister und den damit verbundenen zusätzlichen Aufwand verzichten zu können, wird als Registergruppe 30 eine Schaltung verwendet, bei der der Schreibvorgang auf der Flanke eines Taktimpulses erfolgen kann. Dadurch wird es möglich, im gleichen Arbeitszyklus aus dem Register zu lesen und in dieses einzuschreiben, weil der eigentliche Schreibvorgang erst am Ende des Zyklus erfolgt. Die zwei Leseausgänge sind vorgesehen, um den häufig günstigen gleichzeitigen Zugang zu zwei Registern zu ermöglichen. Auf diese Weise wird eine zweite gleichartig aufgebaute Registergruppe vermieden.As the fig. 2, register group 30 has two write inputs (1 W, 2 W) and two read outputs (\ R and 2R). In order to be able to dispense with an external intermediate register and the additional effort associated therewith, a circuit is used as register group 30 in which the writing process can take place on the edge of a clock pulse. This makes it possible to read from and write to the register in the same working cycle, because the actual writing process does not take place until the end of the cycle. The two read outputs are provided to enable simultaneous access to two registers, which is often advantageous. In this way, a second, similarly structured register group is avoided.

Der eine Leseausgang (\R) ist fest mit dem einem Eingang feiner arithmetisch logischen Einheit (ALU) 31 sowie mit der bereits anhand von Fig. 1 erwähnten Adressen-Sammeischienen-Einrichtung 15 verbunden. Der zweite Leseausgang (2R) der Registergruppe 30 ist mit dem anderen Eingang (A) der ALU31 verbunden, außerdem mit dem einen Leseeingang (1 W) der Registergruppe 30 sowie — über eine Verstärker-Treiberstufe 32 — an die ebenfalls erwähnte Daten-Sammelschienen-Einrichtung 14. Der Ausgang der ALUZX beaufschlagt in geeigneter, hier nicht näher erläuterter Weise einen als Schiebe-Register wirkenden Multiplexer 33, dessen Ausgang an dem zweiten Schreibeingang (2 H^der Registergruppe 30 angeschlossen ist Der erste Schreibeingang (1 W) ist über eine Eingangs-Multiplexer-Einheit 35 gleichfalls mit der Daten-Sammelschienen-Einrichtung 14 verbunden. Das bedeutet, daß der Schreibeingang 1 IVentweder vom Leseausgang 2R der rvcgläicrgTüppc 30 öuCr äucT Vom ucT Dätcfi-Säfnfficischienen-Einrichtung 14 gespeist wird, die ihrerseits mit externen Eingabe-/Ausgabe-Elementen oder mit denOne read output (\ R) is permanently connected to one input of a fine arithmetic logic unit (ALU) 31 and to the address bus device 15 already mentioned with reference to FIG. The second read output (2R) of the register group 30 is connected to the other input (A) of the ALU31 , also to the one read input (1 W) of the register group 30 and - via an amplifier driver stage 32 - to the data busbar, which is also mentioned. Device 14. The output of the ALUZX is applied in a suitable manner, not explained in detail here, acting as a shift register multiplexer 33, the output of which is connected to the second write input (2 H ^ of the register group 30. The first write input (1 W) is via a The input multiplexer unit 35 is also connected to the data busbar device 14. This means that the write input 1 IV is either fed from the read output 2R of the rvcgläicrgTüppc 30 from the ucT data busbar device 14, which in turn is fed with external input - / output elements or with the

Speichereinheiten verbunden sind, je nach der auszuführenden Operation.Storage units are connected depending on the operation to be performed.

Um den Betriebsablauf näher zu erläutern, sei nunmehr auf die Fig.3 und 4 Bezug genommen. Die F i g. 4 zeigt beispielsweise eine Gruppe von Betriebszuständen, die auf zwei unterschiedlichen Zustandshöhen angeordnet sind, die mit PTSO und fTSI bezeichnet sind. Die in Pig.4 dargestellte erste Gruppe von Betriebszustärdxin umfaßt unter anderem Betriebszustände, gemäß denen Anweisungen und Adressen verschoben und multipliziert, v/erden sowie das Programm unterbrochen wird. Nähere Erläuterungen werden, soweit erforderlich, noch im folgenden gegeben.In order to explain the operational sequence in more detail, reference is now made to FIGS. the F i g. 4 shows, for example, a group of operating states which are at two different state levels are arranged, denoted by PTSO and fTSI are. The first group of operating states shown in Pig. 4 includes, among other things, operating states according to which instructions and addresses are shifted and multiplied, v / ground as well as the program is interrupted. If necessary, more detailed explanations are given below given.

Der in den beiden F i g. 3 und 4 veranschaulichte Betrieb der Datenverarbeitungsanlage wird durch die in den nachfolgenden Fig. 5 bis !5 dargestellten Schaltungseinrichtungen verwirklicht, wobei in den Zeichnungen Signalbezeichnungen angegeben sind, die entweder ohne Überstreichung oder mit Überstreichung versehen sind. Die Überstreichung hat lediglich die Bedeutung, daß das entsprechende Signal eine bestimmte (z. B. negative) Polarität besitzt, während ein Signal ohne Überstreichung die entsprechend andere Polarität aufweist.The in the two F i g. 3 and 4, the operation of the data processing system illustrated in FIG the circuit devices shown in FIGS. 5 to 5 below realized, signal designations are given in the drawings, either without or with an overline are provided. The overlining only means that the corresponding signal is a has a certain (e.g. negative) polarity, while one signal without overlining the corresponding other Has polarity.

In F i g. 5 ist die in der Zentraleinheit 10 angeordnete Schaltung zur Erzeugung des MEM/TV-Sign als erkennbar, das in Form eines ß-/W£"M£/V-Signals von der Zentraleinheit 10 an die Speichereinheiten übertragen wird.In Fig. 5 is the one arranged in the central unit 10 Circuit for generating the MEM / TV sign as recognizable, that in the form of a ß- / W £ "M £ / V signal from the Central unit 10 is transmitted to the storage units.

In Fig. 6 sind Festwertspeicher ROMO und ROMX mit den Bezugsziffern 60 und 60a zu erkennen, die in Verbindung mit der gleichfalls in dieser Figur dargestellten Verknüpfungseinrichtung zur Erzeugung der in der F i g. 4c erwähnten Signale sowie insbesondere des vierten Betriebssignals /?MWdienen. während in Fig. 7 Festwertspeicher 70 und 70a nebst zugehöriger Verknüpfungseinrichtungen zu erkennen sind, die zur Erzeugung von Betriebssignalen dienen, die in F i g. 4a aufgeführt sind, sowie wiederum das Signal RMW. Read- only memories ROMO and ROMX with the reference numerals 60 and 60a can be seen in FIG. 4c and in particular the fourth operating signal /? MW serve. while FIG. 7 shows read-only memories 70 and 70a together with associated logic devices which serve to generate operating signals which are shown in FIG. 4a are listed, and again the signal RMW.

Die in den F i g. 8 und 8a dargestellten Verknüpfungsschaltungen 72 und 73 liefern Steuersignale für externe Systemeinrichtungen, während eine Verknüpfungsschaltung 74 in der Zentraleinheit intern benötigte Signale /ur Verfügung stellt. Von besonderer Bedeutung ist eine Verknüpfungsschaltung 75, die das vorstehend bereits mehrfach erwähnte vierte Betriebssignal RM Wals Signal BRMWan die Speichereinheiten überträgt. Außerdem ist ein Verknüpfungsschaltkreis in Form eines JK-Flip-FIops 76 dargestellt, mit dem der Eingabe-/Ausgabe-Betrieb der Datenverarbeitungsanlage gesteuert und mit dem Computerbetrieb synchronisiert wird.The in the F i g. The logic circuits 72 and 73 shown in FIGS. 8 and 8a supply control signals for external system devices, while a logic circuit 74 in the central unit provides the signals / ur required internally. Of particular importance is a logic circuit 75 which transmits the fourth operating signal RM W, which has already been mentioned several times above, as a signal BRMW to the memory units. In addition, a logic circuit is shown in the form of a JK flip-flop 76, with which the input / output operation of the data processing system is controlled and synchronized with the computer operation.

F i g. 9 zeigt im einzelnen die Verknüpfungsschaltungen zur Steuerung der verschiedenen Datenkanäle der F i g. 2, auf die hier nicht näher eingegangen zu werden braucht. Hingewiesen sei lediglich auf die Tatsache, daß auch für die Steuerung das Signal MEMEN wie auch das CPU-Taktsteuersignal (CPU-Takt) zur Steuerung angewendet werden.F i g. FIG. 9 shows in detail the logic circuits for controlling the various data channels in FIG. 2, which need not be discussed in more detail here. It should only be pointed out that the MEMEN signal as well as the CPU clock control signal (CPU clock) are also used for the control.

Fig. 10 zeigt Verknüpfungsschaltungen zur Erzeugung von Betriebssignale für bestimmte noch zu erläuternde Rechenbetriebsvorgänge.Fig. 10 shows logic circuits for generation of operating signals for certain arithmetic operations still to be explained.

Das grundlegende Takt-Steuersystem für die Datenverarbeitungseinrichtung ist in größeren Einzelheiten in F i g. 1 i zu erkennen und umfaßt das Haupttakigeber-Register 160, das durch den Ausgang des Oszillators angesteuert wird und ein CEU-Taktsteuersignai (CPU-Takt) erzeugt, das am Ausgang des UND-Verknüpfungsgliedes 1C2 angegeben ist. Die Dauer des CPU-Taktsignals wird im wesentlichen durch das Oszillator-Sign?.l OSCam CP-Anschluß des Hauptzeitgeber-Registers 160 festgelegt, sofern diese Dauer nicht durch die Verknüpfungseinrichtungen 164 in noch zu erläuternder Weise verlängert wird. Alle Zustandsänderungen erfolgen in dieser Schaltung auf der ins Negative laufenden Seite des CPU-Taktsignals. Von demThe basic clock control system for the data processing device is shown in more detail in FIG. 1 i and includes the main clock register 160, which is controlled by the output of the oscillator and generates a CEU clock control signal (CPU clock) which is indicated at the output of the AND gate 1C2. The duration of the CPU clock signal is essentially determined by the oscillator signal? .L OSC at the CP connection of the main timer register 160 , unless this duration is extended by the logic devices 164 in a manner to be explained below. In this circuit, all changes of state take place on the negative side of the CPU clock signal. Of the

to CPU-Taktsignal und einem Signal mit der Bezeichnung TOC wird über ein UND-Verknüpfungsglied 163 ein Haupttaktsignal abgeleitet, das zum Taktsteuern der in F i g. 2 dargestellten Registergruppe 30 dient.To CPU clock signal and a signal with the designation TOC , a main clock signal is derived via an AND logic element 163, which is used for clock control of the in FIG. Register group 30 shown in 2 is used.

Der Oszillator 161 der F i g. 11 ist in Fig. 11a in größeren Einzelheiten gezeigt. Die von diesem Oszillatorerzeugte Impulsfolge 22, siehe die F ig. la, speist den CP-Anschluß des Hauptzeitgeber-Registers 160 der Fig. 11. Außerdem speist das Oszillator-Signal OSCd\n in Fig. 13 dargestellte Speichereinheit. Diese Speichereinheit umfaßt ein Speicherzeitgeber-Register 190 mit einem CP-Anschluß, dem das mit Hilfe einer Inverterstufe 189 invertierte Oszillator-Signal OSCaIs Speicher-Basistakt-Signal (MEM-Takt) zugeführt ist.The oscillator 161 of FIG. 11 is shown in more detail in Fig. 11a. The pulse sequence 22 generated by this oscillator, see FIG. la, feeds the CP connection of the main timer register 160 of FIG. 11. In addition, the oscillator signal OSCd \ n feeds the memory unit shown in FIG. This memory unit comprises a memory timer register 190 with a CP connection to which the oscillator signal OSCaIs memory base clock signal (MEM clock), which is inverted with the aid of an inverter stage 189, is fed.

Der Ausgang des Oszillators steuert somit im Betrieb die Phasenzuordnung zwischen dem am Hauptzeitgeber-Register 160 erhältlichen CPU-Taktsteuersignal (CPU-Takt) und dem Speicher-Basistaktsignal (MEM-Takt), das wiederum die Speicher-Taktsteuersignale MTCO-3 an dem Speicherzeitgeber-Register 190 steuert, wobei diese Signale wiederum den zeitlichen Ablauf der Speichereinheiten steuern. Demzufolge besteht eine bestimmte Phasenzuordnung zwischen dem CPU-Basistaktsignal und dem Speicher-Basistaktsignal, wobei die gewünschte Betriebabfolge von Zentraleinheit und Speichereinheit in einer viel einfacheren, weniger aufwendigen und zuverlässigeren Weise als bei den bisher zur Verfugung stehenden asynchronen Systemen geliefert wird.The output of the oscillator thus controls the phase assignment during operation between the CPU clock control signal (CPU clock) available at the main timer register 160 and the memory base clock signal (MEM clock), which in turn controls the memory clock control signals MTCO- 3 at the memory timer. Register 190 controls, these signals in turn controlling the timing of the memory units. As a result, there is a specific phase assignment between the CPU base clock signal and the memory base clock signal, the desired operating sequence of the central processing unit and memory unit being provided in a much simpler, less expensive and more reliable manner than in the previously available asynchronous systems.

Die Dehnungs-Verknüpfungseinrichtungen 164, die einen JK-Flip-Flop 165 enthalten, siehe Fig. 11. bestimmen die Art und Weise, in der die zeitliche Steuerung der Zentraleinheit modifiziert werden kann, beispielsweise zu dem Zweck, die normale Zyklusdauer zu erhöhen. So sorgt bei Abfall des Signals ER WEITder JK-Flip-Flop 165 für ein Ausgangssignal EXT. das das CPU-Taktsignal daran hindert, abzufallen, bis die Zyklusdauer des Signals ER WEIT erreicht ist. Wie weiter aus Fig. 11 ersichtlich ist, verhindert das SYNC AKTlV-Signal bei Anwesenheit die Erzeugung des CPU-Taktsignals, wenn der Ausgang der ODER-Verknüpfungsstufe 166 am Anschluß £'des Hauptzeitgeber-Registers 160 hoch ist (was bedeutet, daß die Zentraleinheit dann in einen Leerbetriebszustand gebracht wird). Wenn also die Speichereinheit im Betrieb ist, bleibt auch die Zentraleinheit im Betrieb, so lange wie das Signal SYNC AKTIV nicht vorhanden ist, und die Zentraleinheit unterbricht ihren Betrieb nur dann, wenn dies durch die Speichereinheit mitgeteilt wird, indem die Speichereinheit das Signal SYNC A KTI Verzeugt, siehe dazu auch die Fig. 13c.The expansion combiners 164, which include a JK flip-flop 165, see FIG. 11, determine the manner in which the timing of the central processing unit can be modified, for example to increase the normal cycle time. Thus, if the ER WEIT signal falls, the JK flip-flop 165 provides an EXT output signal. which prevents the CPU clock signal from falling until the cycle duration of the ER FAR signal is reached. As can also be seen from FIG. 11, the SYNC ACTIV signal prevents the generation of the CPU clock signal when the output of the OR gate 166 at terminal £ 'of the main timer register 160 is high (which means that the central processing unit is then brought into an idle operating state). So when the storage unit is in operation, the central unit also remains in operation as long as the SYNC ACTIVE signal is not present, and the central unit only interrupts its operation if this is communicated by the storage unit by sending the SYNC A signal to the storage unit KTI Verzeugt, see also Fig. 13c.

Ferner ist eine Verknüpfungsschaltung zur vorübergehenden Stillsetzung des Betriebs der Zentraleinheit mit Hilfe von Verknüpfungsschaltungen 167 in F i g. 11 zu erkennen. Wenn das am Ausgang des UND-Verknüpfungsgliedes 168 anliegende Signal, das zum Eingang FO des Hauptzeitgeber-Registers 160 geführt wird, hoch ist, unterbricht die Zentraleinheit beim nächsten Oszillatorzyklus ihren Betrieb. Femer ist amFurthermore, a logic circuit for temporarily stopping the operation of the central unit with the aid of logic circuits 167 is shown in FIG. 11 to recognize. If the signal present at the output of the AND logic element 168 , which is fed to the input FO of the main timer register 160 , is high, the central unit interrupts its operation during the next oscillator cycle. Furthermore is on

Eingang PEdes Hauptzeitgeber-Registers 160 über die Verknüpfungsstufen 169 dafür Sorge getragen, daß entweder fin 300 ns- oder 400 ns-Rückstellzyklus-Zeiisignal abgegeben wird, je nach der Anwesenheit des eingangs bereits erwähnten vierten Betriehssignals RMW, durch welches Signal ein Übergang von Daten von dem einen Akkumulator der Registergruppe 30 (Fig. 2) zu einem Eingabe-/Ausgabe· Element unter Programmsteuerung (Signal AUS) angezeigt, oder wenn angezeigt wird, daß der Betrieb mit Bezug auf einen externen Datenkanal (siehe Fig. 1, Block 16) bei 400 ns statt bei 300 ns gewünscht wird (Signal SLDCH). So erfordert beispielsweise ein Betrieb, bei dem eine Modifikation von während der Leseoperation gelesener Daten in der Zentraleinheit erfolgen soll. Signal RMW, einen Zeitraum von 400 ns, um zum Abschluß gebracht zu werden, und der Taktgeberzyklus wird vorübergehend während einer solchen Betriebsart erweitert, um den Abschluß dieses Zyklus vor dem nächsten Betriebsschritt zu ermöglichen.Input PE of the main timer register 160 via logic stages 169 ensures that either a 300 ns or 400 ns reset cycle time signal is emitted, depending on the presence of the fourth operating signal RMW mentioned at the beginning, through which signal a transition of data from the one accumulator of register group 30 (Fig. 2) for an input / output element under program control (signal OFF) , or if it is indicated that the operation with reference to an external data channel (see Fig. 1, block 16) is desired at 400 ns instead of 300 ns (signal SLDCH). For example, an operation requires a modification of data read during the read operation in the central processing unit. Signal RMW, a period of 400 ns to complete, and the clock cycle is temporarily extended during such mode to allow that cycle to complete before the next operation.

Fig. 12 i-p.igt die Zuordnung der verschiedenen Eingangs- und Ausgangs-Signale der verschiedenen Betriebseinheiten in der Zentraleinheit. So wird das auch in F i g. 2 erkennbare Anweisungs-Register 34 über die Lade-Logik 36 aktiviert, um die Eingabe von Daten von der Daten-Sammelschienen-Einrichtung 14 (dort sind Bits 0-15 vorhanden) in das Register 34 zu ermöglichen, um auf diese Weise die Ausgangs-Bits 0-15 zu erhalten, die allerdings in Form von zwei Bit-Gruppen oder Byte erhäivlich sind, wie das in 3η I-ig. 12 zu erkennen ist, und zwar mit einer ersten Gruppe, die die Bits 0-7 und in einer zweiten Gruppe, die die Bits 8-15 umfaßt, wobei das letztgenannte Byte, siehe F i g. 2, der Eingangs-Muliiplexer-Einheit 35 zugeleitet wird. Diese Einheit 35 wird außerdem über y-, die Daten-Sammelschienen-Einrichtung 14 mit den Daten-Bits 0—15 versorgt, siehe ebenfalls die F i g. 2 bzw. 12.12 shows the assignment of the various input and output signals of the various operating units in the central unit. This is also the case in FIG. 2 recognizable instruction registers 34 activated via the load logic 36 in order to enable the input of data from the data busbar device 14 (bits 0-15 are present there) in the register 34 in order to enable the output Bits 0-15, which are available in the form of two bit groups or bytes, like the one in 3η I-ig. 12 can be seen, with a first group comprising bits 0-7 and a second group comprising bits 8-15, the latter byte, see FIG. 2, the input multiplexer unit 35 is fed. This unit 35 is also supplied with the data bits 0-15 via y, the data busbar device 14, see also FIG. 2 or 12.

Die Fig. 13 zeigt auch die Takt-Steuereinrichtung für die Speichereinheiten, wobei das Register 190 die Speicher-Taktsteuersignale MTGO-3 erzeugt, die ihrerseits zur Erzeugung der gewünschten Schreib-. Lese-, Sperr- und Taktsignale für die einzelnen Speicherelemente mit Hilfe der Speicher-Steuer-Logik 191 sorgt. Die zeitliche Zuordnung zwischen diesen einzelnen Signalen ist in Fig. 13d dargestellt. Wie bereits erwähnt, werden die Speicher-Taktsteuersignale MTGO-3 durch das MEM-Taktsignal am CP-Eingang des Registers 190 erzeugt, wobei das MEM-Taktsignal das invertierte OSC-Signal darstellt und dadurch eine bestimmte Phasenzuordnung zwischen dem CPU-Basistaktsignal (OSC) und dem Speicher-Basistaktsignal (M EM-Takt) ergibt.13 also shows the clock control device for the memory units, the register 190 generating the memory clock control signals MTGO-3, which in turn are used to generate the desired write. Read, lock and clock signals for the individual memory elements with the aid of the memory control logic 191 provides. The temporal assignment between these individual signals is shown in FIG. 13d. As already mentioned, the memory clock control signals MTGO- 3 are generated by the MEM clock signal at the CP input of the register 190 , the MEM clock signal representing the inverted OSC signal and thereby a specific phase assignment between the CPU base clock signal (OSC) and the memory base clock signal (M EM clock).

Die in Fig. 13 dargestellte Speicher-Steuer-Logik 191 ist in Fi g. 13e in größeren Einzelheiten dargestellt. Die Speicher-Taktsteuersignale MTG 0 — 3 sowie das Schreibsignai steuern den Betrieb des Speichers, in dem das gewünschte Signal LESEN \ B und LESEN IB am Ausgang der UND-Verknüpfungsstufe 210 und 211, das Taktsignal am Ausgang des UND-Verknüpfungsgliedes 212 und das Sperrsignal und der UN D-Verknüpfungsstufe 213 erzeugt werden, während das Schreibsignal für den Speicher am Ausgang der UND-Verknüpfungsstufe 214 entsteht The memory control logic 191 shown in FIG. 13 is shown in FIG. 13e shown in greater detail. The memory clock control signals MTG 0-3 as well as the write signal control the operation of the memory in which the desired signal LESEN \ B and LESEN IB at the output of the AND logic stage 210 and 211, the clock signal at the output of the AND logic element 212 and the blocking signal and the UN D logic stage 213 are generated while the write signal for the memory is generated at the output of the AND logic stage 214

Der Taktgeber für die Speicher wird bei Abwesenheit eines Signals VfATT aktiviert, wenn ein richtiges Speicheradressen-Beschickungs-Signal (MALOAD) vorhanden ist, siehe Fig. 13. Das Aktivieren des Generatori; für den Speichertakt wird durch ein Aktivierunßssignal ENAB am D-Eingang des Registers 190 bewirkt, das über eine Verknüfungsstufe 192 zugeführt wird, sofern die Kombination von Verknüpfungsgliedern die in Fig. 13 angegebenen Eingangs-Signale einschließlich des AiEM£W-Signals, s urhanden ist. Die Sperr-Auswrihlsignale (INHSELECT) können die Auswahl eines Speichers durch die Zentraleinheit überspringien und gewünschtenfalls die externe Wah¹ eines bestimmten Speichers ermöglichen. Dementsprechend überspringt dann das INHSELECT-Signdl das MffME/V-Signal. Ein solches Signal kann durch den Einsatz eines extern zugänglichen Schalters (nicht dargestellt) erzeugt werden, der beispielsweise den Eingang zur UND-Verknüpfungsstufe 194 erdet und den Betrieb oder die Aktivierung eines der Speicher verhindert. Eine solche Betriebsart kann beispielsweise verwendet werden, wenn die .Speichereinheiten getestet werden sollen.The clock generator for the memories is activated in the absence of a signal VfATT , if a correct memory address loading signal (MALOAD) is present, see FIG. 13. Activation of the Generatori; for the memory clock is brought about by an activation signal ENAB at the D input of the register 190 , which is fed via a logic stage 192 , provided that the combination of logic elements, the input signals indicated in FIG. 13, including the AiEM £ W signal, is available . The blocking selection signals (INHSELECT) can skip the selection of a memory by the central unit and, ^{if desired, enable the external selection 1 of} a specific memory. Accordingly, the INHSELECT signal then skips the MffME / V signal. Such a signal can be generated by using an externally accessible switch (not shown) which, for example, grounds the input to the AND logic stage 194 and prevents the operation or activation of one of the memories. Such an operating mode can be used, for example, when the storage units are to be tested.

In Fig. 13a ist ein Verknüpfungsschaltkreis 195 zur Erzeugung von einem intern verwendeten VV'/WT-Signal in der Speichereinheit dargestellt. Fig. 13b zeigt die Verknüpfungs-Logik 1% mit Hilfe eines D-Flip-Flops zur Erzeugung des MA/.TSignals. Das SYNC AKTIV-Signa! wird mit Hilfe der Verknüpfungsschaltung 197 gemäß Fig. 13c erzeugt, wie das weiter unten noch genauer erläutert wird.13a shows a logic circuit 195 for generating an internally used VV '/ WT signal in the memory unit. 13b shows the logic 1% with the aid of a D flip-flop for generating the MA / .T signal. The SYNC ACTIVE signa! is generated with the aid of the logic circuit 197 according to FIG. 13c, as will be explained in more detail below.

Die gegenseitige Zuordnung zwischen Eingangs- und Ausgangs-Signalen der verschiedenen Speicher-Register und Treiber-Einheiten einschließlich des Speicher-Adressen-Registers 198 und des Zwischenspeicher-Re gisters 200 sowie der Daten-Sammelschienen-Treiberstufen sind in den F ig. 14 und 15 veranschaulicht. Die Adressen-Siammelschienen-Einrichtung 15 (Fig. 1) liefert den Spei. her-Adressen-Eingang MAB3— 15 an das Speicheradressen-Register 198. siehe Fig. 14. das seinerseits die zugehörige Speicheradresse (MA 3- 15) an den Speicher-Treiber liefert, wie das in Fig. 14 zu erkennen ist.The mutual assignment between input and output signals of the various memory registers and driver units including the memory address register 198 and the buffer register 200 as well as the data busbar driver stages are shown in FIGS. 14 and 15 illustrated. The address busbar device 15 (Fig. 1) provides the Spei. From address input MAB3-15 to the memory address register 198. See FIG. 14, which in turn supplies the associated memory address (MA 3-15) to the memory driver, as can be seen in FIG.

Die in Fig. 15 dargestellte Zwischenspeicher-Aktivierungs-Logik 199 steuert den Betrieb des Zwischenspeicher-Registers 200. um die Daten-Ausgangs-Bits (Daten 0-15) für die Eingabe in die Daten-Sammelschienen-Einnchtung 14 (Fig. 1) mittels dei Daten-Sammelschienen-Treiberstufe 201 (F i g. 1 5) / ermöglichen. Die hierfür eingesetzten speziellen Vc knupfungs- und Register-Einrichtungen sind herkömmlicher Art und daher nicht weiter dargestellt.The buffer enable logic 199 shown in FIG. 15 controls the operation of the buffer register 200. to provide the data output bits (data 0-15) for input to the data busbar device 14 (FIG. 1). by means of the data busbar driver stage 201 (FIG. 1 5) /. The special Vc link and register devices used for this are of a conventional type and are therefore not shown any further.

Vor einer näheren Erläuterung von npischen Betriebsweisen der Datenverarbeiü gsanlage bei einem Übergans von dem einen Betncoszvklus in einen anderen gemäß den Flußdiagrammen und Zustandsdiagrammen der Fig. 3 und 4. sei zunächst die Art und Weise untersucht, in der die verschiedenen Befehlssignale über die aus den Leitungen 20-25 bestehende Sammelleitung der Fig. 1 übertragen werden. So zeigt Fig. 5 die Erzeugung des ersten Betriebssignals (MEMEN) zur Einschaltung der Speichereinheit 11. das nach seiner Eingabe in die Leitung 20 zur Übertragung an die Speichereinheit als B-MEMEN-S\gna\ bezeichnet ist Wie ersichtlich, ist die Ausgangs-Schaltung eine herkömmliche D-Flip-Flop-Schaltung 40, in der der D-Eingang (MEMEN) von dem Q-Ausgang bei ins Positive laufendem Taktsignal am C-Eingang (Takt-Eingang) übertragen wird, sofern das Signal am SD-AnschiuB hoch iiegt. Dieses Signal ist dann hoch, wenn das als Lauf-Signa! bezeichnete Zeitgeber-Signal zusarnn-_ten mit einem Signal vorhanden ist, das anzeiet. daß keinBefore a more detailed explanation of npischen modes of operation of the Datenverarbeiü gsanlage in a transition from one Betncoszvklus to another according to the flow diagrams and state diagrams of FIGS 20-25 existing manifold of Fig. 1 are transferred. Thus, FIG. 5 shows the generation of the first operating signal (MEMEN) for switching on the memory unit 11, which after its input into the line 20 for transmission to the memory unit is designated as B-MEMEN-S \ gna \ . As can be seen, the output signal Circuit a conventional D flip-flop circuit 40, in which the D input (MEMEN) is transmitted from the Q output when the clock signal is positive at the C input (clock input), provided the signal at the SD connection high lies. This signal is high when it is used as a running signa! Marked timer signal zusarnn- _t s with a signal present, is the anzeiet. that no

Haupt-Rückstell-Signal (d. h. HRST) über die Verknüpfungsschaltung 41 ansteht Praktisch wird durch diese Verknüpfungsschaltung festgestellt, daß die Speichereinheit nicht aktiviert werden kann, wenn das Geräi entweder angehalten worden ist (kein Laufzustand) oder zurückgesetzt wird (HRST-Zusi&nd). Main reset signal (ie HRST) is pending via logic circuit 41. In practice, this logic circuit determines that the memory unit cannot be activated if the device has either been stopped (no running state) or is being reset (HRST-Zusi-nd).

Wie aus dem Zustandsdiagramm der F i g. 4 ersichtlich ist, kommt das Speicher-Aktivierungs-Signal (ME- MEN) in den Programm-Betriebszuständen vor, die in der Fig.4 als ABRUF-SPR1NG, VERZÖGERE-AUTO und P/bezeichnet sind, oder in denen gemäß F i g. 4a die Ausführungszustände ISZ, DSZ, LDA und STA vorhanden sind. Wie sich aus den F i g. 4 und 4a ergibt, ist das Signal MEMEN nur auf dem PTSO-Niveau erforderlich. Wird ein externes Eingabe-/Ausgabe-Element vorgesehen, wird das Signal MEMEN, wie aus Fig.4c ersichtlich, auch in einer Datenkanal-Eingabebetriebsart (DCH EIN) oder in einer Datenkanal-Ausgabebetriebsart (DCH AUS)oder in einer Datenkanal-Zuwachsbetriebsart (DCH INC) notwendig, wenn entweder bei hohen oder bei niedrigen Geschwindigkeiten geaibeitet wird. Schließlich wird das MEMEN-Signal auch für einen bestimmten Betriebszustand hinsichtlich der Konsole benötigt, die sich aus F i g. 4d ergibt (Konsolenzustand CST3). As can be seen from the state diagram in FIG. 4 can be seen, the memory activation signal (ME-MEN) occurs in the program operating states, which are designated in FIG . 4a the execution states ISZ, DSZ, LDA and STA are present. As can be seen from FIGS. 4 and 4a, the MEMEN signal is only required at the PTSO level. If an external input / output element is provided, the signal memes, as shown in Fig.4c, even in a data channel input mode (DCH ON) or in a data channel output mode (DCH OFF) or in a data channel gain mode is ( DCH INC) necessary when operating at either high or low speeds. Finally, the MEMEN signal is also required for a specific operating state with regard to the console, which can be seen from FIG. 4d results (console status CST3).

Wie sich aus der Darstellung der zur Erzeugung des Λ/ΕΛίΕ/V-Signals dienenden Verknüpfungs-Logik in F i g. 5 ergibt, wird das Signal MEMEN zunächst mittels e ner Verknüpfungs-Schaltung 50 erzeugt, die bei Anwesenheit eines PTSOS:gnals (das den Betrieb auf dem PTSO-Niveau anzeigt), eines MONEN-SxgnaXs (das anzeigt, daß keine externe Überwachungsoperation stattfindet) sowie eines Signals, das anzeigt, daß einer der Programmzustände der Fig.4 oder 4a verwendet wird. So sind für den Fall eines ABRUF-SPRING-Zustandes sowohl das ABRUF-S\gna\ als auch das SPRING-S'\gna\ vorhanden (Verknüpfungsglied 53), während im Falle eines VERZÖGERE- A i/TOZustands sowohl das Signal VERZÖGERE als auch das Signal AUTO (Verknüpfungsglied 54) vorhanden sind, während im Falle eines Betriebszustandes ohne Verzögerungs- und Sprung-Operationen ein Signal MRI. VERZÖGERE wie auch ein /-Signal vorhanden sind (Verknüpfungsglied 55). Falls eine der oben erwähnten Kombinationen an der zugehörigen Verknüpfungsschaltung anliegen, zusammen mit dem PTSO-Signal und dem Signal MONEN (Verknüpfungsglied 50 der F i g. 5), welche Bedingungen bei den erwähnten Betriebszuständen der Fig. 4 und 4a notwendig sind, ergibt sich gemäß der Schaltung der Fig. 5 das erforderliche Signal MEMEN. As can be seen from the representation of the linking logic used to generate the Λ / ΕΛίΕ / V signal in FIG. 5 results, the signal MEMEN is first generated by means of a logic circuit 50, which in the presence of a PTSOS: gnals (which indicates operation at the PTSO level), a MONEN-SxgnaXs (which indicates that no external monitoring operation is taking place) as well as a signal which indicates that one of the program states of FIG. 4 or 4a is used. In the event of a REQUIRED- JUMP state, both the ABRUF-S \ gna \ and the SPRING-S '\ gna \ are present (logic element 53), while in the case of a DELAYED A i / TO state both the DECELERATE signal and the signal AUTO (logic element 54) are present, while in the case of an operating state without delay and jump operations, a signal MRI. DELAY as well as a / signal are present (logic element 55). If one of the above-mentioned combinations is applied to the associated logic circuit, together with the PTSO signal and the signal MONEN (logic element 50 of FIG. 5), which conditions are necessary in the mentioned operating states of FIGS. 4 and 4a, results according to the circuit of FIG. 5, the required signal MEMEN.

Bei Datenkanal-Betrieb, Fig.4c, wird das Signal MEMEN für den auf den Zustand DCH //V/rfolgenden Zustand benötigt und dann durch die Signale OQO und DQi gesteuert, die gemäß Fig.6 am Eingang zu den DCH-Festwertspeichern 60 und 60a geführt sind. Die 5-Bit-Signaleingänge der beiden Festwertspeicher (DQO-DQ4) sind in den in Fig.4c dargestellten DCW-Zuständen jeweils in deren erster Leitung wiedergegeben. Wie ersichtlich, sind in den Fig.4c dargestellten Datenkanal-Betriebszuständen, die die Anwesenheit eines MEMEN-S'ignah erfordern, die DQO- und DQ 1-Bits stets auf 1 bzw. 0. Somit ist, wie aus F i g. 5 hervorgeht, die Anwesenheit von DQ0 und DQi (Komplementwert von DQi) über der Verknüpfungseinheit 51 notwendig, um das MEMENS\gr\a\ für Datenkanal-Betrieb zu erzeugen. Schließlich ist der Konsolenzustand gemäß F i g. 4d. bezeichnet mit CST3. For data channel operation, 4c, the signal is required for the memes to the state DCH // V / rfolgenden state and then controlled by the signals OQO DQi and, in accordance with Figure 6 at the entrance to the DCH only memories 60 and 60a are performed. The 5-bit signal inputs of the two read-only memories (DQO-DQ4) are shown in the DCW states shown in FIG. 4c in their first line. As can be seen, in the illustrated data channel 4c operating conditions requiring the presence of a memes-S'ignah that DQO- and DQ is always 1-bit to 1 or 0. Thus, wi e of F i g. 5 shows that the presence of DQ 0 and DQi (complement value of DQi) above the logic unit 51 is necessary in order to generate the MEMENS \ gr \ a \ for data channel operation. Finally, the console status is shown in FIG. 4d. labeled CST3.

der einzige, der die Anwesenheit des Ai£Af£7V-Signals erfordert, wobei diese Betriebsart CST3 bezüglich der Verknüpfungsschaltung 52 der Fig.5 durch die Anwesenheit der Signale (C+ 1+AiJl IR 6 und CST3 angezeigt wird. Somit ist das Signal (C'+1+M) ein Signal, das auf ein niedriges Niveau abfällt, wenn eines der Signale C, lader Λ/auf ein niedriges Niveau abfällt Diese Signale geben den Zustand von entsprechenden Konsolenschaltern wieder.the only one that requires the presence of the Ai £ Af £ 7V signal, this operating mode CST3 being indicated with respect to the logic circuit 52 of FIG. 5 by the presence of the signals (C + 1 + AiJl IR 6 and CST3 . Thus, the signal ( C '+ 1 + M) a signal that drops to a low level when one of the signals C, loader Λ / drops to a low level. These signals reflect the state of corresponding console switches.

ίο Die Erzeugung des Signals MEMEN erfolgt somit durch die in F i g. 5 dargestellte Verknüpfungsschaltung, die den verschiedenen Programmzuständen, DCH-Zuständen oder Konsolen-Zuständen zugeordnet sind, in denen das MEMEN-Signal notwendig ist, wie aus den Zustandsdiagrammen der F i g. 4-4d zu entnehmen.ίο The generation of the signal MEMEN is thus carried out by the in F i g. Combination circuit shown in FIG. 5, which are assigned to the various program states, DCH states or console states in which the MEMEN signal is necessary, as can be seen from the state diagrams in FIG. 4-4d can be found.

Das Signal SCHREIB ist für die Betriebszustände erforderlich, die für einen Zuwachs oder eine Abnahme sorgen, wie aus der Fig.4 f/ti/TD-Zuwachs; AUTO-Abnahme), F i g. 4a (ISZ- und DSZ-Zustand) und F i g. 4c hervorgeht (Zustand DCH INIT). Ferner ist ein solches Signal SCHREIB erforderlich, wenn Daten in eine Speicherstelle eingeschrieben werden sollen (Ausführzustand STA gemäß F i g. 4a) oder wenn Datenkanaleingänge entweder bei Niedriggeschwindigkeits- oder bei Hochgeschwindigkeits-Betrieb (DCH EIN gemäß Fig.4c) abgegeben werden. Ferner wird das Signal SCHREIB im Konsolen-Zustand CST3 gemäß F i g. 4d benötigtThe signal WRITE is required for the operating states that ensure an increase or a decrease, as shown in FIG. 4 f / ti / TD increase; AUTO acceptance), F i g. 4a (ISZ and DSZ status) and F i g. 4c (state DCH INIT). Furthermore, such a signal WRITE is required when data are to be written into a memory location (execution state STA according to FIG. 4a) or when data channel inputs are output either in low-speed or in high-speed operation (DCH ON according to FIG. 4c). Furthermore, the signal WRITE is in the console state CST3 according to FIG. 4d required

Wie aus F i g. 6 hervorgeht, wird das Signal SCHREIB von dem Festwertspeicher 60 für die in Fig.4c dargestellten Datenkanalzustände, vom A/Ä/-Speicher 70 gemäß Fig.7 für die in Fig.4a dargestellten Zustände zur Verfügung gestelltAs shown in FIG. 6, the signal WRITE is made available by the read-only memory 60 for the data channel states shown in FIG. 4c, and by the A / O / memory 70 according to FIG. 7 for the states shown in FIG

Das SCZ/Äf/B-Aktivierungs-Signal, in F i g. 11 mit WE bezeichnet, wird zu einer bestimmten Zeit im Arbeitszyklus so lange erzeugt, wie das SCHREIB-Signal erzeugt worden ist So wird in dem in Fig. 10 dargestellten D-Flip-Flop 100 das SCHREIB-Sign&\ von dem D-Eingang zu dem Q-Anschluß übertragen, um als WE-Signal verfügbar zu sein, wenn das D-Flip-Flop 100 durch das Taktsignal der Zentraleinheit, CPU-Takt, auf dem aufwärts gerichteten Teil des Oszillator-Signals OSC am C-Eingang aktiviert wird. Wie ersichtlich, tritt das WE-Signal stets an einem bestimmten Punkt im Betriebszyklus im Anschluß an die Erzeugung eines SCHREIB-Signah auf, und zwar aufgrund der in F i g. 10 dargestellten Verknüpfungsschaltung.The SCZ / Äf / B activation signal, in FIG. 11 denoted by WE is generated at a specific time in the cycle as long as the WRITE-Si has been generated gnal Thus, in the example shown in Fig. 10 D-flip-flop 100 is the WRITE Sign & \ of the D input to the Q terminal to be available as a WE signal when the D flip-flop 100 is activated by the central processing unit's clock signal, CPU clock, on the upward portion of the oscillator signal OSC at the C input . As can be seen, the WE signal always occurs at some point in the operating cycle subsequent to the generation of a WRITE signal due to the actions shown in FIG. 10 illustrated logic circuit.

Das RMW-Signa\ wird benötigt, wenn der Betrieb das Lesen von Daten von der Speichereinheit und die Modifikation dieser Daten vor dem Zurückbringen der Daten in die Speichereinheit erfordert. Wie aus F i g. 4a hervorgeht, ist ein solcher Betrieb in dem Betriebsausführungszustand ISZ (Zuwachs) und DSZ (Abnahme) notwendig, wobei das ΛΛ/W-SignaI in diesem Fall durch den Festwertspeicher 70 der F i g. 7 erzeugt wird. Entsprechend F i g. 4 wird beim Übergang von einem VERZÖGERE-AUTO- zu einem AUTO-Zuwachs- oder einem MiTTO-Abnahme-Zustand ein Signal SETZ AUTO erzeugt, aufgrund dessen dann ein RM W-Signa\ The RMW signal is required when the operation requires reading data from the storage unit and modifying that data before returning the data to the storage unit. As shown in FIG. 4a, such an operation is necessary in the operational execution status ISZ (increase) and DSZ (decrease), the ΛΛ / W signal in this case being carried out by the read-only memory 70 of FIG. 7 is generated. According to FIG. 4, a SET AUTO signal is generated during the transition from a DELAY-AUTO to an AUTO-increase or a MiTTO-decrease state, on the basis of which an RM W signal is then generated.

für den Betriebszustand VERZÖGERE AUTO gemäß Fig.4 erzeugt wird. Die dafür notwendige Verknüpfungsschaltung ist in Fig.8 dargestellt, wobei die Anwesenheit der Signale RMWund SETZ-AUTO am Eingang des Verknüpfungsgliedes 110 das gewünschtefor the operating state DELAYED AUTO according to Fig. 4 is generated. The logic circuit required for this is shown in FIG. 8, the presence of the signals RMW and SETZ-AUTO at the input of the logic element 110 being the desired

ft-. Betriebssignal RMW erzeugen, das in der Figur als βΛΛ/W-Signal bezeichnet istft-. Generate operating signal RMW , which is designated in the figure as βΛΛ / W signal

Für den Datenkanal-Betrieb ist das ÄAiW-Signal für Niedriggeschwindigkeit-Datenkanaleingang (DCh For data channel operation, the ÄAiW signal for low-speed data channel input (DCh

EIN, NIEDRIG) und für den Datenkanal-Zuwachs (DCH INC) gemäß Fig.4c erforderlich. In einem solchen Falle wird das RMVK-Signal durch den in F i g. 6 dargestellten Festwertspeicher 60a erzeugt ON, LOW) and required for the data channel increase (DCH INC) according to Fig. 4c. In such a case, the RM VK signal is generated by the circuit shown in FIG. 6 generated read-only memory 60a

Zusätzlich zu den vorerwähnten Signalen erzeugt die Speichereinheit noch das Signal SYNCAKTIVund das intern verwendete Signal WAIT, wobei die Erzeugung des erstgenannten Signals in Fig. 13c dargestellt ist Wie zu erkennen ist, wird das Signal SYNC AKTIV dann erzeugt, wenn das M£M£A/-Signal erzeugt wurde und der richtige Speicher gewählt ist (WAHL) und außerdem die Speicher-Taktsignale AfTGO und MTG 2 anwesend sind, wobei das Signal SYNC ΑΚΉνάαηη an die Zentraleinheit geliefert wird, um deren Betrieb so lange anzuhalten, bis der gewünschte Betrieb mit dem ausgewählten Speicher in der Speichereinheit erfolgen kann.In addition to the aforementioned signals, the memory unit also generates the SYNCACTIVE signal and the internally used WAIT signal, the generation of the first-mentioned signal being shown in FIG. 13c. As can be seen, the SYNC ACTIVE signal is generated when the M £ M £ A / signal has been generated and the correct memory is selected (CHOICE) and the memory clock signals AfTGO and MTG 2 are also present, the signal SYNC ΑΚΉνάαηη being supplied to the central unit in order to stop its operation until the desired operation can be done with the selected memory in the memory unit.

Die Erzeugung des Signals WAIT ist in F i g. 13a gezeigt, deren Verknüpfungsschaltung so arbeitet, daß dann, wenn ein Aktivierungs-Signal (ENAB), das die Zwischenspeicher-Register aktiviert, niedrig ist, wodurch der Betrieb eines gewählten Speicherelementes angezeigt wird, oder wenn das MTG 3-Signal von dem Speicher-Taktgebersystem niedrig ist, das WAIT-S'ignal erzeugt und dementsprechend das MEMEW-Signal daran hindert, eine weitere Speichereiiiheit zu aktivieren, in Übereinstimmung mit der in Fig. 13 dargestellten Verknüpfungsschaltung.The generation of the WAIT signal is shown in FIG. 13a, the logic circuit of which works so that when an activation signal (ENAB) which activates the buffer register is low, thereby indicating the operation of a selected memory element, or when the MTG 3 signal from the memory Clock system is low, generates the WAIT-S ' signal and accordingly prevents the MEMEW signal from activating a further memory unit, in accordance with the logic circuit shown in FIG.

Wie aus dem Vorgenannten ersichtlich wird, lassen sich die verschiedenen Betriebszustände der Datenveraroeitungseinrichtung durch eine verhältnismäßig einfach aufgebaute Verknüpfungsschaltung ansteuern, die gesonderte und praktisch voneinander unabhängig arbeitende Lesespeicher-Anordnungen (wie in F i g. 6, 7 und 9 dargestellt) für jede der in den Fig.4 —4d dargestellten Betriebszustandsgruppen verwenden, ohne daß dazu aufwendige Mikroprozessor-Lesespeicher-Anordnungen notwendig wären, die dann ein verhältnismäßig langes Mikroprozessor-Wort um die zugehörige aufwendige Steuerlogik für die Dekodierung eines solchen Wortes erfordern würde.As can be seen from the above, the various operating states of the data processing device can be identified control by a relatively simple logic circuit that separate read-only memory arrangements that work practically independently of one another (as in FIGS. 6, 7 and 9) for each of the in Figures 4-4d Use the operating status groups shown without the need for complex microprocessor read-only memory arrangements would be necessary, which then a relatively long microprocessor word to the associated complex control logic for the decoding such a word would require.

An einem kurzen Beispiel sei die Arbeitsweise der Datenverarbeitungseinrichtung unter Verwendung der oben erläuterten Fluß- und Zustandsdiagramme der Fig.3 und 4 dargestellt. Angenommenerweise sei es erforderlich, den Inhalt des Akkumulators 0 (ACO) in der in F i g. 2 dargestellten CPU-Registergruppe 30 dem Inhalt des Akkumulators 1 (ACi) hinzuzufügen und das Ergebnis in ACi abzulegen (d. h., ACO + ACX -ACl).The mode of operation of the data processing device using the flow and state diagrams of FIGS. 3 and 4 explained above will be shown using a brief example. Assume it is necessary to store the contents of the accumulator 0 (ACO) in the in FIG. 2 to add the CPU register group 30 shown to the contents of the accumulator 1 (ACi) and to store the result in ACi (ie, ACO + ACX -ACl).

Alle Operationen der Datenverarbeitungseinrichtung beginnen praktisch im ABRUF-SPRING-Zustand gemäß der F i g. 4 auf dem Zustandsniveau PTS 0.All operations of the data processing device practically begin in the FOLLOW-SPRING state according to FIG. 4 at status level PTS 0.

Die erste Forderung ist, die obige Anweisung von der richtigeh Speicherstelle zu holen und dann dem Anweisungs-Register IR34 gemäß Fig. 2 zuzuführen. Dazu werden die drei im Zustand ABRUF SPRING aufgeführten Operationen gemäß F i g. 4 durchgeführt. Dementsprechend müssen die Daten im Programmzähler (PC)Aex Registergruppe 30 in das Speicheradressen-Register (MA) dieser Registergruppe 30 (siehe F i g. 2) gebracht werden, gleichzeitig müssen die Programmzählerdaten um Eins erhöht und das Ergebnis in das Programmzähler-Register IR abgelegt werden, und schließlich müssen die Anweisungsdaten von der richtig adressierten Speicherstelle für die Anweisungen in das Anweisungs-Register IR gebracht werden. Um solche Operationen durchzuführen, sind die in Fig.4 angegebenen Signale 2REN, 2 WEN, 1 WEN zur Aktivierung der Anschlüsse 2R,2Wbzy/. 1Wder Registergruppe 30 gemäß Fig.2 erforderlich, außerdem die Signale 2 WRADRI, um die Anschlüsse 2 W und 2R mit der richtigen Adresse zu beaufschlagen, schließlich das Signal INCA, um den Α-Eingang der ALU zu erhöhen, das Signal MEMEN, um die Speichereinheit zu aktivieren, das Signal LADE IR zum Laden der /Ä-Einheit und das Signal LÖSCHE, um die Anordnung für den nächsten Arbeitszyklus vorzubereiten.The first requirement is to fetch the above instruction from the correct memory location and then to supply it to the instruction register IR 34 according to FIG. For this purpose, the three operations listed in the CALL SPRING state are carried out according to FIG. 4 carried out. Accordingly, the data in the program counter (PC) Aex register group 30 must be brought into the memory address register (MA) of this register group 30 (see FIG. 2), at the same time the program counter data must be increased by one and the result in the program counter register IR are stored, and finally the instruction data must be brought from the correctly addressed memory location for the instructions into the instruction register IR . In order to carry out such operations, the signals 2REN, 2 WEN, 1 WEN indicated in FIG. 4 are used to activate the connections 2R, 2Wbzy /. 1 W of register group 30 according to FIG. 2 is required, as well as signals 2 WRADRI to apply the correct address to connections 2 W and 2R , and finally signal INCA to increase the Α input of ALU , signal MEMEN, to activate the memory unit, the LOAD IR signal to load the / Ä unit and the ERASE signal to prepare the arrangement for the next working cycle.

ίο Für diese Operationsabfolge werden die in Fig. 10 dargestellten Festwertspeicher 110 benutzt, die durch eine Verknüpfungseinrichtung 111 angesteuert werden. In dem Anfangszustand ABRUF SPRING der Datenverarbeitungsanalge gemäß F i g. 4 nehmen die Eingänge ABRUFvmd SPRING eines derartigen Festwertspeichers HO einen niedrigen Zustand an, während das Signal PTSO hoch bleibt und auch alle anderen Eingänge hoch bleiben, so daß der Festwertspeicher bei geeigneter Aktivierung durch das von der Verknüpfungsschaltung 111 gelieferte Einschalt-Signal SPECEN die folgenden Ausgänge liefert:The read-only memories 110 shown in FIG. 10, which are controlled by a logic device 111, are used for this operational sequence. In the initial state REQUIRING SPRING of the data processing system according to FIG. 4, the inputs ABRUFvmd SPRING of such a read-only memory HO assume a low state, while the signal PTSO remains high and all other inputs also remain high, so that the read-only memory has the following outputs when suitably activated by the switch-on signal SPECEN supplied by the logic circuit 111 delivers:

2REN2REN

2WEN2WEN

1 WEN 1 WEN

2WRADDi2WRADDi

INCAINCA

LADEIR.LOADIR.

Wenn der /4ßÄ£/F-Eingang der in F i g. 5 dargestellten MEMEN-Verknüpfungslogik hoch bleibt, während der zugehörige SPRING-Emgang einen niedrigen Wert annimmt (wobei alle übrigen Signale hoch sind), wird das gewünschte Signal MEMEN erzeugt, um dieIf the / 4ßÄ £ / F input corresponds to the one shown in FIG. 5 shown MEMEN- combinatorial logic remains high, while the associated SPRING-Emgang assumes a low value (where all other signals are high), the desired signal is generated memes to the

Jj Speichereinheit zu aktivieren und für den nächsten Betriebszyklus vorzubereiten. Infolgedessen werden alle für den Betrieb des ABRUFSPRING-ZyMus benötigten Signale in der oben beschriebenen Weise erzeugt.Jj to activate the storage unit and prepare it for the next operating cycle. As a result, all of the signals required for the JUMP cycle to operate are generated in the manner described above.

-to In der CPU-Registergruppe 30 gemäß F i g. 2 befindet sich der Inhalt des Programmzählers am 2/?-Anschluß und bei Erzeugung des Signals 2RENwird dieser Inhalt ebenfalls an den Anschluß 1 Umgebracht. Die Erzeugung des Signals 1 WEN schreibt in der geeigneten Weise den-to In the CPU register group 30 according to FIG. 2, the content of the program counter is at the 2 /? Connection and when the 2REN signal is generated, this content is also transferred to connection 1. The generation of the signal 1 WEN appropriately writes the

■*ϊ Inhalt des Anschlusses 1 Win das Speicheradressen-Register ein (7>C— MA). ■ * ϊ Contents of connection 1 Win the memory address register (7> C— MA).

Der Α-Eingang der ALU enthält auch den Programnizählerinhalt, der dorthin von dem Leseausgang 2R gebracht worden ist, und die Erzeugung des /ΜΓ/4-Signals verursacht eine Erhöhuni; des A-Eingang um Eins (PC+ 1) und ein Verbringen des erhöhten Inhalts zum Ausgang der ALU. Dieser Ausgang wird über den Multiplexer 33 dem 2H'-SC///?,E'/ß-Eingang übertragen, worauf das erhöhte PC in das Programm-The Α input of the ALU also contains the program counter content brought there from read output 2R , and the generation of the / ΜΓ / 4 signal causes an increment; of the A input by one (PC + 1) and bringing the increased content to the output of the ALU. This output is transferred to the 2H'-SC /// ?, E '/ ß input via the multiplexer 33, whereupon the elevated PC enters the program

> > zähler-Register (PC+ 1 -+ PC)eingeschrieben wird.>> counter register (PC + 1 - + PC) is written.

Der PC-Inhalt befindet sich auch am i R-LESE-Ausgang der Registergruppe 30, wo es zu der Adressen-Sammelschienen-Einrichtung 15 gebracht wird, um so die gewünschte Speicherstelle in der SpeichereinheitThe PC content is also located at the i R-READ output of the register group 30, where it is brought to the address busbar device 15 in order to obtain the desired storage location in the memory unit

^w) vorzubereiten oder zu avivieren. Eine solche Speicher-Stelle enthält die spezielle Anweisung (ACO + ACl -»/4C1). Die Anwesenheit des Speicher-Aktivierungs-Signals (MEMEN) und Übertragung der Speicherstellenadresse bringt die Anweisungsdaten von ^w) prepare or advise. Such a memory location contains the special instruction (ACO + ACl - »/ 4C1). The presence of the memory enable signal (MEMEN) and transmission of the memory location address brings the instruction data from

*>'> dieser Speicherstelle zu der Daten-Sammelschienen-Einrichtung 14 über den zugehörigen Zwischenspeicher, so lange kein SCHREIB-Signa\ vorhanden ist. Im Falle des Zyklus ABRUFSPRING trifft dies zu. Die *>'> this memory location to the data busbar device 14 via the associated buffer, as long as there is no WRITE signal . This is the case in the case of the JUMPING cycle. the

Anweisungsdaten der Daten-Sammelschienen-Einrichtung 14 werden daher im Anweisungs-Register 34 abgelegtInstruction data of the data busbar device 14 are therefore stored in the instruction register 34 filed

Im Anweisungs-Register-S'ignal ist die Information enthalten, die den nächsten Zustand bestimmt, zu dem die Maschine fortschreiten soll, um die Programmanweisung zu vervollständigen. Beispielsweise läßt der binäre Zustand des /ÄO-Bits die Datenverarbeitungseinrichtung in den Zustand VERZÖGERE AUTO im PTS 1-Zustandsniveau übergehen, siehe Fig.4, wenn das /RO-Bh eine Null ist, während die Anlage in den ALC-Zustand (siehe Fig.4b) auf dem PSTl-Niveau übergeht, wenn das IR O-Bit eine 1 istThe instruction register S 'signal contains the information which determines the next state to which the machine is to proceed in order to complete the program instruction. For example, the binary state of the / AO bit lets the data processing device go into the DELAYED AUTO state in the PTS 1 state level, see Fig. 4 , if the / RO-Bh is a zero while the system is in the ALC state (see Fig .4b) passes at the PSTl level when the IR O bit is a 1

Wie aus Fig. 13c ersichtlich wird, ist zur Zeit der Anwesenheit des MEMEN-Signa\s und der Wahl, des gewünschten Speichers während des Zyklus ABRUF SPRING ein SYNC AfCnV-Signai für eine geeignete Zeitdauer erzeugt die durch die entsprechenden Speicher-Zeit-Generatorsignale bestimmt wird, wobei das Signal SYNC AKTIV von der Speichereinheit über die entsprechende Übertragungsleitung an die Zentraleinheit weitergegeben wird. Wie in F i g. i 1 gezeigt ist kommt es bei Anwesenheit eines solchen Signals an der Zentraleinheit zur Unterbrechung des Betriebs des Hauptzeitgeber-Registers 160, um eine Weiterführung des Betriebs der Zentraleinheit zu verhindern, bis der Speicherzyklus abgeschlossen istAs can be seen from FIG. 13c, at the time of the presence of the MEMEN signal and the selection of the desired memory, a SYNC AfCnV signal is generated for a suitable period of time during the COLLECTION SPRING cycle, which is generated by the corresponding memory time generator signals is determined, the signal SYNC ACTIVE is passed on from the memory unit via the corresponding transmission line to the central unit. As in Fig. As shown in FIG. 1, if such a signal is present on the central processing unit, the operation of the main timer register 160 is interrupted in order to prevent the operation of the central processing unit from continuing until the memory cycle is completed

Ein weiteres Beispiel für die Verwendung der Betriebssignale, die zwischen der Zentraleinheit und der Speichereinheit übertragen werden, sei nachstehend zur Erläuterung insbesondere der Signale SCHREIB und WE untersucht. Dazu sei eine Austast-Anweisung angenommen, die die Übertragung von in dem Akkumulator 0 enthaltener Daten (ACO) an eine Speicherstelle erfordert wobei die Anweisung als die Speicheranweisung STAO100 dargestellt werden kann.Another example of the use of the operating signals that are transmitted between the central unit and the memory unit will be examined below to explain in particular the signals WRITE and WE. For this purpose, a blanking instruction is assumed which requires the transfer of data (ACO) contained in the accumulator 0 to a storage location, wherein the instruction can be represented as the storage instruction STAO 100.

Bei einer solchen Anweisung, bei der speziell auf das Zustandsdiagramm der F i g. 4 und 4a Bezug genommen wird, muß die Datenverarbeitungsanlage drei Betriebs-Zustandszyklen durchlaufen, bis die Anweisung ausge- Ό führt ist, nämlich den Zustand ABRUFSPRING (PTS O-Niveau), den Zustand VERZÖGERE AUTO (7TSl-Niveau) und den Zustand STA (Fig.4a), PTSO-Niveau. Das Fortschreiten von einem Zustand zum nächsten wird noch erläutert außer für die Operation des ABRUFS in dem ersten Zustand ABRUFSPRING, die im wesentlichen die gleiche ist, die bereits weiter oben erläutert wurde. Am Ende dieses Zyklus ABRUF SPRING wird das Anweisungs-Register IR mit der gewünschten Anweisung beschickt die von dem richtigen, durch den Programmzähler angegebenen Speicher gewonnen wurde.In the case of such an instruction, which specifically refers to the state diagram in FIG. 4 and 4a, the data processing system must run through three operating status cycles until the instruction is executed, namely the JUMPING status (PTS O level), the DELAYED AUTO status (7TSl level) and the STA status ( Fig. 4a), PTSO level. The progression from one state to the next will be explained in the following, except for the operation of POLLING in the first state PALLING JUMP, which is essentially the same as that already explained above. At the end of this ABRUF SPRING cycle, the instruction register IR is loaded with the desired instruction which was obtained from the correct memory specified by the program counter.

Entsprechend der dann vorhandenen Anweisung wird der Fortgang zum nächsten Zustand wieder durch das /Λ-Wort bestimmt und wenn — in diesem Beispiel — das IR O-Bit eine 0 und die IR1-, IR 2-Bits nicht beide 1 sind, geht die Datenverarbeitungsanlage in den Zustand VERZÖGERE AUTO (PTS !-Niveau) über, wo die eigentliche Adresse, in diesem Fall die Adresse der Speicherstelle 100, in dem Speicheradressen-Register (EFA -»MA) abgelegt wird. Diese Adresse wird durch geeignete Bits im Anweisungs-Register bestimmt Die Adresse wird dann in das Λ/A-Register an dem 2 W-SCHREIB-Eingang der Registergruppe 30 eingegeben.According to the instruction then available, the progress to the next state is determined again by the / Λ word and if - in this example - the IR O bit is a 0 and the IR 1, IR 2 bits are not both 1, it works Data processing system in the DELAYED AUTO state (PTS! Level), where the actual address, in this case the address of the memory location 100, is stored in the memory address register (EFA - » MA) . This address is determined by suitable bits in the instruction register. The address is then entered into the Λ / A register at the 2 W-WRITE input of register group 30.

Bei dem hier in Rede stehenden Fall ist die Adresse der Speicherstelle 100 eine Betriebsart O-Adresse, und die Adresse sei durch die tf-Bits 8-15 gegeben, dieIn the case at issue here, the address of the memory location 100 is an operating mode O address, and the address is given by the tf bits 8-15, the unmittelbar dem Eingang der ALU geliefert werden, so daß die Adresse am Ausgang der ALU erscheint wobei sie über den Multiplexer-Block 33 unverschoben dem 2W-SCHREIB-Emgzng zugeführt wird, der durch die Anwesenheit eines 2 WEN-S\gna\s aktiviert wird, um so dessen Inhalt in den Akkumulator 0 zu bringen.are supplied directly to the input of the ALU , so that the address appears at the output of the ALU , whereby it is fed unshifted via the multiplexer block 33 to the 2W-WRITE-Emgzng , which is activated by the presence of a 2 WEN-S \ gna \ s in order to bring its contents into the accumulator 0.

Nachdem der Zyklus VERZÖGERE AUTO (PTSi) abgeschlossen ist wird der Weiterlauf durch die /Ä-Bits 1 —5 festgelegt so daß die Maschine in den STA-Zustand (PTS 0-Niveau) übergeht In dem die eigentliche im MA-Register gespeicherte Adresse jetzt verwendet wird, um die richtige Speicherstelle in der Speicherstelle der Speichereinheit und die dahin übertragenen Daten im Akkumulator 0 zu identifizieren. Die Übertragung einer solchen Adresse und der Daten wird in dem ώΤΑ-Zustand durch die Bezeichnungen (MA-* MADR) wiedergegeben, wonach der Inhalt des ΛίΑ-Registers in die Adressen-Sammelschienen-Einrichtung zur Übertragung an die Speichereinheit eingegeben und (A CX DA TA) angegeben wird, wonach der Inhalt eines speziellen Akkumulators, in diesem Fall ACO, über die Daten-Sammeischienen-Einrichtung an die adressierte Speicherstelle übertragen wird.After the cycle DELAYED AUTO (PTSi) has been completed, the / Ä-Bits 1-5 determine the continuation so that the machine changes to the STA state (PTS 0 level) in which the actual address stored in the MA register is now is used to identify the correct memory location in the memory location of the memory unit and the data transferred to it in the accumulator 0. The transmission of such an address and the data is represented in the ώΤΑ state by the notations (MA- * MADR) , after which the contents of the ΛίΑ register are entered into the address busbar device for transmission to the memory unit and (A CX DA TA) is specified, after which the content of a special accumulator, in this case ACO, is transmitted via the data bus device to the addressed memory location.

Dieser i R-LESE-Ausgang der Registergruppe 30 wird ständig aktiviert außer in einem Programm-Unterbrechungs-Zustand (PI), so daß der Inhalt des MA-Registers automatisch von einem solchen Anschluß auf die Adressen-Sammelschienen-Einrichtung 15 und von dort an die Speichereinheit übertragen wird, um den richtigen Speicher zu identifizieren, in dem die Akkumulatordaten abgelegt werden müssen. Die Speichereinheit muß in geeigneter Weise hierfür aktiviert oder vorbereitet werden, und dementsprechend muß in diesem Zyklus ein MEMEN-Signal anwesend sein, das gemäß dem Blockschaltbild der Fig.5 erzeugt wird. Die Eingänge zu den in Fig.7 dargestellten Festwertspeichern 70 und 70a, nämlich die /Ä-Bits 1-7 und das PTSO-Signal, sorgen für die Erzeugung der angegebenen Signale an den Ausgängen der Festwertspeicher, die denselben Signaler, entsprechen, die in dem Zustandsdiagramm der Fig.4a angegeben sind, nämlich 2REN, SETZ-ABRUF, PTG HALT, SCHREIB und F34. Wenn alle Signale in den niedrigen Zustand gehen, deaktiviert das SCHREIB-Signal den Ausgangs-Zwischenspeicher der adressierten Speicherstelle, so daß er von der Daten-Sammelschienen-Einrichtung 14 abgetrennt und damit verhindert wird, daß weitere Daten zu einer Zeit auf die Daten-Sammelschienen-Einrichtung 14 gelangen, zu der Daten von der Zentraleinheit für das Einschreiben in die entsprechende Speicherstelle erhalten werden. Das Signal F34 identifiziert die Stelle der Daten, die übertragen werden sollen (in diesem Falle ACO), worauf diese Daten zu dem durch das 2/?£7v"-Signal aktivierten 2Ä-L£S£'-Ausgang gelangen, um den Inhalt von ACO auf die Daten-Sammelschienen-Einrichtung 14 zu bringen. Diese Daten werden in die ausgewählte Speicherstelle durch die Erzeugung eines (Vf-Signals eingeschrieben, das automatisch zeitlich so festgelegt wird, das es zu einem bestimmten Zeitpunkt nach Erzeugung des SCHREIfcS\gn&\s erzeugt wird und damit das Einschreiben der Daten von der Daten-Sammelschienen-Einrichtung 14 in die gewünschte Speicherstelle bewirkt Das VK£-Signal folgt stets nach dem SCHREIB-Signa\ und wird automatisch in der Zentraleinheit in Übereinstimmung mit dem SCHREIB-S\gnsi\ und dem Zentraleinheit-Taktsignal erzeugt so daß es in jedem Zyklus an derselben StelleThis i R-READ output of the register group 30 is continuously activated except in a program interruption state (PI), so that the contents of the MA register are automatically transferred from such a connection to the address busbar device 15 and from there on the memory unit is transferred in order to identify the correct memory in which the accumulator data must be stored. The memory unit must be activated or prepared in a suitable manner for this, and accordingly a MEMEN signal must be present in this cycle, which is generated according to the block diagram of FIG. The inputs to the read-only memories 70 and 70a shown in FIG. 7, namely the / λ bits 1-7 and the PTSO signal, ensure that the specified signals are generated at the outputs of the read-only memories, which correspond to the same signals shown in are indicated in the state diagram of Fig. 4a, namely 2REN, SETZ-ABRUF, PTG HALT, WRITE and F34. When all of the signals go low, the WRITE signal deactivates the output latch of the addressed memory location so that it is disconnected from the data bus device 14 and thus prevented from any further data on the data bus at any one time Device 14 arrive, to which data are received from the central unit for writing into the corresponding memory location. The signal F34 identifies the location of the data that is to be transmitted (in this case ACO), whereupon this data is passed to the 2Ä-L £ S £ 'output activated by the 2 / "£ 7v" signal to contain the content from ACO to the data busbar device 14. This data is written into the selected memory location by generating a (Vf signal, which is automatically timed so that it is at a certain point in time after the generation of the SCHREIfcS \ gn & \ s is generated and thus causes the data to be written from the data busbar device 14 to the desired memory location. The VK £ signal always follows the WRITE signal and is automatically set in the central unit in accordance with the WRITE signal \ and the central processing unit clock signal generated so that it is in the same place in every cycle

erscheintappears

Somit sind am Ende des S7M-Zyklus die in
gespeicherten Daten in der Speicherstelle 100 in der erforderlichen Weise abgelegt und die Maschine kehrt in ihren AßÄt/F-Zyklus (durch die Anwesenheit des SETZ ABRUF) zurück, um die nächste Anweisung abzuwarten.Thus, at the end of the S7M cycle, the in
stored data is stored in memory location 100 in the required manner and the machine returns to its AßÄt / F cycle (by the presence of the SET FOLLOW) to await the next instruction.

Ein weiteres Beispiel für die Verwendung der Betriebs-Signale, die zwischen der Zentraleinheit und der SpeichereirJieit übertragen werden, wird nächste- ₎₀ hend erläutert, um die Verwendung der Signale MEMEN, SCHREIB. WE, SYNCAKTTVund RMWzu veranschaulichen. Für ein solches Beispiel seien Austast-Anweisungen angenommen, die die Übertragung von Daten von einer speziellen Speicherstelle (beispielsweise der Stelle 100) zur Zentraleinheit erfordert, wo die Daten um Eins erhöht und dann zu derselben Speicherstelle zurückgeführt werden. Zur gleichen Zeit muß, wenn der erhöhte Datenwert 0 ist, die nächste Anweisung übersprungen werden. Eine solche Anweisung kann als eine »Erhöhen und überspringen bei Nuilw-Anweisung identifiziert werden, in diesem Fall in bezug auf den Inhalt der Speicherstelle 100 (= ISZ100).Another example of the use of the operating signals which are transmitted between the central unit and the SpeichereirJieit is explained _{nächste-) 0} proceeding to the use of the signals memes, WRITE. WE, SYNCAKTTV and RMW . For such an example, assume blanking instructions which require the transfer of data from a particular storage location (e.g., location 100) to the central processing unit, where the data is incremented by one and then returned to the same storage location. At the same time, if the incremented data value is 0, the next instruction must be skipped. Such an instruction can be identified as an "increment and skip in Nuilw instruction", in this case with respect to the contents of the memory location 100 (= ISZ 100).

Bei einer solchen Anweisung mit speziellem Bezug auf die in F i g. 4 und 4a dargestellten Zustandsdiagramme muß die Datenverarbeitungsanlage vier Betriebszustandszyklen durchlaufen, um die Anweisung durchzuführen, nämlich einen ABRUF-SPRING-Zustand (PTSO-N'iveau), einen VERZÖGERE-AUTO Zustand (FTS 1-Niveau) und einen /SZ-Zustand (PTSO-Niveau) sowie einen /SZ-Zustand (P/51-Niveau). Das Fortschreiten von einem Zustand zum nächsten wird nachstehend im einzelnen erläutert, außer hinsichtlich der Betriebsweise für den Abruf einer Anweisung in js dem ersten ABRUF-SPRING-Zyk\us, der bereits weiter oben in Verbindung mit den früheren Beispielen erläutert worden ist Am Ende des Zyklus ABRUF SPRING wird das Anweisungs-Register mit der gewünschten Anweisung beschickt die von der durch den Progranimzähler angegebenen richtigen Speicherstelle erhalten wird.In the case of such an instruction with special reference to the in FIG. 4 and 4a, the data processing system must go through four operating status cycles in order to carry out the instruction, namely a CALL-JUMP status (PTSO-N 'level), a DELAY-AUTO status (FTS 1 level) and a / SZ status ( PTSO level) and a / SZ status (P / 51 level). The progression from one state to the next is explained in detail below, except with regard to the operation for the fetching of an instruction in js the first FOLLOW-SPRING cycle, which was already explained above in connection with the earlier examples At the end of the Cycle ABRUF SPRING the instruction register is loaded with the desired instruction which is received from the correct memory location indicated by the program counter.

Das Fortschreiten zum nächsten Zustand wird wiederum durch geeignete Bit-Stellen in der Anweisung festgelegt, und in diesem Beispiel geht die Rechenanlage in den Zustand VERZÖGERE A UTO (PTSl -Niveau) über, wo die eigentliche Adresse (EFA), d. h., die Adresse der gewünschten Speicherstelle 100, in dem Speicheradressen (AM>Register (EFA -» MA) abgelegt wird. Bei Beendigung des Zyklus VERZÖGERE AUTO lassen dann geeignete Bit-Stellen in der Anweisung die Maschine zum /SZ-Zustand (PTSO) fortschreiten, wo die Adresse in dem ΛίΛ-Register auf die Daten-Sammelschienen-Einrichtung 14 gebracht wird, um die richtige Speicherstelie 100 (MA MADR) zu wählen, woraufhin die darin enthaltenen Daten durch Aktivierung der Speichereinheit mittels des A/EA/ff/V-Signals auf die Daten-Sammelschienen-Einrichtung 14 gebracht wird. Diese Daten werden unmittelbar in die ALU gebracht, wo die Anwesenheit eines /A/C/4-SignaIs für die Erhöhung dieser Daten um Eins sorgt wonach durch Aktivierung des 2 W-SCHREIB-Eingangs mittels eines 2 WE/V-Signals diese Daten in ein Register der Registergruppe 30 gebracht werden. Um die Daten von der gewünschten Speicherstelle zu lesen und genügend Zeit zur Verfügung zu stellen, um die Daten zu modifizieren und die modifizierten Daten dann derselben Speicherstelle zurückzuführen und in diese wieder einzuschreiben, muß das ΛΛ/lV-Sigr -.' am Ausgang des Festwertspeichers 70a der F i g. 7 vorhanden sein.The progress to the next state is in turn determined by suitable bit positions in the instruction, and in this example the computer goes to the DELAYED A UTO state (PTSl level), where the actual address (EFA), ie the address of the Desired memory location 100 in which memory addresses (AM> Register (EFA - » MA) are stored. At the end of the AUTO DELAYED cycle, suitable bit positions in the instruction allow the machine to proceed to the / SZ state (PTSO) , where the address is is brought in the ΛίΛ register to the data busbar device 14 to select the correct memory location 100 (MA MADR) , whereupon the data contained therein by activating the memory unit by means of the A / EA / ff / V signal to the Data busbar device 14. This data is brought directly into the ALU , where the presence of an / A / C / 4 signal causes this data to be increased by one, after which the 2 W-WRITE input is activated These data are brought into a register of register group 30 by means of a 2 WE / V signal. In order to read the data from the desired memory location and to make enough time available to modify the data and then return the modified data to the same memory location and write it back into it, the ΛΛ / IV-Sigr -. ' at the output of the read-only memory 70a in FIG. 7 must be present.

Entsprechend geeigneten Bitstellen in dem Anweisungswort schreitet die Maschine dann zum Endzyklus [d. h. dem /SZ-Zustand (PTS I)] fort wobei die erhöhten Daten Ίλ dem TEMPX-Register auf die Daten-Sammelschienen-Einrichtung 14 (TEMP1 — DATA) zum Einschreiben in die geeignete Speicherstelle (d. h. Speicherstelle 100) gebracht werden, die durch das MA-Register (MA — MÄD/y bezeichnet ist Zu disem Zweck muß der 2R-LESE-Ausgang durch das 2/?E/V-Signal aktiviert werden. Das SCHREIB-Signal ist anwesend, um das Aufbringen von Daten auf die Daten-Sammelschienen-Einrichtung 14 von der Speichereinheit vor dem Schreiben der eintreffenden Daten in die Speichereinheit zu verhindern. Das WE-S\gm\ ist anwesend, um das Schreiben der Daten der Daten-Sammelschienen-Einrichtung 14 in die gewünschte Speicherstelle zu ermöglichen; der /Ä-Anschluß wird durch das 1 KEN-Signal aktiviert um die Speicheradresse auf die Adressen-Sammelschienen-Einrichtung 15 zu bringen, unc schließlich ist das S£TZ-Aß/?t/F-Signal anwesend, um die Maschine in ihren Anfangs-45/?d/F-Zustand für die nächste Anweisung zu bringen. So werden die Daten von TEMPX auf die Daten-Sammeischienen-Einrichtung 14 in die von dem Af/4-Register bezeichnete Speicherstelle geschrieben.According to suitable bit positions in the instruction word, the machine then proceeds to the end cycle [ie the / SZ state (PTS I)], with the increased data Ίλ being sent to the TEMPX register on the data busbar device 14 (TEMP 1 - DATA) for writing be brought into the appropriate memory location (ie memory location 100), which is designated by the MA register (MA - MÄD / y For this purpose, the 2R-READ output must be activated by the 2 /? E / V signal WRITE signal is present to the application of data to the to prevent data busbar device 14 from the storage unit before the writing of the incoming data in the memory unit. the GR-S \ gm \ is present to the writing of the data of the To enable data busbar device 14 in the desired memory location; the / Ä connection is activated by the 1 KEN signal to bring the memory address to the address busbar device 15, and finally this is S £ TZ-Aß /? t / F signal a present to bring the machine to its starting 45 /? d / F state for the next instruction. Thus, the data from TEMPX is written to the data bus device 14 in the memory location designated by the Af / 4 register.

Hierzu 19 Blatt ZeichnungenWith 19 sheets of drawings

Claims

Patent claims:

1. Clock control system for a data processing device with a central processing unit (CPU), which has a CPLJ operating time cycle, and at least one memory unit, which has a memory operating time cycle, the clock control system CPU clock control devices for supplying CPU clock control signals for the clock control of the CPU operating time cycle and Having memory clock control devices which supply memory clock control signals for controlling the operating time cycle of the memory unit, characterized by CPU base clock devices (105, Fig. 1; 161, Fig. 11) for supplying a CPU base clock signal (OSC), the CPU clock control devices (10 / 4, Fig. 1; 160, 162, 163, Fig. 11) on the basis of the CPU base clock signal (O5C; CPU clock control signals (CPU-Taki> to control the CPU operating time cycle! Us supply) by a memory clock device (! 2, Fig . 1; 190, FIG. 13) with devices (189, FIG. 13) which, on the basis of the CPU base clock signal (OSC), generate a memory base clock signal ( MEM Clock, Fig. 13), which has a fixed relationship to the CPU Base Clock (OSC) signal (7. B. 180 ° phase rotation), the memory clock control devices (190, Fig. 13) on the basis of the memory base clock signal (MEM clock) the memory clock control signal (MTG 0-3) to control the operating time cycle of the memory units! eit (11), and the CPU operating time cycle of the central processing unit (10) and / or the memory operating time cycle of the storage unit (11) comprises several CPU basic clocks.

2. Clock control system according to claim 1, wherein the central unit (10) and the memory unit (11) for data transmission via busbar devices (14) are connected to one another, characterized in that the clock control system devices (Fig.5) for generating a memory switch-on signal (MEMEN) for Activation of the memory unit (11) and devices (19 ", FIG. 13c) for generating a synchronous activation signal (SYNC active.) In order to cause the central unit (10) to remain in its current operating state when the memory unit (11 ) Data to be read have not yet been brought to the busbar devices (14), or if data to be stored in the memory unit (11) have been placed on the data busbar device (14) by the central unit (10), but the memory unit (10) is not yet ready to accept the data for storage.

3. Clock control system according to claim 1, wherein the central unit (10) for data transmission via data bus devices (14) is connected to at least one memory unit (U), characterized in that the clock control system has devices (F i g. 5) for generating a first operating signal ( MEMEN) for switching on the memory unit (11), furthermore devices (60, Fig. 6; 151, Fig. 9) for creating a second operating signal (write) to suppress the output of data from the memory unit (10) on the data bus devices (14); and means (100, FIG. 11) for creating a third operating signal (WE) for triggering the storage of data in the memory unit (11).

4. Clock control system according to claim 3, characterized in that the clock control system has devices (60a, F i g. 6; 70a, F i g. 7) for generating a fourth operating signal (RMW) which instructs the memory unit (11) according to Completion of the read operation to enter a waiting state and to enable a modification of data read during the read operation in the central unit (10), and that an additional busbar device (20 to 26) with a line (24) receives the fourth operating signal (RMW) from the central unit (10) to the storage unit (11)

5. Clock control system according to claim 2 and 4, characterized in that the additional busbar devices (20 to 26) with a further line devices (21) transmits the synchronous activation signal (SYNCAktiv.) As a fifth operating signal from the memory unit (11) to the central unit (10)

6. clock control system according to claim 5, wherein a plurality before. Storage units (11) have to be controlled, characterized in that each of the storage units (11) includes devices (195, Fig. 13A; line 27, Fig. 1) by a sixth operating signal (WAIT) for suppressing the operation of all other storage units during the storage operating cycle to generate this one memory unit when this one memory unit has been switched on by the first operating signal (MEMEN)

7. Clock control system according to one of claims 1 to 6, characterized in that the memory base clock signal (MEM clock, F i g. 13) and the CPU base clock signal (OCS) are substantially 180 ° out of phase with each other (inverter 189, F i g. 13).

8. Clock control device according to one of claims 2 to 7, characterized in that the devices (F i g. 5) for generating the memory switch-on signal (MEMEN) in dt / central unit (10) and the devices (197, F i g. 13C) for Generation of the synchronous activation signal (SYNCAktiv.) Are arranged in the memory unit (11).