DE2462046C3

DE2462046C3 - Circuit arrangement for regulating the clock phase in a data transmission system

Info

Publication number: DE2462046C3
Application number: DE19742462046
Authority: DE
Inventors: Gero Dr.-Ing. 8035 Gauting Schollmeier
Original assignee: Ausscheidung aus: 24 23 282 Siemens AG, 1000 Berlin und 8000 München
Filing date: 1974-05-14
Publication date: 1977-03-31

Description

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Response-Signal und mit einer Entscheidungsstufe und einem Generator das informationstragende Signal wiedergewonnen werden, wobei empfangs-Response signal and the information-carrying one with a decision stage and a generator Signal can be recovered, with received

seitig t,^T^^phaS%_t ^mitH^eineJ^:?SZ" niingsschaltimggeregeltwirdundmitemerFeach t, ^t ^% _t ^PHAs ^with ^H ^J: SZ "niingsschaltimggeregeltwirdundmitemerF

stufe ein Fehlersignal abgeleitet wird, das die SoUwertabweichungen des von der Entscheidungsstufe abgegebenen Signals signalisiert, dadurch gekennzeichnet, daß die Taktnickgewinnungsschaltung (TAR) einen Summierer {SU 2) enthält, der einerseits mit negativem Vorzeichen das um eine Taktzeit verzögerte mformationstragende Signal (7*1) und ein um vier Takueiten (T) verzögertes informationstragendes Signal JJJ£?Außerdem wird empfangs-TaSphase mit einer Taktrückgewinnunls-ι ρ Fehlerstufe wird einstage an error signal is derived which signals the SoU value deviations of the signal emitted by the decision stage, characterized in that the clock pitch recovery circuit (TAR) contains an adder {SU 2), on the one hand with a negative sign, the information-carrying signal delayed by one clock time (7 * 1 ) and an information-carrying signal JJJ £? delayed by four times (T)?

^JSSXieitet ,das die SoUwertabweichungen ^Äälcheidungsstufe abgegebenen Signals^ JSSXieitet, that the SoU value deviations ^ Äälscheidungsstufe given signal

signal·£*£ _{m fi} Regelung der Trägerphasesignal · £ * £ _{m fi} Control of the carrier phase

*^^MnJLxn Fehlers ink dem _{Im ls und mr die Regel} * ^^ MnJLxn error _{inc the Im ls and mr the rule}

ele Srrelition des momentanen Fd! Jp demodulierten Signals imele relation of the current Fd! Jp demodulated signal in

lers mit-O«£«- benutzen. Bei einem Partialzu Den Einseitenband-lers with -O «£« - use. With a partial The single sideband

"Tl sind"Tl are

ohne weiteres möglich ist, der Trägerphase und der i, obis easily possible, the carrier phase and the i, whether

Taktphase ver-Clock phase

,icstragendes Signa, (/B₂) doppeUer Amplitude addier, und em Sumn,en_s,g„al (M)I abgibt daj;ite, icbearing signal, (/ B ₂ ) add double amplitude, and em Sumn, en _s , g "al (M) I give out daj ; i te

1 verursacht werden,1 caused

diethe

entspricht und daß mit dem ÄÄ»*« geregeUcorresponds and that with the ÄÄ »*« regulated

2. Schaltungsanordnung nach Anspruch 1, daeine Schaltungsanordnung anzugeben, mit deren,
regelbar ist2. Circuit arrangement according to claim 1, to specify a circuit arrangement with whose,
is adjustable

sSSSSäSsSSSSäS

und daß die Taktrückgewinnungsschaltung einen Phasenschieber (Φ) enthält, der die Trägerphase m Abhängigkeit vom Vergleichssigna, (R) veran-and that the clock recovery circuit contains a phase shifter (Φ) which changes the carrier phase as a function of the comparison signal (R)

uuu des um ~. ■-- *,uuu of the ~. ■ - *,

entspricht und daß mit dem multiplikativen Signal diecorresponds and that with the multiplicative signal the

5555

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Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Regelung der Taktphase bei einem Datenübertragungssystem, bei dem sendeseitig aus einem informationstragenden Signal ein Partial-Response-Signal erzeugt wird, das mit Hilfe von Einseitenband-Amplitudenmodulation übertragen wird. Dem Ausdruck Partial-Response-Signal entspricht imThe invention relates to a circuit arrangement for regulating the clock phase in a Data transmission system in which a partial response signal is generated from an information-carrying signal on the transmission side is generated, which is transmitted using single sideband amplitude modulation. The term partial response signal corresponds to im

65 net sich durch geringen technischen Aufwand aus und läßt sich weitgehend unter Verwendung digitaler Bausteine realisieren. Außerdem zeichnet sich die erfindungbgemäße Schaltungsanordnung dadurch aus, daß damit die Taktphase weitgehend unabhängig von der Trägerphase regelbar ist.65 net is made possible by little technical effort and can largely be made using digital Realize building blocks. In addition, the erfindungbgemäße stands out Circuit arrangement characterized in that the clock phase is largely independent of the carrier phase is adjustable.

Es ist vorteilhaft, wenn die Taktrückgewinnungsschaltung einen Integrator enthält, dem das multiplikative Signal zugeführt wird und der ein integriertes Signal abgibt und daß in Abhängigkeit von diesem integrierten Signal die Taktphase geregelt wird. Durch Verwendung des Integrators wird bei der Regelung der Taktphase der Mittelwert mehrerer kleiner aufeinanderfolgender Zähler berücksichtigt, so daß insgesamt eine genaue Regelung der Taktphase erzielt wird.It is advantageous if the clock recovery circuit contains an integrator to which the multiplicative Signal is supplied and which emits an integrated signal and that as a function of this integrated signal the clock phase is regulated. By using the integrator, the regulation the clock phase takes into account the mean value of several small successive counters, so that a total of a precise regulation of the clock phase is achieved.

Im folgenden werden Ausführungsbeispiele anhand der Fig. 1 bis 5 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigt F i g. 1 ein Datenübertragungssystem, F i g. 2 eine ausführliche Daistellung eines Impulsgenerators des in Fig. 1 dargestellten Datenübertragungssystems, In the following, exemplary embodiments are described with reference to FIGS. 1 to 5, with several figures The same objects shown are marked with the same reference numerals. It shows F i g. 1 a data transmission system, FIG. 2 shows a detailed representation of a pulse generator the data transmission system shown in Fig. 1,

F i g. 3 eine Taktrückgewinnungsschaltung, Fig 4 Signale, die beim Betrieb des in Fig. 1 dargestellten Systems auftreten undF i g. 3 shows a clock recovery circuit; system shown occur and

Fig. 5 Signale, die beim Betrieb der in Fig. 3 dargestellten Talctrückgewinnungsschaltung auftreten. Die in Fig. 1 dargestellte Datenübertragungsanlage besteht aus der Datenquelle DQ, aus den Codierern CDI, CDZ, aus dem Sender SE, der Übertragungsstrecke L, dem Demodulator DAi, der Entscheidungsstufe ES, dem Decodierer DC, der Datensenke DS, der TrägerriJckgewinnungsschalrung TRR, der Taktrückgewinnungsschaltung TAR, der Fehlerstufe FST und aus den Impulsgeneratoren TA, VlT, TR, Vl und IB. FIG. 5 shows signals which occur during the operation of the talc recovery circuit shown in FIG. 3. The data transmission system shown in Fig. 1 consists of the data source DQ, the coders CDI, CDZ, the transmitter SE, the transmission link L, the demodulator DAi, the decision stage ES, the decoder DC, the data sink DS, the carrier recovery circuit TRR, the Clock recovery circuit TAR, the error level FST and from the pulse generators TA, VIT, TR, Vl and IB.

F i g. 4 zeigt Signale, die bei der in F i g. 1 bis 3 dargestellten Datenübertragungsanlage auftreten. Die Abszissenrichtungen beziehen sich auf die Zeit t. In F i g. 4 ist oben das Signal D dargestellt, das von der Datenquelle DQ gemäß F i g. 1 abgegeben wird. Als Datenquelle kann beispielsweise ein Fernschreiber vorgesehen sein. Das Signal D ist ein Binärignal, das innerhalb eines vorgegebenen Bitrahmens die Binärwerte 0 und 1 annimmt. Zu den Zeitpunkten rl, ti, tS und t6 hat das Signal D den Binärwert 1 und zu den Zeitpunkten f3 und /4 hat das Signal D den Binärwert 0. Das Signal D wird dem Codierer CD 1 zugeführt, der eine Vorcodierung bewirkt und das Signal IB abgibt. Die einzelnen Bits des Signals IB zur Zeit t sind gleich der Modulo-1-Addition des zur Zeit t auftretenden Bits der Daten D und des zwei Taktzeiten T früher auftretenden Bits des Signals /B. Beispielsweise ist das Bit /BS gleich der Modulo-2-Addition der Bits D 5 und /B 3.F i g. FIG. 4 shows signals generated in the case of the FIG. 1 to 3 shown data transmission system occur. The abscissa directions relate to time t. In Fig. 4, the signal D is shown above, which is received from the data source DQ according to FIG. 1 is delivered. A teleprinter, for example, can be provided as the data source. The signal D is a binary signal which assumes the binary values 0 and 1 within a specified bit frame. At the times rl, ti, tS and t 6, the signal D has the binary value 1 and at the times f3 and / 4, the signal D has the binary value 0. The signal D is fed to the encoder CD 1, which effects precoding and that Signal IB emits. The individual bits of signal IB at time t are equal to the modulo-1 addition of the bit of data D occurring at time t and the bit of signal / B that occurs two clock times T earlier. For example, the bit / BS is equal to the modulo-2 addition of bits D 5 and / B 3.

Das Signal IB wird dem Codierer CD 1 zugeführt, der den einzelnen Bits des Signals/B Partial-Response-Impulse zuordnet. Beispielsweise können den einzelnen Bits Partial-Response-Impulse der Klasse 4 zugeordnet werden. Durch Überlagerung der einzelnen Partial-Response-Impulse entsteht das Signal A, das über den Ausgang des Codierers CD 2 dem Sender SE zugeleitet wird. Im Sender SE wird ein Träger mit dem Signal A moduliert, so daß eine Frequenzumsetzung vorgenommen wird und über den Ausgang des Senders SE ein moduliertes Signal abgegeben wird, das beispielsweise einen Frequenzbereich von etwa 300 bis 3400 Hz einnimmt. Dieses modulierte Signal wird über die Übertragungsstrecke L übertragen. Als Übertragungsstrecke kann beispielsweise eine Telefonleitung vorgesehen sein.The signal IB is fed to the encoder CD 1 , which assigns partial response pulses to the individual bits of the signal / B. For example, partial response pulses of class 4 can be assigned to the individual bits. By superimposing the individual partial response pulses, the signal A is produced, which is fed to the transmitter SE via the output of the encoder CD 2. In the transmitter SE , a carrier is modulated with the signal A , so that a frequency conversion is carried out and a modulated signal is emitted via the output of the transmitter SE, which, for example, occupies a frequency range of about 300 to 3400 Hz. This modulated signal is transmitted over the transmission link L. A telephone line, for example, can be provided as the transmission path.

Im Demodulator DM wird das übertragene Signal demoduliert, so daß von dessen Ausgang ein Signal abgegeben wird, das dem Signal /1 ähnlich ist. Zu den Zeitpunkten il, ti, tZ, /4, tS und »6 nimmt das in F i g. 4 dargestellte und als unverzerrt angenommene Signal A genau einen der Sollwerte A 9, A 10, A ein, wodurch die zu übertragende Information gekennzeichnet wird. Die Sollwerte A 9 bzw. A 10 bzw. A11 können beispielsweise durch die Spannungen + 2 V bzw. 0 V bzw. —2 V festgelegt sein. Die Zeitpunkte il bis f6 folgen einander im Abstand der Schrittdauer T. Im Gegensatz zum unverzerrten Signal A wird beispielsweise infolge eines Trägerphasenfehlers bei der Demodulation das verzerrte Signal A 1 gewonnen. Mit dem verzerrten Signal A 1 werden zu Z den Zeitpunkten /1 bis 16 nicht die Sollwerte A 9, A10 und A11 markiert, sondern fehlerhafte Werte mit den Amplitudenfehlern Fl, FZ, FA, FS, F6. The transmitted signal is demodulated in the demodulator DM , so that its output emits a signal which is similar to the signal / 1. At the times il, ti, tZ, / 4, tS and »6, this takes place in FIG. 4 and assumed to be undistorted signal A exactly one of the setpoint values A 9, A 10, A , whereby the information to be transmitted is identified. The setpoint values A 9 or A 10 or A 11 can be defined by the voltages + 2 V or 0 V or −2 V, for example. The times il to f6 follow one another at an interval of the step duration T. In contrast to the undistorted signal A , the distorted signal A 1 is obtained, for example, due to a carrier phase error during demodulation. With the distorted signal A 1 times / 1, the target values A 9, A 10 and A 11 are to Z to 16 not selected, but erroneous values to the amplitude errors Fl, FZ, FA, FS, F6.

Das Signal A bzw. das Signal A1 wird der Entscheidungssrufe ES zugeführt, die den zu den Zeito punkten il bis r6 auftretenden Amplituden der Signale A bzw. A1 je eine der Amplituden B9, BIO, ßll des Signals B zuordnet. Die Entscheidungsstufe ES gibt somit das Signal B ab, dessen Amplitude B 9 dem SollwertA9, dessen Amplitude BIO dem SoIlwert A 10 und dessen Amplitude B10 dem Sollwert /410 und dessen Amplitude B11 dem Sollwert All entspricht. Die Amplitudenfehler F 2 bis F 6 können durch Trägerphasenfehler und/oder durch Taktphasenfehler verursacht werden. Unter Verwendung der Trägerrückgewinnungsschaltung TRR und der Taktrückgewinnungsschaltung TAR wird die Phasenlage des Trägers bzw. des Taktes derart eingestellt, daß die Fehler F2 bis F6 möglichst klein bleiben.The signal A or the signal A 1 is fed to the decision calls ES , which assigns one of the amplitudes B 9, BIO, ßll of the signal B to the amplitudes of the signals A and A 1 occurring at the times il to r6. The decision stage ES thus emits the signal B whose amplitude B 9 corresponds to the desired value A9, whose amplitude BIO corresponds to the desired value A 10 and whose amplitude B10 corresponds to the desired value / 410 and whose amplitude B11 corresponds to the desired value All. The amplitude errors F 2 to F 6 can be caused by carrier phase errors and / or by clock phase errors. Using the carrier recovery circuit TRR and the clock recovery circuit TAR , the phase position of the carrier or the clock is set in such a way that the errors F2 to F6 remain as small as possible.

Fig. 2 zeigt ausführlicher den auch in Fig. 1 schematisch dargestellten Generator IB zur Erzeugung der Signale/Bl, /B2, die in Fig. 4 dargestellt sind und die sich nur durch eine Zeilverschiebung um ein Vielfaches der Schrittdauer T voneinander unterscheiden. Dieser in F i g. 2 dargestellte Generator besteht aus dem Summierer SU1, aus den beiden Verzögerungsstufen VZl, VZl, die je eine Verzögerung um die Schrittdauer T bewirken und aus dem Inverter INV. Vom Ausgang des Summierers SUl wird das Signal IB abgegeben, vom Ausgang der Verzögerungsstufe VZl wird das um eine Schrittdauer Γ verzögerte Signal IB1 abgegeben, und vom Ausgang der Verzögerungsstufe VZ1 wird das um zwei Schrittdauern T verzögerte Signal/B 2 abgegeben, das außerdem dem Inverter INV zugeführt wird, der die PoIarität dieses Signals umkehrt, und dessen Ausgang mit einem Eingang des Summierers SUl verbunden ist. Dem anderen Eingang des Summierers SU1 wird das Signal B zugeführt, das von der in F i g. 1 dargestellten Entscheidungsstufe ES abgegeben wird. Das Signal /Bl zeichnet sich dadurch aus, daß bei einem reinen Trägerphasenfehler das Vorzeichen des Produktes der Signale IB1 und F den positiven oder den negativen Trägerphasenfehler angibt. Zur Reduzierung des Trägerphasenfehlers wird daher einerseits mit der Fehlerstufe FST das Fehlersignal F ermittelt und andererseits wird mit Hilfe des Generators IB das Signal IB1 gewonnen, und beide Signale F und IB1 werden der Trägerrückgewinnungsschaltung TRR zugeführt, mit der der Träger TRl derart beeinflußt wird, daß der Trägerphasenfchler verringert wird.FIG. 2 shows in more detail the generator IB, also shown schematically in FIG. 1, for generating the signals / B1, / B2, which are shown in FIG. 4 and which differ from one another only by a line shift by a multiple of the step duration T. This in FIG. The generator shown in FIG. 2 consists of the adder SU 1, the two delay stages VZl, VZl, which each cause a delay by the step duration T, and the inverter INV. From the output of the summer sul the signal IB is discharged, which is the output of delay stage VZL delayed by one step period Γ signal IB made 1, and the output of delay stage VZ1 delayed by two step times T S / B 2 is discharged, further the Inverter INV is supplied, which reverses the polarity of this signal, and whose output is connected to an input of the summer SUl . The other input of the summer SU 1 is supplied with the signal B , which is derived from the circuit shown in FIG. 1 shown decision stage ES is released. The signal / B1 is characterized in that, in the case of a pure carrier phase error, the sign of the product of the signals IB 1 and F indicates the positive or the negative carrier phase error. To reduce the carrier phase error, the error signal F is determined on the one hand with the error stage FST and, on the other hand, the signal IB 1 is obtained with the help of the generator IB , and both signals F and IB 1 are fed to the carrier recovery circuit TRR , with which the carrier TRl is influenced in this way that the carrier phase variance is reduced.

F i g. 3 zeigt ausführlicher die Taktrückgewinnungsschaltung TAR, die schematisch auch in Fig. 1 dargestellt ist. Sie besteht aus den Verzögerungsstufen VZ 3, VZ 4, ferner aus den Multiplizierstufen M U 2, MU 3, aus dem Summierer SU 2, aus den Operationsverstärkern VSZ, VS4, aus dem Schalter SWl mit der Steuerstufe STl und dem Kondensator Cl und aus der Phasenstufe Φ. Die Verzögerungsstufen VZ3, VZ 4 bewirken je eine Verzögerung um zwei Schritt-65 takteT. Die Multiplizierstufe MU1 multipliziert das Signal IBl mit dem Faktor 2. Der Summierer SUl hat drei Eingänge, von denen die Eingänge α und c mit einem Minuszeichen und der Eingang b mit einemF i g. FIG. 3 shows in more detail the clock recovery circuit TAR, which is also shown schematically in FIG. It consists of the delay stages VZ 3, VZ 4, further from the multipliers MU 2, MU 3, from summer SU 2, from the operational amplifiers .vsz, VS 4, from the switch SWl to the control stage STl and the capacitor Cl and of the Phase level Φ. The delay stages VZ 3, VZ 4 each cause a delay of two step 65 clocks. The multiplier MU1 multiplies the signal IBl by the factor 2. The adder SUl has three inputs, of which the inputs α and c with a minus sign and the input b with a

Pluszeichen bezeichnet sind. Der AddiererSi/ 2 addiert somit die über die Eingänge α und c zugeführten Signale mit negativen Vorzeichen und das über den Eingang b zugeführte Signal mit positivem Vorzeichen. Plus signs are indicated. The adder Si / 2 thus adds the signals supplied via the inputs α and c with a negative sign and the signal supplied via the input b with a positive sign.

F i g. 5 zeigt einige der Signale, die beim Betrieb der in Fig. 3 dargestellten Taktrückgewinnungsschaltung auftreten. Die Abszissenrichtung bezieht sich wieder auf die Zeit /, wobei gegenüber der Fig. 4 eine Zeitraffung vorgenommen wurde. In F i g. 5 sind oben die Signale IBl und IBl des Generators IB dargestellt. Mit der Verzögerungsstufe VZ4 wird zusätzlich das Signal IB 4 gewonnen. Der Summierer SU 2 summiert die Signale IB 4 und IBl mit negativen Vorzeichen zum Ausgangssignal der Multiplizierstufe Mt/2. Das vom Ausgang des Summierers SV 2 abgegebene Signal M ist in Fig. 5 dargestellt. Aus dem in den F i g. 4 und 5 dargestellten Fehlersignal F wird mit der Verzögerungsstufe VZ3 das in Fig. 5 dargestellte Fehlersignal Fl gewonnen. Mit der Multiplizierstufe MV 3 werden die Signale Fl und M multipliziert, so daß sich das Signal P ergibt.F i g. 5 shows some of the signals which occur in the operation of the clock recovery circuit shown in FIG. The abscissa direction again relates to the time /, with a time lapse compared to FIG. 4. In Fig. 5, the signals IBl and IBl of the generator IB are shown above. The signal IB 4 is also obtained with the delay stage VZ 4. The adder SU 2 sums the signals IB 4 and IBl with negative signs to form the output signal of the multiplier Mt / 2. The signal M emitted by the output of the summer SV 2 is shown in FIG. From the in the F i g. 4 and 5, the error signal Fl shown in FIG. 5 is obtained with the delay stage VZ 3. With the multiplier MV 3, the signals Fl and M are multiplied, so that the signal P results.

Der Operationsverstärker VS 3 bildet mit dem Kondensator C 2 einen Integrator, dem eingangsseitig das Signal P zugeführt wird und der über seinen Ausgang das Signal Q abgibt. Mit der Steuerstufe ST 2 und dem Schalter SWl wird in Abhängigkeit vom Signal VIT die Integrationsdauer eingestellt, indem kurzzeitig nach Auftreten eines der Impulse des Signals VlT mit dem Schalter SW X der Kondensatoi Cl entladen wird. Der Operationsverstärker VS4 is als Vergleicher geschaltet, wobei der Pluseinganj über den Schaltungspunkt P 2 an ein Potential vor 0V angeschlossen ist. Über den Ausgang des Operationsverstärkers VS 4 wird daher das Signal R abgegeben, das die Polarität des Signals Q kennzeichnet Dem Phasenschieber Φ wird das Taktsignal TA zugeführt, und kurz nach dem Auftreten eines der ImpulseThe operational amplifier VS 3 forms an integrator with the capacitor C 2 , to which the signal P is fed on the input side and which emits the signal Q via its output. With the control stage ST 2 and the switch SWl, the integration period is set in response to the signal VIT by one of the pulses of the signal VLT with the switch SW of the X Kondensatoi Cl is briefly discharged after the occurrence. The operational amplifier VS4 is connected as a comparator, the plus input being connected to a potential before 0V via the circuit point P 2. The signal R , which characterizes the polarity of the signal Q , is therefore output via the output of the operational amplifier VS 4. The clock signal TA is fed to the phase shifter Φ , and shortly after the occurrence of one of the pulses

ίο des Signals VIT wird in Abhängigkeit von der Polarität des Signals Λ die gestrichelt dargestellte Impulsflanke des Signals TA erzeugt, die gegenüber der voll dargestellten Impulsflanke des Signals TA zeitlich vorverlegt ist. Falls die Impulse des Signals P eineίο of the signal VIT , the pulse edge shown in dashed lines of the signal TA is generated depending on the polarity of the signal Λ, which is brought forward in time compared to the fully shown pulse edge of the signal TA. If the pulses of the signal P a

negative Polarität haben, dann haben auch die Signale Q und R eine negative Polarität, wodurch ein verspätetes Auftreten einer Impulsflanke des Taktsignals TA bewirkt wird.
Anhand der Fig. 1 bis 5 wird ein Datenübertragungssystem beschrieben, bei dem sendeseitig aus dem Signal D das Signal IB abgeleitet wird. Aus dem informationstragenden Signal IB werden die Signale IBl, IB 2 abgeleitet, mit denen die Taktphasenregelung durchgeführt wird. Falls kein Codierer CD 1 vorgesehen ist und sendeseitig aus dem Signal das Partial-Response-Signal abgeleitet wird, dann können aus dem informationstragenden Signal D um die Taktzeit T bzw. 2 T verzögerte Signale D abgeleitet und zur Taktphasenregelung herangezogen werden.have negative polarity, then the signals Q and R also have a negative polarity, which causes a delayed occurrence of a pulse edge of the clock signal TA .
A data transmission system is described with reference to FIGS. 1 to 5, in which the signal IB is derived from the signal D on the transmission side. The signals IB1, IB2 , with which the clock phase control is carried out, are derived from the information- carrying signal IB. If there is no encoder is provided CD 1 and the transmitting end derived from the signal, the partial-response signal can then from the information-carrying signal D to the cycle time T or 2 T delayed signals D derived and used to clock phase control.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Germans the not very common expression patent claims:

1. Circuit arrangement for regulating the clock phase in a data transmission system in which the transmission side consists of a ^ ° ™ «° ™« £ ™. the signal a partial response signal is generated, which with the help of single sideband amplification