DE2460644C3 - Base-linked flip-flops - Google Patents
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Description
Das Hauptpatent betrifft eine Logikschaltung mit einem, zwei Verstärkerstufen mit jeweils einem npn-Transistor enthaltenden Differenzverstärker, bei dem eine zweite Betriebsspannung so gewählt ist, daß bei fehlendem Eingangssignal der zweite Transistor gesperrt ist und bei dem der Signalausgang mit dem Kollektoranschluß eines der beiden Transistoren verbunden ist, bei der außerdem die Basisanschlüsse der beiden Transistoren miteinander und über einen Widerstand mit Masse verbunden sind, daß der Emitteranschluß des Transistors der ersten Verstärker-The main patent relates to a logic circuit with one, two amplifier stages, each with one Differential amplifier containing npn transistor, in which a second operating voltage is selected so that in the absence of an input signal, the second transistor is blocked and the signal output with the Collector terminal of one of the two transistors is connected, in which also the base terminals of the the two transistors are connected to one another and to ground via a resistor that the Emitter connection of the transistor of the first amplifier
ii stufe unmittelbar an den Signaleingang und über einen Widerstand an die erste Betriebsspannung und der Emitteranschluß des Transistors der zweiten Verstärkerstufe unmittelbar an eine zweite Betriebsspannung angeschlossen sind und bei der als Transistor in der ii stage are directly connected to the signal input and via a resistor to the first operating voltage and the emitter terminal of the transistor of the second amplifier stage are connected directly to a second operating voltage and in which as a transistor in the
ro ersten Verstärkerstufe ein Multiemittertransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüsse vorgesehen ist und jeder Emitteranschluß getrennt über je einen Widerstand mit der ersten Betriebsspannung verbunden ist, nach Patentanspruch 4 von Patent... (Aktenz.: P 24 51 579.5).ro first amplifier stage with a multi-emitter transistor at least two separately led out emitter connections are provided and each emitter connection is separately connected to the first operating voltage via a resistor each, according to claim 4 from patent ... (file number: P 24 51 579.5).
Die Logikschaltungen nach dem Hauptpatent gestatten in sehr einfacher Weise die Realisierung einer AND-, einer Exclusiv-OR-Verknüpfung und weitere Verknüpfungen, die sich in besonders günstiger WeiseThe logic circuits according to the main patent allow in a very simple manner the implementation of a AND, an exclusive OR link and other links that can be used in a particularly advantageous manner
•«ο für hohe Frequenzen und für geringe Impulsverzögerungen, die beispielsweise im Subnanosekundenbereich liegen können, eignen.• «ο for high frequencies and for low pulse delays, which can be in the sub-nanosecond range, for example.
Bei der vorliegenden Erfindung wird ausgehend von dem älteren Vorschlag nach dem Hauptpatent die Aufgabe gestellt, weitere Logikschaltungen in Form von Flipflops zu finden, die möglichst einfach aufgebaut sind und sich ebenfalls für sehr hohe Frequenzen eignen.In the present invention based on the older proposal according to the main patent The task set to find further logic circuits in the form of flip-flops that are as simple as possible and are also suitable for very high frequencies.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein dritter npn-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Kollektoranschluß des Multiemittertransistors und dessen Emitteranschluß mit einem der beiden Emitteranschlüsse des Multiemittertransistors der ersten Verstärkerstufe verbunden sind und daß die Kollektor-Basis-Gleichstromverstärkung des Multiemittertransistors der ersten Verstärkerstufe geringer als die des Transistors der zweiten Verstärkerstufe ist. Diese Schaltungsanordnung nach der Erfindung stellt die Grundschaltung eines Flipflops dar, durch Zuschalten von Emitterfolgern lassen sich Flipflops für spezielle Zwecke realisieren.According to the invention the object is achieved in that a third npn transistor is provided, its Collector connection with ground, its base connection with the collector connection of the multi-emitter transistor and its emitter connection with one of the two emitter connections of the multi-emitter transistor of the first Amplifier stage are connected and that the collector-base direct current gain of the multi-emitter transistor of the first amplifier stage is lower than that of the transistor of the second amplifier stage. These Circuit arrangement according to the invention represents the basic circuit of a flip-flop by switching on Emitter followers can be used to implement flip-flops for special purposes.
Die Flipflop-Schaltungen nach der Erfindung weisen auf Grund ihres sehr einfachen Aufbaus eine besonders vorteilhafte geringe Leistungsaufnahme bei hohen Frequenzen auf, die geringer als die vergleichbarer Flipflops auf ECL-Grundlage ist. Ein weiterer wesentlicher Vorteil der Flipflop-Schaltungen nach der Erfindung besteht darin, daß diese trotz ihres einfachenThe flip-flop circuits according to the invention have a special one due to their very simple structure advantageous low power consumption at high frequencies that are lower than the comparable ECL-based flip-flops. Another major advantage of the flip-flop circuits according to the invention is that this despite its simple
Aufbaus keine direkte Verbindung zwischen Signaleingang und Signalausgang aufweisen und dadurch schädliche Rückwirkungen auf die im Signalweg davor liegenden Schaltungsanordnungen vermieden werden können.Structure do not have a direct connection between signal input and signal output and thus harmful repercussions on the circuit arrangements in front of it in the signal path can be avoided can.
Bei einer bevorzugten Ausführungoform der Flipflop-Schaltungen nach der Erfindung ist die Kollektor-Basis-Gleichstromverstärkung des Multiemittertransistors der ersten Verstärkerstufe etwa halb so groß wie die des Transistors der zweiten Verstärkerstufe. Dadurch wird sichergestellt, daß die beiden Transistoren gleichmäßig bis in den Sperrbereich ausgesteuert werden und sich so keine Verfälschung des Ausgangspegels ergibt.In a preferred embodiment of the flip-flop circuits according to the invention is the collector-base direct current gain of the multi-emitter transistor the first amplifier stage is about half as large as that of the Transistor of the second amplifier stage. This will ensure that the two transistors will appear evenly can be controlled into the blocking range and so there is no falsification of the output level.
Eine Weiterbildung der erfindungsgemäßen Flipflopschaltung zur Realisierung eines Rücksetz-Setz-Speicher-Flipflcps, das im folgenden kurz als RS-Flipflop bezeichnet werden soll, ergibt sich dadurch, daß ein vierter npn-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Setz-Eingang und dessen Emitteranschluß mit dem Verbindungspunkt zwischen dem Emitteranschluß des dritten npn-Transistors und dem einen Emitteranschluß des Multiemittertransistors verbunden ist und daß ein fünfter npn-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem 2=> inversen Rücksetzeingang und dessen Emitteranschluß mit dem anderen Emitteranschluß des Multiemittertransistors verbunden ist.A further development of the flip-flop circuit according to the invention for the implementation of a reset-set memory flip-flop, which will be referred to below as RS flip-flop for short, results from the fact that a fourth npn transistor is provided, whose collector connection to ground, whose base connection to the Set input and its emitter connection is connected to the connection point between the emitter connection of the third npn transistor and the one emitter connection of the multi-emitter transistor and that a fifth npn transistor is provided, whose collector connection to ground, whose base connection to the 2 => inverse reset input and whose emitter connection is connected to the other emitter connection of the multi-emitter transistor.
Dieses erfindungsgemäße RS-Flipflop weist den besonderen Vorteil auf, daß seine Ausgangssign&ie bei beliebig nacheinander und miteinander eintreffenden Steuersignalen stets definiert sind, da bei gleichzeitiger Ansteuerung am Setzeingang und am Rücksetzeingang die am Rücksetzeingang eintreffenden Signale gegenüber den Setzsignalen den Vorrang haben. Durch die r> Entkopplung des inversen Ausgangsanschlusses Q vom Rückkopplungsanschluß, der im vorliegenden Falle durch den Basisanschluß des dritten npn-Transistors 73 gebildet wird, ergibt sich außerdem am inversen Ausgangsanschluß Q eine besonders exakte Kurvenform des Ausgangssignals.This RS flip-flop according to the invention has the particular advantage that its output signals are always defined for any consecutive and mutually incoming control signals, since with simultaneous activation at the set input and at the reset input, the signals arriving at the reset input have priority over the set signals. The r> decoupling of the inverse output terminal Q from the feedback terminal, which in the present case is formed by the base terminal of the third npn transistor 73, also results in a particularly precise curve shape of the output signal at the inverse output terminal Q.
Eine zusätzliche Weiterbildung der erfindungsgemäßen Flipflopschaltung zur Realisierung eines Daten-Auffang-Flipflops, das im folgenden kurz als D-Flipflop bezeichnet werden soll, ergibt sich dadurch, daß ein vierter npn-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Takteingang und dessen Emitteranschluß mit dem Verbindungspunkt zwischen dem Emitteranschluß des dritten Transistors und dem einen Emitteranschluß des so Multiemittertransistors verbunden ist, daß ein fünfter und ein sechster npn-Transistor vorgesehen sind, deren Kollektoranschlüsse miteinander und mit Masse und deren Emitteranschlüsse miteinandpr una mit dem anderen Emitteranschluß des Multiemittertransistors r>5 verbunden sind und bei denen der Basisanschluß des fünften Transistors mit dem Eingang für das inverse Taktsignal verbunden ist und der Basisanschluß des sechsten Transistors den Datenanschluß darstellt.An additional development of the flip-flop circuit according to the invention for the implementation of a data-collecting flip-flop, which will be referred to below as D flip-flop for short, results from the fact that a fourth npn transistor is provided, its collector connection to ground, its base connection to the clock input and the emitter terminal of which is connected to the junction between the emitter terminal of the third transistor and the one emitter terminal of the multi-emitter transistor so that a fifth and a sixth npn transistor are provided, whose collector terminals are connected to one another and to ground and whose emitter terminals are connected to one another and to the other emitter terminal of the Multiemitter transistor r > 5 are connected and in which the base connection of the fifth transistor is connected to the input for the inverse clock signal and the base connection of the sixth transistor represents the data connection.
Bei diesem erfindungsgemäßen D-Flipflop wird der w> vorteilhaft einfache Aufbau gegenüber den bekannten, in der Regel recht kompliziert aufgebaute D-Flipflop besonders deutlich.In this inventive D flip-flop, the w> Advantageously simple structure compared to the known, usually quite complex D-type flip-flop especially clear.
Anhand von in der Zeichnung dargestellten Ausführungsbeispielen soll die Erfindung im folgenden noch näher erläutert werden. Dabei zeigtOn the basis of the embodiments shown in the drawing, the invention is to be added in the following are explained in more detail. It shows
F i g. 1 ein erfindungsgemäßes RS-Flipflop undF i g. 1 an RS flip-flop according to the invention and
F i g. 2 ein erfindungsgemäßes D-Flipflop.F i g. 2 shows a D flip-flop according to the invention.
Das in der Fig. 1 dargestellte RS-Flipflop dient im wesentlichen als Speicher für kurzzeitig angebotene Informationen. Ein RS-Flipflop kann bekanntlich aus zwei über Kreuz gekoppelten NOR- bzw. NAND-Verknüpfungsgliedern zusammengesetzt werden. Es besitzt einen ersten, sogenannten Setzeingang 5 und einen zweiten sogenannten Rücksetzeingang R, der im vorliegenden Falle als Eingang R zur Aufnahme des inversen Rücksetzsignals ausgebildet ist; im vorliegenden Falle wird also nicht mit einer logischen »1« sondern mit einer logischen »0« zurückgesetzt. Das erfindungsgemäße RS-Flipflop nach der F i g. 1 wird durch den ersten kurzzeitigen Impuls mit dem Wert logisch »1«, der am Setzeingang anliegt, gesetzt, so daß sein Ausgang (?den Wert logisch »1« annimmt. Dieser Zustand am Ausgang Q wird auch bei weiteren Impulsen am Setzeingang so lange beibehalten, also gespeichert, bis der erste Rücksetzimpuls mit dem Wert logisch »0« am Rücksetzeingang R das Flipflop zurückstellt. Nach dem Rückstellen hat der Ausgang Q des erfindung:gemäßen RS-Flipflops den Wert logisch »0«. Erst ein weiterer, auf einen Rücksetzimpuls folgender Setzimpuls kann den logischen Zustand des RS-Flipflops erneut ändern. Das erfindungsgemäße RS-Flipflop verhält sich also wie ein allgemein bekannte? RS-Flipflop.The RS flip-flop shown in FIG. 1 essentially serves as a memory for information that is offered briefly. As is known, an RS flip-flop can be composed of two cross-coupled NOR or NAND gates. It has a first, so-called set input 5 and a second so-called reset input R , which in the present case is designed as an input R for receiving the inverse reset signal; in the present case it is not reset with a logical "1" but with a logical "0". The RS flip-flop according to the invention according to FIG. 1 is set by the first brief impulse with the value logical "1" that is applied to the set input, so that its output (? Takes on the value logical "1". This state at output Q is also long with further impulses at the set input retained, i.e. stored, until the first reset pulse with the value logic "0" resets the flip-flop at the reset input R. After resetting, the output Q of the RS flip-flop according to the invention has the value logic "0" A reset pulse following a set pulse can change the logic state of the RS flip-flop again.
Die in der Fig I dargestellte Schaltung des erfindungsgemäßen RS-Flipflops geht von der bekannten Schaltungsanordnung nach dem Hauptpatent aus. An die aus den beiden basisgekoppelten npn-Transistoren Π und 72 und den Widerständen R0,R\,R2,R3 und R 4 bestehende Differenzverstärkeranordnung ist ein weiterer als Rückkopplungstransistor wirkender npn-Transistor 73 angeschlossen, dessen Basisanschluß mit dem Kollektoranschluß des Multiemittertransistors 71, dessen Kollektoranschluß mit Masse und dessen Emitteranschluß mit einem der beiden Emitteranschlüsse des Multiemittertransistors Ti verbunden ist. Weiterhin sind zwei als Emitterfolger geschaltete npn-Transitoren 74 und 75 vorgesehen, deren Kollektoranschlüsse jeweils mit Masse verbunden sind. Der Emitteranschluß des ersten Emitterfolgers 74 ist mit dem Verbindungspunkt Pi zwischen dem Emitteranschluß des Rückkopplungstransistors TZ und dem ersten Emitteranschluß des Multiemittertransistors 71 verbunden. Der Eingang dieses Emitterfolgers ist gleichzeitig der Setzeingang S des erfindungsgemäßen RS-Flipflops.The circuit of the RS flip-flop according to the invention shown in FIG. I is based on the known circuit arrangement according to the main patent. Another npn transistor 73 acting as a feedback transistor is connected to the differential amplifier arrangement consisting of the two base-coupled npn transistors Π and 72 and the resistors R0, R \, R2, R3 and R 4 Collector connection to ground and the emitter connection of which is connected to one of the two emitter connections of the multi-emitter transistor Ti . Furthermore, two npn transistors 74 and 75 connected as emitter followers are provided, the collector terminals of which are each connected to ground. The emitter connection of the first emitter follower 74 is connected to the connection point Pi between the emitter connection of the feedback transistor TZ and the first emitter connection of the multi-emitter transistor 71. The input of this emitter follower is at the same time the set input S of the RS flip-flop according to the invention.
Der Emitteranschluß des weiteren Emitterfolgers 75 ist mit dem anderen Emitteranschluß des Multiemittertransistors 71 verbunden. Der Basisanschluß dieses Emitterfolgers ist gleichzeitig der Eingang R für die inversen Rücksetzimpulse.The emitter connection of the further emitter follower 75 is connected to the other emitter connection of the multi-emitter transistor 71. The base connection of this emitter follower is also the input R for the inverse reset pulses.
Für die Transistoren wurden im vorliegenden Falle npn-Mikrowellentransistoren des Typs BFR 35A verwendet. Die Widerstände wurden als sogenannte Chipwiderstände auf einer Epoxidharz-Glasfaserplatte aufgebaut, wobei der Widerstand RO den Wert von 1,8 kOhm, die Widerstände R 1 und R 2 einen Wert von je 50 Ohm und die Widerstände R 3 und R 4 einen Wert von je 100 Ohm aufweisen. Die BetriebsspannungIn the present case, npn microwave transistors of the type BFR 35A were used for the transistors. The resistors were built up as so-called chip resistors on an epoxy resin glass fiber board, where the resistor RO had a value of 1.8 kOhm, the resistors R 1 and R 2 had a value of 50 Ohm each and the resistors R 3 and R 4 had a value of each 100 ohms. The operating voltage
- UB 1 hat im vorliegenden Falle den Wert von - 2,8 V, d'p Betriebsspannung — UB 2 mit einem Wert von- UB 1 in the present case has the value of - 2.8 V, d'p operating voltage - UB 2 with a value of
— 1,25 V wurde in der schon im Hauptpatent beschriebenen Art und Weise mittels eines Spannungsteilers und nachgeschalteten Emitterfolgers aus der Betriebsspannung — UB 1 erzeugt. - 1.25 V was generated from the operating voltage - UB 1 in the manner already described in the main patent by means of a voltage divider and a downstream emitter follower.
Eine Erprobung ergab, daß ein derartiges erfindungs-A test showed that such an inventive
gemäßes RS-Flipflop seinen logischen Zustand in wenigen 100 Picosekunden ändern kann. Die Transistoren TX und 7"2 wurden so ausgesucht, daß die Kollektor-Basis-Gleichstromverstärkung des Multiemittcrlransistors TX der ersten Verstärkerstufe etwa halb so groß wie die des Transistors Tl der zweiten Verstärkerstufe war.according to the RS flip-flop can change its logic state in a few 100 picoseconds. The transistors TX and 7 "2 were selected so that the collector-base direct current gain of the multi-center transistor TX of the first amplifier stage was about half as large as that of the transistor T1 of the second amplifier stage.
Ein derartiges erfindungsgemäßes RS-Flipflop wurde als Impulsformer bei unterschiedlich hohen Impulsfolgefrequenzen eingesetzt, wobei sich noch im Subnanosekundenbereich eine exakte Setz- und Rücksetzfunktion ergab. Die Ansteuerung erfolgte in diesem Falle über unterschiedlich lange Leitungen mit komplementären Signalen, so daß auf einfache Weise kurze Impulse mit sehr konstanter Dauer erzeugt werden können.Such an RS flip-flop according to the invention was used as a pulse shaper at different high pulse repetition frequencies used, with an exact setting and resetting function in the sub-nanosecond range revealed. In this case, the control took place via lines of different lengths with complementary lines Signals, so that short pulses with a very constant duration can be generated in a simple manner.
Das in der Fig. 2 dargestellte D-Flipflop dient vorwiegend zum Ausgleich von Laufzeitunterschieden, die zwischen miteinander zu verknüpfenden Signalen auftreten. Der Ausgleich der L.aufzeitunterschiede geschieht dabei mit Hilfe synchronisierender Taktimpulse, bis zu deren Auftreten das eingegebene Signal in dem D- Flipflop gespeichert bleibt.The D flip-flop shown in Fig. 2 is mainly used to compensate for runtime differences, that occur between signals to be linked. The compensation of the differences in duration happens with the help of synchronizing clock pulses, until they occur the input signal in remains stored in the D flip-flop.
Das in der Fig. 2 dargestellte D-Flipflop ist analog dem in der F i g. 1 dargestellten RS-Flipflop aufgebaut und besteht ebenfalls aus einer Flipflop-Grundschaltung und vorgeschalteten Emitterfolgern. Die Flipflopgrundschaltung gleicht der des RS-Flipflops. Sie besteht aus dem npn-Multieniitiertransistor Tl.den npn-Transistoren 7"2 und 7"3. sowie den Widerständen R 5 bis R 9. Der Wert des Widerstandes /?5 beträgt 1,8 kOhm. die Werte der Widerstände R β und R 7 betragen 50 Ohm und die der Widerstände R 8 und R 9 betragen 100 Ohm. An dem Verbindungspunki P2 zwischen dem Einiüeranschluß des Rückkopplungstransistors 7"3 und dem einen Emitteranschluß des Multiemittertransistors TX ist der Emitteranschluß eines als Emitterfolgers wirkenden npn-Transistors T9 angeschlossen, dessen Kollektoranschluß mit Masse verbunden ist und dessen Emitteranschluß den Takteingang C des D-Flipflops darstellt. Das erfindungsgemäße D-Flipflop enthält zwei weitere Emitterfolger, deren Kollektoren miteinander und mit Masse verbunden sind und deren Emitter ebenfalls miteinander verbunden sind und an den anderen Emitteranschluß des Multiemittertransistors TX angeschlossen sind. Der Basisanschluß des einen Emitterfolgers TiO bildet dabei den Anschluß' Cfür das inverse Taktsignal, während der Basisanschluß des anderen Emitterfolgers den Dateneingang Ddarstellt.The D flip-flop shown in FIG. 2 is analogous to that in FIG. 1 and also consists of a basic flip-flop circuit and upstream emitter followers. The basic flip-flop circuit is the same as that of the RS flip-flop. It consists of the npn multi-editing transistor Tl. The npn transistors 7 "2 and 7" 3. and the resistors R 5 to R 9. The value of the resistor /? 5 is 1.8 kOhm. the values of the resistors R β and R 7 are 50 ohms and those of the resistors R 8 and R 9 are 100 ohms. The emitter connection of an npn transistor T9 acting as an emitter follower is connected to the connection point P2 between the input connection of the feedback transistor 7 "3 and the one emitter connection of the multiemitter transistor TX , the collector connection of which is connected to ground and the emitter connection of which represents the clock input C of the D flip-flop. The inventive D flip-flop contains two further emitter followers whose collectors are connected to one another and to ground and whose emitters are also connected to one another and are connected to the other emitter terminal of the multiemitter transistor TX . The base terminal of one emitter follower TiO forms the terminal 'C for the inverse Clock signal, while the base connection of the other emitter follower represents the data input D.
Die Betriebsspannungen entsprechen denen der Fig. 1, die Betriebsspannung -UBi hat einen Wert von —2.8 V und die Betriebsspannung —US2 einen Wert von - 1,25 V, wobei die Betriebsspannung - UB 2 in der gleichen Weise wie bei dem RS-Flipflop nach der F i g. 1 aus der Betriebsspannung - UB i erzeugt wurde. Als Transistoren wurden ebenfalls Mikrowellenlransisioren des Typs BFR 35A verwendet, wobei der Multiemittertransistor TX aus zwei Mikrowellentransistoren des obengenannten Typs aufgebaut wurde.The operating voltages correspond to those of FIG. 1, the operating voltage -UBi has a value of -2.8 V and the operating voltage -US2 a value of -1.25 V, the operating voltage - UB 2 in the same way as with the RS flip-flop according to FIG. 1 was generated from the operating voltage - UB i. Microwave transistors of the type BFR 35A were also used as transistors, the multi-emitter transistor TX being constructed from two microwave transistors of the type mentioned above.
Das erfindungsgemäße D-Flipflop entspricht in seiner Funktion den bekannten D-Flipflops.The function of the D flip-flop according to the invention corresponds to the known D flip-flops.
Eine spezielle Anwendung des erfindungsgemäßen D-Flipflops betrifft ein sogenanntes T-Flipflop. das durch Einfügen einer zusätzlichen verzögernd wirkenden Verbindung vom inversen Ausgang Q auf den Dateneingang D entsteht. Die Verzögerung der vom inversen Ausgang Q auf den Dateneingang D rückgekoppelten Signals ist dabei so groß, daß das rückgekoppelte Signal erst nach Beendigung der vorher wirkenden Taktimpulse am Datcncingang D wirksam wird. Derartige T-Flipflops werden vorteilhaft beim Aufbau von Binärzählcrn für sehr hohe Frequenzen angewendet.A special application of the D flip-flop according to the invention relates to a so-called T flip-flop. which is created by inserting an additional delaying connection from the inverse output Q to the data input D. The delay in the signal fed back from the inverse output Q to the data input D is so great that the fed back signal does not take effect until the previous clock pulses at the data input D have ended. Such T-flip-flops are advantageously used in the construction of binary counters for very high frequencies.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
Claims (4)
daß ein fünfter npn-Transistor (T5) vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen _Basisanschluß mit dem inversen Rücksetzeingang (R) und dessen Emitteranschluß mit dem anderen Emitteranschluß des Multiemittertransistors (T'I) verbunden ist.that a fourth npn transistor (T4) is provided, whose collector connection to ground, whose base connection to the set input and whose emitter connection to the connection point (P 1 I) between the emitter connection of the third npn transistor (T3) and the one emitter connection of the multi-emitter transistor (Tl) is connected and
that a fifth npn transistor (T5) is provided whose collector connection is connected to ground, whose base connection is connected to the inverse reset input (R) and whose emitter connection is connected to the other emitter connection of the multi-emitter transistor (T 'I).
daß ein fünfter und ein sechster npn-Transistor (TXQ, TU) vorgesehen sind, deren Kollektoranschlüsse miteinander und mit Masse und deren Emitteranschlüsse miteinander und mit dem anderen Emitteranschluß des Multiemittertransistors (Tl) verbunden sind und bei denen der Basisanschluß des fünften Transistors (TiO) mit dem Eingang für das inverse Taktsignal (C) verbunden ist und der Basisanschluß des sechsten Transistors (TU) den Datenanschluß (!^darstellt.that a fourth npn transistor (T9) is provided, its collector connection to ground, its base connection to the clock input (C) and its emitter connection to the connection point (P2) between the emitter connection of the third transistor (T3) and one emitter connection of the multi-emitter transistor ( Tl) is connected,
that a fifth and a sixth npn transistor (TXQ, TU) are provided, whose collector connections are connected to one another and to ground and whose emitter connections are connected to one another and to the other emitter connection of the multi-emitter transistor (Tl) and in which the base connection of the fifth transistor (TiO) is connected to the input for the inverse clock signal (C) and the base connection of the sixth transistor (TU) represents the data connection (! ^.
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Legal Events
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| 8320 | Willingness to grant licences declared (paragraph 23) | ||
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