DE2443526C3

DE2443526C3 - Method and circuit arrangement for operating a time slot converter for digital signals

Info

Publication number: DE2443526C3
Application number: DE19742443526
Authority: DE
Inventors: Flavio; Perucca Giovanni; Turin Melindo (Italien)
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1973-09-24
Filing date: 1974-09-11
Publication date: 1977-07-21

Description

Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Anspruchs 1 und auf eine Schaltungsanordnung zur Durchführung des Verfahrens.The invention relates to a method according to the preamble of claim 1 and to a circuit arrangement to carry out the procedure.

2ILeitlagenumsetzer arbeiten am zweckmäßigsten mit paralleler Eingabe und paralleler Ausgabe. Auf den einzelnen PCM-Leitungen werden jedoch die Signale seriell übertragen. Bei dem beispielsweise vor oder hinter einem Koppelfeld geschalteten Zeitlagenumsetzer müssen also die von den verschiedenen Leitungen gleichzeitig parallel einlaufenden »Wörter«, also die PCM-Rahmen oder deren Vielfache, die jeweils aus einer Bitserie bestehen, in eine Serie von Wörtern umgewandelt werden, die jeweils aus parallelen Bits bestehen. Diese Wörter werden nacheinander in den Zeitlagenumsetzer eingespeist, um dort geschaltet, also hinsichtlich der Zeitlagen neu geordnet zu werden, indem ein rufender Kanal auf einen freien Kanal geschaltet wird. Die aus dem Zeitlagenumsetzer2I routing converters work most effectively with parallel input and parallel output. on However, the signals are transmitted serially to the individual PCM lines. For example, before or time slot converters connected behind a switching network must be those from the various lines "Words" arriving at the same time, ie the PCM frames or their multiples, each consist of a series of bits, converted into a series of words, each consisting of parallel Bits exist. These words are fed one after the other into the time slot converter in order to switch there, So to be rearranged in terms of time slots by placing a calling channel on a free one Channel is switched. The one from the time slot converter

nacheinander auslaufenden Wörter, die jeweils aus parallelen Bits bestehen, müssen nun wieder in auf parallelen Leitungen gleichzeitig auslaufende Wörter, die jeweils aus einer Bitserie bestehen, zurückverwandelt werden.Words running out one after the other, each consisting of parallel bits, must now be in again words that are running out in parallel and each consist of a series of bits are converted back into parallel lines will.

Für die PCM-Vermittlungstechnik sind verschiedene Möglichkeiten bekannt (Aufsatz Max Schlichte, »Prinzipien und Probleme der PCM-Vermitt-Jungstechnik« in der Zeitschrift »Informationen Fernsprech-Vermittlungstechnik« 1%9, Heft 1, Seiten 4S bis 59). Beispielsweise ist es bekannt, daß man eingangsseitig vom Zeitlagenumsetzer ein erstes Registei für die Serien-Parallel-Umwandlung von jedei PCM-Leitung und ein zweites Register mit Puffer funktion verwendet, wobei die Puffer von einem MuI-tiplexer mit vielen parallelen Drähten abgetastet wer den, die die Daten mit Zeitteilung zum Zeitlagenumsetzcr leiten. Ausgangsseitig werden zwei Zeittei lungsregister verwendet, nämlich ein erstes zurrVarious options are known for PCM switching technology (Max Schlichte essay, "Principles and problems of PCM-Vermitt-Jungstechnik" in the magazine "Informations Fernsprech-Vermittlungstechnik" 1% 9, issue 1, pages 4S to 59). For example, it is known that on the input side from the time slot converter a first register for the serial-parallel conversion of each PCM line and a second register with buffer function used, the buffer from a multi-tiplexer with many parallel wires who are scanned, which time-divide the data for the time-slot converter conduct. Two time division registers are used on the output side, namely a first zurr

intinultiplexierender Signale und ein zweites für die )_ara|lel-Serien-Umwandlung. Eine derartige Lösung ,_ringt eine Gruppe von Schaltungen mit vielen Be-,tandtcilen und Verbindungen mit sich, so daß die ^leitungsanordnung äußerst raumungünstig und s umständlich wird, nämlich wesentlich ungünstiger und jinstündlicher als der zentrale Zeitlagenumsetzer selbsi. Außerdem erfüllt sie nicht vollständig die Geächwindigkeitsanforderungen, die für die Zeitteilungsvorgänge des Zeitlagenumsetzers erhoben wer-intinultiplexing signals and a second for the) _ara | lel-series conversion. Such a solution, _r ingt a group of circuits with many loading, tandtcilen and compounds having, so that the line arrangement ^ extremely space unfavorable and s is cumbersome, namely much more unfavorable and jinstündlicher than the central timing converter selbsi. In addition, it does not fully meet the speed requirements that are imposed for the time division processes of the time slot converter.

Es ergibt sich dann, daß viele der Vorteile hinsichtlich Einfachheit, Kosten, Baugröße und Zuverlässigkeit des zentralen Zeitlagenumsetzers wegen der Komplexität der Einheiten verloren gehen, die für die Multiplexierung/Entmultiplexierung und die Reihen-Parallel-Umwandlung und Parallel-Reihen-Umwandlung gebraucht werden.It then follows that many of the advantages in terms of simplicity, cost, size and reliability of the central time slot converter are lost because of the complexity of the units responsible for the Multiplexing / demultiplexing and the series-to-parallel conversion and parallel-to-series conversion are needed.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, den Zeitlagenumsetzer in einer Weise zu *° betreiben, die mit mäßigem Schaltungsaufwand und hoher Geschwindigkeit durchführbar ist. Diese Aufgabe wird durch das Verfahren nach dem kennzeichnenden Teil des Anspruchs 1 gelost. Man arbeite! demnach mit den beiden alternierend funktionierenden Schaltungseinheiten so, daß zunächst die eine Schaltungseinheit die parallel einlaufenden Wörter mit seriellen Bits einspeichert und gleichzeitig die in der Zeitlage bereits umgeschalteten parallelen Wörter mit seriellen Bits auf die Ausgangsleitungen abgibt, während gleichzeitig die andere Schaltungseinheit vorher von den Eingangsleitungen aufgenommene Wörter nacheinander mit parallelen Bits in den Zeitlagenumsetzer einspeist und gleichzeitig vom Zeitlagenumsetzer bereits zeitlagenumgesetzte, seriell abgegebene Worter, die jeweils aus parallelen Bits bestehen, aufnimmt. Nach einer von der Wortlänge und vom Fassungsvermögen der Schaltungseinheiten abhängigen Zeit wird die Rolle der beiden Schaltungseinheiten umgekehrt ,so daß nun die erste Schaltungseinheitdie zuvor von den Leitungen als parallele Wörter mit seriellen Bits aufgenommenen Daten als serielle Wörter mit parallelen Bits an den Zeitlagenumsetzer abgibt und gleichzeitig dessen Ausgangsdaten in gleicher Form aufnimmt, während die zweite Schaltungseinheit die Ausgangsdaten des Zeitlagenumsetzers aus der vorhergehenden Phase an die Ausgangsleitungen abgibt und gleichzeitig die neuen Eingangsdaten aufnimmt. Die Umschaltzeit wird zweckmiißigerwcise mit der PCM-Rahmenzeit gekoppelt. Die Schaltungsanordnungen arbeiten also alternierend als Serien-Parallel-Umsetzer und Parallel-Serien-Umsetzer, und zwar wiederum jeweils in alternierender Funktion einerseits für die Wörter und andererseits für die Bits innerhalb der Wörter. Die schaltungsmäßige Darstellung dieses Verfahrens erfolgt zweckmäßigerweise nach den Ansprüchen 2 bis 4 mit Matrizen aus Universal-Schieberegistcrn und multiplexierenden Umschaltern sowie einer entsprechenden Steuerung des Durchlaufs durch die Matrizen in der einen oder anderen Richtung und der Schalterstellung der Umschalter entsprechend der augenblicklichen Arbeitsweise di_r jeweiligen Matrix.In contrast, the invention is based on the object to * ° the time slot converter in a way operate, which can be carried out with moderate circuit complexity and high speed. This task is solved by the method according to the characterizing part of claim 1. Work! accordingly with the two alternately functioning circuit units so that initially one Circuit unit stores the parallel incoming words with serial bits and at the same time the in sends parallel words with serial bits to the output lines that have already been switched over according to the time slot, while at the same time the other circuit unit was previously picked up from the input lines Feeds words one after the other with parallel bits into the time slot converter and at the same time from the time slot converter Words that have already been converted to time slots and are output serially, each consisting of parallel bits insist, absorbs. According to one of the word length and the capacity of the circuit units dependent time, the role of the two circuit units is reversed, so that now the first circuit unit die data previously received from the lines as parallel words with serial bits as sends serial words with parallel bits to the time slot converter and, at the same time, its output data receives in the same form, while the second circuit unit receives the output data of the time slot converter from the previous phase to the output lines and at the same time the new input data records. The switching time is expediently coupled with the PCM frame time. The circuit arrangements work alternately as a series-parallel converter and parallel-series converter, and again in an alternating function on the one hand for the words and on the other hand for the bits within the words. The circuit representation of this method takes place expediently according to claims 2 to 4 with matrices from universal shift registers and multiplexing switches and a corresponding control of the passage through the matrices in one direction or the other and the switch position of the switch according to the momentary Operation of the respective matrix.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfindung ergeben sich aus der folgenden Be-Schreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigtFurther advantages, details and developments of the invention emerge from the following description of a preferred embodiment with reference to the drawing. It shows

Piο I einen Gesamt-Bloeksehaltplan des Signalverarbeitungssystems, Piο I an overall block diagram of the signal processing system,

Fig. 2 im einzelnen einen Schaltplan von in Fig. 1 mit Ml und Ml bezeichneten Schaltungseinheiten, undFIG. 2 shows in detail a circuit diagram of circuit units designated by Ml and Ml in FIG. 1, and FIG

Fig. 3 ein Zeitschema des Betriebs der Einheiten Ml und Ml. Fig. 3 is a timing diagram of the operation of the units Ml and Ml.

Auf Eingangsleitungen F₁, F₂... F_n z. B. vom Koppelfeld einer elektronischen Fernsprechvermittlung kommende und hinsichtlich ihrer Zeitlage im PCM-Rahmen umzuschaltende PCM-Signale liegen an zwei genau gleichen Matrizen Ml und M'L an, die aus Universal-Schieberegistern bestehen.On input lines F ₁ , F ₂ ... F _n z. B. PCM signals coming from the switching matrix of an electronic telephone exchange and whose timing is to be switched in the PCM frame are applied to two exactly identical matrices Ml and M'L , which consist of universal shift registers.

Aufbau und Betrieb der Matrizen Ml und Ml werden später im einzelnen unter Bezugnahme auf die Fig. 2 und 3 erläutert.The structure and operation of the matrices Ml and Ml will be explained in detail later with reference to FIGS.

Ein elektronischer Schalter CMl, der von üblicher Bauart sein kann, weist m Schaltpfade und zwei Stellungen auf und gibt als Ausgangssignal g eines von zwei Eingangssignalen e, f mit m parallelen Bits ah. Ein elektronischer Schalter CM2, der von üblicher Bauart sein kann, weist η Schaltpfade und zwei Stellungen auf und gibt als Ausgangssignal c auf Ausgangsleitungen OSl, OSl... OSn eines von zwei Eingangssignalen α und b mit η parallelen Bits ab.An electronic switch CM1, which can be of conventional design, has m switching paths and two positions and gives as output signal g one of two input signals e, f with m parallel bits ah. An electronic switch CM2, which can be of conventional design, has η switching paths and two positions and emits one of two input signals α and b with η parallel bits as output signal c on output lines OS1, OS1 ... OSn.

Die Schaltung umfaßt weiterhin einen üblichen Zeitlagenumsetzer CC der elektronischen Fernsprechvermittlung und einen Zeitgeber BT, der als Ausgangssignale eine Mehrzahl von Taktsignalen abgibt, nämlich ein Taktsignal CP für die Matrizen Ml und Ml und ein Taktsignal C für die elektronischen Schalter CMl und CM2. Außerdem gibt der Zeitgebor BT Steuersignale Sl und Sl für die Matrizen Ml bzw. Ml zur Steuerung von deren Betrieb ab, wie noch beschrieben wird.The circuit also includes a conventional time slot converter CC of the electronic telephone exchange and a timer BT which emits a plurality of clock signals as output signals, namely a clock signal CP for the matrices Ml and Ml and a clock signal C for the electronic switches CMl and CM2. In addition, the timer BT emits control signals Sl and Sl for the matrices Ml and Ml to control their operation, as will be described below.

In Fig. 2 ist die Matrix Ml bzw. Ml nach Fig. 1 beispielsweise als ein Sat/, von m Universal-Schieberegistern SRI, SRI... SRm bekannter Art mit jeweils η vertikalen Positionen dargestellt. Diese Register haben im vertikalen Sinn einen Eingang mit Eingangslcitungen /Öl, IPl...IPm und einen Ausgang mit Ausgangsleitungen UPl, UPl... UPm und im horizontalen Sinn η Eingangsleitungen /Sl, ISl ... ISn und η Ausgangsleitungen USl, USl... USn entsprechend den η Positionen.In FIG. 2, the matrix Ml or Ml according to FIG. 1 is shown, for example, as a Sat /, of m universal shift registers SRI, SRI. .. SRm of known type shown with each η vertical positions. These registers have in the vertical sense an input with input lines / Oil, IPl ... IPm and an output with output lines UPl, UPl ... UPm and in the horizontal sense η input lines / Sl, ISl ... ISn and η output lines USl, USl ... USn according to the η positions.

Die Ausgangsleitungen UPl, UPl... UPm übertragen parallel die m Bits eines Worts: Es werden dann die η Wörter, die vorher in den Registern SRI, SRI... SRm gespeichert wurden, zeitlich nacheinander übertragen; diese Übertragung wird durchgeführt, indem zur Ausgangsleitung innerhalb jedes Registers alle η gespeicherten Bits übertragen werden. Die Ausgangsleitungen USl, USl... USn übertragen parallel die /1 Bits der gleichen Position, also derselben Ordnung, in dem Wort; es werden dann die m Bits jedes Worts, die vorher in den Registern SRI, SRI... SRm gespeichert wurden, nacheinander übertragen, was durch Verschieben aller gespeicherten Bits von einem Register SR zum nächsten bis hin zum Ausgangsregister SRm durchgeführt wird. Die Matri> gemäß Fig. 2 kann leicht entweder in der Anzahl vor Zeilen oder in der Anzahl von Spalten vergrößer werden. Die Vergrößerung hinsichtlich der Zeilenzah wird durchgeführt, indem die Ausgangsleitungei UPl, UPl... UPin der einen Matrix mit den Ein gangsklcmmen /Pl, IPl... IPm einer zweiten Matri: verbunden werden, und die Vergrößerung hinsichtlicl der Spaltcnzahl wird durchgeführt, indem die Aus gangsleitungen USi, USl... USm der einen MatriThe output lines UPl, UPl ... UPm transmit the m bits of a word in parallel: The η words that were previously stored in the registers SRI, SRI ... SRm are then transmitted one after the other; this transfer is carried out by transferring all η stored bits to the output line within each register. The output lines USl, USl ... USn transmit in parallel the / 1 bits of the same position, that is to say the same order, in the word; the m bits of each word, which were previously stored in the registers SRI, SRI ... SRm , are then transmitted one after the other, which is carried out by shifting all stored bits from one register SR to the next up to the output register SRm . The matrix according to FIG. 2 can easily be increased either in the number of rows or in the number of columns. The number of rows is increased by connecting the output lines UP1, UP1 ... UP in one matrix to the input terminals / P1, IP1 ... IPm of a second matrix, and the number of columns is increased by the output lines USi, USl ... USm of the one Matri

mit den Eingangsleitungen /51, /52... ISn einer zweiten Matrix verbunden werden. In beiden Fällen sollen die Eingänge der Steuersignale 5 und der Taktsignale CP für beide Matrizen gleich sein.to the input lines / 51, / 52 ... ISn of a second matrix. In both cases, the inputs of the control signals 5 and the clock signals CP should be the same for both matrices.

Die Register SRI, SR2...SRm arbeiten ohne Totzeit. Während des Vertikalbetriebs sind sowohl die Ausgangsleitungen UP als auch die Eingangsleitungen IP erregt und jede Position des Registers, die oben wegen des Auslaufs eines Bits bei UP frei wird, wird vom Bit der gleichen Ordnung des nächsten Worts, das von IP hereinkommt, besetzt. Während des Horizontalbetriebs sind die Ausgangsleitungen US und die Eingangsleitungen /5 erregt und jedes Register, das an der linken Seite wegen des Auslaufs von η Bits bei US frei wird, wird von den η Bits der nächsten Ordnung der η übertragenen Wörter besetzt.The registers SRI, SR2 ... SRm work without dead time. During vertical operation, both the output lines UP and the input lines IP are energized and any position of the register that becomes vacant above due to the run-out of a bit at UP is occupied by the bit of the same order of the next word coming in from IP. During horizontal operation, the output lines US and the input lines / 5 are energized and each register which becomes free on the left-hand side due to the run-out of η bits in US is occupied by the η bits of the next order of the η transmitted words.

Die Matrix wird über eine Leitung 1 gesteuert, die für die Matrix Ml die Steuersignale 51 bzw. für die Matrix M2 die Steuersignale 52 überträgt, wobei ein zyklischer Betrieb in zwei Phasen erhalten wird: Während der ersten Phase eines bestimmten Zyklus c_k werden der Matrix horizontal die auf den η Eingangsleitungen /Sl, /52.../Sn ankommenden Seriensignalc eingespeichert, während sie bei USl, US2... USn die Signale abgibt, die während der zweiten Phase des vorhergehenden Zyklus (q _,) parallel durch /Pl, IPl... IPm eingespeichert wurden; während der zweiten Phase des Zyklus c_k werden der Matrix vertikal die parallel von den in Eingangsleitungen /Pl, IPl... IPm einlaufenden Bits eingespeichert, während sie bei UPl, UPl... UPm die Bits abgibt, die in der ersten Phase des gleichen Zyklus c_k nacheinander durch /Sl, ISl... ISn eingespeichert wurden.The matrix is controlled via a line 1 which transmits the control signals 51 for the matrix M1 and the control signals 52 for the matrix M2, with cyclic operation being obtained in two phases: During the first phase of a certain cycle c _k are the matrix horizontally the series signals arriving on the η input lines / Sl, /52 ... Pl, IPl ... IPm have been saved ; during the second phase of the cycle _k c of the matrix are vertically stored the incoming parallel from the input lines in / Pl, ... ipl IPm bits, while outputting the bits at UPL, UPL ... rpm, which in the first phase of the same cycle c _k were stored one after the other by / Sl, ISl ... ISn.

Das Taktsignal CP, das den Betrieb der in Register SRI, SRI...SRm synchronisiert, wird auf einer Leitung 2 zugeführt.The clock signal CP, which synchronizes the operation of the in register SRI SRI ... Rm, is supplied on a line. 2

Diese Betriebsweise ist in Fig. 3 veranschaulicht, und zwar zeigt Fig. 3a den Betrieb von Ml und Fig. 3b den Betrieb von M2. Eine gestrichelte Linie 100 zeigt das horizontale Einspeichern von den Eingangsleitungen /Sl, ISl... ISn (Fig. 2) an, und eine strichpunktierte Linie 101 zeigt das horizontale Ausspcichcrn auf die Ausgangsleitungen USl, USl... USn an. Eine durchgezogene Linie 102 zeigt das vertikale Einspeichern von den Eingangsleitungen /Pl, IPl... IPm und eine doppelt durchgezogene Linie 103 das vertikale Ausspeichern auf die Ausgangsleitungen UPl, UPl... UPm an. Die Angabe /, bedeutet die erste Phase und I₁ die zweite Phase eines gleichen Zyklus und mit < und c_k _t, sind beliebig aufeinanderfolgend betrachtete Zyklen bezeichnet.This mode of operation is illustrated in FIG. 3, namely, FIG. 3a shows the operation of M1 and FIG. 3b shows the operation of M2. A dashed line 100 indicates the horizontal storage of the input lines / S1, ISl ... ISn (FIG. 2), and a dash-dotted line 101 indicates the horizontal storage on the output lines USl, USl ... USn . A solid line 102 indicates the vertical storage of the input lines / Pl, IPl ... IPm and a double solid line 103 indicates the vertical storage on the output lines UPl, UPl ... UPm . The indication /, means the first phase and I ₁ the second phase of the same cycle and <and c _k _t , are any cycles considered consecutively.

Bei der Betrachtung von beispielsweise Fig. 3ti wird klar, daß in Ml wahrend der Phase /, aller Zyklen ein gleichzeitiges horizontales Einspeichern/Aufspeichern staltfindet und während der Phase t, ein gleichzeitiges vertikales Einspeichern/Ausspeichern stattfindet. Außerdem gibt die Linie 103 das vertikale Ausspeichern während der Phase I₁ des Zyklus c„ dessen an, was während der Phase /, horizontal eingespeichert wurde (Linie 100), und gibt die Linie 101 das horizontale Ausspeichern während der Phase r, des Zyklus C_{1 +} , dessen an, was während der Phase f, dee Zyklus C₄ vertikal eingespeichert wurde (Linie 102). When considering, for example, Fig. 3ti , it becomes clear that in Ml during phase /, of all cycles a simultaneous horizontal storage / storage takes place and during phase t, a simultaneous vertical storage / retrieval takes place. In addition, line 103 indicates the vertical write-out during phase I ₁ of cycle c "of what was stored horizontally during phase /, (line 100), and line 101 shows the horizontal write-out during phase r, cycle C _{1 +} , of what was stored vertically during phase f, cycle C ₄ (line 102).

Die Systemsteuerung bewirkt einen alternierenden Betrieb der Matrizen Ml und Ml, die in der Matrix Ml wahrend der Phase f, durchgeführten Vorgänge werden also in der Matrix Ml wtthrvnd der Phase r, durchgeführt und die in der Matrix Ml während der Phase /₂ durchgeführten Vorgänge werden in der Matrix M2 während der Phase /, durchgeführt. The system controller causes to an alternating operation of the matrices Ml and Ml, which during the phase f in the matrix Ml, operations performed are thus in the matrix Ml of the phase wtthrvnd r, implemented and carried out in the matrix Ml during the phase / ₂ operations carried out in the matrix M2 during phase /.

In Fig. 1 sind die in der Phase /, signalführcnden Leitungen durchgezogen und die in der Phase f, nicht signalführendcn Leitungen strichpunktiert eingezeichnet. Diese Rollen sind in der Phase J₂ umgekehrt. Die Matrizen Ml und M2 behandeln die von den PCM-Leitungen und die vom gemeinsamen Zeitlagenumsetzer kommenden Daten: Während der Phase J₁ des Zyklus c_k ist die Matrix Ml mit auf den Eingangsleitungen Fl, Fl... Fneingehendeiiund auf den Ausgangsleitungen OSl, OSl... OSn auslaufenden PCM-Signalen befaßt, indem sie direkt von Eingangs- »5 leitungen /511, /S21.../Snl die im Zcitlagcnumsctzer CC zu schaltenden Daten empfängt und die bereits im Zeitlagenumsetzcr CC geschalteten, also zeitlagenumgesetzten Daten auf Ausgangsleitungcn USIl, USIl... USnI über den elektronischen Schalter CMl zu den Ausgangsleitungen OSl, OSl... OSn überträgt. Während dieser gleichen Phase /, des Zyklus ist die Matrix M2 mit dem Zeitlagenumsetzer CC sowohl an dessen Eingangsklemmen als auch an dessen Ausgangsklemmen verbunden und empfängt so auf ^a5 Eingangsleitungen /P12, IPIl... IPnI unmittelbar vom Zeitlagenumsetzer CC die bereits zeillagcnumgesetzten und zu den auslaufenden PCM-Leitungen zu übertragenden Daten und überträgt auf ihren Ausgangsleitungen UPIl, UPTL... L/Pw2übi"-denelckironischen Schalter CMl die in ihrer Zeitlage umzuschaltenden Daten zum Zeitlagcnumsetzer CC. In FIG. 1, the lines carrying the signal in phase /, are drawn through and those in phase f, not carrying the signal are shown in dash-dotted lines. These roles are reversed _{in phase J 2.} The matrices Ml and M2 handle the data coming from the PCM lines and the data from the common time slot converter: During phase J _{1 of} the cycle c _k , the matrix Ml is on the input lines Fl, Fl ... Fneingehendeii and on the output lines OSl, OSl ... OS's outgoing PCM signals concerned by receiving directly from input »5 lines / 511 /S21.../Snl in Zcitlagcnumsctzer CC to be switched data and connected to Zeitlagenumsetzcr CC, so time location data converted to Ausgangsleitungcn USIl, USIl ... USnI transmits via the electronic switch CMl to the output lines OSl, OSl ... OSn . During this same phase /, of the cycle, the matrix M2 is connected to the time slot converter CC at its input terminals as well as at its output terminals and thus receives the already row position converter CC directly from the time ^{slot converter CC on a} 5 input lines / P12, IPIl ... IPnI data to be transmitted to the outgoing PCM lines and transmits on their output lines UPI1, UPTL .

Während der Phase /₂ des Zyklus c_k ist die Matrix Ml ebenso geschaltet und arbeitet ebenso wie die Matrix M2 während der Phase /,, und während derselben Phase I₂ ist die Matrix M2 ebenso geschaltet und arbeitet ebenso wie die Matrix Ml während der Phase I₁. During the phase / _{2 of} the cycle c _k , the matrix M1 is also switched and works like the matrix M2 during the phase /, and during the same phase I ₂ , the matrix M2 is also switched and works like the matrix Ml during the phase I ₁ .

So wird ein kontinuierlicher Datenfluß nach dem und vom Zeitlagenumsetzer und nach und von den PCM-Leitungen ohne Totzeiten erreicht. Dieses Alternieren wird durch die Signale 51 und 52 gesteuert. Der Betrieb des Systems wird im folgenden durch Betrachtung des Durchlaufs einer Gruppe von /ι Wörtern durch die verschiedenen Stufen erklärt. Zu Beginn der Phase /, eines beliebigen Zyklus c_k sind die ersten Positionen der η Wörter, die aus in Bits in Reihe bestehen, gleichzeitig und synchron an den n Eingangsleitungen Fl, Fl... Fn gegenwartig. Wenn das Steuersignal 51 die Matrix Ml zum Betrieb in so Verbindung mit den PCM-Leitungen ansteuert, werden (Fig. 3a) die in Bits jeder Gruppe nacheinander in die Matrix Ml bei den Eingangsleitungen /511. ISZl... ISnI in die m Register SRI, SRZ...SRm (Fig. 2) mit einer Frequenz eingespeist, die von dem auf der Leitung 2 hereinkommenden Taktsignal CP synchron mit der Bit-Frequenz festgelegt wird. In this way, a continuous flow of data to and from the time slot converter and to and from the PCM lines is achieved without dead times. This alternation is controlled by signals 51 and 52. The operation of the system is explained below by considering the passage of a group of words through the various stages. At the beginning of phase /, any cycle c _k are the first positions of the η words consisting of bits in series, simultaneously and synchronously on the n input lines Fl, Fl ... Fn presently. When the control signal 51, the matrix Ml to operate in conjunction with the so PCM lines drives, are (Fig. 3a) in the bits of each group in succession in the matrix Ml at the input lines / 511. ISZl ... ISnI fed into the m registers SRI, SRZ ... SRm (Fig. 2) with a frequency that is determined by the incoming clock signal CP on line 2 synchronous with the bit frequency.

Ersichtlich erfolgt der Vorgang gleichzeitig für die Signale aller η Leitungen, so daß nach m Taktsignal die Matrix η Wörter von je m Bits speichert und voll βο besetzt ist. Im einzelnen enthält das Register SRI die letzten Bits sämtlicher η Wörter, das Register SRI die vorletzten Bits usw. bis zum Register SRm, das alle ersten Bits enthält.Obviously, the process takes place simultaneously for the signals of all η lines, so that after the m clock signal, the matrix η stores words of m bits each and is fully occupied. In detail, the register SRI contains the last bits of all η words, the register SRI the penultimate bits, etc. up to the register SRm, which contains all the first bits.

Zu diesem Zeitpunkt beginnt die Phase I₁ dieses Phase I _{1 of} this begins at this point in time

β? Zyklus, indem das Steuersignal Sl wechselt und dieβ? Cycle in which the control signal Sl changes and the

Matrix Ml so eingestellt wird, daß sie mit dem ZeItIa-Matrix Ml is set in such a way that it is

gcnutmct/er zusammenarbeitet. Die Register SRI, gcnutmct / he works together. The SRI registers,

SRI. SRm verschieben ihre Daten zu den Aus- SRI. SRm move their data to the

gangsleitungen UPIl, UPIl... UPm (Fig. I) und geben also an diese Ausgangsleitungen hoi jedem auf der Leitung 2 (Fig. 2) eingehenden Taktsignal (V die in der vorhergehenden Phase in der Matrix Ml gespeicherten Wörter von in Bits ab.output lines UPIl, UPIl ... UPm (Fig. I) and therefore give these output lines hoi to each on the line 2 (Fig. 2) incoming clock signal (V from the words stored in the previous phase in the matrix Ml in bits.

Die aus /»,Bits in Serie bestehenden und synchron und parallel von den verschiedenen Eingangsleitungen Fl, F2... Fn hereinkommenden Wörter werden also in eine Serien-Aufeinanderfolge von η Wörtern mit /M parallelen Bits umgewandelt. Diese Umwandlung entspricht einem Serien-Parallel- und Multiplexier-Vorgang. The words consisting of / », bits in series and coming in synchronously and in parallel from the various input lines F1, F2 ... Fn are thus converted into a series of η words with / M parallel bits. This conversion corresponds to a series-parallel and multiplexing process.

Die Wörter werden dann über eine Mi hrzahl von /η Leitungen 3 zum elektronischen Schalter CMl (Fig. 1) geleitet, dessen Eingangsklemmen e mit seinen Ausgangsklemmen durch das Taktsignal C verbunden werden, während das Steuersignal Sl in der Matrix Ml die Ausgangsleitungen UPIl, UP21... UPmI aktiviert. Der FIuIi der /ι Wörter liiuft also von der Matrix zum Schalter CMl und als dessen Ausgangssignal g über seine Ausgangsklemmen /.um gemeinsamen Zeitlagenumsetzer CC. The words are then passed over a number of / η lines 3 to the electronic switch CM1 (FIG. 1), whose input terminals e are connected to its output terminals by the clock signal C, while the control signal S1 in the matrix Ml controls the output lines UPIl, UP21 ... UPmI activated. The FIuIi of the / ι words thus runs from the matrix to the switch CMl and as its output signal g via its output terminals /. To the common time slot converter CC.

Gleichzeitig mit der beschriebenen Übertragung der PCM-Signale zum Zeitlagenumsetzer, also während des gleichen Zyklus c_k, werden die bereits umgeschalteten Signale vom Zeitlagenumsetzer CC an die hinausgehenden PCM-Leitungen abgegeben. Diese Übertragung erfolgt über die Matrix M2, die für diesen Zweck durch das Steuersignal S2 gesteuert wird.Simultaneously with the described transmission of the PCM signals to the time slot converter, that is to say during the same cycle c _k , the signals that have already been switched are output from the time slot converter CC to the outgoing PCM lines. This transfer takes place via the matrix M2, which for this purpose is controlled by the control signal S2.

Zu Beginn der Phase /, erreichen die m Bits eines Worts zur gleichet: Zeit und sj nchron die Eingangsleitungen IP12, //^J22... IPml. Sie werden in die m Register SRI, SRI...SRm (Fig. 2) eingespeichert und füllen deren erste Position. Aus dem Zeitlagcnumsetzer CC (Fig. I) kommen η Wörter, da er von n PCM-Gruppen geteilt wird. Infolgedessen werden in die Matrix M2 aufeinanderfolgend die /ι Wörter eingespeichert und am Ende der Phase /, sind alle Positionen belegt und die Wörter haben eine Verteilung gleich derjenigen zur gleichen Zeit in der Matrix Ml.At the beginning of the phase /, the m bits of a word reach the input lines IP12, // ^J 22 ... IPml at the same time: time and synchronously. They are stored in the m registers SRI, SRI ... SRm (FIG. 2) and fill their first position. From the time converter CC (Fig. I) η words come because it is shared by n PCM groups. As a result, the / ι words are successively stored in the matrix M2 and at the end of the phase /, all positions are occupied and the words have a distribution equal to that at the same time in the matrix Ml.

Zu Beginn der Phase /₂ werden die Steuersignale Sl und .S'2 vertauscht, wie beschrieben wurde, und die Matrix M2 wird mit den PCM-Ausgangsleitungen verbunden. Hierbei verschieben die Register SRI, SR!... SRm (Fig. 2) die jeweiligen Daten von einem Register /um nächsten bis /u den Ausgangsleitungen USIl, US22... USnI. At the beginning of phase / _2, the control signals Sl and .S'2 be interchanged, as described, and the matrix M2 is connected to the PCM output lines. The registers SRI, SR! ... SRm (FIG. 2) shift the respective data from one register / by the next to / u the output lines USIl, US22 ... USnI.

Bei jedem Taktsignal CV nehmen diese Ausgangssignale die » Bits auf, die die Positionen der gleichen Ordnung in den η Wörtern halten. Die Wörter, die aus //i parallelen Bits bestehen, welche die verschiedenen Eingangsleitungen //' nacheinander erreichen, weiden also in eine die Wörter bildende Bit-Serie umgewandelt, die an den Ausgangsleitungen US parallel auslaufen und zu den η PCM-Gruppen gerichtet sind.With each clock signal CV these output signals take up the »bits which hold the positions of the same order in the η words. The words, which consist of // i parallel bits that reach the various input lines // 'one after the other, are thus converted into a series of bits forming the words, which run out in parallel on the output lines US and are directed to the η PCM groups .

ίο Diese Umwandlung entspricht einem Parallel-Serien- und einem Entmultiplexier-Vorgang.ίο This conversion corresponds to a parallel series and a demultiplexing process.

Die Wörter werden dann zum elektronischen Schaller CM2 geleitet,der zur gleichen Zeit wie CAiI das Taktsignal C empfängt, das ihn auf die Eingangssignale /> schaltet, und die in Bits flicIkη als Ausgangssignal c des Schalters CM2 zu den PCM-Ausgangsleitungen OSl, OS2...OS/I.The words are then passed to the electronic Schaller CM2, which at the same time as CAiI receives the clock signal C, which switches it to the input signals />, and which in bits flicIkη as output signal c of the switch CM2 to the PCM output lines OS1, OS2. ..OS / I.

Zwecks Einfachheit wurde ein Betriebszyklus beschrieben, bei dem Signale zu den Maltrizen Ml undFor the sake of simplicity, an operating cycle has been described in which signals to the Maltrizi Ml and

a° M2 während der Phase I₁ des Zyklus c_k geleitet werden, jedoch erreichen die Daten die Matrizen Ml und M2 kontinuierlich in der Zeit und deshalb auch während der Phase I₁. Von den PCM-Eingangsleitungen während der Phase I₁ einlaufende Daten kommena ° M2 during the phase I _{1 of} the cycle c _k , but the data reach the matrices Ml and M2 continuously in time and therefore also during the phase I ₁ . Incoming data comes from the PCM input lines during phase I ₁

^a5 über die Eingangsleitungen /S12, IS21... ISn2 zur Matrix M2, die durch das Steuersignal S2 in einen Zustand zum Verschieben der PCM-Signale gebracht ist, und die neu kommenden Daten werden in die Matrix M2 gemäß demselben bei Ml gebraucht, η Systein eingespeichert. Sie werden während der Phase i, des nächsten Zyklus c_k ,, in der gleichen Weise an den Ausgangsleitungen UP12, UP22... UPmI ausgespeichert und als Eingangssignal /dem multiplexierenden Schalter CMl eingespeist, der während der Phase i, des Zyklus c_k _M durch das Taktsignal C auf diese Eingangsklemme gelegt ist, von wo die Signale zum Zeitlagcnumsct/er CC geleitet werden. ^a 5 via the input lines / S12, IS21 ... ISn2 to the matrix M2, which is brought into a state for shifting the PCM signals by the control signal S2, and the newly arriving data is used in the matrix M2 according to the same at Ml , η systein stored. They are i during the phase of the next cycle c _k ,, in the same manner on the output lines UP12, destaged UP22 ... UPMI and as an input / fed to the multiplexing switch inches, the i during the phase of the cycle c _k _M is applied to this input terminal by the clock signal C, from where the signals are routed to the Zeitlagcnumsct / er CC .

Gleichzeitig, also während der Phase I₁ des Zyklus (;, werden die vom Koppelfeld kommenden Signale in die Matrix MI von Eingangsleitungen //¹Il, IP21... iPml eingespeichert, die sie über die Ausgangsleitungen USIl, US22... USmI in der Phase Z₁ des Zyklus c_k ,, zum Schalter CM ausspeichert.
Fig. 3 zeigt diese Betriebsfolge der Matrizen Ml und M2 sehr klar, so daß keine weiteren Erklärungen erforderlich sind.At the same time, i.e. during phase I _{1 of} the cycle (;, the signals coming from the switching network are stored ^{in the matrix MI of input lines // 1} Il, IP21 ... iPml , which are transmitted via the output lines USIl, US22 ... USmI in the phase Z _{1 of} the cycle c _k ,, to the switch CM stores.
Fig. 3 shows this operational sequence of the matrices M1 and M2 very clearly, so that no further explanation is required.

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Xi9 629/204Xi9 629/204

Claims

24 43 52b claims:

1. A method for operating a time slot converter for digital signals, in particular for an electronic PCM time-division switching system, in which the input signals are stored bit-by-bit in series in an input memory and, after the time slot conversion has taken place in the time slot converter, are output via a parallel-to-serial converter, characterized in that, that a first and a second circuit unit (Ml, M2) acting as a series-parallel or parallel-series converter in accordance with a control signal (51, 52) work simultaneously according to a cycle consisting of a continuously alternating first and second phase (rl , ti) that in the first phase the first circuit unit receives the data to be switched in the time slot converter (CC) serially and at the same time serially outputs the data converted in the time slot and the second circuit unit receives the data converted in the time slot converter in parallel and at the same time the data to switching data outputs that in of the second phase, the first circuit unit receives the data converted in the time slot converter in parallel and at the same time outputs the data to be switched in parallel and the second circuit unit serially receives the data to be switched in the time slot converter and at the same time outputs the time slot converted data serially, that the time slot converted data during the first phase of the first circuit unit and during the second phase of the second circuit unit, which have been stored in parallel during the immediately preceding phase, are output as a series output signal and that the data to be switched in the second phase from the first circuit unit and in the first phase from the second circuit unit, which have been stored serially in each case during the immediately preceding phase, are output in parallel.

2. Circuit arrangement for performing the method according to claim 1, characterized in that the circuit units matrices (Ml, Ml) operating simultaneously in a cycle, each with a plurality of input lines (/ 511, / 521 ... / SnI; / in two orthogonal directions) Pll, IPIl ... IPmI; / 512, ISIl ... ISnI; // »12, IPU ... IPmI) and a plurality of output lines ( USU, USIl ... USnI, UPU, UPIl ... UPmI; USU, USH ... USnI; UPU, UPIl ... UPmI) , which consist of a plurality of universal shift registers (5Λ1, SRI ... SRm) and optionally for shifting the bits in one or in the orthogonal one other direction are controllable.

3. Circuit arrangement according to claim 2, characterized in that the input lines (/ Pll, / P21 ...; / P12, / P22 ...) of one direction of the two matrices are connected to the output terminals of the time slot converter (CC) and the Input lines (/ 511, / 521 ...; / 512, / 522 ...) of the orthogonal second direction of the two matrices (Ml, M2) are connected to the incoming PCM lines (Fl, Fl ... Fn) , and that the output lines (UPH, UPIl ■■■: UPIl, UPIl ..) of one direction of the two matrices to one of two groups of input terminals of a first switch (CMl) and the output lines (USIl, USIl ...; USIl, USl! ...) of the orthogonal second direction of the two matrices are each connected to one of two groups of input terminals of a second changeover switch (CM2) and the two groups of input terminals of each of the changeover switches can be switched alternately to a single group of output terminals that at the first switch with the parallel n Einarigsklemmen of the time slot converter and connected to the second changeover switch with the outgoing PCM lines.

4. Circuit arrangement according to claim 3, characterized in that a timer ( BT) both the first and the second matrix (Ml, M2) with regard to the direction of shifting the bits and the first and the second switch (CM1, CM2) with regard to the Switching to one or the other group of input terminals is controlled by control signals (51, 52, C) in synchronism with the clock of the incoming and outgoing PCM signals.