DE2443219B2 - LOGIC CIRCUIT IN COMPLEMENTARY CHANNEL MIS TECHNOLOGY - Google Patents

LOGIC CIRCUIT IN COMPLEMENTARY CHANNEL MIS TECHNOLOGY

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Description

Die Erfindung bezieht sich auf eine Logikschaltung mit wenigstens einem Inverter in Komplementär-Kanal-MIS-Technik nach dem Oberbegrin des Patentanspruchs 1.The invention relates to a logic circuit with at least one inverter in complementary channel MIS technology according to the preamble of the patent claim 1.

Solche Logikschaltungen in Komplementär-Kanal-MIS-Technik sind bekannt. Beispielsweise ist in der DT-OS 2324787 und in der DruckschriU T. Klein: »Technology and Performance of Integrated Complementary MOS Circuits«, IEEE J. of Solid-State Circuits, Vol. SC-4, NO. 3, June 1969, pp. 122 bis 130 eine solche Logikschaltung beschrieben. Sie besteht im wesenrlichen aus zwei in Reihe geschalteten, zueinander komplementären Transistoren. Dabei ist der Drainanschluß des einen Transistors mit dem Drainanschluß des anderen Transistors verbunden. Der Punkt der Verbindung stellt gleichzeitig den Ausgang des Inverters dar. Die Betriebsspannung liegt zwischen dem freien Sourceanschluß des einen Transistors und dem freien Sourceanschluß des anderen Transistors an. Der Eingang des Inverters ist mit den beiden parallelgeschalteten Gateanschlüssen der Transistoren verbunden.Such logic circuits in complementary channel MIS technology are known. For example, in the DT-OS 2324787 and in the printed letter T. Klein: “Technology and Performance of Integrated Complementary MOS Circuits ", IEEE J. of Solid-State Circuits, Vol. SC-4, NO. 3, June 1969, pp. 122 through 130 such a logic circuit is described. It essentially consists of two series-connected, mutually complementary transistors. The drain connection of one transistor is connected to the Drain connection of the other transistor connected. The point of connection also represents the exit of the inverter. The operating voltage is between the free source terminal of one transistor and the free source connection of the other transistor. The input of the inverter is with the two parallel-connected gate connections of the transistors.

Ein Nachteil solcher Logikschaltungen besteht darin, daß beide Gatekapazitäten umgeladen werden müssen und bei einer mehrfachen Hintereinanderschaltung solcher Inverter die Schaltzeit der gesamten Logikanordnung vergrößert und die dynamische Verlustleistung erhöht wird.A disadvantage of such logic circuits is that both gate capacitances are reloaded must and with a multiple series connection of such inverters the switching time of the entire The logic arrangement is enlarged and the dynamic power dissipation is increased.

Ein weiterer Nachteil resultiert aus der niedrigen Packungsdichte solcher bekannter Logikanordnungen. Dies rührt daher, daß im Gegensatz zu Logikanordnungen in einer Ein Kanal-MlS-Technik bei jedem Inverter zu jedem Schalttransistor ein Lasttransistor vorgesehen ist.Another disadvantage results from the low packing density of such known logic arrangements. This is because, in contrast to logic arrangements in a single channel MIS technology, each Inverter, a load transistor is provided for each switching transistor.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Logikschaltung mit wendigstens einem Inverter anzugeben, bei der die oben angeführten Nachteile vermiede.ι sind.The object of the present invention is to provide a logic circuit with at least one inverter indicate where the disadvantages listed above are avoided.

Diese Aufgabe wird durch eine wie eingangs bereits erwähnte Logikschaltung mit wenigstens einem Inverter in Komplementär-Kanal-MIS-Technik gelöst, die durch die in dem Kennzeichen des Patentanspruchs 1 aufgeführten Merkmale gekennzeichnet ist.This task is accomplished by a logic circuit with at least one inverter, as already mentioned at the beginning solved in complementary channel MIS technology, which is defined in the characterizing part of the patent claim 1 is marked.

Ein wesentlicher Vorteil einer erfindungsgemäßen Logikschaltung besteht darin, daß durch die Verwendung von nichtgeschalteten Lastelementen kürzere Schaltzeitcn erzielt werden können, da nur die Gatekapazität des Schalttransistors umgeladen werden muß.A major advantage of a logic circuit according to the invention is that by using shorter switching times can be achieved by unswitched load elements, since only the gate capacitance of the switching transistor must be reloaded.

Ein weiterer Vorteil der Erfindung besteht darin, daß ebenso wie in der Ein-Kanal-MIS-Technik nur ein Lastelement bei Mehrfach-Gattern eingesetzt werden muß, weshalb infolge der verringerten Schaltclemente-Anzahl die Packungsdichte wesentlich erhöht wird.Another advantage of the invention is that, as in the one-channel MIS technology, only a load element must be used in multiple gates, which is why due to the reduced number of switching elements the packing density is increased significantly.

Vorteilhafterweisc wird zum Aufbau eines erfindungsgemäßen Inverters wesentlich weniger Fläche benötigt, als zum Aufbau der bisher bekannten, vergleichbaren Inverter.Advantageously, significantly less area is required to build an inverter according to the invention required than to build the previously known, comparable inverters.

Im folgenden wird die Erfindung an Hand der Figuren und der Beschreibung näher erläutert.The invention is explained in more detail below with reference to the figures and the description.

Fig. 1 zeigt das Schaltbild einer erfindungsgemäßen Logikschaltung;1 shows the circuit diagram of a logic circuit according to the invention;

Fig. 2 zeigt den Querschnitt einer Ausführungsform der Logikschaltung nach Fig. ! in Massiv-Siliziumtechnik; Fig. 2 shows the cross section of an embodiment of the logic circuit according to FIG. in solid silicon technology;

Fig. 3 zeigt den Querschnitt einer Ausführungsform der Lofiikschaltung nach Fig. 1 in ESFI-MIS- Technik;Fig. 3 shows the cross section of an embodiment of the Lofiik circuit according to Fig. 1 in ESFI-MIS- Technology;

Fig. 4 zeigt das Schaltbild eines Teiles einer Logikschaltung in einer bekannten Komplementär-Kanal-MIS-Technik; Fig. 4 shows the circuit diagram of part of a logic circuit in a known complementary channel MIS technique;

Fig. 5 zeigt das Schaltbild der Logikschaltung nach Fig. 3.FIG. 5 shows the circuit diagram of the logic circuit according to FIG. 3.

Der erfindungsgemäße Inverter nach Fig. 1 ist in einer Komplementär-Kanal-MIS-Technik, vorzugsweise in einer KompIementär-Kanal-MOS-Technik,The inverter according to the invention according to FIG. 1 is preferably in a complementary channel MIS technique in a complementary channel MOS technology,

ίο aufgebaut. Er besteht aus dem Schalttransistor 1 und dem als Lastelement dienenden Lasttransistor 2. Beide Transistoren sind zueinander komplementär. Erfindungsgemäß handelt es sich bei dem als Lastelement 2 dienenden Transistor um ein nichtgeschaltetes Lastelement, vorzugsweise um einen Transistor vom Verarmungstyp als Konstantstromquelle. Vorzugsweise ist der Schalttransistor 1 ein N-Kanal-Transistor vom Anreicherungstyp und der Lasttransistor 2 ein P-Kanal-Transistor vom Verarmungstyp. Wie aus derίο built. It consists of the switching transistor 1 and the load transistor 2 serving as a load element. Both transistors are complementary to one another. According to the invention, the transistor serving as the load element 2 is an unswitched one Load element, preferably a transistor of the depletion type as a constant current source. Preferably the switching transistor 1 is an N-channel enhancement type transistor and the load transistor 2 is an P-channel depletion type transistor. As from the

Figur ersichtlich ist, sind beide Transistoren in Reihe geschaltet. Dabei ist der Drainanschluß des Schalttransistors :l vom Anreicherungstyp in dem Punkt 18 mit dem Drainanschluß des Transistors 2 vom Verarmungstyp zusammengeschaltet. Mit dem Punkt 18 ist gleichzeitig der Ausgang 3 des Inverters verbunden. Zwischen dem Anschluß 4, der mit dem Sourceanschluß des Schalttransistors 1 verbunden ist, und dem Anschluß 6, der mit dem Sourceanschluß des Transistors 2 verbunden ist, liegt die Betriebsspannung an.Figure can be seen, both transistors are connected in series. Here is the drain connection of the switching transistor : l of the enhancement type at point 18 with the drain of the transistor 2 of the depletion type interconnected. Output 3 of the inverter is connected to point 18 at the same time. Between the terminal 4, which is connected to the source terminal of the switching transistor 1, and the Terminal 6, which is connected to the source terminal of transistor 2, is connected to the operating voltage.

Der Gateanschluß S des Schalttransistors 1 stellt den Eingang des Inverters dar. Der Gateanschluß des Transistors 2 vom Verarmungstyp ist erfindungsgemäß, in der aus der Figur ersichtlichen Weise, mit dem Sourceanschluß des Transistors 2 und mit dem Anschluß 6 verbunden.The gate terminal S of the switching transistor 1 is the The input of the inverter represents. The gate terminal of the transistor 2 of the depletion type is according to the invention, in the manner shown in the figure, with the source connection of the transistor 2 and with the connection 6 connected.

Die erfindungsgemäße Anordnung nach Fig. 1 weist vorteilhafterweise kürzere Schaltzeiten auf a'.s die Schaltzeiten, die mit der eingangs bereits erwähnten bekannten Anordnung des Standes der Technik erzielt werden können. Bei diesen Anordnungen ist die dynamische Verlustleistung bei hohen Betriebsfrequenzen relativ groß. Ein weiterer Nachteii dieser Anordnungen besteht darin, daß durch die Ansteuerung beider Transistoren die umzuladende Kapazität der Gesamtschaltung groß ist, woraus längere Schaltzeiten resultieren.The arrangement according to the invention according to FIG. 1 advantageously has shorter switching times a'.s the switching times with the known arrangement of the prior art already mentioned at the beginning can be achieved. In these arrangements, the dynamic power loss is relatively large at high operating frequencies. Another disadvantage of this Arrangements consists in the fact that the capacitance to be reloaded by the control of both transistors the overall circuit is large, resulting in longer switching times.

Im folgenden wird kurz auf die Funktion des Inverters eingegangen. Dabei wird angenommen, daß an dem Anschluß 4 das Potential Vss = 0 V und an dem Anschluß 6 das Potential V00 , 5 V anliegt. Liegt am Gate 5 des N-Kanal-Transistors 1 ein Potential von 0 V, so sperrt dieser. In diesem Fall liegt am Ausgang 3 des Inverters die Versorgungsspannung V00 an. Wird nun das Potential am Gate 5 des Transistors 1 erhöht, so wird dieser leitend. Dies hat zur Folge, daß das Potential am Ausgang 3 annähernd auf 0 V gezogen wird. Hierfür ist Voraussetzung, daß der Leitwert dies durchgeschalteten Transistors 1 größer •M als der Leitwert des P-Kanal-Lasttransistors 2.The function of the inverter is briefly discussed below. It is assumed that the potential V ss = 0 V is applied to the connection 4 and the potential V 00 , 5 V is applied to the connection 6. If there is a potential of 0 V at the gate 5 of the N-channel transistor 1, it blocks. In this case, the supply voltage V 00 is present at output 3 of the inverter. If the potential at gate 5 of transistor 1 is increased, it becomes conductive. As a result, the potential at output 3 is pulled to approximately 0V. A prerequisite for this is that the conductance of the switched transistor 1 is greater than • M than the conductance of the P-channel load transistor 2.

In der Fig. 2, die den Aufbau der Schaltung nach der Fig. 1 in einer Massiv-Siliziumtechnik zeigt, ist das Halbleitersubstrat mit 10 bezeichnet. Vorzugsweise besteht dieses Substrat 10 aus η-leitendem Silizium. In dieses n-leitendc Siliziumsubslrat 10 ist die p-dotierte Wanne 11, in der der N-Kanal-Schalttransistor 1 vom Anreicherungstyp angeordnet ist, angeordnet. Der η'-dotierte Sourcebereich des Transistors 1 ist mit 12, der n1 -dotierte Drainbereich mitIn FIG. 2, which shows the structure of the circuit according to FIG. 1 using solid silicon technology, the semiconductor substrate is denoted by 10. This substrate 10 preferably consists of η-conductive silicon. The p-doped well 11, in which the N-channel switching transistor 1 of the enhancement type is arranged, is arranged in this n-conducting silicon substrate 10. The η'-doped source region of the transistor 1 is with 12, the n 1 -doped drain region with

13 und der Gatcisolator mit 16 bezeichnet. Vorzugsweise besteht der Gateisolator aus SiO2. Auf diesem Gatcisolator ist die Gateelektrode 51, die mit dem Eingang 5 verbunden ist, angeordnet. Die Sourccelektrode 41 ist mit dem Anschluß 4 und die Drainelektrode 31 mit dem Anschluß 3 verbunden.13 and the gate isolator is denoted by 16. The gate insulator is preferably made of SiO 2 . The gate electrode 51, which is connected to the input 5, is arranged on this gate insulator. The source electrode 41 is connected to the connection 4 and the drain electrode 31 is connected to the connection 3.

Neben dem Schalttransistor 1 vom Anreicherungstyp ist in aus der Figur ersichtlichen Weise der P-Kanal-Transistor 2 vom Verarmungstyp in dem n-Siliziumsubstrat 10 angeordnet. Dabei stellt der ρ4-dotierte Bereich 21 den Drainbercich und der p+-dotierte Bereich 22 den Sourcebereich dieses Transistors dar. Der Gateisolator, der vorzugsweise aus SiO2 besteht, des Transistors 2 ist mit 26 bezeichnet. Die Metallisierung 61, die mit dem Anschluß 6 verbunden ist, stellt gleichzeitig die Verbindung von der Gateelektrodc des Transistors 2 zu dem Sourcebereich 22 her. Der Drainbercich 21 ist durch die Metallisierung 31 mit dem Ausgang 3 verbunden. Die pdotiertc Zone 23 des Transistors 2 vom Verarmungstyp, die sich zwischen dem Drainbercich 21 und dem Sourcebereich 22 befindet wird in der Massiv-Siliziumtechnik vorzugsweise durch eine Borimplantation hergestellt. Ohne diese Implantation wäre der Transistor 2 ebenfalls vom Anreicherungstyp.In addition to the switching transistor 1 of the enhancement type, the P-channel transistor 2 of the depletion type is arranged in the n-type silicon substrate 10, as can be seen in the figure. In this case, the doped region 21 ρ 4 the Drainbercich and the p + -doped region 22, the source region of this transistor. The gate insulator is preferably composed of SiO 2, the transistor 2 is designated 26. The metallization 61, which is connected to the terminal 6, simultaneously establishes the connection from the gate electrode of the transistor 2 to the source region 22. The drain area 21 is connected to the output 3 by the metallization 31. The pdopiertc zone 23 of the transistor 2 of the depletion type, which is located between the drain area 21 and the source area 22, is preferably produced in solid silicon technology by a boron implantation. Without this implantation, the transistor 2 would also be of the enhancement type.

Vorzugsweise bestehen die Elektroden 41, 51, 31 und die Metallisierung 61 aus Aluminium.The electrodes 41, 51, 31 and the metallization 61 are preferably made of aluminum.

Bei den vorzugsweise vorgesehenen, p+-dotierten Diffusionsgebieten 14 und 15 und den η+ -dotierten Diffusionsgebieten 24 und 25 handelt es sich um sogenannte »Channel Stopper«, die eine Inversionskanalbildung zwischen den η+-dotierten Gebieten 12 und 13 und der p-Wanne 11 zum n-Substrat 10 bzw. eine Inversionskanalbildung zwischen den ρ+-dotierten Gebieten 21 und 22 im n-Substrat 10 zu der p-WanneThe preferably provided, p + -doped diffusion areas 14 and 15 and the η + -doped diffusion areas 24 and 25 are so-called "channel stoppers" that form an inversion channel between the η + -doped areas 12 and 13 and the p- Well 11 to the n-substrate 10 or an inversion channel formation between the ρ + -doped regions 21 and 22 in the n-substrate 10 to the p-well

11 verhindern.11 prevent.

In Fig. 3 ist die Anordnung der Fig. 1 in einer ESFI-MOS-Technik dargestellt, bei der auf dem isolierenden Substrat 100 elektrisch voneinander isolierte Halbleiterschichten aufgebracht sind. Einzelheiten der Fig. 3, die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Bezugszeichen. Bei dem isolierenden Substrat 100 handelt es sich vorzugsweise um ein Substrat aus Spinell oder Saphir. In der einen Halbleiterschicht, die die unterschiedlich dotierten Gebiete 12, 13 und 17 enthält, ist der N-Kanal-Schalttransistor 1 vom Anreicherungstyp aufgebaut. Das n +-dotierte Gebiet 12 stellt den Sourcebereich, das n +-dotierte Gebiet 13 den Drainbereich und das p-dotierte Gebiet 17 den Kanalbereich dieses Transistors 1 dar. Der Gateisolator 16 besteht vorzugsweise aus SiO2. Auf diesem ist die Gateelektrode 51, die mit dem Eingang 5 verbunden ist, angeordnet. Der SourcebereichFIG. 3 shows the arrangement of FIG. 1 using ESFI-MOS technology, in which semiconductor layers that are electrically isolated from one another are applied to the insulating substrate 100. Details of FIG. 3, which have already been described in connection with the other figures, have the corresponding reference symbols. The insulating substrate 100 is preferably a substrate made of spinel or sapphire. The N-channel switching transistor 1 of the enhancement type is constructed in the one semiconductor layer which contains the differently doped regions 12, 13 and 17. The n + -doped region 12 represents the source region, the n + -doped region 13 the drain region and the p-doped region 17 the channel region of this transistor 1. The gate insulator 16 is preferably made of SiO 2 . The gate electrode 51, which is connected to the input 5, is arranged on this. The source area

12 ist elektrisch mit der Sourceelektrode 41, die mit dem Anschluß 4 verbunden ist, verbunden. Der Drainbereich 13 steht elektrisch mit der Metallisierung 31, die mit dem Ausgang 3 verbunden ist, in Verbindung. Durch die isolierende Schicht 8, die vorzugsweise aus SiO2 besteht, ist die Halbleiterschicht, die die Bereiche 21,22 und 27 aufweist, von der Halbleiterschicht, in der der Transistor 1 aufgebaut ist, elektrisch isoliert. Der ρ+-dotierte Bereich 21 dieser Halbleiterschicht, der mit der Metallisierung 31 in elektrischer Verbindung steht, stellt den Drainbereich des P-Kanal-Transistors 2 vom Verarmungstyp dar.12 is electrically connected to the source electrode 41 connected to the terminal 4. The drain region 13 is electrically connected to the metallization 31, which is connected to the output 3. The semiconductor layer, which has the regions 21, 22 and 27, is electrically insulated from the semiconductor layer in which the transistor 1 is built up by the insulating layer 8, which preferably consists of SiO 2. The ρ + -doped region 21 of this semiconductor layer, which is in electrical connection with the metallization 31, represents the drain region of the P-channel transistor 2 of the depletion type.

Der p'-dotierte Hereich 22, der mit der Metallisierung 61 verbunden ist, stellt den Sourcebereich des Transistors 2 dar. Der p-dotierte Bereich 77 stellt den Kanalbereich des Transistors 2 vom Verarmungstyp dar. Die elektrisch isolierende Schicht 26 stellt den Gateisolator dieses Transistors dar. Die Metallisierung 61 stellt gleichzeitig die Verbindung der Gateelektrode des Transistors 2 zu dem Anschluß 6 dar.The p'-doped region 22, which is connected to the metallization 61 is connected, represents the source region of the transistor 2. The p-doped region 77 represents the The channel region of the transistor 2 is of the depletion type. The electrically insulating layer 26 is the The gate insulator of this transistor is. The metallization 61 simultaneously represents the connection of the gate electrode of transistor 2 to terminal 6.

ίο Vorzugsweise weiden der p-dotierte Kanalbereich 27 des Transistors 2 vom Verarmungstyp und der pdotierte Kanalbereich 17 des Transistors 1 vom Anreicherungstyp in einem Verfahrensschritt, beispielsweise durch eine Borimplantation, hergestellt.
»5 Der P-Kanal-Transistor vom Anreicherungstyp wird in der nicht-implantierten n-Siliziumschicht realisiert und kann in herkömmlicher Weise eingesetzt werden.The p-doped channel region 27 of the transistor 2 of the depletion type and the p-doped channel region 17 of the transistor 1 of the enhancement type are preferably produced in one process step, for example by a boron implantation.
»5 The P-channel enhancement type transistor is implemented in the non-implanted n-type silicon layer and can be used in a conventional manner.

An Hand des Schaltungsbeispiels der Fig. 4 soll so nun die Möglichkeit der Bauelementecinsparung mittels der Erfindung beschrieben werden.On the basis of the circuit example in FIG of the invention will be described.

In Fig. 4 ist eine bekannte Logikschaltung in herkömmlicher Komplementär-Kanai-M OS-Technik hergestellt. Dabei ist ein 3fach-NOR-Gatter 400, das as aus den N-Kanal-Transistoren 42 bis 44 und den P-Kanal-Transistoren 52 bis 54 gebildet wird, zwischen einem aus den Transistoren 33 und 34 gebildeten Inverter und einem aus den Transistoren 37 und 38 gebildeten Inverter in aus der Figur ersichtlichen Weise angeordnet.4 shows a known logic circuit in conventional complementary channel M OS technology manufactured. There is a 3-way NOR gate 400, the as from the N-channel transistors 42 to 44 and the P-channel transistors 52 to 54 is formed between an inverter formed from the transistors 33 and 34 and an inverter formed from the transistors 37 and 38 in the manner shown in the figure arranged.

Mit Hilfe der Erfindung kann nun, wie vergleichsweise aus Fig. 5 ersichtlich ist,das 3fach-NOR-Gatter der Fig. 4 wesentlich einfacher aufgebaul werden. Bei dem 3fach-NOR-Gatter 401 der Fig. 5 sind die drei P-Kanal-Transistoren 52 bis 54 (Fig. 4) durch den P-Kanal-Transistor 48 vom Verarmungstyp ersetzt. Bei dem Aufbau der Logikschaltung nach der Fig. 5 in einer Massiv-Siliziumtechnik werden die P-Kanal-Transistoren 33 und 37 vom Anreicherungstyp und der P-Kanal-Transistor 48 vom Verarmungstyp zunächst in gleicher Weise hergestellt. Der Kanalbereich des P-Kanal-Transistors vom Verarmungstyp wird lediglich in einem zusätzlichen Verfahrensschritt in der oben bereits beschriebenen Weise mit Bor dotiert (vorzugsweise implantiert).With the help of the invention, how comparatively It can be seen from FIG. 5 that the triple NOR gate of FIG. 4 can be constructed in a much simpler manner. at the triple NOR gate 401 of FIG. 5, the three P-channel transistors 52 to 54 (FIG. 4) are through the Replaced depletion type P-channel transistor 48. When building the logic circuit according to the Fig. 5 in a solid silicon technology, the P-channel transistors 33 and 37 of the enhancement type and the P-channel transistor 48 of the depletion type are initially made in the same manner. The canal area of the P-channel transistor of the depletion type is only used in an additional process step doped (preferably implanted) with boron in the manner already described above.

Bei dem Aufbau der Logikschaltung nach d^r Fi g. 5 in einer ESFI-MOS-Technik, bei der auf einem isolierenden Substrat Halbleiterinseln aufgebracht sind, wobei in diesen Inseln die einzelnen Transistoren angeordnet sind, werden die P-Kanal-Transistoren 33 und 37 vom Anreicherungstyp und der P-Kanal-Transistor 48 vom Verarmungstyp zunächst in gleicher Weise jeweils in einer η-dotierten Halbleiterschicht realisiert. Bei dem P-Kanal-Transistor vom Verarmungstyp und bei dem N-Kanal-Transistor vom Anreicherungstyp wird dann der Kanalbereich p-dotiert, vorzugsweise implantiert, was keine Prozeßerweiterung bedeutet.In the construction of the logic circuit according to d ^ r Fi g. 5 in an ESFI-MOS technology in which semiconductor islands are applied to an insulating substrate are, with the individual transistors being arranged in these islands, the P-channel transistors 33 and 37 of the enhancement type and the P-channel transistor 48 of the depletion type initially in the same way Way realized in each case in an η-doped semiconductor layer. In the case of the P-channel transistor from Depletion type and in the case of the N-channel transistor of the enhancement type, the channel region is then p-doped, preferably implanted, which means no process expansion.

Die Anordnung nach Fig. 5 zeichnet sich im Ver gleich zu der Anordnung nach Fig. 4 durch eine we sentiich kürzere Signal-Durchlaufzeit, kleinere dyna mische Verlustleistung und weniger Schaltelement!The arrangement of FIG. 5 is characterized in comparison to the arrangement of FIG. 4 by a we Significantly shorter signal processing time, smaller dyna mixed power loss and less switching element!

aus, was eine höhere Packungsdichte bedeetet. Durcl die Kombination von komplementären iiad von dei erfindungsgemäßen Anordnungen können Schaltun gen mit großer Güte realisiert werden.which means a higher packing density. Durcl the combination of complementary iiad from dei Arrangements according to the invention can be implemented with great quality circuits.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (15)

Patentansprüche:Patent claims: 1. Logikschaltung mit wenigstens einem Inverter in Komplementär-Kanal-MIS-Technik, bei der zwei Transistoren in Reihe geschaltet sind, wobei der Drainanschluß des einen Transistors mit dem Drainanschluß des anderen Transistors in einem Punkt verbunden ist und wobei dieser Punkt den Ausgang des Inverters darstellt, bei der der Sourceanschluß des einen Transistors und der Sourceanschluß des anderen Transistors mit Anschlüssen zum Anlegen der Versorgungsspannung verbunden sind, bei der ein Gateanschluß des einen Transistors den Eingang der Logikschaitung darstellt und bei der der eine Transistor ein Transistor vom Anreicherungstyp ist, dadurch gekennzeichnet, daß der andere Transistor (2) ein Transistor vom Verarmungstyp ist und daß der Gateanschluß des anderen Transistors (2) mit dem Sourceanschluß dieses Transistors (2) elektrisch verbunden ist.1. Logic circuit with at least one inverter in complementary channel MIS technology, in which two transistors are connected in series, the drain terminal of one transistor with the Drain connection of the other transistor is connected at one point and this point denotes the Represents the output of the inverter, in which the source terminal of a transistor and the Source connection of the other transistor with connections for applying the supply voltage are connected, in which a gate terminal of a transistor is the input of the logic circuit represents and in which one transistor is a transistor is of the enhancement type, characterized in that the other transistor (2) is a depletion type transistor and that the Gate connection of the other transistor (2) to the source connection of this transistor (2) electrically connected is. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltung in einer Massiv-Siliziumtechnik aufgebaut ist.2. Circuit according to claim 1, characterized in that the logic circuit in one Solid silicon technology is built up. 3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß in einem η-leitenden (p-leitenden) Halbleitersubstrat (10) eine p-dotierte (ndotierte) Wanne (11) angeordnet ist, daß in dieser Wanne (11) der n* -dotierte (p+-dotierte) Sourcebereich (12) und der n'-dotierte (p + -dotierte) Drainbereich (13) des Schalttransistors (1) vom Anreicherungstyp vorgesehen sind, daß der p-dotierte (n-dotierte) Bereich zwischen dem Sourcebereich (12) und dem Drainbe/eich (13) den Kanalbereich des N-Kanal-Transistors (1) [P-Kanal-Transistors (I)] darstellt, daß über dem Kanalbereich eine Gateisolierschicht (16) mit einer darauf befindlichen Gateelektrode (51) vorgesehen ist, daß in dem η-dotierten (p-dotierten) Halbleitersubstrat (10) ein p*-dotierter (n + -dotierter) Sourcebereich (22) und ein ρ *-dotierter (n*-dotierter) Drainbereich (21) des P-Kanal-Transistors (2) [N-Kanal-Transistors (2)] vom Verarmungstyp vorgesehen sind, daß der n-dotierte (p-dotierte) Bereich zwischen dem Drainbereich (21) und dem Sourcebereich (22) den Kanalbereich des Transistors (2) darstellt, wobei in diesem Kanalbereich eine p-dotierte (n-dotierte) Zone (23) vorgesehen ist, daß oberhalb des Kanalbereicheseine Gateisolierschicht (26) mit einer darauf befindlichen Metallisierung (61) vorgesehen ist, wobei diese Metallisierung (61) die Verbindung zwischen der Gateelektrode des Transistors (2) und dem Sourcebereich (22) dieses Transistors darstellt und daß eine weitere Metallisierung (31) vorgesehen ist, die die Verbindung zwischen dem Drainbereich (13) des Transistors (11) und dem Drainbereich (21) des Transistors (2) darstellt.3. A circuit according to claim 2, characterized in that a p-doped (n-doped) well (11) is arranged in an η-conductive (p-conductive) semiconductor substrate (10), that in this well (11) the n * - doped (p + -doped) source region (12) and the n'-doped (p + -doped) drain region (13) of the switching transistor (1) of the enhancement type are provided that the p-doped (n-doped) region between the The source area (12) and the drain area (13) represent the channel area of the N-channel transistor (1) [P-channel transistor (I)] that over the channel area a gate insulating layer (16) with a gate electrode ( 51) it is provided that in the η-doped (p-doped) semiconductor substrate (10) a p * -doped (n + -doped) source region (22) and a ρ * -doped (n * -doped) drain region (21 ) of the P-channel transistor (2) [N-channel transistor (2)] of the depletion type are provided that the n-doped (p-doped) region between the drain region (21) and the source region (22) represents the channel region of the transistor (2), a p-doped (n-doped) zone (23) being provided in this channel region, with a gate insulating layer (26) with a metallization (61) on it above the channel region is provided, this metallization (61) representing the connection between the gate electrode of the transistor (2) and the source region (22) of this transistor and that a further metallization (31) is provided which the connection between the drain region (13) of the transistor (11) and the drain region (21) of the transistor (2). 4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Dotierung der p-dotierten (η-dotierten) Zone (23) mittels Ionenimplantation erfolgt, wobei in die ursprünglich n-dotierte Zone Bor (p-dotierte Zone Phosphor) implantiert wird.4. A circuit according to claim 3, characterized in that the doping of the p-doped (η-doped) zone (23) takes place by means of ion implantation, with the originally n-doped Zone boron (p-doped zone phosphor) is implanted. 5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das Halbleitersubstrat aus5. A circuit according to claim 3 or 4, characterized in that the semiconductor substrate consists of Silizium besteht.Silicon is made of. 6. Schaltung nach einem der Ansprüche 3 bis6. Circuit according to one of claims 3 to 5, dadurch gekennzeichnet, daß die Gateisolierschichten (16, 26) aus SiO2 bestehen.5, characterized in that the gate insulating layers (16, 26) consist of SiO 2 . 7. Schaltung nach einem der Anspruch·: 3 bis7. Circuit according to one of claims ·: 3 to 6, dadurch gekennzeichnet, daß die Gateelektrode (51) und die Metallisierungen (31 und 61) aus Aluminium bestehen.6, characterized in that the gate electrode (51) and the metallizations (31 and 61) from Consist of aluminum. 8. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltung in einer ESFI-MOS-Technik ausgeführt ist.8. A circuit according to claim 1, characterized in that the logic circuit in one ESFI-MOS technology is carried out. 9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß auf einem elektrisch isolierenden Substrat (100) elektrisch voneinander isolierte Halbleiterschichten aufgebracht sind, daß in einer Halbleiterschicht ein η+-dotierter (p+-dotierter) Sourcebereich (12), ein n+-dotierter (p+- dotierter) Drainbereich (13) und zwischen diesen ein p-dotierter (η-dotierter) Kanalbereich (17) des N-Kanal-Transistors (P-Kanal-Transistors) vom Anreicherungstyp vorgesehen sind, daß oberhalb des Kanalbereiches (17) eine Gateisolierschicht (16) mit einer darauf befindlichen Gateelektrode (51) vorgesehen ist, daß in der anderen Halbleiterschicht ein p + -dotierter (n* -dotierter) Drainbereich (21), ein p+-dotierter (n-dotierter) Sourcebereich (22) und dazwischen ein p-dotierter (η-dotierter) Kanalbereich (27) des P-Kanal-Transistors (N-Kanal-Transistors) (2) vom Verarmungstyp vorgesehen sind, daß oberhalb des Kanalbereiches (27) eine Gateisolierschicht (26) vorgesehen ist, daß auf dieser Gateisolierschicht (26) Teile einer Metallisierung (61) vorgesehen sind, wobei diese Metallisierungen (61) die Verbindung zwischen der Gateelektrode und dem Sourcebereich (22) darstellt, daß eine Metallisierung (31) vorgesehen ist, welche die elektrische Verbindung zwischen dem Drainbereich (13) des Transistors (1) und dem Sourcebereich ^21) des Transistors (2) darstellt, und daß oberhalb des Sourcebereiches (12) des Transistors (1) eine Sourceelektrode (41) vorgesehen ist.9. A circuit according to claim 8, characterized in that on an electrically insulating substrate (100) electrically isolated semiconductor layers are applied that in a semiconductor layer an η + -doped (p + -doped) source region (12), an n + - doped (p + - doped) drain region (13) and between these a p-doped (η-doped) channel region (17) of the N-channel transistor (P-channel transistor) of the enhancement type are provided that above the channel region ( 17) a gate insulating layer (16) with a gate electrode (51) located thereon is provided that in the other semiconductor layer a p + -doped (n * -doped) drain region (21), a p + -doped (n - -doped) source region (22) and in between a p-doped (η-doped) channel region (27) of the P-channel transistor (N-channel transistor) (2) of the depletion type are provided that above the channel region (27) a gate insulating layer (26 ) is provided that on this Gateiso layer (26) parts of a metallization (61) are provided, this metallization (61) representing the connection between the gate electrode and the source region (22), that a metallization (31) is provided which provides the electrical connection between the drain region (13 ) of the transistor (1) and the source region ^ 21) of the transistor (2), and that a source electrode (41) is provided above the source region (12) of the transistor (1). H). Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Dotierung der p-dotierten (η-dotierten) Zone (17 und 27) mittels Ionenimplantation erfolgt, wobei in die vorher n-dotierte Siliziumschicht Bor (p-dotierten Siliziumschicht Phosphor) implantiert ist.H). Circuit according to Claim 8, characterized in that the doping of the p-doped (η-doped) zone (17 and 27) takes place by means of ion implantation, with the previously n-doped Silicon layer boron (p-doped silicon layer phosphorus) is implanted. 11. Schaltung nach Anspruch0 oder K), dadurch gekennzeichnet, daß das elektrisch isolierende Substrat (100) aus Spinell oder Saphir besteht. 11. Circuit according to claim 0 or K), characterized in that the electrically insulating substrate (100) consists of spinel or sapphire. 12. Schaltung nach einem der Ansprüche 9 bis12. Circuit according to one of claims 9 to 11, dadurch gekennzeichnet, daß die Halbleiterschichten aus Silizium bestehen.11, characterized in that the semiconductor layers consist of silicon. 13. Schaltung nach einem der Ansprüche 9 bis13. Circuit according to one of claims 9 to 12, dadurch gekennzeichnet, daß die Gateisolierschichten (16 und 26) aus SiO2 bestehen.12, characterized in that the gate insulating layers (16 and 26) consist of SiO 2 . 14. Schaltung nach einem der Ansprüche 9 bis14. Circuit according to one of claims 9 to 13, dadurch gekennzeichnet, daß die Halbleiterschichten durch elektrisch isolierende Schichten (8) aus SiO2 voneinander isoliert sind.13, characterized in that the semiconductor layers are insulated from one another by electrically insulating layers (8) made of SiO 2. 15. Schaltung nach einem der Ansprüche 9 bis15. Circuit according to one of claims 9 to 14, dadurch gekennzeichnet, daß die Elektroden (41,51) und die Metallisierungen (31 und 61) aus Aluminium bestehen.14, characterized in that the electrodes (41, 51) and the metallizations (31 and 61) are made Consist of aluminum.
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