DE2438009C2

DE2438009C2 - Circuit arrangement with display elements arranged in a matrix

Info

Publication number: DE2438009C2
Application number: DE19742438009
Authority: DE
Inventors: Günter Dipl.-Ing. 6000 Frankfurt Behr
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1974-08-07
Filing date: 1974-08-07
Publication date: 1984-08-23
Also published as: DE2438009A1

Description

Kennzeichen des Anspruchs 1 beschriebenen Merkmale gelöst.Characteristics of claim 1 described features solved.

Durch die Mehrfachausnutzung der Schaltungsteile ergibt sich bei dieser Anordnung ein geringerer Aufwand. Das schnelle Auslesen verkürzt die Zeit zwischen zwei aufeinanderfolgenden Beaufschlagungszyklen für jedes einzelne Anzeigeelement Damit erhöht sich die Zeit, in der an dem jeweiligen Anzeigeeiement Spannung ansteht, d. h., es ergibt sich ein günstigeres PuIs-Pausen-Verhältris. Bei Verwendung von Lampen wird dabei eine hohe Helligkeit bei geringerer Speisespannung erhalten. Falls eine hohe Speisespannung verwendet wird, kann die Zahl der Zeilen und Spalten gegenüber den bekannten Anordnungen erhöht werden.The multiple use of the circuit parts results in less effort in this arrangement. The fast readout shortens the time between two successive application cycles for Each individual display element This increases the time in which voltage is applied to the respective display element pending, d. In other words, there is a more favorable pulse-pause ratio. When using lamps, there is a high level of brightness with a lower supply voltage obtain. If a high supply voltage is used, the number of rows and columns may be opposite the known arrangements are increased.

Ein weiterer Vorteil dieser Anordnung besteht darin, daß bei Störungen des Taktgebers, z. B. durch Ausfall eines oder mehrerer Taktsignale, nach Behebung der Störung der Informationszustand der Matrix nicht gestört istAnother advantage of this arrangement is that in the event of faults in the clock, e.g. B. by failure one or more clock signals, the information status of the matrix is not disturbed after the malfunction has been rectified is

Wenn als Anzeigeelement Lampen verwendet werden, sind die Spaltenschalter vorzugsweise als Konstantstromquellen ausgeführt Bei dieser Anordnung wird die kontinuierliche Anzeige der Informationen mit minimalem schaltungstechnischem Aufwand erreicht. Weiterhin hat die Anordnung den Vorteil, daß alle Lampen einer Spalte unabhängig von dem Widerstandswert der einzelnen Lampen, des Leitungsweges oder der Halbleiterstrecken mit gleich großem Pulsstrom beaufschlagt werden. Deshalb haben alle Lampen einer Spalte in etwa die gleiche Helligkeit Als zusätzlicher Vorteil kommt hinzu, daß die Lampen beim erstmaligen Einschalten und nach längeren Ausschaltphasen im Betrieb der Schaltung nicht durch einen hohen Kaltstrom überlastet werden. Die Anzeige ist ferner unabhängig von Schwankungen der Versorgungsspannung.If lamps are used as the display element, the column switches are preferably used as constant current sources With this arrangement, the continuous display of the information is carried out with achieved with minimal circuit engineering effort. Furthermore, the arrangement has the advantage that all lamps a column regardless of the resistance value of the individual lamps, the conduction path or the Semiconductor paths are acted upon with the same large pulse current. That is why all lamps have a column approximately the same brightness. An additional advantage is that the lamps are switched on for the first time and not overloaded by a high cold current after longer switch-off phases during operation of the circuit will. The display is also independent of fluctuations in the supply voltage.

Bei einer günstigen Ausführungsform ist dem Schreib/Lesespeicher ein Pufferspeicher nachgeschaltet, wobei nach der Eingabe der den Spaltenschaltern zuzuführenden Informationen in den Pufferspeicher ein Schreibzyklus im Schreib/Lesespeicher bis zum Ablauf der einer Zeile zugeordneten Einschaltdauer durchführbar ist. Mit dieser Anordnung ist es möglich, neue Informationen in den Schreib/Lesespeicher einzugeben, ohne daß in den normalen Ablauf der Anzeige der Informationen eingegriffen werden muß.In a favorable embodiment, the read / write memory is followed by a buffer memory, after entering the information to be supplied to the column switches into the buffer memory Write cycle in the read / write memory can be carried out until the on-time assigned to a line has expired is. With this arrangement, it is possible to enter new information into the read / write memory without that it is necessary to intervene in the normal course of the display of the information.

Eine zweckmäßige Ausführungsform besteht darin, daß je Lampe im Schreib/Lesespeicher zwei bit Speicherkapazität vorgesehen sind, in Abhängigkeit von deren Wert eine Spaltenleitung der Leitungsmatrix für die Dauer der Betätigung des Zeilenschalters aus- oder eingeschaltet oder gemäß der Frequenz eines Blinksignalgebers periodisch ein- und ausschaltbar ist. Bei dieser Anordnung können mit minimalem Speicheraufwaiic! verschiedene Schaltzustände von Lampen erzeugt werden. An expedient embodiment consists in that per lamp in the read / write memory two bits of storage capacity are provided, depending on their value, a column line of the line matrix for the Duration of actuation of the row switch switched off or on or according to the frequency of a blinker signal generator can be switched on and off periodically. With this arrangement, with a minimal amount of memory! different switching states of lamps can be generated.

Es ist günstig, den Schreib/Lesespeicher aus zwei mit Dekodierschaltungen ausgestalteten Speicherhälften aufzubauen, von denen jede 1024 bit und eine Ausgangsleitung aufweist, wobei die Ausgangsleitungen der beiden Speicherhälften an eine Verknüpfungsschaltung angeschlossen sind, deren weitere Eingänge mit Signalen zweier Blinksignalgeber und deren Ausgang an ein Schieberegister angeschlossen sind, das über einen Pufferspeicher die Spaltenschalter steuert. Durch diese Anordnung ergibt sich eil¹« einfache Speicherorganisation. Vorzugsweise sind die Ausgangrsignale der Umschaltvorrichtung überTorsChaltungen freigebbar, denen von Taktgebern die Helligkeit der Lampen bestimmende Signale zuführbar sind. Die Lampenhelligkeit kann bei dieser Anordnung durch die Einstellung der Dauer der Taktsignale in einfacher Weise auf einen gewünschten Wert eingestellt werden.It is advantageous to build the read / write memory from two memory halves designed with decoding circuits, each of which has 1024 bits and an output line, the output lines of the two memory halves being connected to a logic circuit, the other inputs of which are connected to signals from two flashing signal generators and their output to a Shift registers are connected, which controls the column switches via a buffer memory. By this arrangement, ^one "simple memory organization gives eil. The output signals of the switching device can preferably be released via gate positions, to which signals determining the brightness of the lamps can be fed from clock generators. With this arrangement, the lamp brightness can be set to a desired value in a simple manner by setting the duration of the clock signals.

Bei einer anderen günstigen Ausführungsform sind den Spaltenschaltern weitere Signale zuführbar, über die eine Schließung aller Spaltenschalter herstellbar ist. Diese Anordnung dient zur Prüfung des Zu»tands der Lampen.In another favorable embodiment, further signals can be fed to the column switches via which a closure of all column switches can be produced. This arrangement is used to check the condition of the Lamps.

ίο Bei einer anderen zweckmäßigen Ausführungsform ist vorgesehen, daß die: Dauer der den Zeilenschaltern zugeführten Signale von einem lmpulslängendiskriminator überwachbar ist, der bei Überschreiten einer einstellbaren Dauer ein Alarmsignal erzeugt Mit diesem Alarmsignal kann die Anzeigeschaltung abgeschaltet werden, wenn durch ein zu langes Ansteuersignal aufgrund der hohen Lampenbetriebsspannung die Gefahr der Zerstörung der Lampen droht.ίο In another useful embodiment it is provided that: the duration of the signals fed to the line switches from a pulse length discriminator can be monitored, which generates an alarm signal when an adjustable duration is exceeded Alarm signal, the display circuit can be switched off if due to an excessively long trigger signal the high lamp operating voltage threatens to destroy the lamps.

Die Erfindung wird im folgenden an Hand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert Es zeigtThe invention is explained in more detail below with reference to an embodiment shown in the drawing It shows

F i g. 1 ein Blockschaltbild einer Schaltungsanordnung mit Lampen als Anzeigeelemente,F i g. 1 is a block diagram of a circuit arrangement with lamps as display elements,

F i g. 2 ein Blockschaltbild einer Ausführungsform mit einem Schreib/Lesespeicher, der aus zwei Speicherhälften mit je 1024 bit besteht,F i g. 2 shows a block diagram of an embodiment with a read / write memory made up of two memory halves with 1024 bits each,

F i g. 3 das Format der für die Änderung des Anzeigezustands einer Lampe erforderlichen Information.F i g. 3 the format for changing the display status information required for a lamp.

Die in F i g. 1 dargestellte Schaltungsanordnung entjo hält Lampen 1, die an verschiedenen Stellen in einer gewünschten Konfiguration angeordnet sein können. Den Lampen 1 sind Dioden 2 vorgeschaltet. Jede Lampe 1 ist jeweils an eine Zeilenleitung 3 und eine Spaltenleitung 4 angeschlossen. Die Zeilen- und Spaltenleitungen 3,4 bilden eine Leitungsmatrix. In F i g. 1 sind lediglich vier Zeilen- und Spaltenleitungen 3, 4 dargestellt. Im allgemeinen ist eine Leitungsmatrix jedoch aus mehr Zeilen- und Spaltenleitungen 3, 4 aufgebaut. Eine Leitungsmatrix mittlerer Größe kann z. B. sechzehn Zeilen- und Spaltenleitungen 3,4 aufweisen. Mit einer derartigen Leitungsmatrix können somit 256 Lampen 1 gespeist werden.The in F i g. 1 shown circuit arrangement entjo holds lamps 1 which can be arranged in various places in a desired configuration. The lamps 1 are preceded by diodes 2. Each lamp 1 is connected to a row line 3 and a column line 4 connected. The row and column lines 3, 4 form a line matrix. In Fig. 1 are only four row and column lines 3, 4 shown. In general, however, a line matrix is made up of more Row and column lines 3, 4 constructed. A medium-sized line matrix may e.g. B. sixteen line and column lines 3, 4. With such a The line matrix can thus feed 256 lamps 1.

In Reihe mit jeder Zeilenleitung 3 liegt ein Zeilenschalter 5. über den die Zeilenleitung 3 an eine Betriebsspannung angeschlossen werden kann. Die Zeilenschalter 5 sind in einer als Dekodierschaltung ausgeführten Umschaltevorrichtung 6 angeordnet, von der sie zyklisch umgeschaltet werden. Bei sechzehn Zeilenleitungen 3 enthält die Dekodierschaltung 6 sechzehn Zeilenschalter 5. Um diese sechzehn Zeilenschalter 5 zyklisch ein- und auszuschalten, ist die Dekodierschaltung 6 so ausgelegt, daß aus den Signalen von vier Ansteuerleitungen 7, auf denen nacheinander die Adressen der Zeilenschalter 5 in binärer Form vorgegeben werden, jeweils ein Signal für eine der sechzehn Zeilenleitungen 3 zu den Zeilenschaltern 5 gebildet wird. Von den vier zur Dekodierschaltung 6 verlaufenden Ansteuerieitungen 7 ist in F i g. 1 nur eine Ansteuerleitung 7 der Übersichtlichkeit halber dargestellt, Die Ansteuerleitung 7 wird in gleicher Weise wie die nicht näher gezeigten weiteren drei Ansteuerleitungen 7 von einem Frequenzteiler 8 gespeist der an einen Taktgeber 9 angeschlossen ist. Der Frequenzteiler 8 bildet aus den vom Taktgeber 9 abgegebenen Impulsen auf den vier Ansteuerleitungen in zyklischer Reihenfolge die den binären Zahlen 1 bis 16 entsprechenden Signalkombinationen.In series with each row line 3 is a row switch 5. via which the row line 3 can be connected to an operating voltage. The carriage return 5 are arranged in a switching device 6 designed as a decoding circuit, from which they cyclically be switched. With sixteen row lines 3, the decoding circuit 6 contains sixteen row switches 5. To switch these sixteen line switches 5 on and off cyclically, the decoding circuit 6 is like this designed that from the signals of four control lines 7, on which one after the other the addresses of the row switches 5 can be specified in binary form, one signal each for one of the sixteen row lines 3 to the line switches 5 is formed. Of the four control lines 7 running to the decoding circuit 6 is in Fig. 1, only one control line 7 is shown for the sake of clarity. The control line 7 is shown in FIG in the same way as the further three control lines 7, not shown in detail, from a frequency divider 8 fed to a clock 9 is connected. The frequency divider 8 forms from the clock generator 9 The pulses emitted on the four control lines in a cyclical sequence correspond to the binary numbers 1 to 16 corresponding signal combinations.

Vom Taktgeber 9 führt eine weitere Leitung 10 zu UND-Gliedern II, die den Zeilenschaltern 5 verge-Another line 10 leads from clock generator 9 to AND gates II, which feed line switches 5

schaltet sind. Die zweiten Eingänge der UND-Glieder 11, von denen ebenfalls nur eines dargestellt ist, werden von den Signalen der Dekodierschaltung 6 beaufschlagt. Durch das auf der Leitung 10 anstehende Signal wird die Dauer der Einschaltung der Zeilenschalter 5 bestimmt. Von dieser Dauer hängt die Helligkeit der Lampen 1 ab. Durch eine Änderung der Impulsdauer des Signals auf der Leitung 10 kann somit die Helligkeit der Lampen 1 auf einen gewünschten Wert eingestellt werden.are switched. The second inputs of the AND gates 11, of which only one is also shown, are acted upon by the signals of the decoding circuit 6. Due to the signal on line 10, the The duration of the activation of the line switch 5 is determined. The brightness of the lamps 1 depends on this duration. By changing the pulse duration of the signal on the line 10, the brightness of the lamps 1 can be set to a desired value.

Die vier vom Frequenzteiler 8 gespeisten Ansteuerleitungen 7 sind nicht nur mit der Dekodierschaltung 6, sondern auch mit Umschaltern 12 verbunden, von denen in F i g. 1 einer gezeigt ist. Der Umschalter 12 ist gemäß F i g. 1 als Kontakt ausgebildet. Es kann jedoch auch ein kontaktlos arbeitender Umschalter vorgesehen sein. Während der Runestromeingang des Umschalters 12 an den Frequenzteiler 8 angeschlossen ist, steht der Arbeitsstromeingang mit einer Leitung 13 in Verbindung. Es sind vier Leitungen 13, von denen nur eine dargestellt ist, in Übereinstimmung mit den vier Ansteuerleitungen 7 vorhanden.The four control lines 7 fed by the frequency divider 8 are not only connected to the decoder circuit 6, but also connected to changeover switches 12, of which in FIG. 1 one is shown. The switch 12 is according to F i g. 1 designed as a contact. However, a contactless changeover switch can also be provided. During the run current input of the switch 12 on the frequency divider 8 is connected, the working current input is with a line 13 in connection. There are four lines 13, only one of which is shown is present in accordance with the four drive lines 7.

Die Ausgänge der Umschalter 12 sind an eine Zeilenadressierschaltung 14 angeschlossen, von der die Zeilen eines matrixförmig aufgebauten Schreib/Lesespeichers 15 angesteuert werden. Als Schreib/Lesespeicher 15 kann ein Magnetkernspeicher verwendet werden. Der Schreib/Lesespeicher 15 enthält sechzehn Zeilenleitungen, die nicht näher dargestellt sind. Weiterhin sind im Schreib/Lesespeicher 15 zweiunddreißig nicht näher dargestellte Spaltenleitungen vorhanden, die von einer Spaltenadressierschaltung 16 angesteuert werden können. Die Spaltenadressierschaltung 16 ist an einen aus fünf nicht dargestellten Leitungen bestehenden Kanal 17 angeschlossen, über den die einzelnen Spalten des Schreib/Lesespeichers 15 adressiert werden können. Die Spaltenadressierschaltung 16 steht weiterhin über eine Leitung 18 mit einem Leitwerk 19 in Verbindung. Durch ein Signal auf der Leitung 18 werden alle zweiunddreißig Spalten des Schreib/Lesespeichers 15 gemeinsam adressiert.The outputs of the switch 12 are to a row addressing circuit 14 connected, of which the lines of a matrix-like read / write memory 15 can be controlled. A magnetic core memory can be used as the read / write memory 15. Of the Read / write memory 15 contains sixteen row lines, which are not shown in detail. Furthermore, in the Read / write memory 15 thirty-two column lines (not shown in detail) are provided by one Column addressing circuit 16 can be controlled. The column addressing circuit 16 is on on off five lines, not shown, existing channel 17 connected through which the individual columns of the Read / write memory 15 can be addressed. The column addressing circuit 16 continues to protrude a line 18 with a tail unit 19 in connection. A signal on line 18 will make them all thirty-two Columns of the read / write memory 15 addressed together.

Über das Leitwerk 19 ist die Umschaltung des Kontakts des Umschalters 12 auf den Ruhe- oder Arbeitsausgang steuerbar. Das Leitwerk 19 ist ferner mit den Adressierschaltungen 14,16 durch eine Leitung 20 verbunden, über die der Schreib/Lesespeicher 15 in den Schreibbetrieb für die Einspeicherung von Informationen versetzt werden kann. Das Leitwerk 19 kann über eine Leitung 21 einen Befehl erhalten, durch den die Umschaltung des Schreib/Lesespeichers 15 vom Lesein den Schreibbetrieb signalisiert wird.The control unit 19 is used to switch the contact of the changeover switch 12 to the idle or work output controllable. The tail unit 19 is also connected to the addressing circuits 14, 16 by a line 20, Via the read / write memory 15 in the write mode for storing information can be moved. The tail unit 19 can receive a command via a line 21 through which the Switching of the read / write memory 15 from read to write mode is signaled.

Der Schreib/Lesespeicher 15 ist über einen zweiunddreißig Leitungen aufweisenden Kanal 22 mit einer Steuerschaltung 23 verbunden, in der die Signale des Kanals 22 dekodiert werden. Für jeweils zwei Leitungen des Kanals 22 sind an der Steuerschaltung 23 drei Leitungen 24,25,26 vorgesehen. In Abhängigkeit von den anstehenden Signalen wird eine der Leitungen 24,25,26 mit einem Signal beaufschlagt Die Leitung 24 ist unmittelbar an eine Leitung 27 angeschlossen. Die Leitungen 25,26 sind jeweils mit einem Eingang eines UND-Glieds 28, 29 verbunden. Die Ausgänge der UND-Glieder 28, 29 speisen die Leitung 27. Neben der Leitung 27 sind weitere fünfzehn nicht näher dargestellte Leitungen vorhanden. Die zweiten Eingänge der UND-Glieder 28, 29 sind an Ausgänge eines Blinksignalgcbers 30 angeschlossen, der Blinksignale mit unterschiedlichen Frequenzen ausgibtThe read / write memory 15 is via a thirty-two line having channel 22 with a Control circuit 23 connected, in which the signals of the channel 22 are decoded. For two lines each of the channel 22 are three lines on the control circuit 23 24,25,26 provided. Depending on the pending signals, one of the lines 24, 25, 26 acted upon by a signal. The line 24 is directly connected to a line 27. The lines 25, 26 are each connected to an input of an AND element 28, 29. The outputs of the AND gates 28, 29 feed the line 27. In addition to the line 27, there are fifteen other lines, not shown available. The second inputs of the AND gates 28, 29 are connected to outputs of a blinking signal device 30, that emits flashing signals with different frequencies

In der Steuerschaltung 23 können nicht näher dargestellte Pufferspeicher vorhanden sein, die nur während einer genau festgelegten Auslesephase des Schreib/Lesespeichers 15 die auf dem Kanal 22 übertragenen Informationen aufnehmen und anschließend bis zur nächsten Auslesephase speichern. Die Steuerung der Pufferspeicher wird zweckmäßigerweise vom Leitwerk 19 vorgenommen.In the control circuit 23 there may be buffer memories (not shown in more detail) that are only available during a precisely defined read-out phase of the read / write memory 15, the information transmitted on the channel 22 record and then save until the next readout phase. The control of the buffer storage is expediently carried out by the tail unit 19.

Die Leitung 27 ist auf einen Eingang eines ODER-Glieds 31 gelegt, dessen zweiter Eingang von einer Leitung 32 gespeist wird. Der Ausgang des ODER-Glieds 31 ist mit einem Pufferspeicher 33 verbunden, der an weitere nicht dargestellte ODER-Glieder angeschlossen ist, die von der Leitung 27 entsprechenden fünfzehn weiteren Leitungen gespeist werden. Über den Pufferspeicher 31 werden sechzehn Spaltenschalter 34 angesteuert, die in Reihe mit den sechzehn Spaiienleitungen 4 geschaltet sind. Von den sechzehn Ausgängen des Pufferspeichers 33 ist nur einer (Ausgang 35) in F i g. 1 dargestellt Als Spaltenschalter 34 und Zeilenschalter 5 sind kontaktlos arbeitende Schaltelemente vorgesehen. Die vom Taktgeber 9 abgegebenen Impulse werden vom Frequenzteiler 8 in zyklischer Reihenfolge in den binären Zahlen 1 bis 16 entsprechende Signalkombinationen '■; auf den vier Ansteuerleitungen 7 umgewandelt. Die je- .· weilige Signalkombination wird zur Adressierung der ; Zeilen des Schreib/Lesespeichers 15 verwendet, der im Lesebetrieb über die Leitung 18 und die Spaltenadressierschaltung 16 so betrieben wird, daß alle zweiund- ' dreißig Spalten gemeinsam angesteuert werden. Die in den Spalten des Schreib/Lesespeichers 15 enthaltene Information wird somit zeilenweise der Steuerschaltung 23 zugeführt.The line 27 is connected to an input of an OR gate 31, the second input of which is fed by a line 32. The output of the OR element 31 is connected to a buffer memory 33 which is connected to further OR elements (not shown) which are fed by the line 27 corresponding to fifteen further lines. Sixteen column switches 34, which are connected in series with the sixteen spa lines 4, are activated via the buffer memory 31. Of the sixteen outputs of the buffer memory 33, only one (output 35) is shown in FIG. 1, as column switch 34 and row switch 5, contactless switching elements are provided. The pulses emitted by the clock generator 9 are transmitted by the frequency divider 8 in a cyclical sequence in the binary numbers 1 to 16 corresponding signal combinations '■; converted to the four control lines 7. The respective signal combination is used to address the; Rows of the read / write memory 15 is used, which is operated in the read mode via the line 18 and the column addressing circuit 16 so that all thirty-two columns are controlled together. The information contained in the columns of the read / write memory 15 is thus fed to the control circuit 23 line by line.

Die in jeweils zwei benachbarten Speicherzellen enthaltenen Informationen dienen zur Bestimmung des Anzeigezustands einer der Lampen 1. Sind in beiden Speicherzellen binäre Nullen enthalten, dann entspricht dies dem Aus-Zustand der jeweiligen Lampe. Die Leitungen 24, 25, 26 führen daher keine Steuersignale. Wenn in beiden Speicherzellen logische Einsen gespeichert sind, so muß die zugeordnete Lampe 1 Dauerlicht abgeben. Daher führt die Leitung 24 ein entsprechendes Signal. Den beiden möglichen Kombinationen von jeweils einer binären Eins und einer binären Null in den Speicherzellen ist der Betriebszustand Blinken zugeordnet, wobei je nach der Kombination die schnelle oder langsame Blinkfrequenz durch Steuersignale auf den Leitungen 28, 29 ausgewählt wird. Den Betriebszuständen »Aus«, »Dauerlicht« oder »Blinklicht« entsprechende Signale werden über ODER-Glieder 31 und den Pufferspeicher 33 den Spaltenschaltern 34 zugeführt Diese Signale gelangen für alle sechzehn Spaltenleitungen 4 gleichzeitig zu den Spaltenschaltern 34, die gemäß diesen Signalen geöffnet, geschlossen oder periodisch geöffnet und geschlossen werden.The information contained in two adjacent memory cells is used to determine the display status one of the lamps 1. If both memory cells contain binary zeros, then this corresponds the off state of the respective lamp. The lines 24, 25, 26 therefore do not carry any control signals. If in logical ones are stored in both memory cells, the associated lamp 1 must emit continuous light. Line 24 therefore carries a corresponding signal. The two possible combinations of one each binary one and a binary zero in the memory cells are assigned the flashing operating state, with depending on the combination, the fast or slow flashing frequency through control signals on the lines 28, 29 is selected. Signals corresponding to the operating status »Off«, »Continuous light« or »Flashing light« are fed to the column switches 34 via OR gates 31 and the buffer memory 33. These signals arrive for every sixteen column lines 4 at the same time to the column switches 34, which according to these signals opened, closed or periodically opened and closed.

Die Ausgangssignale des Frequenzteilers 8 werden von der Dekodierschaltung 6 durch eine (1) aus (16) Dekodierung in zyklischer Reihenfolge zur Ansteuerung der Zellenschalter 5 ausgegeben. Daher wird immer eine den zweiunddreißig Speicherzellen je Zeile des Schreib/Lesespeichers 15 entsprechende Information von einer Zeilenleitung3 der Leitungsmatrix gleichzeitig angezeigt Die Zykluszeit ist dabei so kurz gewählt daß die Unterbrechung der Anzeige eine Zeilenleitung 3 durch Ansteuerung der fünfzehn anderen Zeilenleitun gen 3 vom Auge nicht mehr wahrgenommen wird. Aufgrund der Wärmekapazität der Fäden der Lampen 1 wird daher eine Beaufschlagung eine Lampe 1 mit Betriebsspannung während eines der Anzahl der ZeilenleiThe output signals of the frequency divider 8 are determined by the decoding circuit 6 by a (1) from (16) Decoding is output in cyclic order to control the cell switch 5. Hence always will information corresponding to the thirty-two memory cells per row of the read / write memory 15 simultaneously displayed by a row line3 of the line matrix The cycle time is chosen to be so short that the interruption of the display of a row line 3 by driving the other fifteen row lines gen 3 is no longer perceived by the eye. Because of the heat capacity of the filaments of the lamps 1 is therefore an application of an operating voltage to a lamp 1 during one of the number of lines

lungen 3 entsprechenden Bruchteils der Gesamtlaufzeit der zyklischen Steuerung als Dauerlicht empfunden.lung 3 corresponding fraction of the total term perceived as permanent light by the cyclical control.

Die Lampen 1 zeigen daher kontinuierlich die in dem Schreib/Lesespeicher 15 enthaltenen Informationen an.The lamps 1 therefore continuously display the information contained in the read / write memory 15.

Bei der in Fig.2 dargestellten Schaltungsanordnung besteht der Schreib/Lesespcicher 15 aus zwei llillfien, von denen jede 1024 bit aufweist. Der aus zwei Hälften mit je 1024 χ 1 bit bestehende Schreib/Lesespeicher 15 enthält zwei Ausgangsleitungen 36, 37. Die Ausgangsleitung 37 steht mit einem Eingang eines UND-Glieds 38 und einem Sperreingang eines UND-Glieds 39 in Verbindung. Die Ausgangsleitung 36 ist an den zweiten Eingang des UND-Glieds 38. einen Eingang des UND-Glieds 39 und einen Sperreingang eines UND-Glieds 40 angeschlossen. Zwei Blinkgeber 41,42 speisen je einen Eingang der UND-Glieder 40, 39. Den UND-Gliedern 38, 39, 40 ist ein ODER-Glied 43 nachgeschaltet, von dem ein weiterer Eingang mit der Leitung 32 verbunden ist. Die UND-Glieder 38 bis 40 bilden zusammen mit dem ODER-Glied eine Verknüpfungsschaltung. Das ODER-Glied 43 speist ein Schieberegister 44, dem der Pufferspeicher 33 nachgeschaltet ist. Die vom ODER-Glied 43 ausgehenden Informationen werden durch Signale auf einem nicht bezeichneten Takleingang des Schieberegisters 44 seriell eingegeben.In the circuit arrangement shown in FIG If the read / write memory 15 consists of two illfien, each of which has 1024 bits. The one in two halves Read / write memories 15, each with 1024 χ 1 bit, contain two output lines 36, 37. The output line 37 has an input of an AND element 38 and a blocking input of an AND element 39 in FIG Link. The output line 36 is connected to the second input of the AND element 38, an input of the AND element 39 and a blocking input of an AND gate 40 is connected. Two flasher units 41, 42 each feed one Input of the AND gates 40, 39. The AND gates 38, 39, 40 is followed by an OR gate 43, from another input is connected to line 32. The AND gates 38 to 40 form together with the OR gate a logic circuit. The OR gate 43 feeds a shift register 44, which the Buffer memory 33 is connected downstream. The information going out from the OR gate 43 is represented by signals input serially to an unmarked clock input of the shift register 44.

Jede Speicherhälfte ist mit einer nicht dargestellten Dekodierschaltung ausgestattet, die aus einer anstehenden Adresse je eine Spalten- und eine Zeilenleitung auswählt Die beiden Speicherhälften werden parallel adressiert Die hierfür erforderlichen acht Adressensignale werden von dem Frequenzteiler 8 über die Umschalter 12 dem Schreib/Lesespeicher 15 zugeführt. In F i g. 2 ist von den zwischen den Umschaltern 12 und den Adresseneingängen vorhandenen acht Verbindungsleitungen eine Leitung 46 dargestellt. Ein Umschalter 12 setzt sich aus einem ODER-Glied 48 und zwei diesem vorgeschalteten UND-Gliedern 49, 50 zusammen. Ein Eingang des UND-Glieds 49 wird von einem Ausgang des Frequenzteilers 8 gespeist. Das Leitwerk 19 ist mit dem anderen Eingang des Und-Glieds 49 und einem Sperreingang des UND-Glieds 50 verbunden. Der zweite Eingang des UND-Glieds 50 ist an eine Leitung 51 angeschlossen, die zur Adressierung der Speicherzellen beim Eingeben neuer Informationen dient. Die Anzahl der Umschalter 12 entspricht der Anzahl der über den Frequenzteiler 8 adressierbaren Speicherzellen. Der Frequenzteiler 8 speist somit in gleicher Weise wie beim UND-Glied 49 Eingänge der anderen acht Umschalter.Each memory half is equipped with a decoding circuit (not shown), which consists of a pending Address selects one column and one row line. The two memory halves are parallel addressed The eight address signals required for this are sent from the frequency divider 8 via the switch 12 fed to the read / write memory 15. In Fig. 2 is of the between switches 12 and The eight connecting lines present to the address inputs, one line 46 is shown. A toggle switch 12 is composed of an OR element 48 and two AND elements 49, 50 connected upstream of this. An input of the AND element 49 is fed from an output of the frequency divider 8. The tail unit 19 is connected to the other input of the AND element 49 and a blocking input of the AND element 50. The second input of the AND gate 50 is connected to a line 51 which is used for addressing the Storage cells when entering new information is used. The number of switches 12 corresponds to the number the memory cells addressable via the frequency divider 8. The frequency divider 8 thus feeds in the same Same as with AND gate 49 inputs of the other eight changeover switches.

Bei jeder Änderung eines der an den Ausgängen des Frequenzteilers S parallel anstehenden Signale werden aus dem Schreib/Lesespeicher 15 auf den Leitungen 36, 37 parallel zwei bit ausgelesen. Je nach der Wertigkeit dieser beiden bit entsteht am Ausgang des ODER-Glieds 43 ein Signal mit der Frequenz 41 oder 42. Wenn beide Leitungen 36,37 Signale, die einer logischen »1« zugeordnet sind, führen, steht am Ausgang des ODER-Glieds 43 ein Dauersignal an. Die Ausgangssignale des ODER-Glieds 43 werden mit der Taktfolge auf den Leitungen 36,37 durch einen Schiebetakt nacheinander in das Schieberegister 44 eingegeben, bis dieses die einer Zeile der Matrix entsprechende Information enthält Diese Information wird anschließend in den Pufferspeicher 33 parallel übertragen. Wenn eine einer Lampe 1 zugeordnete Information geändert werden soll, müssen die dieser Lampe 1 zugeordneten Speicherplätze im Schreib/Lesespeicher 15 adressiert und die Information über zwei Leitungen 45 in diese Speicherplätze eingegeben werden.Whenever one of the signals pending in parallel at the outputs of the frequency divider S changes two bits are read out in parallel from the read / write memory 15 on lines 36, 37. Depending on the value of these two bits, a signal with the frequency 41 or 42 is generated at the output of the OR gate 43. If Both lines 36,37 carry signals that are assigned to a logical "1", is at the output of the OR gate 43 a continuous signal. The output signals of the OR gate 43 are with the clock sequence on the lines 36,37 entered one after the other into the shift register 44 by a shift clock until this one Row contains information corresponding to the matrix. This information is then stored in the buffer memory 33 transmitted in parallel. If information assigned to a lamp 1 is to be changed, must the memory locations assigned to this lamp 1 in the read / write memory 15 are addressed and the information can be entered into these memory locations via two lines 45.

Die Information wird nach dem in Fi g. 3 dargestellten Format übertragen, das insgesamt zehn Bits aufweist. Ein vier bit umfassendes erstes Feld 56 ist für dieThe information is according to the in Fi g. 3 shown Transmitted format that has a total of ten bits. A four-bit first field 56 is for the

·> Spallcnadresse vorgesehen, wobei durch diese Adresse jeweils zwei Speicherzellen gemeinsam angesteuert werden, in denen die in einem zwei bit umfassenden zweiten Feld 59 festgelegte Information enthalten ist. Die Bitkombination des zweiten Felds 59 bestimmt den ·> Spallcnadresse provided, wherein two memory cells are controlled in common by that address, respectively, in which is included in a two-bit field comprising the second set 59 of information. The bit combination of the second field 59 determines the

ίο Betriebszustand der zugeordneten Lampe 1. Ein vier bit umfassendes drittes Feld 57 dient zur Ansteuerung der Zeilenadresse. Bei einer Matrix mit 16 Zeilen- und 16 Spaltenleitungen wird der Schreib/Lesespeicher 15 zu einem Viertel ausgenutzt. Die restlichen Speicherplätze können zur Adressierung weiterer Matrixschaltungen benutzt werden.ίο Operating status of the assigned lamp 1. A four bit comprehensive third field 57 is used to control the line address. For a matrix with 16 rows and 16 The read / write memory 15 is used up to a quarter of the column lines. The remaining storage spaces can be used to address further matrix circuits.

Der Beginn eines Schreibvorgangs wird dem Leitwerk 19 durch einen Befehl auf der Leitung 21 gemeldet. Das Leitwerk 19 schaltet danach den Umschalter 12 auf die Leitung 13 bzw. 51 um und steuert den Schreib/Lesespeicher 15 im Schreibbetrieb. Auf den Leitungen 45 werden die einzelnen Stellen der jeweils zwei bit umfassenden Einheit in Verbindung mit über die Umschalter 12 vorgegebenen Adressensignalen adressiert und die gewünschten Informationen in den Schreib/Lesespeicher 15 eingegeben.The start of a write process is reported to the control unit 19 by a command on the line 21. The tail unit 19 then switches the switch 12 to the line 13 or 51 and controls the read / write memory 15 in write mode. On the lines 45, the individual positions of the two-bit Unit addressed in connection with predetermined address signals via the switch 12 and the The desired information is entered into the read / write memory 15.

Die Schreibphase für den Schreib/Lesespeicher 15 läuft innerhalb der dem Auslesen der beiden bit für jeweils eine Lampe 1 zugeordneten Zykluszeit ab. Sobald die bit ausgelesen sind, steht der Schreib/Lesespeicher 15 für das Einschreiben von Informationen zur Verfügung. Die Schreibphase endet mit dem Beginn eines neuen Lesezyklus. Der Schreibvorgang läuft in sehr kurzer Zeit ab. Es steht auch genügend Zeit zur Verfügung, um die Umschalter 12 nach dem Schreibbetrieb wieder in die für den Lesebetrieb geeignete Stellung zurückzuschalten. Eine neu eingeschriebene Information wird dann angezeigt, wenn durch den Ablesezyklus die betroffenen Speicherzellen ausgewählt werden. Das Eingeben neuer Informationen bewirkt daher keine Unterbrechung der kontinuierlichen Anzeige der Lampen 1.The write phase for the read / write memory 15 runs within the reading of the two bits for a cycle time assigned to each lamp 1. As soon as the bits have been read out, the read / write memory is available 15 available for registered information. The writing phase ends with the beginning of a new read cycle. The writing process takes a very short time. There is also enough time around the switch 12 after the write operation back into the position suitable for the read operation to switch back. Newly written information is displayed when through the reading cycle the affected memory cells are selected. Entering new information therefore does not cause any interruption the continuous display of the lamps 1.

An die Zeilenleitungen 3 ist ein Impulslängendiskriminator 47 angeschlossen, von dem die Dauer der Signale auf den Zeilenleitungen 3 überwacht wird. Überschreitet ein Signal die vom Impulslängendiskriminator 47 abhängige Zeitdauer, dann wird ein Alarmsignal erzeugt, durch das die Anzeigeschaltung abgeschaltet werden kann. Dadurch lassen sich Zerstörungen der mitA pulse length discriminator is attached to the row lines 3 47 connected, of which the duration of the signals on the row lines 3 is monitored. Exceeds a signal the duration of the pulse length discriminator 47 dependent, then an alarm signal is generated, by which the display circuit can be switched off. This can destroy the with

so hohen Betriebsspannungen gespeisten Lampen 1 vermeiden. Avoid lamps 1 supplied with such high operating voltages.

Über die Leitungen 32 und die nicht dargestellten weiteren Leitungen können Signale eingespeist werden, über die alle Lampen 1 gleichzeitig in den Betriebszustand »Dauerlicht« umgeschaltet werden. Dies ermöglicht eine Lampenprüfung.Signals can be fed in via lines 32 and the additional lines not shown, via which all lamps 1 can be switched over to the "continuous light" operating state at the same time. this makes possible a lamp test.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

1 2 6. Circuit arrangement according to one of the claims: before 1 to 5, characterized in that further signals can be fed to the column switches (34),

1. Circuit arrangement with matrix-like connection via which all column switches (34) are closed arranged display elements, the row lines 5 of which can be produced for testing the display elements (l) to operating voltage via assigned line circuit 7. Circuit arrangement according to one of the claims can be connected by a switchover before 1 to 6, characterized in that the duration direction can be actuated in cyclical order, the signals fed to the row lines (3) from with the column assigned to the column lines, a pulse length discriminator (47) can be monitored switch, which is the switching state of the individual io, which is when an adjustable duration is exceeded Display elements determining information generated in an alarm signal

memory cells arranged in the form of a matrix

Write / read memory are stored, each of which

Temporary content can be read out using address signals and
one the signal voltage for the display elements 15 each

Line selecting control circuit for switching on The invention relates to a circuit arrangement

Preparation of the corresponding column formwork according to the preamble of claim 1.

• st, marked with. A circuit arrangement in the preamble of

that the content of the memory cells of the type described in the read / write claim is known (AT-PS

Memory (15) read out together in cells 20 2 86 148). With this circuit arrangement

the row lines as well as groups together

that signals from a clock generator (9) on the row-grouped column lines are controlled one after the other.

switches (5) of the switching device (6) are applied, the data for the column lines are there in

that output signals in a manner corresponding to the clock generator (9) one after the other from the write /

applied frequency divider (8) read out to the line 25 read-only memory. New data will be the

switch (5) can be applied, read / write memory of the known arrangement

that the output signals of the frequency divider (8) are fed to an input register, the content of which is stored in the

entered via changeover switch (12) to the read / write memory earlier, but outside of a read-out cycle

(15) to control its memory line by line.

cells can be applied, 30 is also known a circuit arrangement for

and that for entering new data in the writing / reading a light panel with moving light letters (AT-PS

sespeicher (15) actuated by a tail unit (19) 2 42 567). In this arrangement, the lamps are the

ble switch (12) can be placed on lines (13), light panel via switching circuits each to one

so that line address signals buffers are connected via lines (13). The switching circuit

Ie and via further lines (18 and 17) columns of all lamps are on the same row line and on

address signals and the corresponding Datcnsi- different column lines connected. as well

signals to the read / write memory (15) can be supplied. are all buffers to a separate

2. Circuit arrangement according to claim 1, connected row line. The two through characterized in that as display elements (1) lenleiungcn are alternated with pulses of a Lamps provided and that the column switch 40 acted upon by the clock generator. The column lines are (34) are designed as constant current sources. according to the information to be displayed

3. Circuit arrangement according to claim 1 or 2, schicdenen times applied to operating voltage. Of the characterized in that the read / write memory of the known arrangement escaped (15) a buffer memory (33) is connected downstream, holds output lines, the number of which depends on the cell and that after entering the column switches (34) 45 number of the memory matches. Each exit lead to be supplied Information in the buffer storage device is connected to a gate circuit, which moreover (33) is controlled by a stepping mechanism until the expiry of the one assigned to a line, which the Duty cycle causes a write cycle in the write / read forwarding of the stored information memory (15) is feasible. Entering information into memory will

4. Circuit arrangement according to claim 2 or 3, 50 carried out by its own controller.

characterized in that, for each lamp (1), a circuit arrangement is also known

Read / write memory (15) two bit storage capacity incandescent lamps (DE-AS 22 11 760), each of which has a

ity are provided, depending on their connection to a row line and with the other

Value of a column line (4) for the duration of the beta connection to a column line of a line

the corresponding line switch (5) is 55 trix set. The line matrix contains several column

or switched on or according to the frequency of a th and lines. The row lines are through a

Flashing signal generator (30) periodically on and off switching device in cyclic order at

barist voltage applied. There are also column switches

5. Circuit arrangement according to claim 4, there- present that during the actuation time of the respective through characterized in that the read / write memory line switch corresponds to that to be displayed rather (15) are excluded from two with decoding circuits.

equipped memory halves of 1024 bits each. The object of the invention is to provide a

stands, with each storage half having an output circuit arrangement of the

device (36 or 37), the genus explained in such a way to be further developed based on a link

Fung circuit (38 to 40, 43) are connected, at t> ^r > no that the information to be displayed line by line

which signals from two blink signal generators (41 and 42) as quickly as possible and with multiple use of

and the output of which can be read in and out of a shift register switching parts.

(44) is connected. The object is achieved according to the invention by the im