DE2431326A1

DE2431326A1 - Extendable modular decoder unit - for selection of a terminal out of a number of terminals

Info

Publication number: DE2431326A1
Application number: DE2431326A
Authority: DE
Inventors: Manfred Ing Grad Maderitsch
Original assignee: Computer Gesellschaft Konstanz mbH
Current assignee: Oce Document Technologies GmbH
Priority date: 1974-06-29
Filing date: 1974-06-29
Publication date: 1976-01-15

Abstract

Identically constructed subunits consists of a superoridnate unit and a number of other equal in rank decoder units selected by a first address signal applied to the first decoder unit; the first address signal is logically linked with specified selection signals, and the result marks one of the subunits as the selected subunit which activates one of the 128 terminals in accordance with a second address signal; the first address signal is partly added modulo 2 to the specified selection signals; this addition is carried out by an EXCLUSIVE-OR circuit.

Description

Entschlüsselungseinheit Die vorliegende Erfindung bezieht sich auf eine modular aufgebaute und erweiterbare Entschlüsselungseinheit zur Auswahl einer Anschlußklemme aus einer Vielzahl von Anschlußklemmen. Decryption Unit The present invention relates to a modular and expandable decryption unit for selecting a Terminal made from a variety of terminals.

Es'sind Schaltungen und insbesondere integrierte Decodierbausteine bekannt, die in Anwendung der Boole'schen Algebra durch logische Verknüpfungen der gewichteten Bits eines Adreßsignals-dieses gewissermaßen auffächern und je nach der Bitkombination des Adreßsignals selbst einen Ausgangsanschluß aktivieren. Für die binäre Verschlüsselung einer Dezimalzahl zwischen 0 und n-1 benötigt man ein Adreßsignal mit log 2 n Bits. Die entschlüsselte Darstellung des Adreßsignals erfordert n Bits, von denen eines ein dem binären Wert "L" entsprechendes Signal charakterisiert, während alle übrigen Bits dem binären Wert 11011 entsprechen.They are circuits and, in particular, integrated decoding modules known that in the application of Boolean algebra by logical links of the weighted bits of an address signal - this to a certain extent fan out and depending on the bit combination of the address signal itself activate an output terminal. For the binary encryption of a decimal number between 0 and n-1 is required Address signal with log 2 n bits. The decoded representation of the address signal requires n bits, one of which characterizes a signal corresponding to the binary value "L", while all other bits correspond to the binary value 11011.

Die bekannten Schaltungen und Bausteine beziehen sich stets auf relativ wenige Anschlußklemmen. Nimmt deren Anzahl zu, so steigt in gleichem Maße die Unübersichtlichkeit bezüglich der Verdrahtung und gleichzeitig die Wahrscheinlichkeit für Verdrahtungsfehler, Nimmt man ferner bekannte Decodierbausteine und baut durch geeignete Zusammenschaltung Entschlüsselungseinheiten größeren Ausmaßes auf, so bleibt immer noch ein erheblicher Verdrahtungsaufwand, dessen besonderer Nachteil darin besteht, daß unübersichtlich viele Signale für die Einzelbausteine der komplexen Entschlüsselungseinheit zur Verfügung gestellt werden müssen.The known circuits and components always refer to relative few terminals. If their number increases, so increases in same Measure the confusion regarding the wiring and at the same time the probability for wiring errors, you also take well-known decoding modules and build through suitable interconnection of decryption units on a larger scale, see above there is still a considerable amount of wiring, its particular disadvantage consists in the fact that many signals for the individual components of the complex Decryption unit must be made available.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Entschlüsselungseinheit der eingangs genannten Art anzugeben, die außerordentlich übersichtlich aus einer Mehrzahl von Untereinheiten aufbaubar und entsprechend dieser Konzeption auch erweiterbar ist. Darüber hinaus besteht eine weitere Aufgabe der Erfindung darin, einen möglichst geringen Verdrahtungsaufwand zu haben und damit die Wahrscheinlichkeit für Falschverdrahtungen zu senken.The object of the present invention is to provide a decryption unit of the type mentioned at the beginning, which is extraordinarily clear from a A plurality of sub-units can be built up and, according to this concept, also expandable is. In addition, another object of the invention is to provide a To have little wiring effort and thus the likelihood of incorrect wiring to lower.

Diese der Erfindung zugrunde liegende Aufgabe wird durch die im Kennzeichen des Hauptanspruchs angegebenen Merkmale gelöst.This object on which the invention is based is achieved by means of the characterizing part of the main claim specified features solved.

Die Erfindung wird im folgenden unter Zugrundelegung der Zeichnung näher erläutert. In dieser ist das einfachste Ausführungsbeispiel der im Hauptanspruch gegebenen technischen Lehre dargestellt, wobei auch die weiteren Merkmale entsprechend den Unteransprüchen aufgezeigt sind.The invention is described below on the basis of the drawing explained in more detail. In this, the simplest embodiment is that in the main claim given technical Teaching shown, with the further Features are shown according to the subclaims.

Das in der Figur dargestellte Beispiel betrifft eine Entschlüsselungseinheit für insgesamt 128 Anschlußklemmen, die an der unteren Begrenzung der figürlichen Darstellung der Reihe nach angeordnet und numeriert sind. Entsprechend des binären Zahlencodes braucht man zur Adressierung einer dieser 128 Anschlußklemmen ein Adreßsignal mit sieben Bits, deren mögliche Kombinationen zwischen 0000000 und LLLLLLL diese eine Anschlußklemme kennzeichnen.The example shown in the figure relates to a decryption unit for a total of 128 terminals, which are at the lower limit of the figurative Representation are arranged and numbered in sequence. According to the binary Numeric codes are needed to address one of these 128 connection terminals, an address signal with seven bits, their possible combinations between 0000000 and LLLLLLL these mark a connection terminal.

Erfindungsgemäß besteht die Entschlüsselungseinheit gemäß der Figur aus zwei identischen Untereinheiten Et und E2--, die als wesentliche Elemente einen übergeordneten Decodierbaustein bzw. D2 D und vier identische weitere Decodierbausteine D 11 bzw. D22 umfassen.According to the invention, there is the decryption unit according to the figure from two identical subunits Et and E2--, which as essential elements one higher-level decoding module or D2 D and four identical further decoding modules D 11 and D22 respectively.

Die genannten Decodierbausteine D1, D2 und D11, D22 gemäß dem dargestellten Ausführungsbeispiel sind jeweils sogenannte ()-Decodierbausteine, was besagt, daß durch ein vierstelliges an den vier Eingangsklemmen angelegtes Adreßsignal eine von sechzehn Anschlußklemmen ausgewählt wird.The mentioned decoding modules D1, D2 and D11, D22 according to the one shown Embodiment are each so-called () decoding modules, which means that by a four-digit address signal applied to the four input terminals selected from sixteen terminals.

Bei den übergeordneten Decodierbausteinen D1 und D2 werden jedoch von den vier Eingangsklemmen nur drei aktiv angesteuert und zwar infolge der Wertigkeit der Bits des Adreßsignals die drei niederwertigen. Ein wesentliches Element des Erfindung gegenstandes besteht darin, das gesamte Adreßsignal in zwei Teiladressen aufzuspalten, deren eine als erstes Adreßsignal ADR 1 gewissermaßen die Untereinheit auswählt und innerhalb dieser ausgewählten Untereinheit einen der vier weiteren Decodierbausteine D11 bzw. D22 ansteuert und deren zweite Teiladresse als zweites Adreßsignal ADR 2 den aktivierten weiteren Decodierbaustein innerhalb der ausgewählten Untereinheit ansteuert und der Bitkombination des zweiten Adreßsignals ADR 2 entsprechend eine der sechzehn Anschlußklemmen des speziellen Decodierbausteins aktiviert.However, in the case of the higher-level decoding modules D1 and D2 only three of the four input terminals are actively controlled, due to their significance of the bits of the address signal the three inferior. An essential one Element of the subject invention is the entire address signal in two Split partial addresses, one of which is the first address signal ADR 1, so to speak selects the subunit and within this selected subunit one of the controls four further decoding modules D11 or D22 and their second partial address as the second address signal ADR 2, the activated further decoding module within of the selected subunit and the bit combination of the second address signal ADR 2 corresponds to one of the sixteen connection terminals of the special decoding module activated.

Die erwähnte Vorauswahl einer der Untereinheiten wird durch Ausnutzung der logischen Eigenschaft einer modulo 2-Addition realisiert. Diese Eigenschaft betrifft die Tatsache, daß ein und dieselbe logische Variable modulo 2,mit den komplementären Signalen der zweiwertigen Boole'schen Darstellung addiert, komplementäre Verknüpfungsergebnisse liefert. Die modulo 2-Addition ist insbesondere durch Exclusiv-ODER-Verknüpfungen realisierbar.The mentioned pre-selection of one of the sub-units is made by utilizing the logical property of a modulo 2 addition realized. This attribute concerns the fact that one and the same logical variable modulo 2, with the complementary Signals of the two-valued Boolean representation added, complementary link results supplies. The modulo 2 addition is in particular through exclusive-OR operations realizable.

Zum Zweck der'modulo 2-Addition ist im dargestellten Ausführungsbeispiel Je Untereinheit ein Codiereingang Ci, C2 vorgesehen, über die zufolge der genannten Eigenschaft der modulo 2-Addition eine der Untereinheiten auswählbar ist.For the purpose of 'modulo 2 addition' is in the illustrated embodiment A coding input Ci, C2 is provided for each subunit, via which, as a result of the above Property of modulo 2 addition one of the subunits can be selected.

Die Binärwerte der an den Codiereingängen anzulegenden Signalen ergeben sich bei Zugrundelegung der zweiwertigen Logik aufgrund der Kenntnis, daß der binäre Wert 0 dem numerischen Wert bzw. dem Rang 1 und der binäre Wert L dem numerischen Wert bzw. dem Rang 2 entsprechen, sowie aufgrund der Kenntnis, daß bei einem aus sieben Bits bestehenden Adreßsignal das höchstwertige Bit maßgebend dafür ist, ob die auszuwählende Anschlußklemme in der ersten oder zweiten Hälfte der Folge der 128 Anschlußklemmen liegt.The binary values of the signals to be applied to the coding inputs result based on the two-valued logic based on the knowledge that the binary Value 0 is the numerical value or the rank 1 and the binary value L is the numerical one Value or rank 2, as well as on the basis of the knowledge that with one out address signal consisting of seven bits, the most significant bit is decisive for whether the terminal to be selected in the first or second half of the sequence of 128 terminals.

Anhand zweier Beispiele für die Adresse soll die erfindungsgemäße Entschlüsselungseinheit nochmals erläutert werden: a) Es liege die Adresse 00LOLo0 an Die beiden erwähnten Teiladressen sind demzufolge ADR 1 : LOO ADR 2 : OOLO wobei die Einzelbits ihrem Gewicht entsprechend auf einanderfolgen.Using two examples for the address, the Decryption unit will be explained again: a) The address is 00LOLo0 to The two partial addresses mentioned are therefore ADR 1: LOO ADR 2: OOLO where the individual bits follow one another according to their weight.

Das höchstwertige Bit der Teiladresse ADR 1 bestimmt durch die erwähnte modulo 2-Addition die auszuwählende Untereinheit. Das am Codiereingang C1 angelegte Signal entspricht binär "O" und diese "O" mit dem höchstwertigen Bit der ersten Adresse ADR 1 modulo 2 addiert, ergibt wiederum binär "O". Unter der Voraussetzung, daß der vierte Eingang des übergeordneten Decodierbausteins D1 auf binär "0" gehalten wird, wird mittels dem Adreßteil "LO" der ersten Adresse ADR 1 der die Anschlußklemmen 17 bis 32 aufweisende, schraffiert gekennzeichnete Decodierbaustein D11 angewählt. The most significant bit of the partial address ADR 1 is determined by the aforementioned modulo 2-addition the sub-unit to be selected. The one applied to coding input C1 Signal corresponds to binary "O" and this "O" with the most significant bit of the first Adding address ADR 1 modulo 2 results in binary "O". Provided, that the fourth entrance of the higher-level decoding module D1 is held in binary "0", the address part "LO" of the first address ADR 1 the decoding module having the connection terminals 17 to 32 and marked with hatching D11 selected.

Der Steuereingang (enable) dieses Decodierbausteins ist nunmehr aktiviert und läßt aufgrund der zweiten Adresse ADR 2 OOLO die Aktivierung der fünften Anschlußklemme, d.h. der Anschlußklemme mit der Folgenummer 21 zu. The control input (enable) of this decoding module is now activated and allows the activation of the fifth terminal due to the second address ADR 2 OOLO, i.e. the connection terminal with the sequence number 21.

Betrachtet man die Wirkung des höchstwertigen Bits der Adresse auf die Untereinheit E2, so sieht man, daß aufgrund des Umstands, daß der zugeordnete Codiereingang auf binär "L" gesetzt ist, die modulo 2-Addition eine binäre "L" ergibt, und somit von vornherein eine Ausgangsklemme des übergeordneten Decodierbausteins D2 aktiviert wird, die außerhalb des verdrahteten Bereichs der ersten vier Anschlußklemmen liegt. Looking at the effect of the most significant bit of the address on the subunit E2, it can be seen that due to the fact that the associated Coding input is set to binary "L", the modulo 2 addition results in a binary "L", and thus an output terminal of the higher-level decoding module from the start D2 is activated that is outside the wired area of the first four terminals lies.

b) Es liege die Adresse OOLO LOL an.b) The address is OOLO LOL.

Die beiden Teiladressen sind ADR 1 LOL ADR 2 OOLO Das höchstwertige Bit der nunmehr anstehenden ersten Adresse ADR 1 ist binär "L". Dieser Binärwert wird mit dem am Codiereingang C1 der ersten Untereinheit E1 anstehenden Signal ttOtt modulo 2 addiert und verschiebt den Bereich der etwa zu aktivierenden Anschlußklemmen von vornherein in einen Bereich, der außerhalb der vier niederwertigen Anschlußklemmen des ersten übergeordneten Decodierbausteins D1 liegt. The two partial addresses are ADR 1 LOL ADR 2 OOLO The most significant The bit of the now pending first address ADR 1 is binary "L". This binary value is with the pending at the coding input C1 of the first sub-unit E1 Signal ttOtt modulo 2 adds and shifts the range of the approximately to be activated Connect terminals from the outset in an area outside the four lower-order ones Connection terminals of the first higher-level decoding module D1 is located.

Die modulo 2-Addition des höchstwertigen Bits der ersten Adresse mit dem am Codiereingang C2 der zweiten Untereinheit E2 anstehenden Signal "L" ergibt ein binär "0" entsprechendes Ergebnis. Damit ergibt sich unter der bereits genannten Voraussetzung, daß die vierte Eingangsklemme auf binär "0" gesetzt ist, die Vorauswahl der Untereinheit E2 und entsprechend dem noch nicht betrachteten Teil 'LO" der ersten Adresse die Aktivierung des zweiten weiteren Decodierbausteins D22, der ebenfalls schraffiert gekennzeichnet ist. The modulo 2 addition of the most significant bit of the first address with the signal "L" present at the coding input C2 of the second sub-unit E2 a result corresponding to binary "0". This results in below the already mentioned Precondition that the fourth input terminal is set to binary "0", the preselection of the subunit E2 and corresponding to the not yet considered part 'LO' of the first Address the activation of the second further decoding module D22, which is also is marked hatched.

Über die zweite Adresse ADR 2 "OOLO" wird weiter die Anschlußklemme mit dem Rang 85 aktiviert. The connection terminal is still via the second address ADR 2 "OOLO" activated with rank 85.

Bei Bedarf können der in der Figur gezeigten Entschlüsselungseinheit weitere der beschriebenen Untereinheiten zugeordnet werden. Vorteilhafterweise geschieht diese Erweiterung nach Potenzen von 2, um die gegebenen Möglichkeiten optimal ausschöpfen zu können. Baut man mit den beschriebenen Mitteln eine Entschlüsselungseinheit zur Auswahl 1 aus 256 auf, so benötigt man zwei weitere Untereinheiten, sowie eine weitere Adreßleitung, da bekanntlich zur Verschlüsselung der Dezimalzahl 256 eine achtstellige Bitfolge und damit Adreßfolge notwendig ist. Demzufolge sind auch je Untereinheit zwei modulo 2-Additionsglieder vorzusehen, deren jeweils zweite Signaleingänge über die zugehörigen Codiereingängen mit den möglichen Kombinationen einer zweistelligen Bitfolge belegt sind. Die vier Untereinheiten werden in der natürlichen Folge durch die Bitkombinationen 00, OL, LO und LL ausgewählt.If necessary, the decryption unit shown in the figure further of the subunits described can be assigned. Advantageously happens this expansion according to powers of 2 in order to optimally exploit the given possibilities to be able to. If you build a decryption unit with the means described If you select 1 out of 256, you need two more sub-units and one more Address line, as is known for encryption the decimal number 256 an eight-digit bit sequence and thus an address sequence is necessary. Hence are two modulo 2 addition elements are also to be provided for each sub-unit, the second of which in each case Signal inputs via the associated coding inputs with the possible combinations are occupied by a two-digit bit sequence. The four subunits are in the natural sequence selected by the bit combinations 00, OL, LO and LL.

Bei Verwendung der in der Figur dargestellten Untereinheiten werden somit auch die jeweils vierten Eingangsklemmen der übergeordneten Decodierbausteine aktiv angesteuert.When using the sub-units shown in the figure, thus also the fourth input terminals of the higher-level decoding modules actively controlled.

Es versteht sich, daß die in der Figur zugrunde gelegten Decodierbausteine nur zur Erläuterung der Wirkungsweise der erfindungsgemäßen Entschlüsselungseinheit dienen. Bei Kenntnis der Vielfalt der auf dem Markt der integrierten Schaltkreise erhältlichen Decodierbausteine lassen sich mit Bestimstheit auch solche mit beispielsweise bereits integrierten modulo 2-Additionseingängen finden. Damit lassen sich sehr kompakte Untereinheiten aufbauen. Gegebenenfalls lassen sich die Untereinheiten sogar als vollintegrierte Bausteine herstellen, die nur noch Eingänge zur Eingabe der Adreßsignale und die Vielzahl der Anschlußklemmen aufweisen.It goes without saying that the decoding modules on which the figure is based only to explain the mode of operation of the decryption unit according to the invention to serve. Knowing the variety of integrated circuits in the market Available decoding modules can also be those with, for example, with certainty find already integrated modulo 2 addition inputs. This can be very build compact sub-units. If necessary, the subunits even produce them as fully integrated modules that only have inputs for input the address signals and the plurality of terminals.

Claims

Modular and expandable decryption unit to choose from a connecting terminal from a plurality of connecting terminals, characterized in that, that identically structured subunits (E1, E2) are provided, which consist of one higher-level decoding module (Di, D2) and a plurality of the same further, depending on one of the higher-level docoding modules (D1, D2) supplied first address signal (ADR 1) selectable decoding modules (D11, D22) are constructed and where the first address signal (ADR i) is partially predefined Selection signals (C1, C2) is logically linked and the link result a of the subunits (E1, E2) as the selected subunit and this a second address signal (ADR 2) corresponding to that of the plurality of connection terminals (1 ... 128) terminal to be selected activated.

2. decryption unit according to claim 1, characterized in that that the first address signal (ADR 1) partially with the predetermined selection signals (C1, C2) can be added modulo-2.

3. decryption unit according to claim 2, characterized in that that the modulo 2 addition is implemented by means of an exclusive OR link.

4. decryption unit according to claim 1 or 3, characterized in that that the higher-level decoding module (D1, D2) and the respective further decoding modules (D11, D22) are identical.

5. decryption unit according to one of claims 1 to 4, characterized characterized in that the sub-units are implemented as fully integrated modules are.