DE2430780A1

DE2430780A1 - Voltage memory circuit for distribution networks - has VCO in loop with phase comparator comparing supply with oscillator output for signal output continuation

Info

Publication number: DE2430780A1
Application number: DE2430780A
Authority: DE
Inventors: Paul Dipl Ing Rageth; Duport Yves
Original assignee: Sprecher und Schuh AG
Current assignee: Rockwell Automation Switzerland GmbH
Priority date: 1973-10-17
Filing date: 1974-06-26
Publication date: 1975-04-24
Also published as: CH557610A

Abstract

The voltage memory circuit for distribution networks avoids frequency deviation problems inherent in networks using resonant circuits to trigger protective cut-out relays by employing a voltage controlled oscillator (1) in a phase tracking loop. The oscillator feeds a phase comparator (2) which compares its output with the network voltage signal (URS) and controls the oscillator frequency via an integrator (3). The oscillator consists of a sawtooth generator and integrator (5). The integrator may contain an operational amplifier (9) whose inverting input and output are bridged by a capacitor (C).

Description

Spannungsgedächtnis-Schaltanordnung Die Erfindung betrifft eine Spannungsgedächtnis-Schaltanordnung zur Fortsetzung der Ausgabe von Spannungssignalen, welche bezüglich Frequenz und Phasen lage in fester Beziehung zu einer am Eingang der Spannungsgedächtnis-Schaltanordnung angelegten Netzspannung stehen für eine bestimmte Dauer nach einer sprunghaften Aenderung der am Eingang angelegten Netzspannung.Voltage Memory Switching Arrangement The invention relates to a voltage memory switching arrangement to continue the output of voltage signals, which are related to frequency and Phases were in a fixed relationship to one at the input of the voltage memory circuitry applied mains voltage stand for a certain duration after a sudden jump Change in the mains voltage applied to the input.

Für den Kurzschlussschutz von elektrischen Netzen, welche nicht als Radialnetze betrieben werden, sind Elemente nötig, welche audie Richtung des Kurzschlussstromes rangieren. Wenn keine Hilfsübertragungskanäle vorhanden sind, ist es üblich, als Bezugsgrösse die Netzspannung zu verwenden. In modernen Mittelspannung-Kabelnetzen sind die Fehlerimpedanzen oft so gering, dass im Fehlerfall die Spannung an der r6,essstelle es Reiais s klein werden kann, dass kein zuverlässiger Richtungsentscheid mehr möglich ist. Um diesem Mangel abzuhelfen, wurden schon früh Schaltungen versucnt, welche mit Hilfe von Resonanzkreis-Anordnungen die vor der Störung vorhanden gewesene, sogenannte Referenzspannung so lange aufrecht erhalten, bis die benötigte Richtungsentscheidung gefällt ist. Solche Resonanzkreise müssen einen hohen Gütefaktor aufweisen. Die Richtungsentscheidung muss aber trotzdem in relativ kurzer Zeit erfolgen. Eine Abweichung der Netzfrequenz von der Resonanzfrequenz des Resonanzkreises kann zu Fehlentscheidungen des Relais Führen.For the short-circuit protection of electrical networks that are not classified as Radial networks are operated, elements are necessary which correspond to the direction of the short-circuit current shunting. When there are no auxiliary transmission channels, it is common to use as Reference value to use the mains voltage. In modern medium voltage cable networks the fault impedances are often so low that, in the event of a fault, the voltage at the r6, eating point it Reiais s small can be that no reliable directional decision more is possible. To remedy this deficiency, circuits were tried early on, which with the help of resonance circuit arrangements the existing before the disturbance, Maintain so-called reference voltage until the required directional decision is made is liked. Such resonance circles must have a high quality factor. the However, the directional decision must be made in a relatively short time. A deviation the network frequency from the resonance frequency of the resonance circuit can lead to wrong decisions the relay lead.

Aufgabe der Erfindung ist es, eine Spannungsgedächtnis-Schaltanordnung anzugeben, die die erwähnten Nachteile vermeiden lässt.The object of the invention is to provide a voltage memory circuit arrangement indicate that the disadvantages mentioned can be avoided.

Die gestellte Aufgabe ist dadurch gelöst, dass die Spannungsgedächtnis-Schaltanordnung aus einem steuerbaren Oszillator und mindestens einem Regelkreis besteht.~ Der Oszillator enthält vorzugsweise einen Integrator und einen Komparator.The stated object is achieved in that the voltage memory circuit arrangement consists of a controllable oscillator and at least one control loop. ~ The oscillator preferably contains an integrator and a comparator.

Der Regelkreis kann einen die am Eingang angelegte Netzspannung mit der am Ausgang auftret-enden Spannungssignalen vergleichenden Phasenkomparator und einen aus dem Phasenkomparator zugeleitete Signale speichernden Integrator, sowie einen den Phasenkomparator bei sprunghaften Aenderungen der am Eingang angelegten Netzspannung blockierenden von einem Ausgang des Phasenkomparators gespeisten Sperrkreis enthalten.The control loop can also use the mains voltage applied to the input the phase comparator and comparing voltage signals occurring at the output an integrator which stores signals fed from the phase comparator, and a phase comparator in the event of sudden changes in the input Mains voltage blocking blocking circuit fed by an output of the phase comparator contain.

Jm folgenden wird anhand der beiliegenden Zeichnungen ein Ausführungsbeispiel der Erfindung näher beschrieben. Es zeigen: Fig. 1 das Blockschaltbild eines Spannungsgedächtnisses, Fig. 2 das Schaltschema eines spannungsgesteuerten Oszillators, Fig. 3 Spannungszeit-Kurven, und Fig. 4 das Schaltschema eines Regelkreises.An exemplary embodiment is described below with reference to the accompanying drawings the invention described in more detail. They show: FIG. 1 the block diagram of a voltage memory, FIG. 2 shows the circuit diagram of a voltage-controlled oscillator, FIG. 3 voltage-time curves, and FIG. 4 shows the circuit diagram of a control loop.

Das Blockschaltbild nach Fig. 1 enthält den spannungsgesteuerten Oszillator 1, der vom Phasenkomparator 2 und vom integrator 3 gesteuert ist. Dem Phasenkomparator 2 ist die Netzspannung URS zugeführt. Diese Spannung kann nach Zwischenschaltung von geeigneien onpassungsgliedern von der Sekundärseite eines vom zu schützenden Netz gespeisten Niederspannungs-Verte iltransformatcrs entnTjime werden. Im Phasenkomparator 2 wird aus der in Funktion der Zeit nach einer Sinuskurve verlaufenden Netzspannung U RS eine Rechteckspannung UA gebildet, und zwar so, dass die Rechteckspannung bei positiver Netzspannung den Betrag 1 und bei negativer Netzspannung --den Betrag 0 aufweist. In Fig. 3 sind diese Spannungen in Funktion der Zeit aufgezeichnet. Im Phasenkomparator 2 werden im weiteren aus der Netzspannung URs noch die Rechteckspannungen UB und Uc gebildet. Die Rechteckspannung UB hat den Betrag 1 bei positiven Werten von UA während einem mit dem 1-Impuls der Spannung UA beginnenden Viertel der Periodenzeit der Netzspannung URs und den Betrag 0 während der übrigen Periodenzeit. Die Rechteckspannung UC ist durch die Verknüpfung Uc = UB UA gebildet (Fig.The block diagram of FIG. 1 contains the voltage controlled oscillator 1, which is controlled by the phase comparator 2 and the integrator 3. The phase comparator 2 the mains voltage URS is supplied. This voltage can be switched on of suitable adapter members from the secondary side of one of the to be protected Mains-fed low-voltage distribution transformers are removed will. In the phase comparator 2, the function of time is converted into a sinusoidal curve Mains voltage U RS formed a square-wave voltage UA in such a way that the square-wave voltage with positive mains voltage the amount 1 and with negative mains voltage - the amount Has 0. In Fig. 3 these voltages are plotted as a function of time. In the phase comparator 2, the line voltage URs also becomes the square-wave voltages UB and Uc formed. The square wave voltage UB has the amount 1 for positive values of UA during a quarter of the period beginning with the 1 pulse of the voltage UA the mains voltage URs and the amount 0 during the rest of the period. The square wave voltage UC is formed by the link Uc = UB UA (Fig.

3). Von der Ausgangsseite des spannungsgesteuerten Oszillators 1 ist die Ausgangsspannung UE dem Phasenkomparator 2 zugeführt. Im Phasenkomparator -2 werden durch logische Verknüpfungen die Rechteckspannungen UB . UE und UC . UE gebildet (Fig. 3). Diese beiden Rechteckspannungen werden über den Eingang 4 dem spannungsgesteuerten Oszillator 1 zugeführt.3). From the output side of the voltage controlled oscillator 1 is the output voltage UE is fed to the phase comparator 2. In the phase comparator -2 the square-wave voltages UB. UE and UC. UE formed (Fig. 3). These two square-wave voltages are voltage-controlled via input 4 Oscillator 1 supplied.

Der spannungsgesteuerte Oszillator 1 besteht im wesentlichen aus einer Integratorstufe 5 und aus einer Komparatorstufe 6. In Fig.The voltage controlled oscillator 1 consists essentially of one Integrator stage 5 and from a comparator stage 6. In Fig.

2 ist das vereinfachte Scflaltschema des spannungsgesteuerten Oszillators 1 dargestellt. Um die Wirkungsweise dieses Oszillators zu beschreiben, wird zuerst a-ngenommen, dass der Punkt 7 ein negatives Potential aufweist und die Eingänge 4 und 8 auf Nullpotential liegen. Der Operationsverstärker 9 bekommt durch den Widerstand R2 ein negatives Eingangssignal auf seinen invertierenden Eingang 10. Der andere Eingang des Operationsverstärkers 9 erhält über die Widerstände R3, R4 und R5 eine positive Spannung. Sein Ausgang 11 wird soweit positiv, dass der Ladestrom durch den Kondensator C den durch den Widerstand R2 fliessenden Strom kompensiert. Erreicht die Spannung UF die am nicht invertierenden Eingang 12 des Operationsverstärkers 13 herrschende Spannung UG, schaltet der Operationsverstärker 13 seinen Ausgang 14 nach minus. Der hinter der Torschaltung 15 liegende Punkt 7 wird positiv. Das Spiel läuft rumgekehrten Vorzeichen weiter. Ueber die Torschaltung 16 ist der Ausgang 17 des Spannungsgedächtnisses am Punkt 7 angeschlossen.2 is the simplified circuit diagram of the voltage controlled oscillator 1 shown. To describe the operation of this oscillator, first Assuming that point 7 has a negative potential and the inputs 4 and 8 are at zero potential. The operational amplifier 9 gets through the resistor R2 has a negative input signal on its inverting input 10. The other The input of the operational amplifier 9 receives a via the resistors R3, R4 and R5 positive voltage. Its output 11 is positive enough that the charging current passes through the capacitor C compensates for the current flowing through the resistor R2. Achieved the voltage UF at the non-inverting input 12 of the operational amplifier 13 prevailing voltage UG, the operational amplifier 13 switches its output 14 after minus. The point 7 behind the gate circuit 15 becomes positive. That Game continues with the opposite sign. About the gate circuit 16 is the exit 17 of the voltage memory connected to point 7.

Vom Ausgang 17 ist die Ausgangsspannung UE zum Anschluss 18 und von dort zum Phasenkomparator 2 geführt.From output 17 is the output voltage UE to terminal 18 and from there led to phase comparator 2.

Die Frequenz der am Ausgang 17 entstehenden Ausgangsspannung UE hängt hauptsächlich von der Kapazität des Kondensators C, dem Betrag des Widerstandes R2, der Amplitude der Ausgangsspannung UE und dem Betrag des Mitkopplungswiderstandes R8 ab. Diese Frequenz ist so gewählt, dass sie etwas tiefer ist als die tiefste zu erwartende Netzfrequenz, auf welche sie mit den noch zu beschreibenden Mitteln nach Frequenz und Phase zu synchronisieren sein wird.The frequency of the output voltage UE produced at output 17 depends mainly on the capacitance of the capacitor C, the amount of resistance R2, the amplitude of the output voltage UE and the amount of the positive feedback resistance R8 off. This frequency is chosen so that it is a little lower than the lowest expected network frequency to which you can use the means to be described will have to be synchronized according to frequency and phase.

Die Spannung UF am invertierenden Eingang des Operationsverstärkers 13 weist in Funktion der Zeit eine Dreieckkurve konstanter Steilheit auf. Diese Spannung F pendelt zwischen den beiden Grenzwerten der Spannung UGmin und Gmax, die durch die Ausgangsspannung des Dperationsverstärkers 13 in Punkt 14 und das aus den Widerständen R6, R7 und R8 bestehende Netzwerk gegeben sind.The voltage UF at the inverting input of the operational amplifier 13 has a triangular curve of constant steepness as a function of time. These Voltage F oscillates between the two limit values of voltage UGmin and Gmax, by the output voltage of the operational amplifier 13 in point 14 and the network consisting of resistors R6, R7 and R8 are given.

Soll nun die Ausgangsspannung synchronisiert werden, so wird auf den Eingang 8 vom Integrator 3 eine Spannung gegeben. Wegen der Diode 19 wird dadurch die Spannung Uömax nicht beeinflusst. Die Spannung UGmin wird hingegen geändert. Die Dreieckspannung UF verringert ihre Amplitude und erhöht somit die Frequenz.If the output voltage is now to be synchronized, the Input 8 from integrator 3 is given a voltage. Because of the diode 19 is thereby does not affect the voltage Uömax. The voltage UGmin, however, is changed. The triangular voltage UF reduces its amplitude and thus increases the frequency.

Es ist durchaus mselich, durch geeignete Auslegung des Regelkreises mit der Ausgangsspannung des Integrators 3 auch die Phasensynchronisierung zu steuern. Es besteht aber die Gefahr, dass dann die Ausgangsspannung des Integrators 3 dauernd etwas um den Sollwert pendelt, was mit Rücksicht auf den Freilauf-Betrieb nach Verschwinden der Netzspannung URS nicht erwünscht ist. Aus diese-Grunde wird die Phasen korrektur über einen anderen Regelkreis durchLeführt .It is absolutely unsuccessful by suitable design of the control loop to control the phase synchronization with the output voltage of the integrator 3. However, there is a risk that the output voltage of the integrator 3 will then be permanent something fluctuates around the setpoint, which takes into account the freewheeling operation after disappearing the mains voltage URS is not desired. For this reason, the phases are corrected Carried out via a different control loop.

Die im Phasenkomparator 2 gewonnenen Spannungen Ug . U und UC . UE werden durch den Eingang 4 des Oszillators 1 mit den passenden Vorzeichen über den Widerstand R1 dem Operationsverstärker 9 zugeführt. Während-der Dauer eines Impulses am Eingang 4 hat nun der Operationsverstärker 9 nicht mehr nur den durch den Widerstand R2 fliessenden Strom, sondern auch noch den über den Widerstand R1 fliessenden Strom in Form von durch den Kondensator C geführten Ladestrom zu kompensieren. Diese Kompensation während der Dauer der- Spannungen ÜB , UE und Uc . UE bewirkt die in Fig.The voltages Ug obtained in the phase comparator 2. U and UC. UE are through the input 4 of the oscillator 1 with the matching sign The operational amplifier 9 is supplied via the resistor R1. During-the duration of a The operational amplifier 9 no longer only has the impulse at the input 4 the resistor R2, but also the current flowing through the resistor R1 to compensate for the flowing current in the form of charging current passed through the capacitor C. This compensation during the duration of the voltages ÜB, UE and Uc. UE causes which in Fig.

3 angedeutete Aenderung der Steilheit der dreieckförmigen Spannung UF Dadurch kann ohne Aenderung des Signals am Eingang 8 des Oszillators 1 die Phasenlage der Ausgangsspannung UE korrigiert werden.3 indicated change in the steepness of the triangular voltage UF This allows the phase position without changing the signal at input 8 of oscillator 1 the output voltage UE can be corrected.

Die Dauer der Impulse ÜB , UE bzw. UC . E ist in gewissen Grenzen durch die Differenz zwischen den Nulldurchgängen der zu vergleichenden Spannungen URS und UE gegeben. Nun wird durch jeden Impuls im Sperrkreis 20 ein Zeitglied angeregt. Läuft dieses ab bevor der Impuls v-erschwindet, bedeutet das zu grosse Phasenverschiebung und dFI' Sperrkreis 20 gibt an den Phasenkomparator Sperrsignale ab. Zu grosse und sprunghafte Phasenverschiebungen können bei Fehlereintritt in einem Netz auftreten. Während der Dauer der Sperrsignale gibt der Phasenkomparator 2 weder dem Oszillator 1 über den Eingang 4 n-och dem Integrator 3 Signale ab. Die Sperrsignale werden während einer vorbestimmten Sperrzeit t1 abgegeben, während welcher Richtung-sentscheide mit Sicherheit gefällt werden können. Der Integrator 3 hält sein dem Eingang 8 des Oszillators zugeführtes Ausgangssignal während der Sperrzeit t1 fest.The duration of the pulses ÜB, UE or UC. E is within certain limits by the difference between the zero crossings of the voltages to be compared URS and UE given. A timer is now excited by each pulse in the trap circuit 20. If this happens before the impulse v-disappears, this means too great a phase shift and dFI 'blocking circuit 20 outputs blocking signals to the phase comparator. Too big and Abrupt phase shifts can occur in the event of a fault in a network. During the duration of the blocking signals, the phase comparator 2 neither gives the oscillator 1 via input 4 n-och 3 signals from the integrator. The locking signals are issued during a predetermined blocking time t1, during which direction-sent can certainly be felled. The integrator 3 holds its input 8 of the The output signal supplied to the oscillator is fixed during the blocking time t1.

Anschliessend wird der Sperrkreis 20 seinerseits für eine Zeit t2 gesperrt, um ein allenfalls notwendiges Neusynchronisieren des Oszillators 1 nicht zu behindern.Then the blocking circuit 20 is in turn for a time t2 locked in order to avoid a possibly necessary resynchronization of the oscillator 1 to hinder.

Dem Integrator 3 kommt ausser der Glättungsfunktion die Aufgabe zu, bei fehlender Netzspannung URS die Frequenz der Ausgangsspannung UE konstant zu halten und die eigentliche Spannungsgedächtr funktion zu erfüllen. Es ist somit,wesent'ich, dass der Integr~-tpr 3 eine genügend grosse Zeitkonstante hat. Bei Verwendung vo Feldeffekt-Transistoren können die gestellten Bedingungen mit nem einfachen R-C-Glied erfüllt werden.In addition to the smoothing function, the integrator 3 has the task of if there is no mains voltage URS, the frequency of the output voltage UE increases constantly hold and fulfill the actual tension thought function. It is, therefore, essential that the Integr ~ -tpr 3 has a sufficiently large time constant. When using vo Field effect transistors can meet the requirements nem simple R-C link.

In Fig. 4 ist das Schaltschema des aus dem Phasenkomparator 2, dem Integrator 3 und dem Sperrkreis 20 bestehenden Regelkreises dargestellt. Die sinusförmige am Eingang des Spannungsgedächtnisses angelegte Spannung URs wird dem Impulsformer 201 zugeführt.In Fig. 4 is the circuit diagram of the phase comparator 2, the Integrator 3 and the locking circuit 20 existing control circuit shown. The sinusoidal The voltage URs applied to the input of the voltage memory is used by the pulse shaper 201 supplied.

Der Impulsformer 201 umformt die sinusförmige Spannung URS in eine Rechteckspannung UAS und zwar so, dass die Rechteckspannung bei positiver Netzspannung den Betrag 1 und bei negativer Netzspannung den Betrag 0 aufweist. Der Ausgang des Impulsformers 201 ist an den direkten Eingängen der UND-Schaltungen 202, 203 angeschlossen. Zwischen dem Ausgang des Impulsformers 20-1 und dem invertierenden Eingang der UND-Schaltung 202 liegt das auf eine Viertelperiodenzeit der Netzspannung eingestellte Zeitverzögerungsglied 204. Dieses Zeitverzögerungsglied bestimmt die Impulsdauer der am Ausgang der UND-Schaltung 202 erscheinenden Rechteckspannung UB. Durch die logische Verknüpfung der B Spannungen UA und UB im uND-Glieu 203 entsteht die Rechteckspannung UC. Die beiden Rechtdeckspannungen UB und UC sind den beiden UND-Gliedern 205, 206 zugeführt. In diesen beiden UND-Schaltungen 205, 206 werden durch logische Verknüpfung der Spannungen UB, UC und ÜE die Impulse ÜB . UE und UC Ü tJ gewonnen. Diess beiden Impulse sind den Eingängen des Sperrkreises 20 zugeführt. Die Impulse UB . UE sind über den Inverter 207 den Ausgangsdioden 208, 209 und die Impulse Ur. UE direkt den Ausgangsdioden 210, 211 zugeleitet.The pulse shaper 201 converts the sinusoidal voltage URS into a Square-wave voltage UAS in such a way that the square-wave voltage with a positive mains voltage has the amount 1 and, in the case of negative mains voltage, the amount 0. The outcome of the Pulse shaper 201 is connected to the direct inputs of AND circuits 202, 203. Between the output of the pulse shaper 20-1 and the inverting input of the AND circuit 202 is the time delay element set to a quarter period of the mains voltage 204. This time delay element determines the pulse duration of the output of the AND circuit 202 appearing square wave voltage UB. Through the logical connection of the B voltages UA and UB in the uND element 203 produces the square-wave voltage UC. The two right cover tensions UB and UC are fed to the two AND gates 205, 206. In these two AND circuits 205, 206 are the pulses by logically combining the voltages UB, UC and ÜE OV. UE and UC Ü tJ won. These two impulses are the inputs of the trap circuit 20 supplied. The Impulse UB. UE are the output diodes via the inverter 207 208, 209 and the impulses Ur. UE fed directly to the output diodes 210, 211.

Der Integrator 3 besteht im wesentlichen aus dem Ladewiderstand 301 aus dem Kondensator 302.The integrator 3 essentially consists of the charging resistor 301 from capacitor 302.

Die Eingänge des Sperrkreises 20 sind mit zwei direkten Eingängen des drei Eingänge aufweisenden ODER-Gliedes 221 verbunden. Wenn bei Aenderungen der Netzspannung URS das 00ER-Glied 221 Spannung erhält, wird es leitend und stösst das Zeitverzögerungsglied 222 an. Wenn die Störung über die am Zeitverzögerungsglied 222 eingestellte Zeit bestehen bleibt, wird die Spannung dem direkten Eingang der UND-Schaltung 223 weitergeleitet, die ihrerseits leitend wird, weil ihr invertierender Eingang keine Spannung erhält.The inputs of the trap circuit 20 have two direct inputs of the three-input OR gate 221 connected. If with changes of the mains voltage URS the 00ER element 221 receives voltage, it becomes conductive and bumps the time delay member 222 on. If the fault is beyond the on the time delay element 222 set time remains, the voltage is the direct entry the AND circuit 223 forwarded, which in turn becomes conductive because its inverting Input does not receive any voltage.

Die am Ausgang der- UND-Schaltu-ng 223 auftretende Sperrspannung wird den invertierenden Eingängen der UND-Schaltungen 205, 206 im Phasenkomparator 2 zugeführt, und der Phasenkomparator 2 gesperrt. Diese Spannung wird auch dem dritten direkten Eingang -der ODER Schaltung 221 zugeführt um eine Selbsthaltung des Sperrkreises 20 zu erreichen. Der Ausgang des UND-Gliedes 223 ist über das anzugs- und abfallverzögerte Zeitglied 224 mit dem invertierenden Eingang des UND-Gliedes 223 verbunden. Die Sperrsignale werden während der an diesem Zeitglied,224 eingestellter Zeit t dem Phasenkomparator abgegeben. Während dieser Zeit t1 sind Richtungsentscheide mit Sicherheit zu fällen. Die Abfallverzögerungszeit t2 bewirkt, dass das UND-Glied 223 für diese Zeit gesperrt wird. Während dieser Zeit t2 soll eine Wiedersynchronisierung des Spannungsgedächtnisses stattfinden.The reverse voltage occurring at the output of the AND circuit 223 is the inverting inputs of the AND circuits 205, 206 in the phase comparator 2 supplied, and the phase comparator 2 locked. This tension will also be the third direct input -the OR circuit 221 supplied to a latching circuit 20 to reach. The output of the AND gate 223 is via the pull-in and drop-out delayed Timing element 224 is connected to the inverting input of AND element 223. the Lock signals are activated during the time t dem set on this timer, 224 Phase comparator released. During this time t1, directional decisions are included Felling security. The fall delay time t2 causes the AND gate 223 is blocked for this time. During this time t2, a resynchronization should take place of tension memory take place.

Besondere Vorteile des erfindungsgemäss ausgeführten Spannungsgedächtnisses sind, dass der spannungsgesteuerte Oszillator keine bevorzugten Frequenzen hat, wodurch<die mit der Resonanzfrequenz eines Schwingkreises zusammenhängenden Probleme entfallen und dass keine durch den Gütefaktor eines Resonanzkrelses gegeben nen Schwierigkeiten vorhanden sind. Ausserdem ist die Geschwindigkeit des Richtungsentscheides auch nicht wichtig, weil das Sp-annungsgeächtnis für die praktisch torkommenden Fälle reichlich lang Signale abgibt.Particular advantages of the voltage memory designed according to the invention are that the voltage controlled oscillator has no preferred frequencies, thereby <the problems related to the resonance frequency of an oscillating circuit omitted and that none are given by the quality factor of a resonance circle Difficulties are present. In addition, the speed of the direction decision also not important, because the voltage memory for the practically foolish Cases giving off signals for a long time.

Für die Störsicherheit der beschriebenen Schaltanordnung ist wesentlich, dass für die Eingangssignale und für die Regelsignale ausschliesslich Spannungs-Zeit-Flächen massgebend sind. Kurze Nadelimpulse, wie sie von Schaltvorgängen und atmosphärischen Störungen üblicherweise verursacht werden, beeinträchtigen dann die Funktion nicht.For the interference immunity of the switching arrangement described, it is essential that that only voltage-time areas are used for the input signals and for the control signals are decisive. Short needle pulses, such as those from switching operations and atmospheric Faults are usually caused, then do not affect the function.

Claims

P a t e n t a n s p r ü c h e:

1. Voltage memory circuitry to continue output of voltage signals, which have a fixed relationship with regard to frequency and phase position to a mains voltage applied to the input of the voltage memory switching arrangement stand for a certain duration after a sudden change in the ring applied mains voltage, characterized in that the voltage memory switching arrangement consists of a controllable oscillator (1) and at least one control loop.

2. voltage memory according to claim 1, characterized in -net, that the oscillator (1) contains an integrator (5) and a comparator (6).

3. Stress memory according to claim 2, characterized in -net, that the integrator (5) contains an operational amplifier (9) whose inverting Input (10) and its output (11) are bridged by a capacitor (C), and at its inverting input the phase comparator (2) via a resistor (Pi) and the input terminal of a gate circuit (16) in front of the output (17) connected via a resistor (R2), the second input of the operational amplifier (9) a positive potential is applied.

4. voltage memory according to claims 2 and 3, characterized by dadurc, that the comparator (6) contains an operational amplifier (13) whose inverting Input at the output (11) of the operational amplifier (9) of the integrator, the second of which A gear (12) at a second input (12) with the output (14) of the same operational amplifier (13) connecting resistor (R8) and connected to a network of a voltage divider forming resistances to (R6, R7) and connected via a diode (19) to the integrator (3) is, between the output (14) of this operational amplifier (13) and the output (17) of the oscillator (1) two series-connected gate circuits (15, 16) are arranged are.

5. voltage memory according to claim 1, characterized in that the control circuit combines the mains voltage (URS) applied at the input with that at the output (17) occurring voltage signals (UE) comparing phase comparator (2) and one of the phases; Comparator (2) supplied signals storing integrator (3) contains.

6. voltage memory according to claim 5, characterized in that the control loop controls the phase comparator (2) in the event of sudden changes in the am Input applied mains voltage (URS) blocking from an output of the phase comparator (2) fed trap circuit (20) contains.

7. voltage memory according to claim 5, characterized in that the phase comparator (2) one from the sinusoidal mains voltage (URS) one at positive mains voltage the amount 1 and negative mains voltage the amount 0 containing rectangular voltage forming pulse shaper (201), the output of which at direct inputs of two AND circuits (202, 203) and at the input of one set to a quarter period of the mains voltage before an inverting Input of the AND circuit (202) arranged time delay element (204) connected is, wherein the output of the AND circuit (202 with an inverting input of the AND circuit (203) and a direct input the AND circuit (2n5) is connected, and which also carries a square wave voltage (Ur) Output of the AND circuit (203) a direct input of an AND circuit (206) is fed, the voltage signals (UG) leading output of the voltage memory circuit arrangement each with a different direct ring of the AND circuits (205, 206) and the output of the blocking circuit (20) with inverting inputs of the AND circuits (205, 206) are connected, and the output of the AND circuits (205, 206) at the input of the trap circuit (20) are connected, the output leading to the square-wave voltage (UB.UE) the UN- Circuit (205) through an inverter (207) to the output diodes (208 (209) and the output of the AND circuit carrying the square-wave voltage (UC.UE) (206) is fed directly to the output diodes (210, 211).

8. voltage memory according to claim 5, characterized in that the integrator (3) has a charging resistor (301 / at the output of the phase comparator) (2) and directly at the input (8) of the comparator stage (6) ang-connected capacitor (302) contains.

9. voltage memory according to claim 6, characterized in that the blocking circuit (20) an OR circuit (221) having three direct inputs contains, two of the inputs forming the input of the trap circuit (20) and the third is connected to the output of the blocking circuit (20) that the output of the OR circuit (221) via a time delay element that monitors the pulse duration (222) at the direct input of an AND circuit (223) and the output of this AND circuit (223) via a pick-up and drop-out delayed timing element (224) at the inverting input the AND circuit (223) are connected, the output of the blocking circuit with is connected to the output of the AND circuit (223).