DE2430466C3

DE2430466C3 - Storage system

Info

Publication number: DE2430466C3
Application number: DE19742430466
Authority: DE
Inventors: Johannes Bernardus Eindhoven Horsten (Niederlande); Philippe Rene Gabriel Bruessel Nyssens
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1973-06-26
Filing date: 1974-06-25
Publication date: 1980-04-24
Also published as: DE2430466A1; DE2430466B2

Description

Die Erfindung betrifft ein Speichersystem nach dem Oberbegriff des Anspruches I.The invention relates to a storage system according to the preamble of claim I.

Ein derartiges Speichersystem ist aus der DE-OS 99 705 bekannt. Dabei sind zumindest in dem einen Speicher die Datenwörter so gespeichert, daß einige der Datenwörter sich über zwei Spcicherwortstellen erstrecken. Um ein derartiges Datenwort auszulesen und zu übertragen, wird zunächst die Speicherwortstelle ausgelesen, die die niedrigsten Bytes des Datenwortes enthält. Das gesamte ausgelesene Speicherwort, das also auch noch Bytes eines anderen Datenwortes enthält, wird Gatterschaltungen zugeführt, die die Bytes des anderen Wortes sperren und die Bytes des gewünschten Datenwortes in der richtigen Ordnung in ein Zwischenregister einschreiben. Danach erfolgt ein zweiter Speicherzyklus zum Auslesen, wobei die Speicherwortstelle mit dem Rest des gewünschten Datenwoi tes sowie mit Teilen eines weiteren Datenwortes ausgelesen wird. Auch dieses Speicherwort wird den Gatterschaltungen zugeführt, die die nicht gewünschten Wortteile ausblenden und die Teile des ίο gewünschten Datenwortes an die richtige Stelle in das Zwischenregister einschreiben. Nun erst kann der Inhalt des Zwischenregisters in den anderen Speicher eingeschrieben werden. Das Adressieren eines solchen über zwei Wortstellen verteilt gespeicherten Datenwortes erfordert also zwei Speicherzyklen, was sehr zeitaufwendig ist und die Verarbeitungsgeschwindigkeit einer angeschlossenen Datenverarbeitungsanlage erheblich verringert. Außerdem ist die Verwendung eines Zwischenregisters notwendig, wodurch der Aufwand erhöht wird.Such a storage system is known from DE-OS 99 705. There are at least one Store the data words stored so that some of the data words extend over two memory word locations. In order to read out and transfer such a data word, the memory word position is first used which contains the lowest bytes of the data word. The entire memory word read out, the thus also contains bytes of another data word, gate circuits that contain the bytes of the other word and the bytes of the desired data word in the correct order in write an intermediate register. This is followed by a second storage cycle for reading out, with the Memory word location with the rest of the desired data word and with parts of another data word is read out. This memory word is also fed to the gate circuits that contain the undesired Hide parts of the word and put the parts of the desired data word in the right place in the Write in the intermediate register. Only now can the contents of the intermediate register be transferred to the other memory be enrolled. Addressing such a data word that is stored distributed over two word positions thus requires two memory cycles, which is very time consuming and the processing speed a connected data processing system is significantly reduced. Also, the use of a Intermediate register necessary, which increases the effort.

Aufgabe der Erfindung ist es, ein Speichersystem anzugeben, bei dem ein über zwei Speicherwortstellen verteilt eingeschriebenes Datenwort in einem Speicherzyklus ausgelesen wird, wobei außerdem die Gatterschaltungen zum Umordnen weiterhin einfach aufgebaut sein sollen. Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Anspruches 1 angegebenen Maßnahmen gelöst.The object of the invention is to specify a memory system in which one has two memory word locations distributed written data word is read out in a memory cycle, with the gate circuits should still be simple to rearrange. This object is achieved according to the invention solved by the measures specified in the characterizing part of claim 1.

Durch das gleichzeitige Adressieren zweier aufeinanderfolgender Wortstellen ist es möglich, jedes Datenwort in einem Speicherzyklus auszulesen, und durch das Unterdrücken der nicht zu diesem Datenwort gehörigen Bytestellen brauchen die Gatterschaltungen zum Umordnen weiterhin lediglich eine zyklische Verschiebung bzw. Vertauschung der zugeführten Datenbytes vorzunehmen. Bei entsprechender Steuerung des das ausgelesene Datenwort aufaehmeu-Jen Speichers und der Gatterschaltungen zum Umordnen kann das ausgelesene Datenwort direkt ebenfalls über zwei Wortstellen verteilt, jedoch in anderer Verteilung als beim Auslesen, in den zweiten Speicher eingeschrieben werden.By addressing two consecutive word positions at the same time, it is possible to use each data word to be read out in one memory cycle, and by suppressing those that do not belong to this data word Byte positions, the gate circuits still only need a cyclic shift for rearranging or swap the supplied data bytes. With the appropriate control of the das read out data word aufaehmeu-Jen memory and of the gate circuits for rearranging the read data word can also directly via two Word positions distributed, but in a different distribution than when reading out, written into the second memory will.

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Refinements of the invention are characterized in the subclaims.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigtEmbodiments of the invention are explained in more detail below with reference to the drawing. It shows

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Speichersystems,Fig. 1 is a block diagram of an inventive Storage system,

Fig.2 ein detaillierteres Blockschaltbild eines erfindiingsgemäßen Speichersystems,2 shows a more detailed block diagram of an inventive Storage system,

Fig.3 ein Schaltbild der Gatterschaltungen zum Umordnen der ausgelesenen Daten,3 is a circuit diagram of the gate circuits for Rearranging the read data,

F i g. 4 einige Betriebsarten des Speichersystems nach der F i g. 2,
Fig. 5 eine Tabelle von Signalen,F i g. 4 some operating modes of the storage system according to FIG. 2,
Fig. 5 is a table of signals,

F i g. 6 ein Blockschaltbild eines Teils nach der F i g. 2.F i g. 6 is a block diagram of a part according to FIG. 2.

Fig. 1 zeigt ein Speichersystem und darin einen ersten Speicher MEMi, einen zweiten Speicher MEM2, drei Befehlsleitungen CO1, 2, 3, drei Steueran^b0 Ordnungen DR11,2,3 und eine Datenflußleitung DPL 1, die drei Datenleitungen INFi, 2, 3 und eine Steueranordnung TCL1 mit einer Wählanordnung SELI und eine Umordnungsanordnung REFi. Die Informationsübertragung geschieht wie folgt. Die ^b> Speicher MEM 1 und 2 sind wortorganisiert, ζ. B. in Form einer integrierten Schaltung. Unter dem Einfluß eines aus einer anderen Quelle empfangenen Signals erzeugt die Steueranordnung TCL 1 auf den Befehlslei-Fig. 1, a storage system, and therein a first memory MEM i, a second memory MEM2, three command lines shows CO 1, 2, 3, three Steueran ^b0 orders 1,2,3 DR1 and a Datenflußleitung DPL 1, the three data lines INFi, 2, 3 and a control arrangement TCL 1 with a selector arrangement SEL I and a rearrangement arrangement REFi. The transfer of information takes place as follows. The ^b> memories MEM 1 and 2 are word-organized, ζ. B. in the form of an integrated circuit. Under the influence of a signal received from another source, the control arrangement TCL 1 generates on the command line

tungen COl und 2 ein Befehlssignal an jede der Steueranordnungen DRIX und 2. Die Befehlssignaie enthalten u. a. Adressendaten, so daß jedes der Signale unabhängig und gleichzeitig ein Datenwort aus einer Wortstelle des Speichers MEMX lesen kann. Die Datenelemente dieser beiden Wörter erscheinen als Datensignale ?uf den Leitungen /NFl und 2 der Datenflußleitung DPL 1 und gelangen zur Wählanordnung SEL 1, die einen Teil der Datenelemente selektiert und deti Rest abblockt. Die ausgewählten Datenelemente werden der Umordnungsanordnung REFX zugeführt, die daraus ein neues Won aufbaut, wonach dieses Wort auf der Datenleitung INF3 dem zweiten Speicher MEM 2 zur Speicherung zugeführt wird. Der Speicher MEM 2 empfängt dazu auf der Befehlsleitung CO 3 ein weiter von der Steueranordnung DRI3 zu verwendendes Befehlssignal. Dieses enthält weiter u. a. Adressendaten, so daß zum Schreiben des empfangenen Datenwortes im Speicher MEM2 eine Wortsteüe selektierbar ist. Die Datenleitungen INFX, 2 und 3 enthalten z. B. 32 parallelgeschaltete Leitungen für die Übertragung von je einem binären Datenelement Die Erfindung verdoppelt die Übertragungsgeschwindigkeit bedeutsamer Daten, ohne daß eine Doppelausführung der Leitung INF3 erforderlich ist. Nach dieser Ausführung werden zwei Wörter gelesen und es werden danach aus diesen Wörtern Teile gewählt Ein» andere Möglichkeit ist, daß Lese- und Wähloperationen räumlich nicht getrennt sind, wie nachstehend beschrieben wird. Die Länge der Leitung INF3 kann dagegen gering sein, so daß die Auswahl erst im Speicher MEM 2 erfolgt. Jedoch hat sich dadurch die Übertragungsgeschwindigkeit verdoppelt. An der anderen Seite können Auswahl und Umformierung auch bereits im Speicher MEM1 stattfinden.lines CO1 and 2 send a command signal to each of the control arrangements DRIX and 2. The command signals contain, inter alia, address data, so that each of the signals can independently and simultaneously read a data word from a word location in the memory MEMX. The data elements of these two words appear as data signals on lines / NF1 and 2 of the data flow line DPL 1 and reach the selector system SEL 1, which selects some of the data elements and blocks the rest. The selected data elements are fed to the rearrangement arrangement REFX , which uses them to build a new won, after which this word is fed to the second memory MEM 2 on the data line INF3 for storage. To this end, the memory MEM 2 receives on the command line CO 3 a command signal to be used further by the control arrangement DRI3. This also contains, inter alia, address data, so that a word segment can be selected for writing the received data word in memory MEM2. The data lines INFX, 2 and 3 contain z. B. 32 lines connected in parallel for the transmission of one binary data element each. The invention doubles the transmission speed of significant data without the need for the line INF3 to be duplicated . According to this implementation, two words are read and parts are then selected from these words. Another possibility is that read and dial operations are not spatially separated, as will be described below. The length of the line INF3 , on the other hand, can be short, so that the selection only takes place in the memory MEM 2. However, this has doubled the transmission speed. On the other hand, selection and reshaping can also take place in memory MEM 1.

Fig.2 gibt ein weiter ausgestaltetes Blockschaltbild des Speichersystems, in dem zwei Speicher MEM 3 und 4 mit den Sieueranordnungen DRIA, 6, 8 und 9, die Leseverstärker DRI5, eine Steueranordnung CONTR und eine Datenflußleitung vorgesehen sind, die die Speicher miteinander verbindet und die Datenleitungen INFA, 5, 6 und 7 und eine Steueranordnung TCL 2 mit Gatterschaltungen zum Unordnen der Reihenfolge der Bytes, die hier als Rotatoren LiWT und SROT bezeichnet sind, dem Rotationssteuergerät RC, dem Wortadressengeber WAG, den Schiebesteuergeräten 5Cl und 2 und dem Selektor SEL 2 enthält. Es gibt weiter numerierte Steuerldtungen.2 gives a further developed block diagram of the memory system in which two memories MEM 3 and 4 with the control arrangements DRIA, 6, 8 and 9, the sense amplifiers DRI5, a control arrangement CONTR and a data flow line are provided which connects the memories to one another and which Data lines INFA, 5, 6 and 7 and a control arrangement TCL 2 with gate circuits for rearranging the order of the bytes, which are referred to here as rotators LiWT and SROT , the rotation control device RC, the word address generator WAG, the shift control devices 5Cl and 2 and the selector SEL 2 contains. There are also numbered control circuits.

Die Speicher MEM3 und 4 sind byteweise organisiert, wobfci die Speicherelemente einer Bytestelle zusammen ausgewählt werden, um ein Datenbyte (z. B. 8 Bits) zu schreiben oder zu lesen. Durch die Einteilung der Speicher in vier von 0 bis 3 numerierten Ebenen ist angegeben, daß es vier Bytestelllen pro Wortstelle gibt.The memories MEM3 and 4 are organized byte by byte, whereby the memory elements of a byte location are selected together in order to write or read a data byte (e.g. 8 bits). The division of the memory into four levels numbered from 0 to 3 indicates that there are four byte places per word position.

Der Speicher MEM3 ist ein Hauptspeicher, der groß ist, oft verhältnismäßig langsam, und in dem die Daten eines Datenwortes nicht an derselben Wortstelle zusammen gespeichert sein brauchen. Der Speicher MEMA ist ein einem Rechenwerk zugeordneter Speicher, der kleiner ist, oft verhältnismäßig schnell, und t>o in dem nur zu einer selben Wortstelle gehörenden Bytestellen gleichzeitig adressierbar sind. Hiernach wird zunächst das »Lesen« besprochen: die Daten werden vom Speicher MEM3 auf den Speicher MEMA übertragen. Danach wird rjas »Schreiben« behandelt.The memory MEM3 is a main memory which is large, often relatively slow, and in which the data of a data word need not be stored together in the same word position. The memory MEMA is a memory assigned to an arithmetic logic unit, which is smaller, often relatively fast, and t> o in which byte positions belonging to the same word position can be addressed at the same time. The first thing to consider is reading: the data is transferred from memory MEM3 to memory MEMA . Then rja's "writing" is dealt with.

Die Steuerordnung CONTR steuert auf der Leitung 208 die Operandenadresse zum Wortadressengeber WAG. Die Operandenaui-'sse im Speicher MEM3 ist eine Bytestellenadresse. Der Wortadressengeber WAG extrahiert daraus die zwei am wenigsten bedeutsamen Bits, die die Bytestellennummer des bedeutsamsten Datenbytes des zu lesenden Datenwortes bilden, und führt diese zwei Bits auf der Leitung 210/211 dem Schiebesteuergerät 5Cl, dem Rotationssteuergerät RC und dem Selektor SEL 2 zu. Weiter extrahiert der Wortadressengeber WAG die Wortstellenadresse aus der Bytestellenadresse, erhöht diese um 1 und sendet die Wortstellenadresse auf der Leitung 204, die um 1 erhöhte Wortstellenadresse auf der Leitung 205 zur Steueranordnung DRI6. The control system CONTR controls the operand address to the word address generator WAG on line 208. The operand number in the memory MEM3 is a byte location address. The word address generator WAG extracts the two least significant bits from this, which form the byte number of the most significant data byte of the data word to be read, and feeds these two bits on line 210/211 to the shift control device 5Cl, the rotation control device RC and the selector SEL 2. The word address generator WAG further extracts the word position address from the byte position address, increases it by 1 and sends the word position address on the line 204, the word position address increased by 1 on the line 205 to the control arrangement DRI6.

Auf diese Weise ist bekannt, daß und in welchen Wortstellen gelesen werden muß. Gleichzeitig steuert die Steueranordnung CONTR auf dor Leitung 206 ein Befehlssignal, das angibt, daß es sich um eine Leseoperation für den Speicher MEM 3 handelt Diese Signale erreichen die Steueranordnv-.g DRI6 und die Schiebesteuergeräte SC i und 2. Aiiberdem sendet die Steueranordnung CONTR auf der Leitung 209 zwei Datenbits zum Selektor SEL 2 und die Schiebesteuergeräte 5Cl und 2. Diese 2 Bits geben die Byteanzahl des zu lesenden Datenwortes aus dem Speicher MEM3 an (00s 1 Byte). Das Schiebesteuergerät 5Cl ist mit den Leitungen 206,209 und 210, der Selektor SEL 2 mit den Leitungen 209 und 210 verbunden. Das Schiebesteuergerät 5Cl ist mit den Bausteinen 0 — 3 des Speichers MEM3, der Selektor 5£L2 mit den Bausteinen 0-2 verbunden. Ein Signal auf einer Ausgangsleitung 212 des Schiebesteuergeräts 5Cl gibt an, daß der mit diesem Ausgang verbundene Baustein gelesen werden kann; ist das Signal nicht vorhanden, so wird das Lesen des betreffenden Bausteins blockiert. Ein Signal auf einer der Leitungen 213 gibt an, daß vom damit verbundenen Baustein die vom Signal auf der Leitung 205 indizierte Wortstelle gelesen werden kann. Wenn dieses Signal fehlt, kann die vom Signal auf der Leitung 204 indizierte Wortstelle gelesen werden. Für den Baustein 3 ist immer letrteres der Fall. Fig.5 zeigt für die verschiedenen Signalkombinationen auf den Leitungen 209 und 210 pro Baustein 0... 3 an, ob die erwähnten Signale auf den Leitungen 212 und 213 vorhanden sind (1), oder nicht (0). Ein Stern gibt an, daß es unwichtig ist, ob ein bestimmtes Signal vorhanden ist oder nicht: es ist ja doch unwirksam. Bei einer Datenwortlänge von z. B. drei Bytes, von denen das bedeutsamste Byte die Bytestellennummer 2 aufweist (sechste Spalte nach der F i g. 5) werden von den Signalen auf den Leitungen 212 die Bytestellennummem 2,3 und 0 freigegeben. Vom Signal auf den Leitungen 213 wird von der Bytestelle mit der Bytestellennummer 2 die niedrigste Wortadressenstelle ausgewählt, von der Bytestellennummer 3 ist das immer der Fall, und von der Bytestellennummer 0 wird die nächsthöhere Wortadressenstelle ausgewählt. Die Bytestelle 1 ist blockiert und die Auswahl ist unwichtig.In this way it is known that and in which word passages must be read. Simultaneously, the control device CONTR controls a command signal on dor line 206, which indicates that it is a read operation for the memory MEM 3 These signals reach the Steueranordnv-.g DRI6 and the shift control units SC i and 2. Aiiberdem sends the control device CONTR the line 209 two data bits to the selector SEL 2 and the shift control devices 5Cl and 2. These 2 bits indicate the number of bytes of the data word to be read from the memory MEM3 (00s 1 byte). The shift control device 5Cl is connected to lines 206, 209 and 210, the selector SEL 2 to lines 209 and 210. The shift control device 5Cl is connected to the blocks 0-3 of the memory MEM3, the selector 5 £ L2 with the blocks 0-2. A signal on an output line 212 of the shift control device 5Cl indicates that the module connected to this output can be read; if the signal is not available, reading of the relevant block is blocked. A signal on one of the lines 213 indicates that the module connected to it can read the word position indicated by the signal on the line 205. If this signal is absent, the word location indicated by the signal on line 204 can be read. The older is always the case for module 3. 5 shows for the various signal combinations on lines 209 and 210 per module 0 ... 3 whether the mentioned signals are present on lines 212 and 213 (1) or not (0). An asterisk indicates that it does not matter whether a certain signal is present or not: it is ineffective after all. With a data word length of z. B. three bytes, of which the most significant byte has the byte digit number 2 (sixth column after FIG. 5), the byte digit numbers 2, 3 and 0 are enabled by the signals on the lines 212. From the signal on lines 213, the lowest word address position is selected from the byte position with byte position number 2, this is always the case of byte position number 3, and the next higher word address position is selected from byte position number 0. Byte position 1 is blocked and the selection is unimportant.

Nach der Durchführung der Leseoperation, die übrigens auf bekannte Weise erfolgt, erscheinen die gelesenen Datenelemente über die Leitung INF5 am Rotator LROT. Auf der Leitung 216 steuert die Steueranordnung CONTR zwei Datenbi'.s zum Rotationssteuergerät RC, welche die neue Bytestellennummer des bedeutsamsten Bytes im Speicher MEMA bilden. Der Rotationsvektor wird im Rotationssteuergerät RC ah der Unterschied der auf den Leitungen 216 und 211 zugeführten Bytestellennummem bestimmt. Die Anordnung DRI5 enthält z. D. Leseverstärker.After the read operation has been carried out, which incidentally takes place in a known manner, the read data elements appear via the line INF5 on the rotator LROT. On the line 216, the control arrangement CONTR controls two data bits to the rotation control device RC, which form the new byte position number of the most significant byte in the memory MEMA . The rotation vector is determined in the rotation control device RC ah the difference between the byte digit numbers supplied on lines 216 and 211. The arrangement DRI5 contains z. D. sense amplifier.

F i g. 3 zeigt ein Schaltbild eines Rotators, z. B. LROT nach der Fig. 2 für vier bits. Der Rotator enthält vierF i g. 3 shows a circuit diagram of a rotator, e.g. B. LROT according to FIG. 2 for four bits. The rotator contains four

Dateneingangsklemmen 301... 304, vier Steuercingangsklemmen 305 ... 308. vier Datenausgangsklemmen 309... 312 und sechzehn logische UND-Gatter 313 ... 328. Wenn die Steuereingangsklernme 305 hoch (»I«) ist, sind die Gatter 313, 317, 321 und 325 freigegeben: die logischen »1«-Signale an den Dateneingangsklemmen 301, 302, 303, 304 werden den Datenausgangsklemmen 309, 310, 311 bzw. 312 zugeführt und der Rotationsvektor beträgt 0. Wenn ?.. B. die Klemmen 307 logischerweise »1« ist, werden die logischen »!«-Signale an den Dateneingangsklemmen den Datenausgangsklemmen 311, 312, 309 bzw. 310 zugeführt. Der Rotationsvektor ist dann gleich 2. Wenn jedes Byte acht Bits zählt, enthält der Rotator acht der Anordnungen nach der Fig. 3. Wenn die Byteanzahl größer ist, vergrößert sich damit die Anzahl der Gatter 313 ... 328 quadratisch.Data input terminals 301 ... 304, four control input terminals 305 ... 308. four data output terminals 309 ... 312 and sixteen logical AND gates 313 ... 328. When control input terminal 305 is high ("I"), gates are 313 , 317, 321 and 325 enabled: the logical "1" signals at the data input terminals 301, 302, 303, 304 are fed to the data output terminals 309, 310, 311 and 312 and the rotation vector is 0. If ? .. B. the Terminal 307 is logically »1«, the logical »!« Signals at the data input terminals are fed to the data output terminals 311, 312, 309 and 310, respectively. The rotation vector is then equal to 2. If each byte counts eight bits, the rotator contains eight of the arrangements according to FIG. 3. If the number of bytes is greater, the number of gates 313... 328 increases quadratically.

Auf diese Weise gelangen die im Speicher MEMA zu schreibenden Daten auf der Leitung /A/F6 an die Steueranordnungen DRIS. Das Schiebesteuergeräl SC2 ist über die Leitung 203 mit der Steueranordnung DRI8 verbunden. Wenn eines der in diesem Falle vier Kabel der Leitung 203 ein Signal führt, wird das Schreiben der auf der Leitung INF6 zugeführten Daten in der mit diesem Kabel verbundenen Bytestelle möglich. Wenn das betreffende Signal fehlt, wird der Schreibvorgang blockiert. Das Schiebesteuergerät SC2 empfängt Steuersignale auf den Leitungen 206 (gibt damit an, daß es sich um eine Schreiboperation im Speicher MEM4 handelt). 209 (gibt die Byteanzahl der Daten an) und 216 (die Bytestellennummer des ersten Bytes). F i g. 5 gibt eine Tabelle der in diesem Falle vom Schiebesteuergerät SC2 zu erzeugenden Signale, wenn man folgende Änderungen einführt: 209 bleibt 209; 210 wird 216: 212 wird 203; 213 entfällt, denn es kann nur eine Wortstelle im Speicher MEM4 in diesem Beispiel ausgewählt werden. Auf der Leitung 213 erscheint die Adresse der Wortstelle, an der im Speicher MEMA die Daten geschrieben werden müssen. Auf diese Weise erfuiii diese Leitung 2i5 mit der damit verbundenen Steueranordnung DRI9 eint Funktion, die der Funktion der Leitungen 204 und 205 und der Steueranordnung DRIβ in bezug auf den Speicher MEM3 entspricht. Die Steueranordnung DR19 empfängt auch ein Signal aus der Leitung 206, wodurch die Datenübertragungsrichtung bekannt ist. Unter der Steuerung der Signale auf den Leitungen 203, 206 und 215 werden die Daten im Speicher MEM4 weiter auf bekannte Weise geschrieben. In this way, the data to be written in the memory MEMA reach the control arrangements DRIS on the line / A / F6. The sliding control device SC2 is connected to the control arrangement DRI 8 via the line 203. If one of the four cables of the line 203 in this case carries a signal, it is possible to write the data supplied on the line INF6 in the byte position connected to this cable. If the relevant signal is missing, the write process is blocked. Shift controller SC2 receives control signals on lines 206 (indicating that it is a write operation to memory MEM4). 209 (indicates the number of bytes in the data) and 216 (the byte position number of the first byte). F i g. 5 gives a table of the signals to be generated in this case by the shift control device SC2 if the following changes are introduced: 209 remains 209; 210 becomes 216: 212 becomes 203; 213 is not applicable because only one word position in memory MEM4 can be selected in this example. The address of the word position at which the data must be written in the memory MEMA appears on the line 213. In this way, this line 2i5 with the control arrangement DRI9 connected to it performs a function which corresponds to the function of the lines 204 and 205 and the control arrangement DRIβ in relation to the memory MEM3. The control arrangement DR19 also receives a signal from the line 206, as a result of which the data transmission direction is known. Under the control of the signals on lines 203, 206 and 215, the data in memory MEM4 continues to be written in a known manner.

In bestimmten Fällen ist es nicht notwendig, daß das Schiebesteue^rgerät SC2 die Daten auf der Leitung 216 empfängt, nämlich wenn das am wenigsten bedeutsame Datenbyte immer an der Bytestelle mit derselben Bytestellennummer gespeichert werden muß (z. B. die Nummer 3). Dann sind nur die 4, 7., 10. und die 13. Spalte nach der F i g. 5 von Interesse. Bei einer Schreiboperation im Speicher MEMA, z. B. direk; nach dem Schreiben des neuen Wortes, werden außerdem die Daten geschrieben, aus welcher Stelle des Speichers MEM3 die Daten herrühren. Dies kann dadurch geschehen, daß die Steueranordnung CONTR die Wortstellennummer auf der Leitung 215 um 1 erhöht und auf der Leitung 201 die Adresse dieser Daten im Speicher MEM3 schreibt Diese Daten geben somit die Bytestellennummer des bedeutsamsten Datenbytes an und entsprechen den früher auf der Leitung 208 dem Wortadressengeber WAG zugeführten Daten. Hinsichtlich -dieser Bytestellennummer wird angenommen.In certain cases it is not necessary that the Schiebesteue apparatus ^r SC2 receives the data on line 216, namely, when the significant least byte of data needs to be always stored at the byte location with the same byte location number (eg. As the number 3). Then only the 4, 7th, 10th and 13th columns are after the fig. 5 of interest. During a write operation in the memory MEMA, e.g. B. direk; after the new word has been written, the data is also written from which position in the memory MEM3 the data originate. This can be done by the fact that the control arrangement CONTR increases the word position number on the line 215 by 1 and writes the address of this data in the memory MEM3 on the line 201 Word address transmitter WAG supplied data. With regard to -this byte digit is assumed.

daß sie hinsichtlich der Wortlänge im Speicher MEMA paßt. Wenn die Breite des Datenflusses 32 Bits beträgt, kann diese Adresse z. B. 24 Bits enthalten, wodurch 7ⁿ Wortstellen zu vier Bytes adressierbar sind. Der Rest ^ dieser Wortstelle kann dann Daten über die Datenbyteanzahl dieses Wortes enthalten. Die Daten auf der Leitung 201 können auf dieselbe Weise wie der Datenleitung INF6 ankommen, wobei alle Bytestellennummern deblockiert sind.that it fits with regard to the word length in the memory MEMA. If the width of the data flow is 32 bits, this address can e.g. B. contain 24 bits, whereby 7 ⁿ word positions are addressable to four bytes. The remainder of this word position can then contain data on the number of data bytes for this word. The data on line 201 may arrive in the same manner as data line INF6 with all byte digit numbers unlocked.

ίο Die Stelle, an der ein Daienwort im Speicher MEM3 gespeichert ist, ist fest, aber dies gilt nicht für den Speicher MEMA, der z. B. als Konzeptspeicher (Scratch pad memory) arbeitet: die vom Speicher MEM3 bezogenen Wörter werden darin einmal an dieser, dann wieder an anderer Stelle gespeichert.ίο The place at which a Daienwort is stored in the memory MEM3 is fixed, but this does not apply to the memory MEMA, the z. B. works as a concept memory (scratch pad memory): the words referenced from the memory MEM3 are stored there once in this, then again in another place.

Es werden auf diese Weise folgende Leitungen verwendet:The following lines are used in this way:

201 Wortstellenadresse in MEMA 201 Word position address in MEMA

202 Rotationsvektor beim Schreiben202 Rotation vector when writing

204 Unerhöhte V.'ortstellennummer in MFM 3204 Unrelated local authority number in MFM 3

205 Um I erhöhte Wortstellennummer in MEM3205 Word position number increased by I in MEM 3

206 Signal Lesen/Schreiben206 Read / write signal

208 Operandenadresse in MEM3 208 Operand address in MEM3

209 Byteanzahl im Datenwort
210/21'. Bytestellennummer209 number of bytes in the data word
210/21 '. Byte digit number

212/213 Bytestellennummerweise Freigabe212/213 Release by byte number

213 Auswahl zwischen niedrigster und höchster Wortstellennummer213 Choice between lowest and highest word position number

214 Rotationsvektor beim Lesen
215/217 Operandenadresse in MEM3.214 rotation vector when reading
215/217 operand address in MEM 3.

Beim »Schreiben« erfolgt die Datenübertragung in umgekehrter Richtung. Einleitend steuert die Steueranordnung CONTR auf der Leitung 206 ein Schreibbefehlssignal (d. h. also »Lesen« im Speicher MEMA) zur Steueranordnung DRI6, zu den Schiebesteuergeräten 5Cl und 2 und zur Steueranordnung DRI9. Weiter wird auf der Leitung 201 die Nummer der Wortstelle zugeführt, an der die Operandenadresse für die Speicher Λίπ/ν/3 gespeichert war. Dieses uatenwort wird gelesen und erscheint auf der Leitung INF7 und erreicht auf diese Weise den Rotator SROT, aber dieser ist noch nicht aktiviert. Weiter erreichen diese Daten über die Abzweigleitung 217 den Wortadressengeber WAG; dieser behandelt diese Operandenadresse auf dieselbe Weise wie zuvor beschrieben in bezug auf die auf der Leitung 208 im Wortadressengeber WAG ankommende Adresse. Anschließend sendet die Steueranordnung CONTR eine zweite Wortadresse auf der Leitung 201 zum Speicher MEMA. Die zwei auf der Leitung 291 empfangenen Adressen können auf einfache Weise zusammenhängen, z. B. stets um 1 verschieden sein, wie zuvor erwähnt Der Rotator SROT ist jetzt aktiviert und läßt die Daten ggf. rotiert passieren unter der Steuerung eines Signals auf der Leitung 202 des Rotationssteuergeräts RC Die Rotation erfolgt dabei in entgegengesetzter Richtung zu der bei den gleichen empfangenen Daten vom Rotator LROT durchgeführt Weiter ist die ganze Anordnung (SCX, SEL, die Leitungen 212 und 213) auf gleiche Weise wirksam wie bei der vorerwähnten »Lese«-Operation, wobei jetzt im Speicher MEM3 geschrieben v»ird und die Daten somit auf der Leitung INF 4 ankommen. Die Leseverstärker der Anordnung DRI5 sind somit jetzt unwirksam: dagegen kann die Anordnung DRfA jetzt Schreibverstärker enthalten. Die Operationen »Lesen« und »Schreiben« können auch beide auf solche Weise stattfinden, daß dieWhen "writing" the data is transferred in the opposite direction. Initially, the control arrangement CONTR controls a write command signal on the line 206 (that is to say "read" in the memory MEMA) to the control arrangement DRI6, to the shift control devices 5Cl and 2 and to the control arrangement DRI9. The number of the word position at which the operand address for the memory Λίπ / ν / 3 was stored is also supplied on line 201. This data word is read and appears on line INF7 and in this way reaches the rotator SROT, but this is not yet activated. These data also reach the word address generator WAG via branch line 217; this handles this operand address in the same way as previously described with regard to the address arriving on the line 208 in the word address generator WAG. The control arrangement CONTR then sends a second word address on the line 201 to the memory MEMA. The two addresses received on line 291 can be related in a simple manner, e.g. B. always be different by 1, as mentioned before. The rotator SROT is now activated and allows the data to pass rotated if necessary under the control of a signal on line 202 of the rotation control device RC The rotation takes place in the opposite direction to that received with the same Data carried out by the rotator LROT Furthermore, the entire arrangement (SCX, SEL, lines 212 and 213) is effective in the same way as in the aforementioned "read" operation, with the memory MEM3 now being written and the data thus being stored on the Line INF 4 arrive. The read amplifiers of the arrangement DRI5 are therefore now ineffective: on the other hand, the arrangement DRfA can now contain write amplifiers. The operations "read" and "write" can also both take place in such a way that the

Adressen von CONTR geliefert werden.Addresses are supplied by CONTR.

F i g. b gibt eine weitere Ausgestaltung des Speichers MEM J nach F i g. 2. Im Falle von vier Bytestellen pro Wortstellc enthält die Schaltung acht Bausteine ÖV00...03. 10... 13 mit den zugehörigen Leseverstäik-'rn DRI50. ..53, einem pro zwei Bausteine, mit den Schreibverstärkern DRI40.. .43, Dekodern DECOO... 13, vier Adressenregistern ADRI'G 00 ... 11. Weiter gibt es einen Wortadressen· geber WAG 2, acht Datenklemmen KQ... 7, acht Sleuerklemmen KS... 15 und eine Adresseneingangsklemme K 16. Die Elemente WAG. DRI4 und DRIb nach Fig. 2 sind hier auf etwas andere Weise implementiert.F i g. b gives a further embodiment of the memory MEM J according to FIG. 2. In the case of four byte positions per word position, the circuit contains eight modules ÖV00 ... 03. 10 ... 13 with the associated read amplifiers DRI 50 ... 53, one for every two modules, with the write amplifiers DRI 40 ... 43, decoders DECOO ... 13, four address registers ADRI'G 00 ... 11. There is also a word address transmitter WAG 2, eight data terminals KQ ... 7, eight power terminals KS ... 15 and one address input terminal K 16. The elements WAG. DRI4 and DRIb of Fig. 2 are implemented here in a slightly different way.

An der Klemme K 16 kommt die Operandenadresse (Leitung 208 in der Fig. 2) beim Wortadressengeber WAG2 an. Auf Jen Leitungen 205 uüu 204 eiM.!ieuii darauf die nicht bzw. die um I erhöhte Wortstellennummer, die in den Adressenregistern ADREGOX und 10 bzw. ADREGOO und 11 gespeichert werden. Die Bausteine SVOO .. .03 enthalten die geraden Wortstellen, die Bausteine SVIO... 13 die ungeraden Wortstellen. Die Wortstellennummern können von den Dekodern DECOO... 13 dekodiert werden. In den Schreibverstärkern DRI40... 43 ist an den Klemmen K 4 ... 7 immer ein Datenbyte zum Schreiben empfangbar. Über die Leitung 218 empfangen die Schreibverstärker DRIM) ... 43 aus dem Wortadressengeber WAG 2 das Bit, das angibt, ob die nicht erhöhte Wortstellennummer gerade oder auch ungerade ist; weiter (wie nach F i g. 2 auf den Leitungen 212 und 213) an den Klemmen K 12... 15 die Daten der Elemente SC 1 und SFZ. 2. Wenn das erwähnte letzte Bit eine 0 ist, liegt die nicht erhöhte Wortstellennunimer in den Bausteinen B YOO... 03 (ADREGOO) und die um 1 erhöhte Wortstellennummer in den Bausteinen BY10... \ (ADREGXO). Ist das letzte Bit eine 1. sind die Adressenregister ADREGOX und 11 zutreffend. Durch die Parallelanordnung wird die Auswahl in zwei verschiedenen WorKtellen ia besonder«; einfarh AnlXprdem können für die Bausteine SVOO... 13 auf diese Weise wortorganisierte Speicher verwendet werden; bekanntlich ist bei wortorganisierten Speichern die Auswahl verhältnismäßig einfach. Es ist möglich, daß mehrere oder alle Bausteine der Reihe SK00 ... 03 an sich wieder einen Baustein bilden. Es ist genauso möglich, daß die Bausteine SV00... 03 aus Unterbausteinen aufgebaut sind. Gleiches gilt für die Bausteine SVlO... 13. Die Kombinationen zwischen den Signalen auf der Leitung 218 und den Klemmen K12... 15 werden zum Erzeugen der Signale aus der zuvor besprochenen Tabelle mit an sich bekannten logischen Schaltungen zusammengenommen: auf diese Weise werden die geeigneten Bausteine ausgewählt, jedoch von den Paaren ÖVOO/10, SV01/11 usw. immer nur höchstens I. Ein Zusatzsignal an den Klemmen K8... 11 indiziert Lesen oder Schreiben (Leitung 206 nach F i g. 2). Beim Lesen erscheinen die Daten über die Leseverstärker DRI50.. .53 an den Datenklemmen K 0 ... 3. Von den Bausteinen S V03 und 13 wird nie die höchste Wortstellennummer aktiviert, so daß sie nichtThe operand address (line 208 in FIG. 2) arrives at terminal K 16 at the word address generator WAG2. On the lines 205 uüu 204 eiM.! Ieuii thereupon the word position number not or the word position number increased by I, which are stored in the address registers ADREGOX and 10 or ADREGOO and 11. The modules SVOO ... .03 contain the even word positions, the modules SVIO ... 13 the odd word positions. The word digit numbers can be decoded by the DECOO ... 13 decoders. In the write amplifiers DRI 40 ... 43, a data byte for writing can always be received at terminals K 4 ... 7. Via the line 218, the write amplifiers DRIM) ... 43 receive the bit from the word address generator WAG 2 , which indicates whether the non-incremented word position number is even or also odd; further (as in FIG. 2 on lines 212 and 213) at terminals K 12 ... 15, the data of the elements SC 1 and SFZ. 2. If the last bit mentioned is a 0, the unincreased word position number is in the blocks B YOO ... 03 (ADREGOO) and the word position number increased by 1 in the blocks BY10 ... \ (ADREGXO). If the last bit is 1. the address registers ADREGOX and 11 apply. Due to the parallel arrangement, the selection in two different workplaces is generally special «; Einfarh AnlXprdem can use word-organized memories for the blocks SVOO ... 13 in this way; As is well known, the selection is relatively easy with word-organized memories. It is possible that several or all of the SK00 ... 03 series blocks form a single block. It is also possible that the modules SV00 ... 03 are made up of sub-modules. The same applies to the modules SV10 ... 13. The combinations between the signals on line 218 and terminals K 12 ... 15 are combined with known logic circuits to generate the signals from the table discussed above: in this way the suitable modules are selected, but from the pairs ÖVOO / 10, SV01 / 11 etc. only a maximum of I. An additional signal at terminals K 8 ... 11 indicates reading or writing (line 206 according to FIG. 2). When reading, the data appear via the read amplifiers DRI50 .. .53 at the data terminals K 0 ... 3. The highest word digit number is never activated by the modules S V03 and 13, so it does not

ίο mit den Registern ADREGXO und 01 verbunden sinrl F i g. 4 gibt eine Anzahl Bausteine aus dem Speichersystem nach F i g. 2. Die zweite und dritte Spalte geben die aus der Wortstelle mit unerhöhter Nummer bzw. die Wortstelle mit erhöhter Nummer ausgewählten Datenbytes, die von A... D nach absteigender Bedeutung indiziert sind. In der fünften Spalte ist angegeben, wie diese Daten datenweise beim Rotator, z. B. LRÜ'I nach F i g. 2 ankommen. Die Spalte 4 gibt dabei die Länge des zu lesenden Datenwortes in Bytes, die Bytestellennummer des bedeutsamsten Bytes im Speicher MEM 3 bzw. die Bytestellennummer des bedeutsamsten Bytes im Speicher MEM4. Die Spalten 6 und 7 geben die Signale auf den Leitungen 212 und 213 nach Fig. 5. Die Spalte 8 gibt den Rotationsvektor als den Unterschied zwischen den zwei letzten Teilspalten nach Fig.4. Die Spalte 9 gibt das rotierte Datenwort und die Spalte 10 die Signale auf den Leitungen 203 nach F i g. 2. Von der Spalte 10 rückwärtsgehend gibt die F i g. 4 entsprechende Signale, die bei der Schreiboperation auftreten (Daten gelangen an MEMi). Bestimmte negative Rotationsvektoren entsprechen paarweise positiven Rotationsvektoren.soz. B. —3 und + 1.ίο connected to registers ADREGXO and 01 sinrl F i g. 4 gives a number of building blocks from the storage system according to FIG. 2. The second and third columns show the data bytes selected from the word position with an unrestricted number or the word position with an increased number, which are indexed from A ... D in descending order. The fifth column shows how this data is used for the rotator, e.g. B. LRÜ'I according to F i g. 2 arrive. Column 4 gives the length of the data word to be read in bytes, the byte number of the most significant byte in memory MEM 3 or the byte number of the most significant byte in memory MEM4. Columns 6 and 7 give the signals on lines 212 and 213 according to FIG. 5. Column 8 gives the rotation vector as the difference between the last two sub-columns according to FIG. Column 9 gives the rotated data word and column 10 the signals on lines 203 according to FIG. 2. Going backwards from column 10, FIG. 4 corresponding signals that occur during the write operation (data arrive at MEMi). Certain negative rotation vectors correspond to pairwise positive rotation vectors.soz. B. -3 and +1.

Die Erfindung umfaßt weiter andere Ausführungsformen, bei denen auch im Speicher MEM4 zwei oder sogar mehrere Wortstellen zusammen adressierbar sind.The invention also includes other embodiments in which two or even more word positions can also be addressed together in the memory MEM 4.

Eine wichtige Ausführung in obiger Beschreibung war diejenige, bei der die Breite des Datenflusses und die Länge der Wortstellen gleich waren, während die DatenAn important implementation in the above description was the one in which the width of the data flow and the Length of word positions were the same while the data

Wörtern einzubauenden Fehlerkorrekturdaten ist dies zweckmäßig. Denn dann können in jeder Byte-Information für die Fehlerkorrektur feste Bitstellen belegt werden, wobei sie dann empfangsseitig feste Stellen einnehmen. Namentlich wenn die Fehlerkorrektur für die gesamte Wortlänge erfolgt, wird dazu nur eine verhältnismäßig geringe Anzahl von Bitstellen benötigt. Denn bekanntlich vergrößert sich die Anzahl der für Fehlerkorrektur erforderlichen Bitstellen in linearem Sinne geringer mit der Länge des zu schützenden Datenwortes.This is useful in words to incorporate error correction data. Because then in each byte information Fixed bit positions are assigned for the error correction, whereby they are then fixed positions at the receiving end take in. In particular, if the error correction is carried out for the entire word length, only one is required relatively small number of bit positions required. Because, as is well known, the number of for Error correction required bit positions in a linear sense less with the length of the to be protected Data word.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. Memory system with two memories, in which the memory cells are addressed and read out word-by-word and a word position in the memory contains a fixed number of byte positions with a fixed number of bits each, and a data flow line between the two memories for transmitting data words with a number of data bytes that are stored at least partially in successive byte locations of two successive word positions of at least one memory, the data flow line containing gate circuits for rearranging the order of the bytes of the data words read out from the memory word positions, characterized in that a word address & encoder (WAG) is provided which contains the address of the Data word receives and that addresses the associated word position and at the same time the next higher word position in the memory to be read (MEM3) , and that a shift control device (SCi) and a selector (SFL2) are provided, which the Ad contained in the address ressteil for specifying the byte position of the highest-ranking byte as well as an indication of the number of bytes of the data word to be read out and generate enable signals for the specified byte position and the subsequent 1: 1 byte positions of the lower word position as well as the first and, if applicable, the following byte positions of the next higher word style according to the specified number of bytes .

2. Storage system according to Ar. Pruch 1, characterized in that for each word position in the two memories (MEM 3, MEM 4) there are the same number of memory elements as data elements can be transmitted simultaneously on the data flow line (INFA, INFS, INFf ,, INF7, TCL 2).

3. Memory system according to claim 1 or 2, characterized in that at least one memory (MEM'S) consists of two modules and that the addressed word position and the next higher word position are in different modules.

4. Memory system according to one of claims 1-3, characterized in that the word address generator (WAG) receives the address of the data word to be written in a write operation and that further gate circuits (SROT) are provided for rearranging the order of the bytes of the data word to be written, which are the Data input of the memory to be written (MEM3) are connected upstream.