DE2419015C2

DE2419015C2 - Setting head for generating a latent image

Info

Publication number: DE2419015C2
Application number: DE2419015A
Authority: DE
Inventors: Jack St. Clair Dallas Tex. Kilby; Jay W. Clemson S.C. Lathrop
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1973-04-19
Filing date: 1974-04-19
Publication date: 1987-03-19
Also published as: FR2226711A1; NL7404984A; JPS5749393B2; FR2226711B1; JPS5048839A; CA1024583A; DE2419015A1; GB1473215A; IT1015925B

Description

Die Erfindung bezieht sich auf einen Setzkopf gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a setting head according to the preamble of patent claim 1.

Aus der US-PS 37 86 745 ist eine Druckvorrichtung bekannt, bei der ein Tonerpulver unter Verwendung elektrostatischer Ladung zur Erzeugung der jeweils gewünschten Zeichen verwendet wird. In dieser Vorrichtung sind in der Oberfläche eines aus Metall bestehenden Trägerbandes Ausnehmungen gebildet, die die Punkte eines Rasters bilden. Die Ausnehmungen sind mit einem dielektrischen Material gefüllt, das in ausgewählter Weise aufgeladen werden kann. Ein auf die Oberfläche des Metallbandes aufgebrachtes Tonerpulver wird nur von aufgeladenen Rasterpunkten festgehalten, und dieses an aufgeladenen Rasterpunkten festgehaltene Tonerpulver wird dann auf das zu bedruckende Papier übertragen. Um bei dieser bekannten Vorrichtung einen Rasterpunkt aufzuladen, muß an dem Rasterpunkt mittels einer speziell ihm zugeordneten Elektrode eine Gasentladung erzeugt werden, die durch Anlegen eines kurzen Hochspannungsimpulses an die Elektrode gezündet wird. Hierfür ist ein relativ hoher apparativer Aufwand erforderlich.US-PS 37 86 745 discloses a printing device in which a toner powder is used to generate the desired characters using electrostatic charge. In this device, recesses are formed in the surface of a metal carrier strip, which form the dots of a grid. The recesses are filled with a dielectric material that can be charged in a selected manner. A toner powder applied to the surface of the metal strip is only held in place by charged grid dots, and this toner powder held in place by charged grid dots is then transferred to the paper to be printed on. In order to charge a grid dot in this known device, a gas discharge must be generated at the grid dot by means of an electrode specially assigned to it, which is ignited by applying a short high-voltage pulse to the electrode. This requires a relatively high level of equipment.

In der US-PS 34 66 657 ist eine Druckmatrix beschrieben, in der die Adressierung der einzelnen Matrixpunkte mit dem Ziel ihrer elektrostatischen Aufladung unter Anwendung von Lichtstrahlen erfolgt. Dabei wird als Brücke zwischen einem Hochspannungsdraht und dem aufzuladenden Matrixpunkt ein Material verwendet, daß durch Einwirkung von Licht leitend wird. Wenn also ein bestimmter Matrixpunkt aufgeladen werden soll, wird die Brücke zwischen dem Hochspannungsdraht und diesem Punkt mit Licht bestrahlt, so daß auch der Matrixpunkt an die Hochspannung gelegt wird. Aufgrund der hohen Spannung an dem Matrixpunkt kann dieser dann ein Tonerpulver festhalten, das schließlich auf den Aufzeichnungsträger übertragen wird. Hierbei ist von besonderer Bedeutung, daß die Ladung, die das Tonerpulver anziehen soll, auf dem mit den Matrixpunkten in Kontakt stehenden Papier erzeugt wird, so daß das Tonerpulver auch nicht unmittelbar mit den Matrixpunkten, sondern mit dem Papier in Kontakt kommt und an den aufgeladenen Stellen festgehalten wird. Das selektive Bestrahlen der Matrixpunkte mit Licht ist aufwendig sowohl hinsichtlich der Mechanik als auch hinsichtlich der elektrischen Steuerung.US-PS 34 66 657 describes a printing matrix in which the individual matrix points are addressed with the aim of electrostatically charging them using light rays. A material that becomes conductive when exposed to light is used as a bridge between a high-voltage wire and the matrix point to be charged. If a certain matrix point is to be charged, the bridge between the high-voltage wire and this point is irradiated with light so that the matrix point is also subjected to high voltage. Due to the high voltage at the matrix point, it can then hold onto a toner powder that is ultimately transferred to the recording medium. It is particularly important here that the charge that the toner powder is supposed to attract is generated on the paper that is in contact with the matrix points, so that the toner powder does not come into direct contact with the matrix points, but with the paper and is held at the charged points. Selectively irradiating the matrix points with light is complex both in terms of mechanics and electrical control.

Aus der US-PS 33 29 962 ist eine Matrixdruckvorrichtung bekannt, deren Matrixpunkte als Elektronenquellen wirken, die freie Elektronen ausstoßen, wenn sie angesteuert sind. Unmittelbar über der Oberfläche der Druckvorrichtung wird ein Aufzeichnungsträger vorbeibewegt, der die ausgestoßenen Elektronen auffängt und somit an den Stellen, an denen er bedruckt werden soll, eine elektrische Ladung empfängt.US-PS 33 29 962 discloses a matrix printing device whose matrix points act as electron sources that emit free electrons when they are activated. A recording medium is moved directly over the surface of the printing device, which catches the emitted electrons and thus receives an electrical charge at the points where it is to be printed.

Das auf dem Aufzeichnungsträger erzeugte Ladungsbild wird dann in der üblichen Weise unter Verwendung eines Tonerpulvers in ein sichtares Licht umgewandelt. Bei dieser Druckvorrichtung wird also ebenfalls wie bei der zuvor beschriebenen Druckvorrichtung das zu bedruckende Papier aufgeladen, während auf der Oberfläche des eigentlichen Matrixkörpers keine aufladbaren Bereiche vorgesehen sind. Außerdem enthält die Druckvorrichtung nicht die für die Ansteuerung der Matrixpunkte erforderlichen Bauteile, sondern nur zwei Sätze von zueinander senkrecht verlaufenden, voneinander isolierten Leitern, an deren Überkreuzungen die Matrixpunkte entstehen.The charge image generated on the recording medium is then converted into visible light in the usual way using toner powder. In this printing device, the paper to be printed is charged, as in the previously described printing device, while no chargeable areas are provided on the surface of the actual matrix body. In addition, the printing device does not contain the components required to control the matrix points, but only two sets of mutually perpendicular, insulated conductors, at the intersections of which the matrix points are created.

Der Erfindung liegt die Aufgabe zugrunde, einen Setzkopf zur Erzeugung eines latenten Bildes in Form von elektrisch aufgeladenen Teilchen zu schaffen, der unter Anwendung herkömmlicher beherrschbarer Technologien hergestellt werden kann und dabei alle zur Ansteuerung seiner Matrixpunkte erforderlichen Komponenten enthält.The invention is based on the object of creating a setting head for generating a latent image in the form of electrically charged particles, which can be manufactured using conventional controllable technologies and contains all the components required to control its matrix points.

Erfindungsgemäß wird diese Aufgabe mit den im Kennzeichen des Patentanspruchs 1 enthaltenen Merkmalen gelöst. Der erfindungsgemäße Setzkopf besteht aus einem monokristallinen Halbleiterstubstrat, das an einer seiner Flächen mit den die Matrixpunkte bildenden, elektrostatisch aufladbaren Platten versehen ist. An dieser einen Fläche liegen nur diese Platten frei, während alle anderen Bauteile des Setzkopfs im Halbleitersubstrat untergebracht sind. Dadurch wird erreicht, daß sich das zur Erzeugung des sichtbaren Bildes verwendete Tonerpulver nur an aufgeladenen Platten, keinesfalls aber an Verbindungsleitern ablagern kann, so daß verfälschte Darstellungen der zu erzeugenden Zeichen oder Bilder vermieden werden.According to the invention, this object is achieved with the features contained in the characterizing part of claim 1. The setting head according to the invention consists of a monocrystalline semiconductor substrate, which is provided on one of its surfaces with the electrostatically chargeable plates forming the matrix points. Only these plates are exposed on this one surface, while all other components of the setting head are accommodated in the semiconductor substrate. This ensures that the toner powder used to produce the visible image can only be deposited on charged plates and under no circumstances on connecting conductors, so that falsified representations of the characters or images to be produced are avoided.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Advantageous developments of the invention are characterized in the subclaims.

Mehrere Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigtSeveral embodiments of the invention are shown in the drawings and are described in more detail below. It shows

Fig. 1 eine vereinfachte Draufsicht auf einen Setzkopf nach der Erfindung zum Erzeugen eines latenten Bildes, Fig. 1 is a simplified plan view of a setting head according to the invention for producing a latent image,

Fig. 2 ein Prinzipschaltbild einer in dem Setzkopf von Fig. 1 verwendeten bistabilen Schaltung, Fig. 2 is a schematic diagram of a bistable circuit used in the setting head of Fig. 1,

Fig. 3 eine ins einzelne gehende Draufsicht eines kleinen Teiles des Setzkopfes von Fig. 1 zur Veranschaulichung der Anordnung der bistabilen Schaltung von Fig. 2, Fig. 3 is a detailed plan view of a small part of the setting head of Fig. 1 to illustrate the arrangement of the bistable circuit of Fig. 2,

Fig. 4 eine vereinfachte Schnittansicht, insgesamt auf der Linie 4-4 von Fig. 3, bei welcher die Vertikalausdehnung gegenüber der Horizontalausdehnung wesentlich vergrößert ist, Fig. 4 is a simplified sectional view, taken generally along line 4-4 of Fig. 3, in which the vertical dimension is substantially increased compared to the horizontal dimension,

Fig. 5 ein schematisches Blockschaltbild eines Steuersystems zum Programmieren des Setzkopfes von Fig. 1, Fig. 5 is a schematic block diagram of a control system for programming the setting head of Fig. 1,

Fig. 6 eine Impulsübersicht, die zur Erläuterung des Betriebes der Schaltung von Fig. 5 herangezogen wird, Fig. 6 is a pulse diagram used to explain the operation of the circuit of Fig. 5,

Fig. 7 eine Schnittansicht zur Veranschaulichung eines weiteren Setzkopfes nach der Erfindung, Fig. 7 is a sectional view illustrating another setting head according to the invention,

Fig. 8 ein Prinzipschaltbild einer weiteren bistabilen Schaltung, die in Verbindung mit einem Setzkopf nach der Erfindung verwendbar ist, Fig. 8 is a schematic diagram of another bistable circuit which can be used in conjunction with a setting head according to the invention,

Fig. 9 eine schematische Draufsicht auf einen Teil eines Setzkopfes nach der Erfindung mit sehr dicht angeordneten, getrennt aufladbaren Flächen, wobei ein alphanumerisches Zeichen, welches durch den Kopf erzeugt werden könnte, demselben überlagert dargestellt ist, um die relative Größe zu zeigen, Fig. 9 is a schematic plan view of a portion of a setting head according to the invention with very closely arranged, separately chargeable surfaces, with an alphanumeric character which could be produced by the head shown superimposed thereon to show the relative size,

Fig. 10 eine Draufsicht auf einen kleinen Teil des mit sehr dicht angeordneten aufladbaren Flächen ausgestatteten Setzkopfes der in Fig. 16 dargestellten Art, der durch ein Lichtbild programmiert werden kann, Fig. 10 is a plan view of a small part of the setting head of the type shown in Fig. 16, which is equipped with very densely arranged chargeable surfaces and can be programmed by means of a light image,

Fig. 11 ein Prinzipschaltbild einer der in dem Setzkopf von Fig. 10 verwendeten bistabilen Schaltungen, Fig. 11 is a schematic diagram of one of the bistable circuits used in the setting head of Fig. 10,

Fig. 12 eine Schnittansicht im wesentlichen längs der Linie 19-19 von Fig. 10, Fig. 12 is a sectional view taken substantially along line 19-19 of Fig. 10,

Fig. 13 eine Draufsicht auf einen kleinen Teil eines mit sehr dicht angeordneten aufladbaren Flächen ausgestatteten Setzkopfes der in Fig. 9 dargestellten Art, der durch kapazitive Kopplung oder durch Widerstandskopplung programmiert werden kann, Fig. 13 is a plan view of a small part of a setting head of the type shown in Fig. 9, which is equipped with very densely arranged chargeable surfaces and can be programmed by capacitive coupling or by resistive coupling,

Fig. 14 ein Prinzipschaltbild einer der bei dem Abbildungskopf von Fig. 13 verwendeten bistabilen Schaltungen, Fig. 14 is a schematic diagram of one of the bistable circuits used in the imaging head of Fig. 13,

Fig. 15 eine Draufsicht auf einen kleinen Teil eines mit sehr dicht angeordneten aufladbaren Flächen ausgestatteten Setzkopfes der in Fig. 9 dargestellten Art, der ebenfalls durch kapazitive Kopplung oder durch Widerstandskopplung programmiert werden kann, Fig. 15 is a plan view of a small part of a setting head of the type shown in Fig. 9, which is equipped with very densely arranged chargeable surfaces and which can also be programmed by capacitive coupling or by resistive coupling,

Fig. 16 ein Prinzipschaltbild einer der in dem Setzkopf von Fig. 22 verwendeten bistabilen Schaltungen, Fig. 16 is a schematic diagram of one of the bistable circuits used in the setting head of Fig. 22,

Fig. 17 eine Draufsicht auf einen kleinen Teil eines mit sehr dicht angeordneten aufladbaren Flächen ausgestatteten weiteren Setzkopfes der in Fig. 9 dargestellten Art, der durch kapazitive Kopplungen oder durch Widerstandskopplung programmiert werden kann, Fig. 17 is a plan view of a small part of another setting head of the type shown in Fig. 9, which is equipped with very densely arranged chargeable surfaces and can be programmed by capacitive coupling or by resistive coupling,

Fig. 18 ein Prinzipschaltbild einer der in dem Abbildungskopf von Fig. 17 verwendeten bistabilen Schaltungen, und Fig. 18 is a schematic diagram of one of the bistable circuits used in the imaging head of Fig. 17, and

Fig. 19 eine Schnittansicht im wesentlichen längs der Linie 26-26 von Fig. 17. Fig. 19 is a sectional view taken substantially along line 26-26 of Fig. 17.

Ein Setzkopf der zu beschreibenden Art zur Erzeugung einer Zeile von Matrixzeichen ist in Fig. 1 mit der Bezugszahl 10 bezeichnet. Der Setzkof 10 ist typisch etwa 203 mm lang. Der Kopf 10 weist ein monokristallines Halbleitersubstrat 12 auf, auf welchem sieben Reihen 14 _a-14 _g von getrennt aufladbaren Flächen gebildet sind, die im folgenden als elektrostatische Platten 14 bezeichnet werden. Diese elektrostatischen Platten sind räumlich oder elektrisch, oder beides, voneinander isoliert, so daß sie mit Bezug aufeinander getrennt sind. Der Setzkopf kann aus einem Halbleiterkristall oder aus mehreren getrennten Kristallen gebildet sein, die mit ihren Enden aneinanderliegend angeordnet sind. Die einzelnen elektrostatischen Platten 14 können quadratisch sein und auf Achsen mit einem Abstand von 0,38 mm angeordnet sein, so daß eine 5 × 7-Matrix der Platten zum Bilden von alphanumerischen Zeichen verwendet werden kann, die ungefähr die durch eine Standardschreibmaschine erzeugte Größe haben.A typesetting head of the type to be described for producing a row of matrix characters is designated by the reference numeral 10 in Fig. 1. The typesetting head 10 is typically about 203 mm long. The head 10 comprises a monocrystalline semiconductor substrate 12 on which are formed seven _rows 14a _- 14g of separately chargeable surfaces, hereinafter referred to as electrostatic plates 14. These electrostatic plates are spatially or electrically isolated from one another, or both, so that they are separated with respect to one another. The typesetting head may be formed from one semiconductor crystal or from several separate crystals arranged end to end. The individual electrostatic plates 14 may be square and arranged on axes spaced 0.38 mm apart so that a 5 x 7 matrix of the plates can be used to form alphanumeric characters approximately the size produced by a standard typewriter.

Jede Platte 14 ist von den benachbarten Platten elektrisch isoliert, und das Potential jeder Platte wird durch eine getrennte bistabile Schaltung gesteuert, die in Fig. 2 dargestellt ist. Die bistabilen Schaltungen, die die Platten 14 in jeder Reihe steuern, sind zu einem seriellen Schieberegister zusammengeschaltet, wie in Fig. 2 dargestellt. So wird jede der Platten 14 in der Reihe 14 _a durch eine einzelne Stufe eines Schieberegisters gesteuert, die Platten 14 der zweiten Reihe 14 b werden durch die Stufen eines zweiten Schieberegisters gesteuert, usw., so daß sieben parallele Schieberegister vorhanden sind, die die sieben Reihen 14 _a-14 _g von Platten 14 steuern.Each plate 14 is electrically isolated from the adjacent plates, and the potential of each plate is controlled by a separate bistable circuit shown in Fig. 2. The bistable circuits controlling the plates 14 in each row are connected together to form a serial shift register as shown in Fig. 2. Thus _, each of the plates 14 in row 14a is controlled by a single stage of a shift register, the plates 14 of the second row 14b are controlled by the stages of a second shift register, and so on, so that there are seven parallel shift registers controlling the seven _rows 14a _- 14g of plates 14 .

Jede bistabile Schaltung 20 des Schieberegisters enthält eine erste Inverterstufe mit Anreicherungsfeldeffekttransistoren Q ₁ und Q ₂ und eine zweite Inverterstufe mit Transitoren Q ₃ und Q ₄. Auf einen ersten Taktimpuls O ₁ hin werden Daten durch den Transistor Q ₅ zu dem Gate-Anschluß 22 des Transistors Q ₁ übertragen. Auf einen zweiten Taktimpuls O&sub2; hin wird dann durch einen Transistor Q ₆ die Spannung aus dem Ausgangsanschluß 24 der ersten Stufe zu dem Gate-Anschluß 26 des Transistors Q ₃ übertragen. Die Spannung an dem Ausgangsanschluß 28 wird dann zu dem Eingangsanschluß 22 der nächsten bistabilen Schaltung des Schieberegisters übertragen. Das Schieberegister arbeitet in der dynamischen Betriebsart, bei welcher während des Ladens von Daten in das Schieberegister nur Taktimpulse O&sub1; und O&sub2; verwendet werden. Der Ausgangsanschluß 28 wird außerdem auf einen Taktimpuls O&sub3; hin durch einen Transistor Q ₇ zu dem Gate-Anschluß 22 des Transistors Q ₁ rückgekoppelt, um einen statischen Betrieb zu schaffen. Der Ausgangsanschluß 28 wird außerdem auf den dritten Taktimpuls O&sub3; hin durch einen Transistor Q ₈ mit der entsprechenden Feldplatte 14 verbunden. Jede Stufe des Schieberegisters ist mit der soeben beschriebenen identisch und entsprechende Bauelemente der zweiten bistabilen Schaltung 20 sind demgemäß mit denselben Bezugszeichen bezeichnet.Each bistable circuit 20 of the shift register includes a first inverter stage with enhancement field effect transistors Q ₁ and Q ₂ and a second inverter stage with transistors Q ₃ and Q ₄ . In response to a first clock pulse O ₁ , data is transferred through the transistor Q ₅ to the gate terminal 22 of the transistor Q ₁ . In response to a second clock pulse O ₂ , the voltage from the output terminal 24 of the first stage is then transferred to the gate terminal 26 of the transistor Q ₃ by a transistor Q 6 . The voltage at the output terminal 28 is then transferred to the input terminal 22 of the next bistable circuit of the shift register. The shift register operates in the dynamic Mode of operation in which only clock pulses O 1 and O 2 are used during loading of data into the shift register. The output terminal 28 is also fed back through a transistor Q ₇ to the gate terminal 22 of the transistor Q ₁ in response to a clock pulse O 3 to provide a static operation. The output terminal 28 is also connected through a transistor Q ₈ to the corresponding field plate 14 in response to the third clock pulse O 3 . Each stage of the shift register is identical to that just described and corresponding components of the second bistable circuit 20 are accordingly designated by the same reference numerals.

Während des Betriebes des Schieberegisters von Fig. 2 erscheinen die Taktimpulse O ₁ und O ₂ abwechselnd. Der Taktimpuls O&sub3; erscheint nur, wenn die Taktimpulse O&sub1; und O&sub2; nicht vorhanden sind. Bei dem Auftreten des Taktimpulses O ₁ werden die Daten an dem Eingangsanschluß 38 jeder Stufe durch den Transistor Q ₅ zu dem Gate-Anschluß 22 des Transistors Q ₁ übertragen. Wenn der Eingangsanschluß 38 auf einem Signalwert "1" ist, bei welchem es sich um eine Spannung handelt, die zum Einschalten des Transistors Q ₁ ausreicht, wird der Anschluß 24 auf den Wert V _SS gezogen, bei welchem es sich um den Signalwert "0" handelt. Wenn der Taktimpuls O ₁ aufhört, wird der Signalwert "1" an dem Eingangsanschluß 22 durch die Kapazität des Anschlusses gespeichert, so daß der Transistor Q ₁ eingeschaltet und der Verbindungspunkt 24 in der Nähe des Wertes V _SS bleibt. Dann wird bei dem Erscheinen des Taktimpulses O ₂ der Transistor Q ₆ eingeschaltet, wodurch der Gate-Anschluß 26 potentialmäßig herabgezogen und der Transistor Q ₃ gesperrt wird, was bewirkt, daß der Ausgangsanschluß 28 auf einen Signalwert "1" ansteigt, der um einen Schwellwert unter V _GG liegt. Dieser Zustand wird infolge der an dem Gate-Anschluß 26 gespeicherten Spannung nach dem Aufhören des Taktimpulses O ₂ aufrechterhalten. Folglich wird nach jeder Gruppe von Taktimpulsen O ₁ und O ₂ der Signalwert an dem Eingang der bistabilen Schaltung 20 zu dem Ausgang übertragen. Die Taktimpulse O ₁ und O ₂ erscheinen abwechselnd mit hoher Geschwindigkeit, so daß das Schieberegister dynamisch arbeitet, während Daten in das Schieberegister hineingeschoben werden.During operation of the shift register of Fig. 2, clock pulses O ₁ and O ₂ appear alternately. Clock pulse O 3 appears only when clock pulses O 1 and O 2 are absent. Upon the occurrence of clock pulse O _1, the data at the input terminal 38 of each stage is transferred through transistor Q ₅ to the gate terminal 22 of transistor Q _1. When input terminal 38 is at a signal value "1", which is a voltage sufficient to turn on transistor Q ₁ , terminal 24 is pulled to the value V _SS , which is the signal value "0". When clock pulse O ₁ ceases, the signal value "1" at input terminal 22 is stored by the capacitance of the terminal, turning on transistor Q ₁ and maintaining junction 24 near the value V _SS . Then, upon the appearance of clock pulse O _{2 ,} transistor Q ₆ is turned on, pulling gate terminal 26 low and turning off transistor Q ₃ , causing output terminal 28 to rise to a "1" signal level which is a threshold value below V _GG . This condition is maintained due to the voltage stored at gate terminal 26 after the cessation of clock pulse O ₂ . Thus, after each group of clock pulses O ₁ and O _{2 ,} the signal level at the input of bistable circuit 20 is transferred to the output. Clock pulses O ₁ and O ₂ appear alternately at high speed so that the shift register operates dynamically as data is shifted into the shift register.

Wenn das Schieberegister geladen ist, werden die Taktimpulse O ₁ und O ₂ beendet und der Taktimpuls O ₃ wird auf den Signalwert "1" gebracht. Wenn der Taktimpuls O ₃ diesen Wert hat, verbindet der Transistor Q ₇ den Ausgang 28 mit dem Gate-Anschluß 22, damit die bistabile Schaltung gehalten und ein statischer Betrieb aufgenommen wird. Der dritte Taktimpuls O ₃ schaltet außerdem den Transistor Q ₈ ein, damit der Ausgang 28 jeder bistabilen Schaltung mit der entsprechenden Platte 14 verbunden wird. Die Schaltung könnte auch so betrieben werden, daß der Ausgang 28 direkt mit der Platte 14verbunden ist. Die verhältnismäßig große Kapazität der Platte 14 würde jedoch den Betrieb der Schaltung beträchtlich verlangsamen, weil die Platte 14 auf jeden Taktimpuls O ₂ hin geladen oder entladen werden müßte. Durch Verwendung des Transistors Q ₃ in jedem Bit werden die Platten 14 erst dann geladen, nachdem das Schieberegister mit Daten geladen und in die statische Betriebsart gebracht worden ist.When the shift register is loaded, clock pulses O ₁ and O ₂ are terminated and clock pulse O ₃ is driven to the signal value "1". When clock pulse O ₃ has this value, transistor Q ₇ connects output 28 to gate terminal 22 to hold the bistable circuit and enter static operation. The third clock pulse O ₃ also turns on transistor Q ₈ to connect the output 28 of each bistable circuit to the corresponding plate 14. The circuit could also be operated with output 28 connected directly to plate 14. However, the relatively large capacitance of plate 14 would significantly slow the operation of the circuit because plate 14 would have to be charged or discharged in response to each clock pulse O _2. By using transistor Q ₃ in each bit, plates 14 are not loaded until after the shift register has been loaded with data and placed in static operation.

Die Art, in welcher die bistabile Schaltung 20 von Fig. 2 auf einem Halbleitersubstrat 12 gebildet werden kann, ist in den Fig. 3 und 4 dargestellt. Fig. 3 zeigt in Draufsicht zwei vollständige bistabile Schaltungen 20 und die zugeordneten Platten 14. Die dargestellten beiden bistabilen Schaltungen sind nicht Teil desselben Schieberegisters. Fig. 4 ist eine Schnittansicht auf der Linie 4-4 von Fig. 3. Die Bauelemente der bistabilen Schaltungen sind dort, wo es zweckmäßig ist, mit denselben Bezugszahlen wie in den Fig. 1 und 2 bezeichnet. In den Fig. 3 und 4 sind die Diffusionsbereiche durch die punktierten Bereiche angegeben. Die dünnen Oxidbereiche, die den Gate-Isolator der Transistoren bilden, sind durch die kleingestrichelten Umrißlinien dargestellt und mit den Bezugszeichen der Transistoren bezeichnet. Die erste Ebene von Schaltungsverbindungsleitungen aus Metall ist von dem Substrat 12 durch eine erste Oxidschicht 40 isoliert, die in Fig. 4 sichtbar ist. Die Platten 14 sind von der ersten Ebene von Schaltungsverbindungsleitungen aus Metall durch eine zweite Oxidschicht 42 isoliert.The manner in which the bistable circuit 20 of Fig. 2 may be formed on a semiconductor substrate 12 is illustrated in Figs. 3 and 4. Fig. 3 shows in plan view two complete bistable circuits 20 and the associated plates 14. The two bistable circuits shown are not part of the same shift register. Fig. 4 is a sectional view taken along line 4-4 of Fig. 3. The components of the bistable circuits are designated by the same reference numerals as in Figs. 1 and 2 where appropriate. In Figs. 3 and 4, the diffusion regions are indicated by the dotted regions. The thin oxide regions which form the gate insulator of the transistors are shown by the small dashed outlines and are designated by the reference numerals of the transistors. The first level of metal circuit interconnect lines is isolated from the substrate 12 by a first oxide layer 40 , visible in Figure 4. The plates 14 are isolated from the first level of metal circuit interconnect lines by a second oxide layer 42 .

Eine metallisierte Leitung 44 verbindet den Datenausgang der vorhergehenden Stufe durch eine Kontaktöffnung 46 in der ersten Isolierschicht 40 mit dem Anschluß 38. Der Transistor Q ₅ verbindet den Anschluß 38 mit dem diffundierten Anschluß 22, der durch eine Öffnung 50 in der Oxidschicht mit einem metallisierten Streifen 52 verbunden ist.A metallized line 44 connects the data output of the previous stage to the terminal 38 through a contact opening 46 in the first insulating layer 40. The transistor Q ₅ connects the terminal 38 to the diffused terminal 22 , which is connected to a metallized strip 52 through an opening 50 in the oxide layer.

Der Gate-Anschluß des Transistors Q ₅ ist durch einen metallisierten Streifen 48 gebildet, der Taktimpulse O ₁ sämtlichen Stufen dieses Registers zuführt. Der Source-Anschluß 54 des Transistors Q ₁ ist durch eine Öffnung 58 in der ersten Oxidschicht 40 mit einer metallisierten Platte 56 verbunden. Der Drain-Anschluß 24 des Transistors Q ₁ ist der Source-Anschluß des Transistors Q ₂. Der Kanal des Transistors Q ₂ ist mit gestrichelter Umrißlinie dargestellt und liegt unter einem breiten metallisierten Streifen 60, der die Gate-Versorgungsspannung V _GG führt. Der Drain-Anschluß 61 des Transistors Q ₂ ist mit der Gate-Versorgungsspannungsleitung 60 durch eine Öffnung 62 verbunden. Der Transistor Q ₆ ist zwischen dem diffundierten Anschluß 24 und dem diffundierten Anschluß 26 gebildet. Ein metallisierter Streifen 64 bildet den Gate-Anschluß für den Transistor Q ₆ und führt Taktimpulse O ₂ sämtlichen Stufen des Schieberegisters zu. Der Anschluß 26 ist durch eine Öffnung 68 in der Oxidschicht 40 mit dem metallisierten Gate-Anschluß 66 des Transistors Q ₃ verbunden. Der Anschuß 28, bei welchem es sich um den Ausgang der Schaltung handelt, ist mit der nächst folgenden Stufe des Schieberegisters durch einen metallisierten Leiter 70 verbunden, der durch eine Öffnung 72 mit dem Anschluß 28 verbunden ist. Der Anschluß 28 ist außerdem durch den Kanal des Transistors Q ₄ mit dem metallisierten Streifen 76 verbunden, der durch eine Öffnung 78 an der Gate-Versorgungsspannung V _GG liegt. Der Ausgangsanschluß 28 ist durch den Kanal des Transistors Q ₇ auf den Eingangsanschluß 22 rückgekoppelt. Der Anschluß 28 ist außerdem durch den Kanal des Transistors Q ₇ und den Diffusionsbereich 79 mit der Platte 14 verbunden, die durch eine Öffnung 80 bis in beide Oxidschichten 40 und 42 reicht. Die Gateanschlüsse der Transistoren Q ₇ und Q ₈ sind durch metallisierte Streifen 82 gebildet, die den Taktimpuls O ₃ führen. Die Feldplatten 14 der Schaltung von Fig. 3 sind typischerweise auf Achsen mit einem Abstand von 0,41 mm (0,016&min;&min;) angeordnet. Die Schaltungen 20 sind unter Verwendung herkömmlicher Anreicherungs-MOSFET- Konstruktionskriterien für einen einzigen Diffusionsprozeß ausgelegt. Andere Konfigurationen und Verfahren, wie beispielsweise bipolare, N-Kanal-MOS-, ladungsgekoppelte Elemente oder komplementäre MOS-Elemente sind gleichfalls verwendbar.The gate of transistor Q ₅ is formed by a metallized strip 48 which supplies clock pulses O ₁ to all stages of this register. The source 54 of transistor Q ₁ is connected to a metallized plate 56 through an opening 58 in the first oxide layer 40. The drain 24 of transistor Q ₁ is the source of transistor Q ₂ . The channel of transistor Q ₂ is shown in dashed outline and lies under a wide metallized strip 60 which carries the gate supply voltage V _GG . The drain 61 of transistor Q ₂ is connected to the gate supply voltage line 60 through an opening 62. Transistor Q ₆ is formed between diffused terminal 24 and diffused terminal 26 . A metallized strip 64 forms the gate terminal for transistor Q ₆ and supplies clock pulses O ₂ to all stages of the shift register. Terminal 26 is connected to the metallized gate terminal 66 of transistor Q ₃ through an opening 68 in oxide layer 40. Terminal 28 , which is the output of the circuit, is connected to the next successive stage of the shift register by a metallized conductor 70 which is connected to terminal 28 through an opening 72. Terminal 28 is also connected through the channel of transistor Q ₄ to metallized strip 76 which is connected to the gate supply voltage V _GG through an opening 78. Output terminal 28 is fed back to input terminal 22 through the channel of transistor Q ₇ . Terminal 28 is also connected through the channel of transistor Q ₇ and diffusion region 79 to plate 14 which extends through an opening 80 into both oxide layers 40 and 42. The gates of transistors Q ₇ and Q ₈ are formed by metallized strips 82 which carry clock pulse O ₃ . Field plates 14 of the circuit of Fig. 3 are typically arranged on axes spaced 0.41 mm (0.016") apart. Circuits 20 are designed using conventional enhancement mode MOSFET design criteria for a single diffusion process. Other configurations and methods such as bipolar, N-channel MOS, charge coupled devices or complementary MOS devices are also usable.

Ein logisches System zum Laden einer Zeile von alphanumerischen Matrixzeichendaten in die Schieberegister des Setzkopfes 10 ist in Fig. 5 in seiner Gesamtheit mit der Bezugszahl 100 bezeichnet. Eine 7- Bit-Zeicheninformation wird als erstes in ein Eingaberegister 102 eingegeben. Alphanumerische Zeicheninformationen können jeden geeigneten Code aufweisen, beispielsweise den 7-Bit-ASCII-Code.A logical system for loading a line of alphanumeric Matrix character data into the shift registers of the typesetting head 10 is designated in its entirety by the reference numeral 100 in Fig. 5. Seven-bit character information is first input into an input register 102. Alphanumeric character information may comprise any suitable code, for example the 7-bit ASCII code.

Die in dem Register 102 gespeicherte Information wird einem Lesespeicher 104 zugeführt, der die 7-Bit-Zeicheninformation in fünfunddreißig Bits umsetzt, die die Zustände der Punkte einer 7 × 5-Punktematrix darstellen, welche zum Bilden eines sichtbaren Bildes des Zeichens benötigt werden. Die Information in dem Register 102 wird außerdem einem Wagenrücklauf-Decoder 106 zugeführt, der das besondere Zeichen erkennt, welches zum Bezeichnen eines Wagenrücklaufsignals an dem Ende der Zeile verwendet wird.The information stored in register 102 is fed to a read only memory 104 which converts the 7-bit character information into thirty-five bits representing the states of the dots of a 7 x 5 dot matrix needed to form a visual image of the character. The information in register 102 is also fed to a carriage return decoder 106 which recognizes the particular character used to designate a carriage return signal at the end of the line.

Die fünfunddreißig Ausgangsleitungen des Lesespeichers 104 sind mit einem Multiplexer 108 verbunden. Der Multiplexer 108 wird durch den Decoder 110 für einen Division-durch-sieben-Zähler 112 derart gesteuert, daß sieben Bits, die jede der fünf aufeinanderfolgenden vertikalen Spalten und die beiden Zwischenraumspalten jedes Zeichens der 7 × 5-Matrix darstellen, sequentiell aus dem Speicher 104 ausgewählt werden und daß die gewählten sieben Bits den Eingängen der sieben Schieberegister des Setzkopfes 10 zugeführt werden. Der Zähler 112 zählt durch einen Taktgeber 114 erzeugte Taktimpulse in Zählschritten von Eins für jedes Paar von Taktimpulsen O ₁ und O ₂. Der Taktgeber 114 wird durch ein "Daten bereit"-Eingangssignal an einer Klemme 116 gestartet. Wenn der Wagenrücklauf-Decoder 106 ein Wagenrücklauf-Codewort erkennt, wird ein Zykluszeitgeber 118 freigegeben. Der Zykluszeitgeber 118 startet den Betrieb der Druckvorrichtung und schaltet in einem geeigneten Zeitpunkt die Stromversorgung 120 für den Setzkopf 10 ab. Ein "Drucker in Arbeit"-Signal wird an einem Ausgang 122 durch eine Torschaltung 124 erzeugt, und zwar auf ein Signal aus dem Taktgeber 114 hin, welches einen Rücksetzzustand anzeigt, zusammen mit einem Signal aus dem Zykluszeitgeber 118 auf ein Wagenrücklauf-Signal hin.The thirty-five output lines of read memory 104 are connected to a multiplexer 108. Multiplexer 108 is controlled by decoder 110 for a divide-by-seven counter 112 to sequentially select seven bits representing each of the five consecutive vertical columns and the two space columns of each character of the 7 x 5 matrix from memory 104 and to apply the selected seven bits to the inputs of the seven shift registers of set head 10. Counter 112 counts clock pulses generated by clock 114 in increments of one for each pair of clock pulses O ₁ and O ₂ . Clock 114 is started by a "data ready" input signal at terminal 116 . When the carriage return decoder 106 detects a carriage return code word, a cycle timer 118 is enabled. The cycle timer 118 starts the operation of the printing apparatus and at an appropriate time turns off the power supply 120 for the typesetting head 10. A "printer in progress" signal is generated at an output 122 by a gating circuit 124 in response to a signal from the clock 114 indicating a reset condition, together with a signal from the cycle timer 118 in response to a carriage return signal.

Es sei nun angenommen, daß eine Zeile von alphanumerischen Zeichen in den Abbildungskopf 10 eingegeben werden soll. Eine 7-Bit-Information, die das Druckzeichen der Zeile darstellt, wird dem Speicherregister 102 und unverzüglich dem Lesespeicher 104 und dem Wagenrücklauf-Decoder 106 zugeführt. Das hat zur Folge, daß von dem Lesespeicher 104 ein 35-Bit-Ausgangssignal an den Multiplexer 108 abgegeben wird, welches das erste Zeichen in Matrixform angibt. Wenn ein "Information bereit"-Signal empfangen wird, wird die Information im Speicherregister 102 festgehalten und der Taktgeber 114 wird gestartet, damit er Taktimpulse O ₁ und O ₂ erzeugt. Der Zähler 112 wird auf dem Zählerstand Eins sein, so daß die sieben Bits der ersten Spalte von Matrixdaten auf die ersten Taktimpulse O ₁ und O ₂ hin in die ersten Bits der sieben parallelen Schieberegister des Kopfes 10 geschoben werden. Der Zähler 112 wird in Synchronismus mit dem Erscheinen jedes Paares von Taktimpulsen O ₁ und O ₂ inkrementiert, so daß die Ausgänge des Decoders 110 sequentiell die aufeinanderfolgenden Spalten der Matrixzeichensignale auswählen und die Bits den Eingängen der parallelen Schieberegister des Kopfes 10 zuführen. De-Multiplexer 108 ist derart festverdrahtet, daß den Schiebregistern zwei Leerspalten zugeführt werden, wenn der Decoder bei der sechsten und siebten Zählung ist, damit zwischen benachbarten Zeichen ein Abstand geschaffen wird. Zeichen mit veränderlicher Breite können durch einen Lesespeicher erzeugt werden, der in geeigneter Weise so programmiert ist, daß er den Multiplexer 108 teilweise steuert.Now assume that a line of alphanumeric characters is to be input to the imaging head 10. Seven bits of information representing the print character of the line is applied to the storage register 102 and immediately to the read memory 104 and the carriage return decoder 106. This results in a 35 bit output from the read memory 104 to the multiplexer 108 which indicates the first character in matrix form. When an "information ready" signal is received, the information is latched in the storage register 102 and the clock generator 114 is started to generate clock pulses O ₁ and O _2. The counter 112 will be at a count of one so that the seven bits of the first column of matrix data will be shifted into the first bits of the seven parallel shift registers of the head 10 in response to the first clock pulses O ₁ and O ₂ . Counter 112 is incremented in synchronism with the appearance of each pair of clock pulses O ₁ and O ₂ so that the outputs of decoder 110 sequentially select the successive columns of matrix character signals and apply the bits to the inputs of the parallel shift registers of head 10. De-multiplexer 108 is hardwired so that two empty columns are applied to the shift registers when the decoder is at the sixth and seventh counts to provide spacing between adjacent characters. Variable width characters may be generated by a read only memory suitably programmed to partially control multiplexer 108 .

Wenn der Zähler 112 den Zählerstand sieben erreicht hat, wird der Taktgeber 114 rückgesetzt, so daß keine weiteren Taktimpulse O ₁ und O ₂ erzeugt werden, bis das nächste "Information bereit"-Signal empfangen wird. Jedes der aufeinanderfolgenden Zeichen der Zeile wird dann in das Register 102 eingegeben, und die Folge wird jedesmal wiederholt, bis die gesamte Zeile von Zeichen in die Schieberegister geladen worden ist. Wenn ein Wagenrücklauf-Signal im Speicherregister 102 empfangen und durch den Decoder 106 festgestellt wird, wird der Taktgeber 114 am Erzeugen von Taktimpulsen O ₁ und O ₂ gehindert und bewirkt, daß er einen Taktimpuls O ₃ erzeugt. Dadurch werden die Platten 14, gesteuert durch die einen Signalwert "1" enthaltenden bistabilen Schaltungen, auf die Gate-Versorgungsspannung aufgeladen, die kleiner als zwei Schwellwertspannungen ist. Die Platten 14, die durch einen Signalwert "0" enthaltende bistabile Schaltungen gesteuert werden, werden auf einer Spannung nahe Masse gehalten. Ein Impulsplan in Fig. 9 veranschaulicht die Beziehung zwischen der Informationseingabe in 7-Bit-Form, dem "Information bereit"-Signal, den Taktimpulsen O ₁, O ₂ und O ₃ und dem "Drucker in Arbeit"-Signal.When the counter 112 reaches the count of seven, the clock generator 114 is reset so that no further clock pulses O ₁ and O ₂ are generated until the next "information ready" signal is received. Each of the successive characters of the line is then entered into the register 102 and the sequence is repeated each time until the entire line of characters has been loaded into the shift registers. When a carriage return signal is received in the storage register 102 and detected by the decoder 106 , the clock generator 114 is prevented from generating clock pulses O ₁ and O ₂ and causes it to generate a clock pulse O ₃ . This causes the plates 14 to be charged to the gate supply voltage which is less than two threshold voltages under the control of the bistable circuits containing a signal value "1". The plates 14 , which are controlled by bistable circuits containing a signal value "0", are maintained at a voltage near ground. A timing diagram in Fig. 9 illustrates the relationship between the information input in 7-bit form, the "information ready" signal, the clock pulses O ₁ , O ₂ and O ₃ and the "printer in progress" signal.

Nach dem Erscheinen des Taktimpulses O ₃ wird ein latentes elektrostatisches Bild der Zeile von Matrixzeichen durch die elektrostatischen Platten gebildet, die auf den Signalwert "1" aufgeladen worden sind. Das elektrostatische Bild kann durch irgendeine der Techniken entwickelt werden, die für die Verwendung in Kopiergeräten vorgesehen sind. Einen Überblick über diesen Stand der Technik enthält beispielsweise der Aufsatz "Xerographic Development Processes: A Review", von Thomas L. Thoursen, veröffentlicht in IEEE Transactions on Electronic Devices, Band ED-19, Nr. 4, April 1972.Upon the appearance of the clock pulse O _3, a latent electrostatic image of the row of matrix characters is formed by the electrostatic plates which have been charged to the signal value "1". The electrostatic image can be developed by any of the techniques intended for use in copiers. For example, a review of this prior art is given in the paper "Xerographic Development Processes: A Review" by Thomas L. Thoursen, published in IEEE Transactions on Electronic Devices, Volume ED-19, No. 4, April 1972.

Der Aufsatz von Thoursen beschreibt Kaskaden-, magnetische, Aerosol- und Flüssigkeitsentwicklungssysteme im einzelnen. Obwohl jedes dieser Verfahren verwendet werden kann, wird zu Erläuterungszwecken die Magnetbürstentechnik verwendet. Es ist ersichtlich, daß statt dessen ohne weiteres die anderen verwendet werden können.The paper by Thoursen describes cascade, magnetic, aerosol and liquid development systems in detail. Although any of these techniques can be used, the magnetic brush technique is used for illustrative purposes. It will be appreciated that the others can easily be used instead.

In dem magnetischen Entwicklungssystem sind Pigmentteilchen mit einem thermoplastischen Kunstharz überzogen und mit Eisenteilchen gemischt, welche einen Durchmesser von 0,05 mm bis 0,2 mm haben.In the magnetic development system, pigment particles are coated with a thermoplastic resin and mixed with iron particles having a diameter of 0.05 mm to 0.2 mm.

Das latente Bild auf dem Setzkopf 10 wird entwickelt, indem ein Magnet passiert wird, der an der in der Nähe des Kopfes befindlichen Oberfläche mit dem Eisen-Toner-Gemisch überzogen worden ist. Wegen des Magnetfeldes bilden die Eisenteilchen feine faserartige Ketten, die von dem Magnet abstehen. Jedes Teilchen in der Kette ist mit einer Schicht von Tonerteilchen überzogen. Ein verwendbarer Toner ist mit positiv geladenen Teilchen versehen, die von den negativ aufgeladenen elektrostatischen Platten 14 angezogen werden und an denselben haften. Bei Bedarf kann eine Vorspannung an den Magnet angelegt werden, um die Übertragung von Teilchen zu unterstützen. Wenn an den Magnet eine Vorspannung angelegt ist, die in der Mitte zwischen den Signalwerten "1" und "0" auf den Platten liegt, werden die Teilchen zu denjenigen Platten hingezogen, die negativ aufgeladen sind, und von denjenigen Platten stark abgestoßen, die positiv aufgeladen sind. Unter diesen Bedingungen sind zwanzig Volt zwischen den Signalwerten "0" und "1" auf den Platten für ein Bild guter Qualität ausreichend.The latent image on the setting head 10 is developed by passing through a magnet which has been coated with the iron-toner mixture on the surface near the head. Because of the magnetic field, the iron particles form fine fibrous chains which extend from the magnet. Each particle in the chain is coated with a layer of toner particles. A usable toner is provided with positively charged particles which are attracted to and adhere to the negatively charged electrostatic plates 14. If necessary, a bias voltage can be applied to the magnet to assist in the transfer of particles. If a bias voltage is applied to the magnet which is midway between the signal values "1" and "0" on the plates, the particles are attracted to those plates which are negatively charged and are strongly which are positively charged. Under these conditions, twenty volts between the signal values "0" and "1" on the plates is sufficient for a good quality image.

Nachdem die Bürste über den Setzkopf 10 hinweggegangen ist, wird eine Schicht von Tonerteilchen auf den positiv aufgeladenen Platten zurückgeblieben sein. Die Teilchenschicht kann sodann durch Druckberührung, durch die Verwendung eines elektrostatischen Hilfsfeldes oder durch beide auf einen Bogen glatten Papiers übertragen werden. Die Teilchen können danach miteinander und mit dem Papier durch kurzzeitiges Erwärmen auf 66°C oder mehr verschmolzen werden.After the brush has passed over the setting head 10 , a layer of toner particles will be left on the positively charged plates. The layer of particles can then be transferred to a sheet of smooth paper by pressure contact, by the use of an auxiliary electrostatic field, or by both. The particles can then be fused to each other and to the paper by heating for a short time to 66°C or more.

Viele Abwandlungen der beschriebenen Verfahren sind gleichfalls möglich. Der Toner kann mit positiv geladenen oder negativ geladenen Teilchen zubereitet werden. Der Lesespeicher 104 kann selbstverständlich so programmiert werden, daß er positive oder negative Ausgangssignale für die gewünschten Zeichen liefert. Jedes der bekannten Entwicklungsverfahren kann verwendet werden.Many variations of the described processes are also possible. The toner can be prepared with positively charged or negatively charged particles. The read only memory 104 can of course be programmed to provide positive or negative output signals for the desired characters. Any of the known development processes can be used.

Eine weitere Ausführungsform eines Setzkopfes ist in Fig. 7 mit der Bezugszahl 200 bezeichnet. Der Setzkopf 200 enthält ein monokristallines N-leitendes Halbleitersubstrat 202. Mehrere gesondert aufladbare Flächen oder Platten 204 sind durch stark dotierte eindiffundierte Gebiete von P-Typ gebildet, die sich vollständig durch das Substrat erstrecken. Die Platten 204 können dadurch gebildet sein, daß gleichzeitig Diffusionen vom P-Typ von gegenüberliegenden Seiten eines verhältnismäßig dünnen N-leitenden Substrats aus durchgeführt werden. Eine N-Epitaxieschicht hat man anschließend auf der Rückseite des Substrats 202 aufwachsen lassen, um die Isolationstasche zu vervollständigen. Eine P-Diffusion 208 wird dann vollständig durch die verhältnismäßig dünne N-Epitaxieschicht 206 hindurch ausgeführt, so daß jedes P- diffundierte Gebiet 204 berührt wird. An der Oberfläche der N-Schicht 206, insgesamt innerhalb des durch die gestrichelte Umrißlinie begrenzten Gebietes 210 kann dann jede geeignete bistabile Schaltung hergestellt werden. Die Ausgänge der bistabilen Schaltungen können dann mit den P-Kontaktbereichen 208 und folglich mit den getrennt aufladbaren, P-Platten 204 verbunden werden. Die bistabilen Schaltungen können dann unter Verwendung der Feldeffekt- oder bipolaren, integrierten Schaltungstechnologie hergestellt werden.Another embodiment of a setting head is designated by reference numeral 200 in Fig. 7. The setting head 200 includes a monocrystalline N-type semiconductor substrate 202. A plurality of separately chargeable areas or plates 204 are formed by heavily doped P-type diffused regions that extend completely through the substrate. The plates 204 may be formed by simultaneously making P-type diffusions from opposite sides of a relatively thin N-type substrate. An N-epitaxy layer is then grown on the back side of the substrate 202 to complete the isolation pocket. A P-diffusion 208 is then made completely through the relatively thin N-epitaxy layer 206 so as to contact each P-diffused region 204 . Any suitable bistable circuit may then be fabricated on the surface of the N-layer 206 , generally within the area 210 delimited by the dashed outline. The outputs of the bistable circuits may then be connected to the P-contact regions 208 and hence to the separately chargeable P-plates 204. The bistable circuits may then be fabricated using field effect or bipolar integrated circuit technology.

Eine weitere bistabile Schaltung, die zum Steuern der Ladung auf der Platte entweder des Setzkopfes 10 oder des Setzkopfes 200 verwendet werden kann, ist in Fig. 8 mit der Bezugszahl 230 bezeichnet. Die bistabile Grundschaltung, die innerhalb der gestrichelten Umrißlinie 232 dargestellt ist, ist mit dem im Handel erhältlichen Schieberegister niedriger Leistung elektrisch identisch, welches von der Firma Texas Instruments mit der Typenbezeichnung 74L91 verkauft wird. Der innerhalb der gestrichelten Umrißlinie 232 liegende Teil der Schaltung wir deshalb nicht im einzelnen beschrieben. Die durch die bistabile Schaltung zu steuerende Platte 204 ist durch einen Widerstand 233 mit einer positiven Spannungsquelle und durch den Kollektor-Emitter-Kreis eines Transistors 236 mit dem TRUE-Ausgang 234 der bistabilen Schaltung 232 verbunden. Wenn der Ausgang 234 auf einem Signalwert "1" ist, ist der Transistor 236 in Sperrrichtung vorgespannt, so daß die Platte 204 auf einem Signalwert "0" ist und wenn die Taktleitung O ₃ auf einer positiven Spannung ist, leitet der Transistor 236, so daß die Platte 204 nach Masse entladen wird. Falls ein positiv geladener Toner verwendet wird, wäre die Versorgungsspannung eine negative Spannung und der Transistor 236 wäre ein pnp-Transistor.Another bistable circuit which may be used to control the charge on the plate of either the setting head 10 or the setting head 200 is designated by the reference numeral 230 in Fig. 8. The basic bistable circuit shown within the dashed outline 232 is electrically identical to the commercially available low power shift register sold by Texas Instruments under the model number 74L91. The portion of the circuit within the dashed outline 232 will therefore not be described in detail. The plate 204 to be controlled by the bistable circuit is connected through a resistor 233 to a positive voltage source and through the collector-emitter circuit of a transistor 236 to the TRUE output 234 of the bistable circuit 232 . When the output 234 is at a signal value of "1", the transistor 236 is reverse biased so that the plate 204 is at a signal value of "0", and when the clock line O ₃ is at a positive voltage, the transistor 236 conducts so that the plate 204 is discharged to ground. If a positively charged toner is used, the supply voltage would be a negative voltage and the transistor 236 would be a pnp transistor.

Wie oben beschrieben, wird bei dem Setzkopf 10 in Fig. 1 eine 7 × 7-Matrix zum Erzeugen von alphanumerischen Zeichen in Abhängigkeit von einem Computereingabesignal verwendet. Noch eine weitere Art eines zu beschreibenden Setzkopfes ist in Fig. 9 mit der Bezugszahl 300 bezeichnet. Der Setzkopf 300 ist durch eine sehr große Anzahl von getrennt aufladbaren Flächen oder Platten 301 gekennzeichnet, die jeweils durch eine bistabile Schaltung gesteuert werden. Die bistabilen Schaltungen werden auf einer geometrischen Basis durch Energie programmiert, wie beispielsweise Licht oder Elektrizität, die mit der Stirnfläche des Setzkopfes direkt gekoppelt ist. Die einzelnen Platten 301 sind sehr klein, so daß ein typisches Zeichen mit einer Höhe von 3,8 mm, welches dem Kopf 300 überlagert ist, beispielsweise als der Buchstabe A erscheinen könnte, wie in Fig. 9 gezeigt. Die genaue Anzahl von Auflösungszeilen, die durch den Kopf 300 erzeugbar ist, hängt etwas von der besonderen Technologie ab, die zum Herstellen der bistabilen Schaltungen verwendet wird, was im folgenden näher beschrieben ist. Die Verwendung dieser Art eines Kopfes ermöglicht die Erzeugung von kunstvollen Zeichen, die leichter gelesen werden können oder ein ansprechenderes Aussehen haben als die durch den Kopf 10 erzeugten Matrixzeichen. Diese Art von Kopf schafft außerdem eine hohe Auflösung, wenn Vorlagen wiedergegeben werden, die Druck- oder Bilddaten enthalten, was im folgenden näher beschrieben wird.As described above, the setting head 10 of Fig. 1 uses a 7 x 7 matrix to generate alphanumeric characters in response to a computer input signal. Yet another type of setting head to be described is designated by the reference numeral 300 in Fig. 9. The setting head 300 is characterized by a very large number of separately chargeable areas or plates 301 , each controlled by a bistable circuit. The bistable circuits are programmed on a geometric basis by energy, such as light or electricity, directly coupled to the face of the setting head. The individual plates 301 are very small so that a typical character 3.8 mm high superimposed on the head 300 might appear, for example, as the letter A as shown in Fig. 9. The exact number of lines of resolution that can be produced by head 300 depends somewhat on the particular technology used to manufacture the bistable circuits, as described in more detail below. The use of this type of head enables the production of ornate characters that are easier to read or have a more pleasing appearance than the matrix characters produced by head 10. This type of head also provides high resolution when reproducing documents that contain print or image data, as described in more detail below.

Eine weitere Ausführungsform des Setzkopfes 300 ist in den Fig. 10 und 12 mit der Bezugszahl 302 bezeichnet. Der Kopf 302 hat eine sehr große Anzahl von kleinen Platten 314.Another embodiment of the setting head 300 is designated by the reference number 302 in Figs. 10 and 12. The head 302 has a very large number of small plates 314 .

Eine bistabile Schaltung 316, wie sie in Fig. 11 dargestellt ist, steuert das Potential auf jeder Platte 314. Jede bistabile Schaltung 316 enthält ein Paar kreuzgekoppelte Zweige, von denen ein Zweig einen bipolaren Lasttransistor Q ₁₂ und einen Feldeffektschalttransistor Q ₁₁ und der andere Zweig einen lichtempfindlichen bipolaren Lasttransistor Q ₁₄ und einen Feldeffektschalttransitor Q&sub1;&sub3; hat. Der Ausgangsanschluß 326 des ersten Zweiges ist mit dem Gate-Anschluß des Transistors Q ₁₃ kreuzgekoppelt, und der Ausgangsanschluß 328 des zweiten Zweiges ist mit dem Gate- Anschluß des Transistors Q ₁₁ kreuzgekoppelt. Der Ausgangsanschluß 328 des zweiten Zweiges ist außerdem mit der Platte 314 verbunden. Ein Rücksetz- Feldeffekttransistor Q ₁₅ ist zu dem Transistor Q ₁₃ parallelgeschaltet. Der lichtempfindliche Transistor Q ₁₄ ist durch das Merkmal gekennzeichnet, daß die Impedanz des Elementes stark verringert wird, wenn das Element Licht ausgesetzt wird, insbesondere Licht, welches die Wellenlänge hat, das durch lichtemittierende GaAs-Dioden erzeugt wird.A bistable circuit 316 , as shown in Fig. 11, controls the potential on each plate 314. Each bistable circuit 316 includes a pair of _{cross-coupled branches, one branch having a bipolar load transistor Q12 and a field effect switching transistor Q11} and _{the other branch having a photosensitive bipolar load transistor Q14} and _a field effect switching transistor Q13 . The output terminal 326 of the first branch is cross-coupled to the gate terminal of transistor Q13 and the output terminal 328 of the second branch is cross-coupled to the gate terminal of transistor Q11. The output terminal 328 of the second _{branch is also connected to plate 314. A reset field effect transistor Q15} _is _connected in parallel _with transistor Q13 . The photosensitive transistor Q ₁₄ is characterized by the feature that the impedance of the element is greatly reduced when the element is exposed to light, particularly light having the wavelength generated by GaAs light emitting diodes.

Wenn der Rücksetztransistor Q ₁₅kurzzeitig eingeschaltet wird, wird der Anschluß 328 auf die Spannung V _SS herabgezogen, welche als ein Signalwert "0" betrachtet wird, und folglich wird der Schalttransistor Q ₁₁ abgeschaltet. Das hat zur Folge, daß die Spannung an dem Anschluß 326 erhöht wird, wodurch der Transistor Q ₁₃ eingeschaltet gehalten wird und folglich der Ausgang 328 auf einem Signalwert "0" nahe bei dem Spannungswert V _SS gehalten wird. Wenn dann der Transistor Q ₁₄ Licht ausgesetzt wird, wird seine Impedanz stark verringert, so daß der Ausgangsanschluß 328 seine Spannung so weit erhöht, daß der Transistor Q ₁₁ eingeschaltet wird, wodurch der Anschluß 326 auf den Spannungswert V _SS herabgezogen wird, welcher den Transistor Q ₁₃ abschaltet. Das gestattet dem Anschluß 328, den Spannungswert V _DD anzunehmen, der den Transistor Q ₁₁ einschaltet und den Transistor Q ₁₃ abschaltet. Dadurch wird die Platte 314 im wesentlichen auf das Potential V _DD aufgeladen, und zwar bis zu einem Zeitpunkt, in welchem der Rücksetztransistor Q ₁₅ wieder eingeschaltet wird. Die Drain-Versorgungsspannung V _DD wird entweder positiv sein für N-Kanal-MOSFETs oder negativ sein für P-Kanal-MOSFETs, und die Tonerpolarität wird entsprechend gewählt.When the reset transistor Q ₁₅ is momentarily turned on, the terminal 328 is pulled down to the voltage V _SS which is considered to be a signal value of "0" and thus the switching transistor Q ₁₁ is turned off. This results in the voltage at the terminal 326 being increased, thereby keeping the transistor Q ₁₃ on and thus keeping the output 328 at a signal value of "0" close to the voltage value V _SS . Then when the transistor Q ₁₄ is exposed to light, its impedance is greatly reduced so that the output terminal 328 increases its voltage enough to turn on the transistor Q ₁₁ , thereby driving the terminal 326 to the voltage value V _SS which turns off transistor Q _13. This allows terminal 328 to assume the voltage value V _DD which turns on transistor Q ₁₁ and turns off transistor Q _13. This essentially charges plate 314 to the potential V _DD until such time as reset transistor Q ₁₅ is turned back on. The drain supply voltage V _DD will be either positive for N-channel MOSFETs or negative for P-channel MOSFETs and the toner polarity is chosen accordingly.

Jede bistabile Schaltung 316 kann so ausgelegt sein, wie es in den Fig. 17 und 19 dargestellt ist. Die bipolaren Transistoren Q ₁₂ und Q ₁₄ werden zwischen P-Isolationsdiffusionen 332 und 334 gebildet. Die Feldeffekttransistoren Q&sub1;&sub1;, Q&sub1;&sub3; und Q&sub1;&sub5; werden zwischen der Isolationsdiffusion 334 und einer Isolationsdiffusion 336 hergestellt. Der Kopf 302 enthält ein P-Substrat 340, auf welchem eine N-Epitaxieschicht 342 gebildet ist. Ein stark dotiertes, N-diffundiertes Gebiet 344 wird in dem Substrat 340 vor der Bildung der N-Epitaxieschicht 342 hergestellt und bildet den Emitter des Transitors Q ₁₄. Stark dotierte P-Isolationsgebiete 332, 334 und 336 werden dann durch Diffusion durch die N-Epitaxieschicht 342 hindurch hergestellt. Die P-Basisdiffusion 346 des Transistors Q ₁₄ kann gleichzeitig mit der Isolationsdiffusion ausgeführt werden. Die P-Diffusion für die Feldeffekttransistoren und die stark dotierte N-Diffusion zur Bildung des Bereiches 348 für den Kollektor des Transistors Q ₁₄ vervollständigen den Diffusionsprozeß.Each bistable circuit 316 may be designed as shown in FIGS . 17 and 19. Bipolar transistors Q ₁₂ and Q ₁₄ are formed between P-type isolation diffusions 332 and 334. Field effect transistors Q 11 , Q 13 , and Q 15 are formed between isolation diffusion 334 and isolation diffusion 336. Head 302 includes a P-type substrate 340 on which an N-type epitaxial layer 342 is formed. A heavily doped N-diffused region 344 is formed in substrate 340 prior to formation of N-type epitaxial layer 342 and forms the emitter of transistor Q ₁₄ . Heavily doped P-type isolation regions 332, 334 and 336 are then formed by diffusion through N-type epitaxial layer 342. P-type base diffusion 346 of transistor Q14 may be performed simultaneously with the isolation diffusion. P- _{type diffusion for the field effect transistors and heavily doped N-type diffusion to form region 348 for the collector of transistor Q14} _complete the diffusion process.

Eine erste in Form eines Musters angeordnete metallisierte Metallschicht bildet die Schaltungsverbindung 350, die den Kollektor des Transistors Q ₁₄ mit dem Drain-Anschluß 352 der Transistoren Q ₁₃ und Q ₁₅ verbindet und außerdem den Gate-Anschluß des Transistors Q ₁₁ bildet (vgl. Fig. 17 und 19). Die metallisierten Streifen 356, die den Gate- Anschluß des Transistors Q ₁₅ bilden, werden gleichzeitig über einer isolierenden Oxidschicht 358 gebildet. Diese metallischen Schaltungsverbindungen werden sodann mit einer zweiten Isolierschicht 360 überzogen, auf welche die Platten 314 aufgebracht werden. Die Platten 314 sind durch eine Öffnung 362 in der zweiten Oxidschicht 360 hindurch mit einer metallisierten Schicht 350 verbunden.A first patterned metallized metal layer forms the interconnect 350 which connects the collector _{of transistor Q14} to the drain 352 of transistors Q13 and Q15 and also forms the gate of transistor Q11 (see Figs. 17 and ₁₉ ). Metallized strips 356 which form the gate of transistor _Q15 are _{simultaneously} formed over an insulating oxide layer 358. These metallic interconnects are then coated with a second insulating layer 360 _onto which plates 314 are deposited. Plates 314 are connected to metallized layer 350 through an opening 362 in second oxide layer 360 .

Es ist zu erkennen, daß der lichtempfindliche Transistor Q ₁₄ nicht durch die metallisierte Platte überdeckt ist. Infolgedessen kann der Setzkopf 302 dadurch programmiert werden, daß zuerst sämtliche Rücksetztransistoren Q ₁₅ durch Impulse eingeschaltet werden, damit die bistabilen Schaltungen auf den Zustand mit dem Signalwert "0" gesetzt werden, so daß die Platten 314 auf das Substratpotential entladen werden. Wenn dann der Kopf einem Lichtbild ausgesetzt wird, wie etwa dem in Fig. 16 dargestellten Buchstaben A, so werden diejenigen bistabilen Schaltungen, die dem Licht ausgesetzte Transistoren Q ₁₄ haben, auf den Zustand mit dem Signalwert "1" gesetzt und die entsprechenden Platten werden auf ein positives oder negatives Potential aufgeladen, wodurch ein latentes elektrostatisches Bild geschaffen wird, welches unter Verwendung der oben beschriebenen Verfahren entwickelt und gedruckt werden kann. Verfahren und Vorrichtung zum Erzeugen des Lichtbildes sind im folgenden ausführlicher beschrieben.It will be seen that the photosensitive transistor Q14 is not covered by the metallized _plate . Consequently , the setting head 302 _can be programmed by first pulsing all of the reset transistors Q15 to set the bistable circuits to the "0" state so that the plates 314 are discharged to the substrate potential. Then, when the head is exposed to a light image, such as the letter A shown in Fig. 16, those bistable circuits having transistors Q14 exposed to the light are set to the "1" state and the corresponding plates are charged to a positive or negative potential, _thereby creating a latent electrostatic image which can be developed and printed using the methods described above. The method and apparatus for producing the light image are described in more detail below.

Ein weiterer direkt programmierbarer Setzkopf der in Fig. 9 dargestellten Art mit einer sehr dichten Anordnung von aufladbaren Flächen ist in Fig. 13 mit der Bezugszahl 420 bezeichnet. Fig. 14 zeigt eine einzelne bistabile Schaltung 421 für den Abbildungskopf 420, welche Feldeffekttransistoren Q ₂₁, Q ₂₂, Q ₂₃ und Q ₂₄ enthält. Die Transistoren Q ₂₁ und Q ₂₂ bilden eine erste Stufe mit dem Transistor Q ₂₂ als einer gesättigten Belastung, während die Transistoren Q ₂₃ und Q ₂₄ eine zweite Stufe mit dem Transistor Q ₂₄ als der gesättigten Belastung bilden. Sämtliche Transistoren sind Anreicherungselemente. Der Ausgangsanschluß 422 der ersten Stufe ist mit dem Gate-Anschluß des Transistors Q ₂₃kreuzgekoppelt, und der Ausgangsanschluß 424 der zweiten Stufe ist mit dem Gate-Anschluß des Transistors Q ₂₁ kreuzgekoppelt. Der Ausgangsanschluß 424 ist außerdem direkt mit der entsprechenden Platte 426 verbunden.Another directly programmable setting head of the type shown in Fig. 9 having a very dense array of chargeable areas is designated by reference numeral 420 in Fig. 13. Fig. 14 shows a single bistable circuit 421 for the imaging head 420 which includes field effect transistors Q ₂₁ , Q ₂₂ , Q ₂₃ and Q _24. The transistors Q ₂₁ and Q ₂₂ form a first stage with the transistor Q ₂₂ as a saturated load, while the transistors Q ₂₃ and Q ₂₄ form a second stage with the transistor Q ₂₄ as the saturated load. All of the transistors are enhancement devices. The output terminal 422 of the first stage is cross-coupled to the gate terminal of the transistor Q ₂₃ and the output terminal 424 of the second stage is cross-coupled to the gate terminal of the transistor Q ₂₁ . The output terminal 424 is also directly connected to the corresponding plate 426 .

Die bistabile Schaltung 421 wird durch ein Spannungssignal programmiert, welches durch kapazitive Kopplung oder durch Widerstandskopplung direkt an die Platte 426 angelegt wird, was im folgenden noch näher beschrieben wird. Wenn folglich eine Spannung, die dieselbe Polarität wie die Drain-Ver -sorgungsspannung V _DD hat, an den Gate-Anschluß des Transistors Q ₂₁ angelegt ist, wird der Transistor Q ₂₁ eingeschaltet, was bewirkt, daß das Potential des Anschlusses 422 heruntergeht. Dadurch wird der Transistor Q ₂₃ abgeschaltet, wodurch der Anschluß 424 auf hohem Potential und der Transistor Q ₂₁ eingeschaltet gehalten wird, nachdem die Spannung von der Platte 426 getrennt ist. Die bistabile Schaltung 421 kann dann als in dem Zustand mit dem Signalwert "1" befindlich betrachtet werden. Die Platte 426 wird dann auf hohem Potential gehalten, da der Transistor Q ₂₃ abgeschaltet ist; die Spannung an der Platte 426 ist ungefähr einen Schwellwert unterhalb der Drain-Versorgungsspannung V _DD. Wenn eine Spannung, die sich der Substratversorgungsspannung V _SS nähert, an die Feldplatte 426 angelegt wird, wird der Transistor Q ₂₁ abgeschaltet, was bewirkt, daß der Anschluß 422 auf hohes Potential geht, wodurch der Transistor Q ₂₃ eingeschaltet und folglich bewirkt wird, daß sich die Spannung des Anschlusses 422 der Substratversorgungsspannung V _SS nähert und die Schaltung in dem Zustand mit dem Signalwert "0" gehalten wird.The bistable circuit 421 is programmed by a voltage signal applied directly to the plate 426 by capacitive coupling or by resistive coupling, as will be described in more detail below. Thus, when a voltage having the same polarity as the drain supply voltage V _DD is applied to the gate terminal of the transistor Q ₂₁ , the transistor Q ₂₁ is turned on, causing the potential of the terminal 422 to go low. This turns off the transistor Q ₂₃ , keeping the terminal 424 high and the transistor Q ₂₁ on after the voltage is removed from the plate 426. The bistable circuit 421 can then be considered to be in the "1" state. The plate 426 is then held high because the transistor Q ₂₃ is turned off; the voltage on the plate 426 is approximately one threshold below the drain supply voltage V _DD . When a voltage approaching the substrate supply voltage V _SS is applied to the field plate 426 , the transistor Q ₂₁ is turned off, causing the terminal 422 to go high, thereby turning on the transistor Q ₂₃ and thus causing the voltage of the terminal 422 to approach the substrate supply voltage V _SS and maintaining the circuit in the "0" state.

Fig. 13 zeigt in Draufsicht, wie die Schaltung 421 von Fig. 14 unter Verwendung der herkömmlichen Anreicherungs-MOSFET-Technologie hergestellt werden kann. In Fig. 20 stellen alle punktierten Flächen Diffusionen dar, typischerweise Diffusionen vom P- Typ in einem Substrat vom N-Typ, damit P-Kanal- Elemente erzeugt werden, oder Diffusionen vom N-Typ in einem Substrat vom P-Typ, damit N-Kanal- Elemente erzeugt werden. Die Art des gewählten Elements legt die Polarität der Ladung auf der Platte 426 in dem Signalzustand "1" fest, welches die Polarität der Drain-Versorgungsspannung V _DD ist. Die Drain-Versorgungsspannung V _DD wird durch metallisierte Streifen 430 geführt. Die Substratversorgungsspannung V _SS wird durch diffundierte Leitungen 432 geführt. Die Bezugszeichen Q ₂₁, Q ₂₂, Q ₂₃ und Q ₂₄ sind in Fig. 13 nur für die bistabile Schaltung angegeben, die der mit der Bezugszahl 426 bezeichneten einzelnen Platte 426 zugeordnet ist, so daß die Schaltung für die eine Platte leichter gezeichnet werden kann. Es ist jedoch zu erkennen, daß die Schaltungsanordnung für jede Platte 426 auf dem Kopf wiederholt wird. Die Platte 426 ist durch eine Öffnung 434 in der Oxidisolation, die mit keinem Bezugszeichen versehen ist, hindurch mit dem diffundierten Bereich 424 gekoppelt. Die Ausgangsstufe, die die Transistoren Q ₂₃ und Q ₂₄ der bistabilen Schaltung aufweist, kann von dem diffundierten Bereich 436 aus festgelegt werden, der mit einem metallisierten Streifen 430 verbunden ist, um die Drain-Versorgungsspannung V _DD durch den Kanal, der mit dem Bezugszeichen Q ₂₄ versehen ist, zu dem diffundierten Anschluß 424 zu führen. Der metallisierte Streifen 430 ist der Gate- Anschluß für den Transistor Q ₂₄. Der Anschluß 424 erstreckt sich aufwärts und bildet den Drain-Anschluß des Transistors Q ₂₃. Der Source-Anschluß des Transistors Q ₂₃ ist einfach die diffundierte Substratversorgungsspannungsleitung 432. Der Gate- Anschluß des Transistors Q ₂₃ ist durch einen metallisierten Streifen 438 gebildet, welcher durch eine Öffnung 442 in der Oxidschicht hindurch mit einem diffundierten Anschluß 440 verbunden ist. Die Eingangsstufe, die die Transistoren Q ₂₁ und Q ₂₂ enthält, kann von dem diffundierten Anschluß 436 aus durch den Kanal des Transistors Q ₂₂ zu dem Anschluß 440 und dann durch den Kanal des Transistors Q ₂₁ zu der diffundierten Leitung 432 gezogen werden, die die Source-Versorgungsspannung V _SS liefert. Figure 13 shows in plan view how the circuit 421 of Figure 14 can be fabricated using conventional enhancement MOSFET technology. In Figure 20, all dotted areas represent diffusions, typically P-type diffusions in an N-type substrate to create P-channel elements, or N-type diffusions in a P-type substrate to create N-channel elements. The type of element chosen determines the polarity of the charge on plate 426 in the "1" signal state, which is the polarity of the drain supply voltage V _DD . The drain supply voltage V _DD is carried by metallized strips 430. The substrate supply voltage V _SS is carried by diffused lines 432 . The reference numerals Q ₂₁ , Q ₂₂ , Q ₂₃ and Q ₂₄ are shown in Fig. 13 only for the bistable circuit associated with the single plate 426 designated by the reference numeral 426 so that the circuit for the one plate can be more easily drawn. It will be seen, however, that the circuit arrangement is repeated upside down for each plate 426. The plate 426 is coupled to the diffused region 424 through an opening 434 in the oxide insulation, which is not provided with a reference numeral. The output stage, comprising the transistors Q ₂₃ and Q ₂₄ of the bistable circuit, can be defined from the diffused region 436 which is connected to a metallized strip 430 to supply the drain supply voltage V _DD through the channel which designated by reference numeral Q ₂₄ , to diffused terminal 424. Metallized strip 430 is the gate terminal for transistor Q ₂₄ . Terminal 424 extends upwardly to form the drain terminal of transistor Q ₂₃ . The source terminal of transistor Q ₂₃ is simply diffused substrate supply voltage line 432 . The gate terminal of transistor Q ₂₃ is formed by metallized strip 438 which is connected to diffused terminal 440 through an opening 442 in the oxide layer. The input stage, which includes transistors Q ₂₁ and Q ₂₂ , can be pulled from diffused terminal 436, through the channel of transistor Q ₂₂ to terminal 440 and then through the channel of transistor Q ₂₁ to diffused line 432 , which provides source supply voltage V _SS .

Der Setzkopf 420 kann programmiert werden, indem zuerst eine Spannung nahe der Substratversorgungsspannung mit sämtlichen Platten 426 gekoppelt wird, um die bistabile Schaltung auf den Signalzustand "0" "rückzusetzen". Dann wird der Kopf mit dem gewünschten Bild "belichtet", beispielsweise mit dem Buchstaben "A", indem eine Elektrode in der Gestalt des Buchstabens "A" in unmittelbare Nähe der Platten 426 gebracht und die Elektrode mit der Spannung gepulst wird, die eine der Drain-Versorgungsspannung entsprechende Polarität hat. Dadurch wird die bistabile Schaltung, die durch die Elektrode überdeckt ist, infolge der mit den Platten 426 kapazitiv gekoppelten Spannung in den Signalzustand "1" gesetzt, damit ein latentes elektrostatisches Bild des Buchstabens "A" erzeugt wird. Das latente Bild kann dann entwickelt und gedruckt werden, wie oben beschrieben. Statt dessen kann die Spannung, die die Zeichenelektrode führt, mit den benachbarten Platten 426 durch ein Widerstandspulver, wie etwa xerographischem Toner, gekoppelt werden, damit die bistabilen Schaltungen gesetzt werden.The setting head 420 can be programmed by first coupling a voltage close to the substrate supply voltage to all of the plates 426 to "reset" the bistable circuit to the "0" signal state. The head is then "exposed" to the desired image, such as the letter "A," by placing an electrode in the shape of the letter "A" in close proximity to the plates 426 and pulsing the electrode with the voltage having a polarity corresponding to the drain supply voltage. This sets the bistable circuit covered by the electrode to the "1" signal state as a result of the voltage capacitively coupled to the plates 426 to produce a latent electrostatic image of the letter "A." The latent image can then be developed and printed as described above. Instead, the voltage carrying the drawing electrode may be coupled to the adjacent plates 426 through a resistive powder, such as xerographic toner, to set the bistable circuits.

Noch ein weiterer Setzkopf der von derselben Bauart ist wie der in Fig. 9 dargestellte, ist in Fig. 15 mit der Bezugszahl 450 bezeichnet. Bei dem Setzkopf 450 wird die bistabile Schaltung verwendet, die in Fig. 16 mit der Bezugszahl 452 bezeichnet ist. Die Schaltung 452 ist im Betrieb mit der in Fig. 13 dargestellten Schaltung identisch. Bei der Schaltung 452 werden jedoch Sperrschichtlastelemente Q ₃₂ und Q ₃₄ verwendet, die eine beträchtlich kleinere Größe haben als die Anreicherungsbelastungstransistoren, die in der Schaltung 421 von Fig. 14 verwendet werden. Die Sperrschichtlastelemente reduzieren die Fläche um angenähert 50% im Vergleich zu der Schaltung 420, bei welcher Anreicherungsbelastungselemente verwendet werden. Folglich können die Platten 454 auf dem Setzkopf 450 Abstände von 0,08 mm haben, statt der Abstände von 0,15 mm. Im Betrieb wird die Schaltung 452 programmiert, indem eine Spannung entweder kapazitiv oder direkt mit der Platte 454 gekoppelt wird. Eine Spannung, die dieselbe Polarität wie die Drain-Versorgungsspannung V _DD hat, schaltet den Transitor Q ₃₁ ein, wodurch der Transistor Q ₃₃ abgeschaltet und folglich die Drain- Versorgungsspannung auf der Platte 454 gehalten wird, die als der Signalzustand "1" angesehen werden kann. Eine sich der Substratversorgungsspannung V _SS nähernde Spannung, die an die Platte 454 angelegt wird, schaltet den Transistor Q ₃₁ ab, wodurch der Transistor Q ₂₃ eingeschaltet und die Platte 454 auf einer Spannung nahe der Substratversorgungsspannung V _SS gehalten wird, die als der Signalzustand "0" angesehen werden kann.Still another setting head of the same type as that shown in Fig. 9 is designated by reference numeral 450 in Fig. 15. Setting head 450 uses the bistable circuit designated by reference numeral 452 in Fig. 16. Circuit 452 is identical in operation to the circuit shown in Fig. 13. However, circuit 452 uses junction load elements Q ₃₂ and Q ₃₄ which are considerably smaller in size than the enhancement load transistors used in circuit 421 of Fig. 14. The junction load elements reduce the area by approximately 50% compared to circuit 420 which uses enhancement load elements. Consequently, plates 454 on setting head 450 can have 0.08 mm spacings rather than 0.15 mm spacings. In operation, circuit 452 is programmed by coupling a voltage either capacitively or directly to plate 454. A voltage having the same polarity as the drain supply voltage V _DD turns on transistor Q ₃₁ , turning off transistor Q ₃₃ and thus maintaining the drain supply voltage on plate 454 , which may be considered the "1" signal state. A voltage approaching substrate supply voltage V _SS applied to plate 454 turns off transistor Q ₃₁ , turning on transistor Q ₂₃ and maintaining plate 454 at a voltage near substrate supply voltage V _SS , which may be considered the "0" signal state.

Die Schaltung 452 kann gemäß der Darstellung in Fig. 15 ausgelegt sein. Es sind nur diejenigen Schaltungsteile mit Bezugszeichen versehen, die einer einzelnen bistabilen Schaltung 452 in Fig. 16 zugeordnet sind, um das Zeichnen der Schaltung zu erleichtern. Die Schaltung wird jedoch für jede Platte wiederholt. Das Substrat liegt an Masse und liefert die Spannung V _SS durch diffundierte Gebiete 456 und 458, welche durch ein stark dotiertes Gebiet vom P-Typ und ein sich an dieses anschließendes starkt dotiertes Gebiet vom N-Typ gebildet sind. Die Drain-Versorgungsspannung V _DD wird durch einen Leiter 460 geliefert. Die erste Stufe der Schaltung kann dann von dem Drain-Versorgungsspannungsstreifen 460 aus durch die Öffnung 462 in der Isolation zu dem diffundierten Anschluß 464, durch den Transistor Q ₃₂ zu dem diffundierten Anschluß 466 zu dem Transistor Q ₃₁ und dann zu dem Substratkontakt 458 gelegt werden. Die zweite Stufe kann von dem diffundierten Anschluß 464 aus durch den Transistor Q ₃₄ zu dem diffundierten Anschluß 468, dann durch den Transistor 433 und zu dem Substratkontakt 456 gelegt werden. Ein metallisierter Streifen 470 ist mit einem diffundierten Anschluß 468 durch eine Kontaktöffnung 472 in der ersten Isolationsschicht verbunden und bildet die Gate-Anschlüsse der Transistoren Q ₃₄ und Q ₃₁. Ein metallisierter Streifen 474 ist durch eine Kontaktöffnung 476 in der ersten Isolationsschicht mit dem diffundierten Anschluß 466 verbunden und bildet den Gate-Anschluß für die Transistoren Q ₃₂ und Q ₃₃. Die Feldplatte 454 berührt den metallisierten Streifen 470 durch eine Öffnung 478 in der zweiten Isolationsschicht.The circuit 452 may be designed as shown in Fig. 15. Only those circuit parts associated with a single bistable circuit 452 in Fig. 16 are referenced to facilitate drawing the circuit. However, the circuit is repeated for each plate. The substrate is grounded and supplies the voltage V _SS through diffused regions 456 and 458 which are formed by a heavily doped P-type region and an adjacent heavily doped N-type region. The drain supply voltage V _DD is supplied by a conductor 460. The first stage of the circuit may then be laid from the drain supply voltage strip 460 through the opening 462 in the insulation to the diffused terminal 464 , through the transistor Q ₃₂ to the diffused terminal 466 to the transistor Q ₃₁ and then to the substrate contact 458 . The second stage may be placed from diffused terminal 464 through transistor Q ₃₄ to diffused terminal 468 , then through transistor 433 and to substrate contact 456. A metallized strip 470 is connected to diffused terminal 468 through a contact opening 472 in the first insulating layer and forms the gates of transistors Q ₃₄ and Q ₃₁ . A metallized strip 474 is connected to diffused terminal 466 through a contact opening 476 in the first insulating layer and forms the gates for transistors Q ₃₂ and Q ₃₃ . Field plate 454 contacts metallized strip 470 through an opening 478 in the second insulating layer.

Eine weitere Ausführungsform eines Setzkopfes ist in Fig. 17 mit der Bezugszahl 500 bezeichnet. Bei dem Setzkopf 500 werden mehrere Platten 502 verwendet. Die Spannung auf jeder Platte 502 wird durch eine einzelne bistabile Schaltung gesteuert, die in Fig. 18 mit der Bezugszahl 504 bezeichnet ist. Die bistabile Schaltung 504 ist durch bipolare Transistoren Q ₄₁-Q ₄₄ gebildet, die in kreuzgekoppelten Stufen geschaltet sind, wie dargestellt. Die Lasttransistoren Q ₄₂ und Q ₄₄ der beiden Stufen sind Transistoren niedriger Verstärkung mit offenen Basen.Another embodiment of a setting head is designated by reference numeral 500 in Fig. 17. The setting head 500 uses a plurality of plates 502. The voltage on each plate 502 is controlled by a single bistable circuit designated by reference numeral 504 in Fig. 18. The bistable circuit 504 is formed by bipolar transistors Q ₄₁ - Q ₄₄ connected in cross-coupled stages as shown. The load transistors Q ₄₂ and Q ₄₄ of the two stages are low gain transistors with open bases.

Jede bipolare Schaltung wird wieder programmiert, indem eine Spannung an die entsprechende Platte 502 angelegt wird, die mit dem Kollektor des Schalttransistors Q ₄₃ der zweiten Stufe entweder durch kapazitive Kopplung oder durch Wiederstandskopplung verbunden ist. Diese Spannung schaltet den Transistor Q ₄₁ entweder ein oder aus, damit die bistabile Schaltung in den Signalzustand "1" oder den Signalzustand "0" gesetzt wird, wie oben beschrieben.Each bipolar circuit is reprogrammed by applying a voltage to the corresponding plate 502 which is connected to the collector of the second stage switching transistor Q ₄₃ by either capacitive coupling or resistive coupling. This voltage turns the transistor Q ₄₁ either on or off to place the bistable circuit in the "1" signal state or the "0" signal state as described above.

Die bistabile Schaltung 504 kann unter Verwendung der herkömmlichen Technologie der bipolaren integrierten Schaltungen hergestellt sein, wie in Fig. 17 dargestellt. Fig. 19 ist eine Schnittansicht insgesamt auf den Linien 26-26 von Fig. 17. Jedes Transistorpaar, welches eine Stufe der bistabilen Schaltung bildet, ist so angeordnet, wie es am besten in Fig. 24 gezeigt ist. Diese Schaltung wird gebildet, indem von einem P-leitenden Substrat 506 ausgegangen wird. Ein stark dotiertes N-Gebiet 508 wird zuerst in das Substrat diffundiert. Danach läßt man ein N-Epitaxiegebiet 510 auf der Oberfläche des Substrats 506 aufwachsen. Dann werden stark dotierte P-Gebiete 512 eindiffundiert, damit für jede Stufe der Schaltung isolierte N-Gebiete 514 gebildet werden. Gleichzeitig kann ein diffundiertes Gebiet 516 so hergestellt werden, daß es das Basisgebiet des Transistors Q ₄₄ bildet. Diese Diffusion kommt mit dem diffundierten N-Gebiet 508 in Berührung, damit eine Übergangszone gebildet wird. Danach werden leicht dotierte P-Gebiete 518 hergestellt, um die Basis des Transistors Q ₄₃ zu bilden. Schließlich wird eine stark dotierte N-Diffusion ausgeführt, um das Gebiet 522 zu bilden, welches das Emittergebiet des Transistors Q ₄₃ ist, um das Gebiet 524 zu bilden, welches der Kollektor für den Transitor Q ₄₃ist, und um das Gebiet 520 zu bilden, welches der Kollektor des Transistors Q ₄₄ ist.The bistable circuit 504 may be fabricated using conventional bipolar integrated circuit technology as shown in Fig. 17. Fig. 19 is a sectional view taken generally along lines 26-26 of Fig. 17. Each pair of transistors forming a stage of the bistable circuit is arranged as best shown in Fig. 24. This circuit is formed by starting from a P-type substrate 506. A heavily doped N-type region 508 is first diffused into the substrate. Thereafter, an N-type epitaxial region 510 is grown on the surface of the substrate 506. Heavily doped P-type regions 512 are then diffused to form isolated N-type regions 514 for each stage of the circuit. At the same time, a diffused region 516 may be fabricated to form the base region of transistor Q ₄₄ . This diffusion contacts the diffused N-type region 508 to form a junction zone. Lightly doped P-type regions 518 are then formed to form the base of transistor Q _43. Finally, a heavily doped N-type diffusion is formed to form region 522 which is the emitter region of transistor Q ₄₃ , to form region 524 which is the collector for transistor Q ₄₃ , and to form region 520 which is the collector of transistor Q ₄₄ .

Wie erwähnt, ist die Draufsicht auf die diffundierten Gebiete in Fig. 17 gezeigt. Die Kollektorversorgungsspannung wird durch metallisierte Leiter 526 und 528 geliefert. Massepotential für die Schaltung wird durch einen metallisierten Leiter 530 geliefert. Ein metallisierter Leiter 532 verbindet das Basisgebiet des Transistors Q ₄₁ mit dem N-Gebiet 514, bei welchem es sich um den Kollektor des Transistors Q ₄₃ handelt. In gleicher Weise verbindet ein metallisierter Streifen 534 das Basisgebiet des Transistors Q ₄₃ mit dem Kollektorgebiet des Transistors Q ₄₂. Die Platte 502 ist mit der Oberseite des metallisierten Streifens 532 durch eine Öffnung 536 in einer zweiten Isolierschicht 538 verbunden, die dem metallisierten Streifen überlagert ist. Die erste Isolierschicht 540 ist zwischen den metallisierten Streifen und dem Substrat angeordnet.As mentioned, the top view of the diffused regions is shown in Fig. 17. The collector supply voltage is provided by metallized conductors 526 and 528. Ground potential for the circuit is provided by a metallized conductor 530. A metallized conductor 532 connects the base region of transistor Q ₄₁ to the N-type region 514 , which is the collector of transistor Q _43. Similarly, a metallized strip 534 connects the base region of transistor Q ₄₃ to the collector region of transistor Q _42. Plate 502 is connected to the top of metallized strip 532 through an opening 536 in a second insulating layer 538 overlying the metallized strip. First insulating layer 540 is disposed between the metallized strips and the substrate.

Der Setzkopf 500 wird programmiert, indem eine Elektrode der gewünschten Form mit den Platten kapazitiv gekoppelt oder widerstandsgekoppelt wird und indem eine Spannung mit der Polarität, auf die die Platten umgeschaltet werden sollen, angelegt wird. Dadurch wird ein elektrostatisches latentes Bild erzeugt, welches entwickelt und gedruckt werden kann, wie oben beschrieben.The setting head 500 is programmed by capacitively or resistively coupling an electrode of the desired shape to the plates and applying a voltage of the polarity to which the plates are to be switched. This creates an electrostatic latent image which can be developed and printed as described above.

Claims

1. A setting head for producing a latent image in the form of electrically charged particles, characterized by a monocrystalline semiconductor substrate ( 12 ), a two-dimensional matrix of separate electrostatically chargeable plates ( 14; 204; 314; 426; 454; 502 ) exposed on a surface of the semiconductor substrate ( 12 ) and arranged and temporarily selectively charged to form particles opposite to the charge receiving and attracting particle-attracting electrostatic fields charged on the plates ( 14; 204; 314; 426; 454; 502 ), circuit means ( 20; 230; 316; 421; 452; 504 ) for controlling the electrical charge on each plate ( 14; 204; 314; 426; 454; 502 ) containing active semiconductor devices and formed in the semiconductor substrate ( 12 ), and circuit interconnections ( 44, 48, 64, 76, 82; 350, 356; 460, 470, 474 ) extending between the circuit means without being exposed at the one surface, such that a particle-attracting electrostatic field at the one surface is generated exclusively by the plates and not by the circuit means and the circuit interconnections.

2. Setting head according to claim 1, characterized in that the plates are metallized surfaces applied to the semiconductor substrate ( 12 ).

3. A setting head according to claim 1, characterized in that the plates are discrete semiconductor substrate regions of one conductivity type which are electrically separated from one another by an impedance device.

4. Setting head according to claim 3, characterized in that the discrete semiconductor substrate regions of one conductivity type are electrically separated from one another by semiconductor substrate regions of the other conductivity type.

5. Setting head according to one of the preceding claims, characterized in that the active semiconductor components contain field effect transistors.

6. Setting head according to one of the preceding claims, characterized in that the active semiconductor components contain bipolar transistors.

7. A setting head according to any preceding claim, characterized in that the circuit means for controlling the electrical charge on each plate comprises a separate bistable circuit comprising first and second cross-coupled inverter stages, and in that each inverter stage comprises a load element and a switching transistor, the output of the second inverter stage being connected to the plate in question.

8. Setting head according to claim 7, characterized in that the load element of each inverter stage contains a saturated enhancement field effect transistor and that the switching transistor of each inverter stage is a field effect transistor.

9. Setting head according to claim 7, characterized in that the load element of each inverter stage is a low gain bipolar transistor with an open base and that the switching transistor of each inverter stage is a bipolar transistor.

11. Setting head according to claim 7, characterized in that the load element of the output inverter stage is a low gain bipolar transistor whose impedance is substantially reduced when irradiated with light, and that a reset transistor is connected in parallel with the switching transistor of the second inverter stage.