DE2411553C3

DE2411553C3 - Digital-to-analog converter, in particular for an encoder that works according to the iterative method

Info

Publication number: DE2411553C3
Application number: DE2411553A
Authority: DE
Inventors: Max Dipl.-Ing. 8000 Muenchen Schlichte
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-03-30
Filing date: 1974-03-11
Publication date: 1979-10-04
Also published as: DE2411553B2; DE2411553A1

Description

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einer eniisprechenden negativen Analogsignal-Abtastprobe entsprechendes Digitalsignal lediglich durch das Vorzeichenbit unterscheideta corresponding negative analog signal sample the corresponding digital signal is only distinguished by the sign bit

Bei deir Umsetzung von Digitalsignalen in Analogsignale wird aus dem jeweiligen Digitalsignal ein Analogsignal reproduziert, das mit dem ursprünglichen Analogsignal im Mittel am besten dann übereinstimmt, wenn auF das einem bestimmten Amplitudenintervall entsprechende Digitalsignal hin jeweils der arithmetische Mittelwert des betreffenden Amplitudenintervalls als reproduziertes Analogsignal ausgegeben wird. Dem steht jedoch im allgemeinen aus Gründen des schaltungstechnischen Aufwandes die Forderung entgegen, zur Umsetzung von Digitalsignalen in Analogsignale die gleichen normierten Amplitudenwerte zu benutzen, die auch zur Umsetzung von Analogsignalen in Digitalsignale benutzt werden. Dann ergibt sich aber eine im Falle der üblichen nichtlinearen Umsetzkennlinie von der Aussteuerung abhängige zusätzliche Abweichung zwischen dem reproduzierten Analogsignai und dem ursprünglichen Analogsignal, die bei kleinen Aussteuerungen relativ am größten istWhen converting digital signals into analog signals an analog signal is reproduced from the respective digital signal, which is the same as the original On average, the analog signal corresponds best if it has a certain amplitude interval the corresponding digital signal is the arithmetic mean of the respective amplitude interval is output as a reproduced analog signal. However, this is generally available for reasons of circuitry expense counteracts the requirement to convert digital signals into analog signals to use the same standardized amplitude values that are also used for converting analog signals used in digital signals. In the case of the usual non-linear conversion characteristic, however, this then results Additional deviation between the reproduced analog signal depending on the modulation and the original analog signal, which is relatively greatest at low levels

Bei der Umsetzung von Digitalsignalen in Analogsignale ist es außerdem in der Praxis (aufgrund von Null verschiedener Offsetspannungen) vielfach nicht ohne weiteres möglich, unmittelbar Analogsignale der Amplitude Null auf die Zuführung eines an sich einer Analogsignalamplitude Null entsprechenden Digitalsignals hin abzugeben. Bei der bei der Digital Analog-Umsetzung benutzten nichtlinearen Knickkennlinie, die jo an eine logarithmische Knickkennlinie angenähert ist beginnt dann die erste positive bzw. negative Amplitudenstufe nicht bei Null, sondern bei einem davon versetzten bestimmten Mindest- Analogsignalamplitudenwert; mit anderen Worten ausgedrückt heißt dies, J5 daß bei der Digital-Analog-Umsetzung Analogsignale der Amplitude Null trotz an sich exakter Codierung und Decodierung nicht exakt reproduziert werden können.When converting digital signals into analog signals it is also often not without in practice (due to zero different offset voltages) further possible, direct analog signals of amplitude zero to the supply of a per se one Output analog signal amplitude zero corresponding digital signal. In the case of the digital to analog conversion used non-linear buckling curve, which is approximated to a logarithmic buckling curve then the first positive or negative amplitude level does not begin at zero, but at one of them offset certain minimum analog signal amplitude value; in other words, it is called J5 that in the digital-to-analog conversion, analog signals of amplitude zero in spite of the exact coding and Decoding cannot be reproduced exactly.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie ein Digital-Analog-Umsetzer gemäß dem Hauptpatent auszubilden ist, um die mit der Auswertung von sehr kleinen Analogsignakmplituden bzw. von bei Null liegenden Analogsignalamplituden entsprechenden Digitalsignalen verknüpften Probleme der vorstehend aufgezeigten Art zu umgehen.The invention is now based on the object of showing a way of using a digital-to-analog converter is to be trained according to the main patent in order to deal with the evaluation of very small analog signal amplitudes or problems associated with digital signals corresponding to analog signal amplitudes at zero to circumvent the type indicated above.

Zur Lösung dieser Aufgabe geht die Erfindung aus von einem Digital-Analog-Umsetzer zur Umsetzung von jeweils η + m + 1 Bits umfassenden Digitalsignalen in Analogsignale, mit einer nichtlinearen Knickkennlinie, die aus 2^{m +} ' Bits linearen Abschnitten mit jeweils so 2" Amplitudenstufen besteht insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer, wobei durch die π + m Bits des jeweiligen Digitalsignals die Amplitude des entsprechenden Analogsignals und durch das übrige eine Bit die Polarität des betreffenden Analogsignals bestimmt wird, unter Verwendung einer Shannon-Decoderschaltung mit einem aus einem Kondensator und einem parallel zu diesem geschaltetem Widerstand bestehenden RC-Glied, mit welchem ein 2™ + η in Reihe geschaltete Registerstufen aufweisendes Schieberegister ausgangsseitig verbunden ist, welches in seinen ausgangsseitigen π benachbarten Registerstufen durch die jeweils durch eine binäre »1« gebildete /7-Bits des jeweiligen Digitalsignals in da« Setzzustand gesteuert wird, wobei ω die den η Registerstufen unmittelbar benachbarte Registerstufe in dem Fail in den SetzzUstartd gesteuert wird, daß wenigstens eines der /n-Bits des jeweiligen Digitalsignals eine binäre »1« ist, wobei von den übrigen 2™— 1 Registerstufen des Schieberegisters jeweils ein«!, durch die jeweils durch eine binäre »1« gebildeten jn-Bits des jeweiligen Digitalsignals festgelegte Registerstufe in den Setzzustand steuerbar ist, wobei die von den π + 1 Registerstufen am weitesten entfernt liegende Registerstufe in dem Fall in den Setzzustand steuerbar ist daß kein Bit oder das Bit höchster Wertigkeit der m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist und wobei der Kondensator des ÄC-Gliedes durch die Ausgangssignale in den π + 1 benachbarten Registerstufen aufladbar und durch das Ausgangssignal der im Setzzustand befindlichen Registerstufe der 2^ra— 1 Registerstufen mit dem Decoderausgang verbunden wird (nach Patent 23 15 987).To solve this problem, the invention is based on a digital-to-analog converter for converting digital signals comprising η + m + 1 bits into analog signals, with a non-linear kink characteristic curve consisting of 2 ^{m +} 'bits of linear sections with 2 "amplitude levels each exists in particular for a coder working according to the iterative method, the amplitude of the corresponding analog signal being determined by the π + m bits of the respective digital signal and the polarity of the corresponding analog signal being determined by the remaining one bit, using a Shannon decoder circuit with a capacitor and an RC element connected in parallel to this resistor, with which a shift register having 2 ™ + η in series register stages is connected on the output side, which in its output-side π neighboring register stages through the / 7-bits formed by a binary »1« of the respective digital signal in the «Setzz state is controlled, where ω the register stage immediately adjacent to the η register stages is controlled in the failure in the SetzzUstartd that at least one of the / n-bits of the respective digital signal is a binary "1", whereby of the remaining 2 ™ - 1 register stages des shift register in each case a "!, by each represented by a binary" is controllable formed 1 "jn-bits of the respective digital signal specified register stage in the set state, wherein the of the π + 1 register stages farthest lying register stage controllable in the case in the set state is that no bit or the most significant bit of the m-bits of the respective digital signal is formed by a binary "1" and the capacitor of the ÄC element can be charged by the output signals in the π + 1 neighboring register levels and by the output signal in the set state located register stage of the 2 ^ra - 1 register stages is connected to the decoder output (according to patent 23 15 987).

Kennzeichnend für den vorstehend angegebenen Digital-Analog-Umsetzer ist erfindungsgemäß, daß das Schiebereg-ster ausgangsseitig über eine weitere Registerstufe mit dem ÄC-Glied verbund . 1 ist und daß diese weitere Regisiersrufe vor einem gegebenenfalls zur Aufladung des Kondensator des i?C-Gliedes führenden Aufladevorgang in den Setzzustand gesteuert wird.According to the invention, it is characteristic of the above-mentioned digital-to-analog converter that the output side of the shift register is connected to the AC element via a further register stage. 1 and that this further Regisiersruf is controlled in the set state before any charging process leading to the charging of the capacitor of the i? C element.

Die Erfindung bringt den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen Aufwand bei dem Digital-Analog-Umsetzer gemäß dem Hauptpatent 23 15 987 erreicht werden kann, daß auch sehr kleinen Analogsignalamplituden entsprechende Digitalsignale bei einer Umsetzung für die Abgabe entsprechender Analogsignale berücksichtigt werden können.The invention has the advantage that with relatively little circuit complexity the digital-to-analog converter according to the main patent 23 15 987 can be achieved that even very small Digital signals corresponding to analog signal amplitudes when converted for the output of corresponding Analog signals can be taken into account.

Anhand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutertThe invention is explained in more detail below using an exemplary embodiment with the aid of drawings explained

Fig. 1 zeigt in einem Blockschaltbild einen nach dem Iterativverfahren arbeitenden Codierer, in welchem der Digital-Analog-Umsetzer gemäß der Erfindung anwendbar istFig. 1 shows in a block diagram one after Iterative process encoder in which the digital-to-analog converter according to the invention can be used is

F i g. 2 zeigt eine Ausführungsform des Digital Analog-Umsetzers gemäß der Erfindung.F i g. 2 shows an embodiment of the digital to analog converter according to the invention.

Der in F i g. 1 dargestellte, nach dem Iteratiwerfahren arbeitende Codierer enthält eine durch einen Vergleicher Vgl gebildete Eingangsstufe, der an einem Eingang EV jeweils in ein Digitalsignal umzusetzende analoge Eingangssignaie zugeführt werden. Der Vergleicher Vgl ist ein analog arbeitender Vergleicher, der das am Eingang EV jeweils vorhandene analoge Eingangssignal mit einem Analogsignal vergleicht das ihm an einem weiteren, nicht näher bezeichneten Eingang zugeführt wird. An dem Ausgang des Vergleichers Vgl sind acht UND-Glieder GUI, GU2, GU3, GUA, GUS, GUf,, GUl und GUS mit ihrem jeweils einen Eingang angeschlossen. Die anderen Eingang» dieser UND-Glieder GU1 bis GUS sind an Ausgänge A 2, A 3, A 4, A 5, A 6, A 7, A 8 bzw. A 9 eines Ringzählers RZ argeschlossen, der von untm Taktgenerator TG derart angesteuert wird, daß er an seinen Ausgängen nacheinander jeweils ein Signal abgibt Die Ausgänge der UND-Glieder GU1 bis GUS sind an Rückstelleingängeii von ein Register Reg bildenden bistabilen Kippschaltungen FFl, FF2, FF3, FF4, FF5, FF6, FF7 bzw. FF8 angeschlossen. Die Setzeingänge dieser Flipflops FF; bis FF8 sind an den Ausgängen A 1 bis A 8 des Ringzählers RZ angeschlossen. An die den Setzeingängen zugehörigen Ausgänge der Flipflops FFl bis FF8 ist ein Digital-Analog-Umsetzer DADmH Eingängen 5, ml, m2, m3, η Ι, π 2, π 3 und π 4 angeschlossen. Ein Ausgang AD des Digital-Analog-Umsetzers DAD ist mit dem genannten weiterenThe in F i g. 1, which operates according to the iterative method, contains an input stage formed by a comparator Vgl , to which analog input signals to be converted into a digital signal are fed to an input EV. The comparator Vgl is an analog operating comparator which compares the analog input signal present in each case at the input EV with an analog signal which is fed to it at a further input which is not designated in any more detail. Eight AND elements GUI, GU2, GU3, GUA, GUS, GUf ,, GUl and GUS are connected to the output of the comparator Vgl , each with one input. The other input "of these AND gates GU 1 to GUS are a ring counter RZ arge joined outputs A 2, A 3, A 4, A 5, A 6, A 7, A 8 and A 9 which of TWOF clock generator TG in such a way The outputs of the AND gates GU 1 to GUS are connected to reset inputs of a register Reg forming bistable multivibrators FF1, FF2, FF3, FF4, FF5, FF6, FF7 and FF8 . The set inputs of these flip-flops FF; to FF8 are connected to outputs A 1 to A 8 of the ring counter RZ . A digital-to-analog converter DADmH inputs 5, ml, m2, m3, η Ι, π 2, π 3 and π 4 is connected to the outputs of the flip-flops FFl to FF8 associated with the set inputs. An output AD of the digital-to-analog converter DAD is connected to the other mentioned

Eingang des Vergleichers Vgl verbunden. An die Ausgänge der Flipflops FFl bis FFS ist noch ein Parallel-Serien-Wandler PSW mit Eingängen Ar\ bis ArS angeschlossen« An den betreffenden Eingängen ArI bis Ar8 treten, wie nachstehend noch ersichtlich werden wird, nach jeweils einem Umlaufzyklus des Ringzählers RZ die Bits eines dem am Eingang EV auftretenden Analogsignal entsprechenden Digitalsignals auf. Der Parallel-Serien-Wandler PSWvermag die ihm gewissermaßen parallel zugeführten Bits von einem Ausgang As als Serien-Bits abzugeben. Zu diesem Zweck könnte einfach der Ausgang As des Parallel-Serien-Wandlers PSW mit sämtlichen Eingängen art bis Ar 8 dieses Parallel-Serien-Wandlers PSW - und zwar hier über Entkopplungsschaltmittel, wie Dioden — verbunden sein.Input of the comparator Vgl connected. A parallel-to-serial converter PSW of the ring counter RZ is connected to the outputs of the flip-flop FFI to FFS still connected to inputs Ar \ to ArS "to the respective inputs of ArI occur to Ar8, as will be hereinafter become apparent, after one revolution cycle, the bits a digital signal corresponding to the analog signal appearing at the input EV. The parallel-to-serial converter PSW is able to output the bits supplied to it in parallel, as it were, from an output As as serial bits. For this purpose, the output As of the parallel-series converter PSW could simply be connected to all inputs art up to Ar 8 of this parallel-series converter PSW - specifically here via decoupling switching means such as diodes.

Nachdem zuvor der Aufbau des in F i g. 1 dargestellten Codierers erläutert worden ist sei nunmehr dessen Arbeitsweise betrachtet Dabei sei zunächst angenommen, daß sämtliche bistabilen Kippschaltungen FFl bis FF8 im zurückgestellten Zustand sind, in welchem von ihren gemäß F i g. 1 beschalteten Ausgängen jeweils eine binäre »0« abgegeben wird. Nunmehr sei angenommen, daß am Eingang EV ein analoges Eingangssignal liegt und daß der Taktgenerator TG Taktimpulse an den Ringzähler RZ abgibt, der sich in einer solchen Stellung befinden mag, daß mit dem Auftreten des ersten Taktimpulses von dem Taktgeber TG her am Ausgang A 1 ein Signal auftritt Dieses Signal führt dazu, daß eine bistabile Kippschaltung FFl gesetzt wird Dies wiederum führt dazu, daß dem Eingang »s« des Digital-Analog-Umsetzers DAD ein »1«-Bit zugeführt wird, auf das hin vom Ausgang AD dieses Umsetzers DAD ein entsprechendes Analogsignal an den Vergleicher Vgl abgegeben wird. In diesem Vergleicher Vgl wird das betreffende Analogsignal mit dem am Eingang EV noch liegenden analogen Eingangssignal verglichen, wobei als Ergebnis dieses Vergleiches ein Ausgangssignal abgegeben werden mag, welches anzeigt daß das betreffende analoge Eingangssignal größer ist als das am anderen Eingang de» Vci gleichere Vgl Hegende Ausgangssignal. Dies führt dazu, daß mit Auftreten des nächsten Signals von dem Ringzähler RZ, d. h. eines Signals am Ausgang A 2 des Ringzählers RZ, das UND-Glied GUi nicht übertragungsfähig gemacht werden kann, weshalb die bistabile Kippschaltung FFl gesetzt bleibt Außerdem wird die bistabile Kippschaltung FF2 durch das am Ausgang A 2 des Ringzählers RZ nunmehr auftretende Signal gesetzt Dadurch wird zusätzlich dem Eingang mi« des Digital-Analog-Umsetzers DAD ein »1«-Bit zugeführt Der anschließend ablaufende Vorgang entspricht dem zuvor erläuterten Vorgang, wobei nunmehr angenommen sei, daß der Vergleicher Vgl Un Ausgangssignal abgibt welches anzeigt daß das am Eingang f; fliegende analoge Eingangssignal kleiner sei als das dem anderen Eingang vom Ausgang AD des Digital-Analog-Umsetzers DAD zugeführte Analogsignal. Dies hat zur Folge, daß das Auftreten eines Signals am Ausgang A 3 des Ringzählers ÄZdazu führt daß das UND-Glied GU2 übertragungsfähig gemacht wird, wodurch die bistabile Kippschaltung FF2 wieder zurückgesetzt wird. Außerdem wird die bistabile Kippschaltung FF3 nunmehr gesetzt die jetzt ein »1«-Bit an den Eingang »m2« des Digital-Analog-Umsetzers DAD abgibt In der zuvor beschriebenen Weise wird das am Eingang EV liegende analoge Eingangssignal schrittweise mit entsprechenden, vom Ausgang AD des Digital-Analog-Umsetzers DAD abgegebenen Ana* logsignalen verglichen, bis schließlich vom Ausgang A 9 des Ringzählers ÄZein Signal abgegeben worden ist. Zu diesem Zeitpunkt befinden sich die bistabilen Kippschaltungen FFl bis FF8 des Registers Reg in Stellungen, Welche den Bits eines Digitalsignals entsprechen, das dem äfn Eingang EV vorhandenen analogen Eingangssignal entspricht
In F i g. 2 ist eine erfindungsgemäße AusführungsformAfter the structure of the in F i g. 1 has been explained, let us now consider its mode of operation. It is initially assumed that all bistable multivibrators FFl to FF8 are in the reset state, in which of their according to FIG. 1 connected outputs a binary "0" is given. It is now assumed that there is an analog input signal at the input EV and that the clock generator TG emits clock pulses to the ring counter RZ , which may be in such a position that when the first clock pulse from the clock generator TG occurs at the output A 1 Signal occurs This signal causes a flip-flop FF1 to be set. This in turn means that a "1" bit is fed to the input "s" of the digital-to-analog converter DAD, in response to which the output AD of this converter DAD a corresponding analog signal is output to the comparator Vgl. In this comparator Cf. the analog signal concerned is compared with the still lying on the input EV analog input signal, as a result of this comparison, an output signal may be issued, indicating that the concerned analog input signal is greater than the more equal at the other input de "Vci See Hegende Output signal. This means that when the next signal from the ring counter RZ occurs, ie a signal at the output A 2 of the ring counter RZ, the AND element GUi cannot be made capable of transmission, which is why the bistable trigger circuit FFl remains set. In addition, the bistable trigger circuit FF2 is activated set by the signal now appearing at the output A 2 of the ring counter RZ . As a result, a "1" bit is also fed to the input mi "of the digital-to-analog converter DAD the comparator Vgl Un emits an output signal which indicates that the input f; The flying analog input signal is smaller than the analog signal fed to the other input from the output AD of the digital-to-analog converter DAD. This has the consequence that the appearance of a signal at the output A 3 of the ring counter ÄZ leads to the AND element GU2 being made capable of transmission, whereby the bistable flip-flop FF2 is reset again. In addition, the flip-flop FF3 is now set which is now a "1" bit to the input of "m2" of the digital-to-analog converter DAD emits In the manner described above the at the input EV analog input signal is progressively with corresponding, from the output of AD of the digital-to-analog converter DAD output analog signals are compared until finally the output A 9 of the ring counter ÄZein signal has been output. At this point in time the bistable multivibrators FF1 to FF8 of the register Reg are in positions which correspond to the bits of a digital signal which corresponds to the analog input signal present at the input EV
In Fig. 2 is an embodiment of the invention

ίο des bei der Schaltungsanordnung gemäß Fig.¹. vorgesehenen Digital-Analog-Umsetzers DAD näher gezeigt Der Digital-Analog-Umsetzer DAD gemäß F i g. 2 weist wie der in F i g. 1 dargestellte Digital-Analog-Umsetzer Eingänge s, m 1, m 2, m 3, η 1, η 2, η 3 und π 4 auf. Zusätzlich weist der in Fig.2 gezeigte Digital-Analog-Umsetzer noch einen Eingang χ auf. An den Eingängen s,mi,m2₃m3,n2,n3 und η4 treten in der angegebenen Reihenfolge die 1 + m + η Bits des jeweiligen Digigtalsignals (mit m = 3 und η = 4) mit abnehmender Wertigkeit auf. Dies bedeutet, daß die Λ-Bits die Bits niedrigster Wertigkeit des jeweiligen Digitalsignals sind und daß die den n-Bits unmittelbar benachbarten /η-Bits in der Wertigkeit den betreffenden /7-Bits vorangehen. Das übrige eine Bit des jeweiligen Digitalsignals besitzt hier die höchste Wertigkeit des jeweiligen Digitalsignals. Der Digital-Analog-Umsetzer DAD enthält u. a. ein zwölf in Reihe geschaltete Registerstufen R 1, R 2, R 3, R 4, R 5, R 6, R 7, R 8, R 9, R 10, All und R 12 aufweisendes Schieberegister SR, dessen Registerstufen an ihren Setzeingängen durch die η + m Bits des jeweiligen Digifalsignals angesteuert werden. Der ersten Registerstufe R1 ist noch eine (gleiche) Registerstufe Rx vorgeschaltet Die Setzeingänge Se der Registerstufen Ri bis R 4 des Schieberegisters SR — das sind die am ausgangsseitigen Ende des Schieberegisters SR liegenden π = 4 benachbarten Registerstufen des Schieberegisters — sind mit den Eingängen π 4 bzw. π 3 bzw. η 2 bzw. η 1 des betreffenden Digital-Analog-Umsetzers DAD verbunden. Der Setzeingang Se der Registerstufe Rx ist mit einem Ausgang Va 4 eines Impulsverteilers V verbunden, was uuruh zwei, jeweils mit einem y bezeichnete Leitungen veranschaulicht ist Parallel zu der Registerstufe Rx liegt ein normalerweise geschlossener Schalter Sx, dessen Betätigungseingang mit dem Eingang χ verbunden ist; dem Eingang χ (ggf. manuell) zugeführte Betätigungssignale in Form von »!«-Bits bewirken die Öffnung des Schalters und damit die Wirksammachung der Registerstufe Rx, worauf weiter unten noch eingegangen wird. Der Setzeingang Se der der vier Registerstufen Al bis RA unmittelbar nachfolgenden Registerstufe R 5 ist mit dem Ausgang eines Negationsgliedes GJV verbunden, das zu einem Ausgang O eines Steuerdecoders CD hin führt, der eingangsseitig an den Eingängen mi,m2 und m 3 des Digital-Analog-Umsetzers DAD angeschlossen ist und dem über die betreffenden Eingänge die /η-Bits des jeweiligen Digitalsignals zugeführt werden. Wie ersichtlich, weist der Steuerdecoder CD neben dem betrachteten Ausgang 0 noch weitere Ausgänge 1 bis 7 auf, von denen die Ausgänge 7,6,5,4,3 und 2 jeweils direkt mit einem Setzeingang Se einer der zuletzt betrachteten Registerstufe R 5 unmittelbar benachbarten Registerstufen R 6, R7, R8, R9, RW bzw. All des Schieberegisters SR verbunden sind. Der .Ausgang 1 des Steuerdecoders CD ist zusammen mit dem Ausgang 0 dieses Steuerdecoders CD über ein ODER-Glied GO mit dem Setzeingang Se der letzten Registerstufe R12 des Schieberegisters SR ίο of the circuit arrangement according to FIG. ¹ . provided digital-to-analog converter DAD shown in more detail. The digital-to-analog converter DAD according to FIG. 2, like that in FIG. 1 shown digital-to-analog converter inputs s, m 1, m 2, m 3, η 1, η 2, η 3 and π 4. In addition, the digital-to-analog converter shown in FIG. 2 also has an input χ . At the inputs s, mi, m2 ₃ m3, n2, n3 and η 4, the 1 + m + η bits of the respective digital signal (with m = 3 and η = 4) appear in the specified order with decreasing significance. This means that the Λ bits are the lowest significant bits of the respective digital signal and that the / η bits immediately adjacent to the n bits precede the relevant / 7 bits in significance. The remaining one bit of the respective digital signal has the highest value of the respective digital signal. The digital-to-analog converter DAD contains, inter alia, twelve register stages R 1, R 2, R 3, R 4, R 5, R 6, R 7, R 8, R 9, R 10, All and R 12 connected in series Shift register SR, the register stages of which are controlled at their set inputs by the η + m bits of the respective digital signal. The first register stage R 1 is not a (same) register stage Rx upstream of the set inputs Se of the register stages Ri to R 4 of the shift register SR - these are located at the output end of the shift register SR π = 4 adjacent register stages of the shift register - is connected to the inputs π 4 or π 3 or η 2 or η 1 of the relevant digital-to-analog converter DAD . The set input Se of the register stage Rx is connected to an output Va 4 of a pulse distributor V , which is illustrated by two lines, each marked with a y . Parallel to the register stage Rx there is a normally closed switch Sx, the actuation input of which is connected to the input χ; Actuating signals in the form of "!" bits fed to input χ (manually if necessary) open the switch and thus activate register stage Rx, which will be discussed further below. The set input Se of the register stage R 5 immediately following the four register stages Al to RA is connected to the output of a negation element GJV, which leads to an output O of a control decoder CD which, on the input side, is connected to the inputs mi, m2 and m 3 of the digital-analog Converter DAD is connected and to which the / η bits of the respective digital signal are fed via the relevant inputs. As can be seen, the control decoder CD has, in addition to the output 0 under consideration, further outputs 1 to 7, of which the outputs 7, 6, 5, 4, 3 and 2 are each directly adjacent to a set input Se of one of the last register stage R 5 under consideration Register stages R 6, R7, R8, R9, RW and All of the shift register SR are connected. The output 1 of the control decoder CD is together with the output 0 of this control decoder CD via an OR gate GO with the set input Se of the last register stage R 12 of the shift register SR

verbunden. Auf die Bedeutung des ODER-Gliedes GO und des Negationsgliedes GN wird weiter unten noch eingegangen werden.tied together. The meaning of the OR element GO and the negation element GN will be discussed further below.

Die Registerstüfen Rx Und Ri bis R12 des Schieberegisters SR weisen jeweils noch einen gesonderten Rückstelleingang Re auf; die Rückstelleingänge sämcficher Registerstufen Λ1 bis /? 12 des Schieberegisters SR sind gemeinsam an einem Schaltungspunkt r angeschlossen, dem ein zur Zurückstellung sämtlicher Registerstufen Rx und R 1 bis R 12 des Schieberegisters SR dienender Rückstellimpuls zugeführt werden kann. In diesem Zusammenhang sei bemerkt, daß bei der weiter unten noch näher erläuterten Betriebsweise des in F i g. 2 dargestellten Digital-Analog-Umsetzers DAD ohne eine solche Rückstellung ausgekommen wird, da das Schieberegister SR bei einem Umsetzvorgang stets mit einer der Anzahl seiner Registerstufen entsprechenden Anzahl von Schiebe-iiiipuisen beaufschlagt wird, wodurch erreicht ist, daß nach jeweils einem Schiebezyklus sämtliche Registerstufen Rx und R 1 bis R 12 des Schieberegisters SR zurückgestellt sind.The register steps Rx And Ri to R 12 of the shift register SR each have a separate reset input Re ; the reset inputs of all register levels Λ1 to /? 12 of the shift register SR are jointly connected to a circuit point r to which a reset pulse serving to reset all register stages Rx and R 1 to R 12 of the shift register SR can be fed. In this connection it should be noted that in the mode of operation of the operating mode shown in FIG. 2 digital-to-analog converter DAD without such a reset, since the shift register SR is always acted upon with a number of shift modules corresponding to the number of its register stages during a conversion process, whereby it is achieved that after each shift cycle all register stages Rx and R 1 to R 12 of the shift register SR are reset.

Der in F i g. 2 nicht näher bezeichnete Ausgang der am ausgangsseitigen Ende des Schieberegisters SR liegenden Registerstufe R ist an den einen Eingängen zweier UND-Glieder GUc und GUd angeschlossen, die jeweils noch einen weiteren Eingang aufweisen. Diese weiteren Eingänge der beiden UND-Glieder GUc und GLW sind an Ausgänge Va 1, Va 2 des Impulsverteilers V angeschlossen, der mit einem Eingang an dem Au>gang eines Konstantstrom-Impulsgenerators CG angeschlossen ist An dem Ausgang des Konstantstrom-Impulsgenerators CG ist ferner die eine Seite eines Schalters S1 angeschlossen, an dessen anderer Seite ein weiterer Schalter 52 mit seiner einen Seite angeschlossen ist Der Betätigungseingang des Schalters S1 ist mit dem Ausgang des UND-Gliedes GDc verbunden, und der Betätigungseingang des Schalters 52 ist mit dem Ausgang des UND-Gliedes GLW verbunden. An dem Verbindungspunkt der genannten einen Seite des Schalters 52 und der genannten anderen Seite des Schalters Si ist ein RC-GYiRd anjxpsphlnsspn wplrhp« aus einem Kondensator C und einen diesem parallel geschalteten Widerstand R besteht, der im vorliegenden Fall einstellbar sein kann. Der zuletzt betrachtete Schaltungsteil, umfassend das /?C-Glied, die beiden Schalter 51 und 52, die beiden UND-Glieder GLfcund GLW sowie den Konstantstrom-Impulsgenerator CG und den impulsverteiler V, stellt eine Shannon-Decoderschaltung dar. Bezüglich des IrnulsVerteilers V sei noch bemerkt, daß dieser mit einem Ausgang Va 3 mit einem Schiebeeingang c des Schieberegisters SR verbunden ist Durch dem Schiebeeingang c des Schieberegisters SR jeweils zugeführte Impulse wird stets der Inhalt sämtlicher Registerstufen Rx und R1 bis R12 des Schieberegisters SR verschoben.The in F i g. 2 output of the register stage R located at the output end of the shift register SR is connected to one of the inputs of two AND gates GUc and GUd , each of which has a further input. These further inputs of the two AND elements GUc and GLW are connected to outputs Va 1, Va 2 of the pulse distributor V, which has an input connected to the output of a constant current pulse generator CG . The output of the constant current pulse generator CG is also connected one side of a switch S 1 is connected, on the other side, a further switch 52 is connected with its one side is the actuating input of switch S1 is connected to the output of the aND gate GDc, and the actuating input of the switch 52 is of the output AND gate GLW connected. At the connection point of said one side of switch 52 and said other side of switch Si is an RC-GYiRd anjxpsphlnsspn wplrhp « consists of a capacitor C and a resistor R connected in parallel, which can be adjustable in the present case. The circuit part considered last, comprising the /? C element, the two switches 51 and 52, the two AND elements GLfc and GLW as well as the constant current pulse generator CG and the pulse distributor V, represents a Shannon decoder circuit also noted that this is connected to an output Va 3 with a shift input c of the shift register SR . The pulses supplied to the shift input c of the shift register SR always shift the content of all register stages Rx and R 1 to R 12 of the shift register SR .

Mit der bisher noch nicht betrachteten anderen Seite des Schalters 52 ist der Eingang eines Umschalters 53 verbunden, dessen beide Ausgänge an zwei gesonderten Eingängen (+) und (—) eines Verstärkers Vangeschlossen sind, welcher ausgangsseitig an dem Decoderausgang DA des Digital-Analog-Umsetzers DAD angeschlossen ist Der Umschalter 53, der wie die anderen beiden Schalter 51 und 52 durch einen elektronischen Schalter gebildet: sein kann, ist mit seinem Betätigungseingang an dem Eingang s des Digital-Analog-Umsetzers DAD angeschlossen. Dem Eingang s wird das übrige eine Bit des jeweiligen Digitalsignals zugeführt, es bestimmt die Polarität des von dem Digital-Analog-Umsetzer DAD jeweils abgegebenen Analogsignals.The input of a changeover switch 53 is connected to the other side of switch 52, which has not yet been considered, the two outputs of which are connected to two separate inputs (+) and (-) of an amplifier V, which on the output side is connected to the decoder output DA of the digital-to-analog converter DAD is connected. The changeover switch 53, which, like the other two switches 51 and 52, can be formed by an electronic switch, has its actuation input connected to the input s of the digital-to-analog converter DAD. The remaining one bit of the respective digital signal is fed to the input s ; it determines the polarity of the respective analog signal output by the digital-to-analog converter DAD.

Nachdem vorstehend der Aufbau des in F i g. 2 dargestellten Digital-Analog-Umsetzers DAD erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet.After the structure of the in F i g. 2 illustrated digital-to-analog converter DAD has been explained, its mode of operation will now be considered.

In diesem Zusammenhang sei angenommen, daß sämtliche Registerstufen Al bis Λ12 des Schieberegisters SR sich im zurückgestellten Zustand befinden. Ferner sei angenommen, daß der Schalter Sx geöffnet ist; dies Wird hier angestrebt, wenn der Digital-Analog-Umsetzer DAD nicht in einem nach dem Uerativverfahren arbeitenden Codierer benutzt wird bzw. wenn der betreffende Codierer nicht zur Umsetzung von A nalogsignalen in Digitalsignale benutzt wird, sondern lediglich zur Umsetzung von Digitalsignalen in Analogsignale.In this connection it is assumed that all register stages A1 to Λ12 of the shift register SR are in the reset state. It is also assumed that the switch Sx is open; This is the aim here if the digital-to-analog converter DAD is not used in a coder operating according to the uerative method or if the coder in question is not used to convert analog signals into digital signals, but only to convert digital signals into analog signals.

Entsprechend den an den Eingängen n\ bis π 4 auftretenden, jeweils durch eine binäre »1« gebildeten n-Bits des jeweiligen Digitalsignals werden die Regisiersiuieu ni bis A4 gescizL Weiche der übrigen Registerstufen R 5 bis R 12 des Schieberegisters SR gesetzt werden, hängt davon ab, ob und gegebenenfalls welche Bits der an den Eingängen ml, m2 und m3 auftretenden m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet sind. Nimmt man an, daß an keinem Eingang der Eingänge m 1, m 2. m 3 eine binäre »1« liegt, so gibt der Steuerdecoder CD von seinem Ausgang O ein »1 «-Signal ab, durch das die Registerstufe Λ12 des Schieberegisters SR gesetzt wird. Tritt hingegen an zumindest einem Eingang der Eingänge mi, /η 2, m3 eine binäre »1« auf, so gibt der Steuerdecoder an irgendeinem Ausgang seiner Ausgänge 1 bis 7 und damit an dem Setzeingang Se einer der Registerstufen R 6 bis Λ12 ein »1«-Signal ab, und zusätzlich wird dem Setzeingang Se der Registerstufe R 5 des Schieberegisters SR ein »1 «-Signal von dem Negationsglied GN her zugeführt, wodurch dit betreffende Registerstufe R 5 gesetzt wird.Accordingly, the at the inputs \ n to π 4 occurring in each case by a binary "1" n-bits formed of the respective digital signal, the Regisiersiuieu be ni to A4 gescizL switch of the remaining register stages R 5 to R of the shift register SR are set 12 depends whether and, if so, which bits of the m-bits of the respective digital signal occurring at the inputs ml, m2 and m3 are formed by a binary "1". Assuming that no input of the inputs m 1, m 2. m 3 has a binary "1", the control decoder CD emits a "1" signal from its output O , through which the register stage Λ12 of the shift register SR is set. If, on the other hand, a binary “1” occurs at at least one input of the inputs mi, / η 2, m3, the control decoder outputs “1” to any output of its outputs 1 to 7 and thus to one of the register levels R 6 to Λ12 at the set input Se "Signal from, and in addition a" 1 "signal from the negation element GN is fed to the set input Se of the register stage R 5 of the shift register SR , whereby the relevant register stage R 5 is set.

Nachdem die Registerstufen des Schieberegisters SR entsprechend den jeweils durch eine binäre »1« gebildeten Bits π + m des jeweiligen DigitalsignalfAfter the register stages of the shift register SR correspond to the bits π + m of the respective digital signal f

•ίο gesetzt sind, wird zunächst die Registerstufe Rx gesetzt, und zwar durch einen Impuls ρO. der am Ausgang Va 4 des Impulsverteilers V auftritt Ordnet man in der Wertigkeit der Registerstufe R1 die Bedeutung 1 zu, so hat die Registerstufe Rx hinsichtlich ihrer Auswirkung auf die Shannon-Decoderschaltung die Bedeutung V* Sodann beginnt ein Schiebevorgang, durch den der Inhalt des Schieberegisters SR aus diesem herausgeschoben wird. Zu diesem Zweck werden ebenfalls von dem Konstantstrom-Impulsgenerator CG abgegebene Impulse ausgenutzt Dabei gehören jeweils dreizehn aufeinanderfolgende, also 1 + η + 2^m von dem Konstantstrom-Impulsgenerator CG abgegebene Impulse zu einer Impulsperiode. Wie am Ausgang Va 3 des Impulsverteilers V in F i g. 2 durch den Klammerausdruck (pi + ρ 13) angedeutet, werden dem Schiebeeingang c des Schieberegisters SR sämtliche Impulse einer dreizehn (= 1 + π + 2^m) aufeinanderfolgende Impulse · umfassenden Impulsperiode zugeführt Demgegenüber treten an dem Ausgang Va 1 des Impulsverteilers Vnur die ersten sechs Impulse (pi ■+· ρS) der dreizehn Impulse einer Impulsperiode auf. An dem Ausgang Va 2 des Impulsverteilers V treten die weiteren sieben Impulse (p7 -s- ρ 13) der dreizehn Impulse der jeweiligen Impulsperiode auf. Aufgrund der somit an den Ausgängen Va 1, Va 2 und Va 3 des Impulsverteilers Vauftretenden Impulse wird zum einen der Schalter 51 während des Auftretens jedes der genannten ersten sechs Impulse ρ 1 -5- ρ 6 geschlossen, wenn zusätzlich zu• ίο are set, the register stage Rx is set first, by a pulse ρO. which occurs at the output Va 4 of the pulse distributor V If the value of the register stage R 1 is assigned the meaning 1, the register stage Rx has the meaning V * with regard to its effect on the Shannon decoder circuit Shift register SR is shifted out of this. For this purpose, pulses emitted by the constant current pulse generator CG are also used. Thirteen consecutive, that is to say 1 + η + 2 ^m , pulses emitted by the constant current pulse generator CG belong to one pulse period. As at the output Va 3 of the pulse distributor V in FIG. 2 indicated by the expression in brackets (pi + ρ 13), all pulses of a thirteen (= 1 + π + 2 ^m ) consecutive pulse period are fed to the shift input c of the shift register SR six pulses (pi ■ + · ρS) of the thirteen pulses of a pulse period. The further seven pulses (p7 -s- ρ 13) of the thirteen pulses of the respective pulse period occur at the output Va 2 of the pulse distributor V. Due to the pulses thus occurring at the outputs Va 1, Va 2 and Va 3 of the pulse distributor V, on the one hand the switch 51 is closed during the occurrence of each of the first six pulses ρ 1 -5- ρ 6 mentioned, if in addition to

dem betreffenden Zeitpunkt die entsprechende Registerstufe der Registerstufen Rx und Al bis R5 des Schieberegisters SR gesetzt ist. Ist der Schalter 51 geschlossen, so wird der Kondensator C des diesen und defl Widerstand /? umfassenden ÄGGliedes durch einen zu demselben Zeilpunkt von dem Konstantstrom-Impulsgenerator CG abgegebenen Konstantstromimpuls geladen. Die ÄC-Zeitkonstante des ÄC-Gliedes ist dabei so bemessen bzw. durch den Widerstand R so eingestellt, daß nach Ablauf der Zeitspanne zwischen dem Auftreten zweier aufeinanderfolgender Konstantstromimpulse der von dem Konstantstrom-Impulsgenerator· CG erzeugten Konstantstromimpule die zu Beginn dieser Zeitspanne an dem Kondensator C des flC-Gliedes liegende Spannung jeweils auf die Hälfte ihres jeweilgen Anfangswertes abgesunken istthe corresponding register stage of the register stages Rx and Al to R 5 of the shift register SR is set at the time in question. If the switch 51 is closed, the capacitor C of this and the resistor /? Comprehensive ÄG member is charged by a constant current pulse output from the constant current pulse generator CG at the same point. The AEC time constant of the AEC member is dimensioned or set by the resistor R so that two after the time interval between the occurrence of successive constant current pulses of the Konstantstromimpule generated by the constant-current-pulse generator · CG at the beginning of this time across the capacitor C of the FLC element lying voltage has dropped to half of its respective initial value

Mit Auftreten eines »1 «-Signals am Ausgang des Schieberegisters SR zu einem Zeitpunkt, zu dem einerWith the occurrence of a "1" signal at the output of the shift register SR at a point in time at which a

I .1 -I .1 -

iiiipuiac fs ι iiiipuiac fs ι

fS IhJ UCI fS IhJ UCI

jeweils (1 + π + 2^m =) dreizehn Impulse umfassenden Impulsperiode am Ausgang Va 2 des Impulsverteilers V auftritt, wird der Schalter 52 geschlossen. Das am Ausgang des Schieberegisters SR zu dem betreffenden Zeitpunkt auftretende »1 «-Signal entspricht dabei dem Setzzustand eines der 2^m— 1 Registerstufen R 6 bis R 12 des Schieberegisters SR. Durch das Schließen des Schalters 52 wird das ÄC-Glied über den Umschalter 53 und den Verstärker Vmit dem Decoderausgang DA verbunden. Dies bedeutet, daß zum Zeitpunkt der Schließung des Schalters 52 die den η + m Bits des jeweiligen Digitalsignals in der Amplitude entsprechende analoge Spannung dem Decoderausgang DA zugeführt wird, wobei durch den Umschalter 53 und den Verstärker Vdem betreffenden Ausgangssignal die eine oder die andere Polarität gegeben wird, und zwar je nachdem, ob das an dem Eingang s des Digital-Analog-Umsetzers DAD auftretende übrige eine Bit des jeweiligen Digitalsignals eine binäre »1« oder eine binäre »0« istin each case (1 + π + 2 ^m =) thirteen pulses comprehensive pulse period occurs at the output Va 2 of the pulse distributor V , the switch 52 is closed. The "1" signal appearing at the output of the shift register SR at the relevant point in time corresponds to the setting state of one of the 2 ^m − 1 register stages R 6 to R 12 of the shift register SR. By closing the switch 52, the AC element is connected to the decoder output DA via the changeover switch 53 and the amplifier V. This means that when the switch 52 closes, the analog voltage corresponding in amplitude to the η + m bits of the respective digital signal is fed to the decoder output DA , one or the other polarity being given to the output signal concerned by the switch 53 and the amplifier V depending on whether the remaining one bit of the respective digital signal occurring at the input s of the digital-to-analog converter DAD is a binary "1" or a binary "0"

Das Setzen der Registerstufe Rx jeweils vor einem Aufladevorgang des Kondensators C (bei geöffnetem Schalter Sx) führt dazu daß Digitalsignale, die Analogsignalen mit Amplituden entsprechen, welche in dem ersten von Null aus positiven bzw. negativen Amplitudenintervall der benutzten Umsetzkennlinie liegen berücksichtigt werden können; ihnen wird nämlich eine definitive Analogsignalamplitude zugeordnet, und zwar die Amplitude, die in der Mitte des durch das jeweilige Vorzeichenbit bestimmten ersten positiven oder ersten negativen Amplitudenintervalls liegt. Der hierdurch auftretende Verzerrungsfehler ist vernachlässigbar klein.Setting the register stage Rx before the capacitor C is charged (with the switch Sx open) means that digital signals corresponding to analog signals with amplitudes that lie in the first positive or negative amplitude interval of the conversion characteristic used can be taken into account; a definite analog signal amplitude is assigned to them, namely the amplitude which lies in the middle of the first positive or first negative amplitude interval determined by the respective sign bit. The resulting distortion error is negligibly small.

to Der vorstehend erläuterte Digital-Analog-Umsetzer DAD besitzt aufgrund seines Aufbaus und seines Betriebs eine nichtlineare Knickkennlinie, die aus 2<n+ ι _ ig linearen Abschnitten mit jeweils 2" = 16 Amplitudenstufen besteht Durch das Setzen der den ausgangsseitigen π — 4 benachbarten Registerstufen Al bis RA des Schieberegisters SR benachbarten Registerstufe Λ 5 in dem Fall, daß zumindest eines der m-Bits durch eine binäre »1« gebildet ist, wird, wennto the above-described digital-to-analog converter DAD has due to its structure and its operation, a non-linear buckling characteristic consisting of 2 <n + ι _ ig linear portions each having 2 "= 16 amplitude levels consists By setting the output-side π - 4 adjacent register stages Al to RA of the shift register SR adjacent register stage Λ 5 in the event that at least one of the m bits is formed by a binary "1", if

: ι ι ri i:„i im χ ι ι ι : ι ι ri i: "i im χ ι ι ι

man einmal vuit ucn uiapi uiigutiicii £ vui iiaiiuciicn one once vuit ucn uiapi uiigutiicii £ vui iiaiiuciicn

linearen Abschnitten der Knickkennlinie ausgeht, ab dem ursprünglich zweiten linearen Abschnitt dieser Knickkennlinie von dem Koordinatenursprung des Koordinatenfeldes, in welchem die betreffende Knickkennlinie liegt, zu der an dem Kondensator C des ÄC-Gliedes liegenden Spannung eine Spannung hinzuaddiert, durch die der betreffende ursprünglich zweite lineare Abschnitt der Knickkennlinie sich an den ursprünglich ersten Abschnitt dieser Knickkennlinie unmittelbar anschließt Da im übrigen die Registerstufe R12 des Schieberegisters SR von den beiden Ausgängen 0 und 1 des Steuerdecoders CD über das ODER-Glied GO angesteuert wird, ist somit erreicht daß die jeweils beiden ersten Abschnitte zu beiden Seiten des Koordinatenursprungs des Koordinatenfeldes, in dem die Knickkennlinie liegt zusammen nur einen einzigen linearen Abschnitt bilden. An den somit gebildeten, praktisch durch den Koordinatenursprung des erwähnten Koordinatenfeldes laufenden einzigen linearen Abschnitt schließen sich dann die weiteren linearen Abschnitte der Knickkennlinie in der Weise an, daß sich die Steigung jeweils benachbarter Abschnitte um den Paktor 2 unterscheidet Damit sind also tatsächlich nur 13 lineare Abschnitte vorhanden.linear sections of the kink characteristic, starting from the originally second linear section of this kink characteristic from the coordinate origin of the coordinate field in which the relevant kink characteristic is located, to the voltage across the capacitor C of the AC element, a voltage adds a voltage through which the relevant originally second linear Section of the kink characteristic is directly connected to the originally first section of this kink characteristic Since the rest of the register stage R 12 of the shift register SR is controlled by the two outputs 0 and 1 of the control decoder CD via the OR gate GO , the first two Sections on both sides of the coordinate origin of the coordinate field in which the buckling curve lies together only form a single linear section. The single linear section thus formed, practically running through the coordinate origin of the coordinate field mentioned, is then followed by the further linear sections of the buckling curve in such a way that the slope of adjacent sections differs by the factor 2, so there are actually only 13 linear sections available.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Claim:

Digital-to-analog converter for converting digital signals, each comprising η + m + 1 bits, into analog signals, with a non-linear kink characteristic, which consists of 2 ^m +> linear sections with 2 " amplitude levels each, in particular for an encoder working according to the iterative method, whereby the amplitude of the corresponding analog signal is determined by the η + m bits of the respective digital signal and the polarity of the corresponding analog signal is determined by the remaining one bit, using a Shannon decoder circuit with a capacitor and a resistor connected in parallel to this , to which a shift register having 2 ^m + η series-connected register stages is connected on the output side, which is controlled in its output-side π neighboring register stages by the / j-bits of the respective digital signal formed by a binary »1«, whereby the the "n" register levels directly neighboring register stage is controlled in the case that at least one of the m-bits of the respective digital signal is a binary "1", whereby of the remaining 2 ^m- 1 register stages of the shift register one each, through which in each case a binary »1 «Formed m-bits of the respective digital signal in the setting state control jo bar, where - =; i the register level furthest away from the η + 1 register levels can be controlled in the setting state in the event that no bit or the Most significant bit of the m-bits of the respective digital signal. 1 a binary "1" is formed, and the capacitor of the i? C element can be charged by the output signals in the η + 1 neighboring register stages and is connected to the decoder output by the output signal of the register stage in the set state of the 2 ^m- 1 register stages (according to patent 23 15 987, characterized in that the shift register (SR) is connected on the output side via a further register stub (Rx) to the ÄC-member and that this further register stage (Rx) is before a possibly for charging the capacitor of the ÄC-member leading charging process is controlled in the set state.

The main patent 23 15 987 relates to a digital-to-analog converter for converting digital signals, each comprising π + m + 1 bits, into analog signals, with a non-linear kink characteristic, which consists of 2 ™ + 'linear sections with 2 "amplitude There are stages, in particular for a coder operating according to the iterative method, the amplitude of the corresponding analog signal being determined by the η + m bits of the respective digital signal and the polarity of the corresponding analog signal being determined by the remaining one bit.

A characteristic of the digital-to-analog converter considered above is that when a Shannon decoder circuit is used with a ßC element consisting of a capacitor and a resistor connected in parallel to this, the capacitor of the latter is replaced by a binary » 1 «formed bits of the respective digital signal and can be connected to a decoder output after taking into account the respective bits of the respective digital signal in question, starting from the lowest significant bit of the respective digital signal, the capacitor of the /? C element at π successive clock times through the respectively The lowest value η-bit of the respective digital signal formed by a binary "1" is charged with a constant current, so that the capacitor of the η-element is additionally included at a cycle time immediately following the η successive cycle times A constant current is charged so that at least one of the n-bits of the respective digital signal immediately preceding the n-bits is a binary "1", and that the voltage across the capacitor of the i? C element leads to a through ^{the clock time of 2 m} −1 subsequent clock times defined by a binary "1" of the respective digital signal is fed to the decoder output.

A shift register with 2 ^m + η series-connected register stages is connected to the output side of the π-element, which is controlled in its output-side π neighboring register stages by the n-bits of the respective digital signal formed by a binary »1«. In this case, the the π register stages immediately adjacent register stage is controlled in the case where the set state that at least one of the / n-bits of the respective digital signal is a binary "1" Of the remaining 2 ^m - 1 register stages of the shift register is in each case one through which Each register stage, which is defined by a binary "1" formed by a binary "1" of the respective digital signal, can be controlled in the set state, with the register stage furthest away from the η + 1 register stages in the case! can be controlled in the set state so that no bit or the highest significant bit of the m-bits of the respective digital signal is formed by a binary "1". The capacitor of the AC element can be charged by the output signals in the n + 1 neighboring register stages and is connected to the decoder output by the output signal of the register stage of the 2 ^m - 1 register stages which is in the set state.

When converting analog signals into digital signals, the amplitude range to be transmitted becomes divided into a number of amplitude intervals The limits of the amplitude intervals are determined by the location of decision threshold values, which are determined by adding in their size according to the geometric series 1, 2, 4, 8, ... stepped normalized amplitude values are generated. For each in one analog signal sample falling within a certain amplitude interval is assigned to the lower (or upper) The decision threshold forming the limit of this amplitude interval corresponding digital signal emitted. For example, for starting from scratch The decision threshold value zero is set within the first amplitude interval occurring analog signals be; to the first one, which extends from the zero point of the conversion characteristic curve used positive analog signal samples occurring at a positive amplitude interval will then each become a the analog signal amplitude zero corresponding digital signal output, from which a