DE2403309C3

DE2403309C3 - Method and circuit arrangement for equalizing phase-modulated signals and circuit arrangement for an equalizer for the transmission of phase-modulated signals

Info

Publication number: DE2403309C3
Application number: DE19742403309
Authority: DE
Inventors: Alain Cagnes Mer Croisier
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-03-01
Filing date: 1974-01-24
Publication date: 1981-10-15
Also published as: GB1452693A; DE2403309A1; FR2328331B2; JPS509350A; FR2328331A2; DE2403309B2

Description

Filtern des so erhaltenen Signals zum Unterdrücken eines Modulationsseitenbandes.Filtering the signal thus obtained to suppress a modulation sideband.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, gekennzeichnet durch folgende Schaltungsteile:4. Circuit arrangement for performing the method according to claims 1 to 3, characterized through the following circuit parts:

— Ein Modulator (9), dem das entzerrte Signal und ein Transponierträger zur Erzeugung eines transponierten, entzerrten Signals zuführbar sind.- A modulator (9) to which the equalized signal and a transposition carrier to generate a transposed, equalized signal can be fed.

—-

eine Taktschaltung (14) zum Feststellen bestimmter Zeitpunkte des transponierten Signals, ein erster Detektor (12), dem das transponierte Signal zum Ableiten eines Amplitudenfehlersignals zuleitbar ist,a clock circuit (14) for determining certain points in time of the transposed signal, a first detector (12) to which the transposed signal is used to derive an amplitude error signal is forwardable,

eine Phasendetektorschaltung (13; Fig.4) zum Vergleich der Phase des transponierten entzerrten Signals mit den verschiedenen möglichen bedeutsamen Phasen zur Ableitung eines Phasenfehlersignals (άΦ), a phase detector circuit (13; FIG. 4) for comparing the phase of the transposed equalized signal with the various possible significant phases for deriving a phase error signal (άΦ),

eine erste Demodulatorstufe (16), der das transponierte Signal und der Transponierträger zur Demodulation dieses Signals durch den Transponierträger zuleitbar sind,
eine erste Filterstufe (19), die mit dem ersten Demodulator verbunden ist und bei Ableitung eines ersten demodulierten Signals ein Modulationsseitenband ausfiltert,
eine Phasenschitberstufe (18), die den Transponierträger um π/2 in seiner Phase verschiebt,
eine zweite Demodulatorstufe (17), in der aus dem mit dem Transponierträger (Fp) demodulierten Signal und dem in der Phasenschieberstufe (18) um π/2 in seiner Phase verschobenen Transponierträger (Fp) das in seiner Phase um jr/2 verschobene entzerrte Signal ~s(t) als zweites demoduliertes Signal ableitbar ist.
eine zweite Filterstufe (20), die das Ausgangssignal der zweiten Demodulatorstufe zur Ableitung eines demodulierten Signals und Unterdrükkung eines Modulationsseitenbandes aufnimmt, ferner durch eine erste Multiplizierstufe (21), der das erste demodulierte Signal und das Amplitudenfehlersignal nach geeigneter Verzögerung (23) zur Multiplikation beider Signale zuführbar ist,a first demodulator stage (16) to which the transposed signal and the transpose carrier can be fed for demodulation of this signal by the transpose carrier,
a first filter stage (19) which is connected to the first demodulator and filters out a modulation sideband when a first demodulated signal is derived,
a phase shifting stage (18) which shifts the phase of the transposition carrier by π / 2 ,
a second demodulator stage (17), in which from the signal demodulated with the transpose carrier (Fp) and the phase shifted transpose carrier (Fp) shifted by π / 2 in the phase shifter stage (Fp) the phase shifted by jr / 2 ~ s (t) can be derived as a second demodulated signal.
a second filter stage (20), which receives the output signal of the second demodulator stage for deriving a demodulated signal and suppression of a modulation sideband, further by a first multiplier (21), the first demodulated signal and the amplitude error signal after a suitable delay (23) to multiply both Signals can be supplied,

eine zweite Multiplizierstufe (22), der das demodulierte Signal und das Phasenfehlersignal nach geeigneter Verzögerung (24) zur Multiplikation beider Signale zuführbar sind, und
eine Summierschaltung (25), der die Ausgangssignale der ersten und zweiten Multiplizierstufe zur Erzeugung eines Einstellfehlersignals (e(t)) zuführbar sind.a second multiplier stage (22) to which the demodulated signal and the phase error signal can be fed after a suitable delay (24) for multiplying both signals, and
a summing circuit (25) to which the output signals of the first and second multiplier stages for generating an adjustment error signal (e (t)) can be fed.

Die Erfindung betrifft ein Verfahren zum Entzerren von phasenmodulierten Signalen und eine Schaltungsanordnung für einen Entzerrer für die Übertragung von phasenmodulierten Signalen nach Hauptpatent 17 597.The invention relates to a method for equalizing phase-modulated signals and a circuit arrangement for an equalizer for the transmission of phase-modulated signals according to the main patent 17 597.

Bei der Datenübertragung mit Phasenmodulation wird die Trägerfrequenz durch die zu übertragenden Daten moduliert. Die am meisten benutzte Phasenmodulationsart ist derzeit die Modulation mit Phasenumtastung (PSK) und zur Übertragung wird die ständig ausgestrahlte oder übertragene Trägerfrequenz für jedes Datenelement oder jede Gruppe von Datenelementen einer Phasenverschiebung unterzogen. Stellt die sich ergebende Phase der Trägerfrequenz unmittelbar das Datenelement dar, so handelt es sich um eine direkte PSK-Modulation. Wenn die Phasenverschiebung der Trägerfrequenz in bezug auf die vorhergehende Phase da\ Datenelement darstellt, dann nennt man diese PSK-Modulation differentielle Phasenmodulation. InWhen transmitting data with phase modulation, the carrier frequency is determined by the Data modulated. The most widely used type of phase modulation is currently phase shift keying (PSK) and for transmission is the continuously broadcast or transmitted carrier frequency for phase shifting each data item or group of data items. Provides the If the resulting phase of the carrier frequency directly represents the data element, then it is a direct one PSK modulation. When the phase shift of the carrier frequency with respect to the previous phase since \ represents a data element, this PSK modulation is called differential phase modulation. In

der Praxis wird die letztgenannte Methode bevorzugt, da sie keinen absoluten Phasenbezugspunkt benötigt, :i|«r an der Empfangsseite für das übertragene Signal meist schwierig darzustellen ist.in practice the latter method is preferred, since it does not require an absolute phase reference point: i | «r on the receiving side for the transmitted signal is usually difficult to depict.

Mit der ständigen Erhöhung der Geschwind :gkeit, mit der die Daten übertragen werden, ergeben sich aus den durch das Übertragungsmedium eingeführten Verzerrungen beträchtliche Schwierigkeiten. Um diese Schwierigkeiten zu beseitigen, hat man Schaltungen zur Korrektur des aufgenommenen Datensignals vor der Demodulation vorgeschlagen, durch die die vom Übertragungsmedium eingeführten linearen Verzerrungen ausgeglichen werden. Solche Schaltungen sind als Entzerrernetzwerke odsr Entzerrerschaltungen bekannt. Kurz gesagt ist eine Entzerrerschaltung ein Netzwerk mit variabler Übertragungsfunktion, die durch die Ausdrücke eines Fehlersignals einstellbar ist, das sich aus einem Vergleich des Ausgangssignals der Entzurrerschaltung mit einem Bezugssignal ergibt. Die heute am meisten verwendete Entzerrerschdtung ist eine automatische Querentzerrerschaltung, wie sie in dem Buch von R. W. Lucky, J. Salz und E. J. Weldom Jr., »Principles of Data Communications«, Kapitel VI, beschrieben ist, das bei McGraw-Hill Book Company 1968 erschienen ist. Diese Beschreibung bezieht sich auf Amplituden-Modulations-Übertragungssysteme, bei denen das Datensignal entweder im Basisband übertragen, oder vor der Entzerrung wieder in das Basisband hinein transformiert wird. Das Fehlersignal ergibt sich aus einem Vergleich der Amplituden des aufgenommenen Signals mit Bezugsamplituden, die aus Prüfsignalen abgeleitet werden, die vor der eigentlichen Datenübertragung ausgesendet wurden.With the constant increase in speed, with which the data are transmitted result from the distortions introduced by the transmission medium considerable difficulty. In order to overcome these difficulties, one has circuits for Correction of the recorded data signal before the demodulation proposed, through which the dated Linear distortions introduced in the transmission medium can be compensated for. Such circuits are called Equalizer networks or equalizer circuits are known. In short, an equalizer circuit is a Network with a variable transfer function that can be set by expressing an error signal, which results from a comparison of the output signal of the lashing circuit with a reference signal. the The most common equalization grounding used today is an automatic cross-equalization circuit, as shown in the book by R. W. Lucky, J. Salz, and E. J. Weldom Jr., Principles of Data Communications, Chapter VI, published by McGraw-Hill Book Company in 1968. This description refers to Amplitude modulation transmission systems in which the data signal is either transmitted in baseband, or is transformed back into the baseband before the equalization. The error signal results from a comparison of the amplitudes of the recorded signal with reference amplitudes obtained from test signals which were sent out before the actual data transmission.

Das gleiche Prinzip wurde auch für die Datenübertragung mit Phasenmodulation angewandt. Man hat tatsächlich sogar schon vorgeschlagen, das PSK-Modulationsverfahren als äquivalent zu einer Amplituden-Modulations-Übertragung über zwei Kanäle mit zwei um 90° phasenverschobenen Trägern anzusehen. Somit wird die Entzerrung, wie oben beschrieben, in jedem Kanal durchgeführt, unter Berücksichtigung einer möglichen Wechselwirkung zwischen den beiden Kanälen. Natürlich muß vor der eigentlichen Entzerrung das aufgenommene Signal durch die beiden um 90° gegeneinander phasenverschobenen Träger demoduliert werden. Eine genauere Beschreibung dieses Verfahrens findet sich im CCITT-Beitrag Nr. 171 der Studiengruppe SP-A vom Dezember 1971.The same principle was also used for data transmission with phase modulation. One has in fact, the PSK modulation method has actually already been proposed as equivalent to amplitude modulation transmission view through two channels with two carriers out of phase by 90 °. Thus, as described above, the equalization in each Channel carried out, taking into account a possible interaction between the two Channels. Of course, the recorded signal must be rotated 90 ° by the two before the actual equalization mutually phase-shifted carriers are demodulated. A more detailed description of this The procedure can be found in CCITT Article No. 171 of Study Group SP-A from December 1971.

Eine derartige Demodulation ist aus vielerlei Gründen, zumindest vor der Entzerrung, nicht erwünscht. Insbesondere erfordert eine solche Demodulation, wenn digitale Verfahren eingesetzt werden, eine Vervielfachung der Analog-Digitalumsetzungen und umgekehrt, da einige Operationen an dem Sigr-al vor der Demodulation durchgeführt werden müssen wie z. B. das Abtrennen der Pilotfrequenz, die möglicherweise zusammen mit den Daten übertragen werden kann, so daß die Taktfrequenz des Trägers abgeleitet werden kann, Einführen von Verzögerungen zur Kompensation von durch Hilfsschaltungen verursachten Verzögerungen bei der Wiedergewinnung eines adäquaten Trägers usw., während andere Verfahren, wie z. B. die Entzerrung nach der Demodulation, durchgeführt werden müssen. Die deutsche Patentanmeldung P 22 64 124 der Anmelderin gibt eine Anzahl von f>5 Verfahren an, wie man ein aufgenommenes Signal ohne vorherige Demodulation entzerren kann. Das allgemeine in dieser Patentanmeldung beschriebene Prinzip besteht darin, daß die Entzerrung in dem Frequenzbereich durchgeführt wird, in dem die Übertragung stattfand, d. h. ohne Modulation oder Demodulation vor der Entzerrung. Andererseits wird dabei die Erzeugung des Fehlersignals, mit dem der Entzerrer einstellbar ist, in einem anderen Frequenzbereich durchgeführt, der so gewählt ist, daß sich darin das Bezugssignal am einfachsten definieren läßt.Such demodulation is undesirable for a variety of reasons, at least prior to equalization. In particular, if digital methods are used, such a demodulation requires a Multiplication of the analog-digital conversions and vice versa, since some operations on the Sigr-al before the demodulation must be carried out such. B. disconnecting the pilot frequency that may be can be transmitted together with the data, so that the clock frequency of the carrier is derived introducing delays to compensate for those caused by auxiliary circuits Delays in retrieving an adequate medium, etc., while other methods such as z. B. the equalization after demodulation must be carried out. The German patent application P 22 64 124 of the applicant gives a number of f> 5 Method of how to equalize a recorded signal without previous demodulation. The general The principle described in this patent application is that the equalization in the frequency range is performed in which the transfer took place, d. H. without modulation or demodulation the equalization. On the other hand, the generation of the error signal with which the equalizer can be set is carried out in a different frequency range, which is chosen so that the reference signal at easiest to define.

Die Anpassung des in der obengenannten Patentanmeldung offenbarten allgemeinen Prinzips an ein Phasenmodulations-Übertragungssystem wirft daher folgendes Problem auf: Wie kann man am Ausgang des Entzerrers ein Fehlersignal ableiten, um damit die Einstellung des Entzerrers selbst zu steuern?Adaptation of the above patent application disclosed general principle to a phase modulation transmission system therefore throws the following problem: How can you derive an error signal at the output of the equalizer in order to avoid the Adjusting the equalizer to control yourself?

Wie die Erfindung in der Hauptanmeldung P 23 17 597.5 basiert die vorliegende Erfindung auf einer Analyse des am Ende einer Phasenmodulationsübertragung dem Datensignal anhaftenden Fehlers. Benutzt man das in F i g. 1A gezeigte Fresneldiagramm zur Darstellung des Phasenmodulationsprinzips, dann wird ein gegebenes Datenelement durch einen Vektor OTm einem System orthogonaler Achsen dargestellt, bei dem die horizontale Achse einen bestimmten Phasenbezugswert darstellt, und die vertikale Achse die um 90" verschobene Phase (vergleiche das untenstehende Diagramm). Ein solcher Vektor zeigt ein Phasenargument Φ 0 und eine Amplitude RO. Das zum Ablastzeitpunkt am anderen Ende des Übertragungsmediums aufgenommene entsprechende Signal kann durch einen Vektor (^dargestellt werden, dessen Argument Φ und dessen Modul oder Amplitude R ist.Like the invention in the main application P 23 17 597.5, the present invention is based on an analysis of the error attached to the data signal at the end of a phase modulation transmission. If one uses the in FIG. 1A, a given data element is represented by a vector OTm of an orthogonal axis system in which the horizontal axis represents a certain phase reference value and the vertical axis represents the phase shifted by 90 "(compare the diagram below). Such a vector shows a phase argument Φ 0 and an amplitude RO. The corresponding signal recorded at the load time at the other end of the transmission medium can be represented by a vector (^ whose argument is Φ and whose module or amplitude is R.

Wenn s= R ■ cos Φ und 5= R ■ sin Φ, dann sind s und s repräsentativer die Komponenten des aufgenommenen Vektors OX auf beiden Achsen des Diagramms. Soll während der Übertragung einer_yollständigen Nachricht eine Folge \ on Vektoren OX betrachtet werden, dann müssen s, % R und Φ als zeitabhängig angesehen werden.If s = R ■ cos Φ and 5 = R ■ sin Φ, then s and s are more representative of the components of the recorded vector OX on both axes of the diagram. If a sequence of vectors OX is to be considered during the transmission of a complete message, then s,% R and Φ must be viewed as time-dependent.

Der zeitabhängige Fehler, den man macht, wenn man die Vektoren OXanstelle der Vektoren Or'aufnimmt, kann durch die beiden Komponenten ds und d s ausgedrückt werden, die sich nach Vereinfachung schreiben lassen:The Time-Dep ängig e mistake you ma cht, w hen you the vectors OX instead of vectors Or'aufnimmt, by the two components ds and ds words that can be written for simplification:

ds = cos 'PdR - R sin ΦάΦ ds = sin ΦdR + R cos ΦάΦ ds = cos ' PdR - R sin ΦάΦ ds = sin ΦdR + R cos ΦάΦ

wobei R, Φ, dR, άΦ, ds und ds natürlich zeitabhängig sind. Führt man die Ausdrücke s und s wieder ein, dann erhält manwhere R, Φ, dR, άΦ, ds and ds are of course time-dependent. If one introduces the expressions s and s again, one obtains

ds = s — sd«/Jds = s - sd «/ J

Es darf darauf hingewiesen werden, daß die Achsen in dem Diagramm ziemlich willkürlich gewählt sind, so daß dann s als das von der Leitung aufgenommene Signal und s als das dazu um 90° phasenverschobene Signal angesehen werden kann, d. h. das aufgenommene Signal, das um einen Winkel von 90° gedreht ist.It should be pointed out that the axes in the diagram are chosen quite arbitrarily, so that s can then be regarded as the signal picked up by the line and s as the signal which is 90 ° out of phase with it, ie the recorded signal which is by one Is rotated by 90 °.

Ausgehend von dieser theoretischen Untersuchung schlägt die Erfindung ein Verfahren und eine Schaltungsanordnung zum Entzerren phasenmodulierter Übertragung und insbesondere zur Erzeugung einesBased on this theoretical investigation, the invention proposes a method and a circuit arrangement for equalizing phase-modulated transmission and in particular for generating a

Fehlersignals zum Nachregeln der Entzerrerschallung vor. Im Hauptpatent 23 17 597 war das betrachtete FehlersignalError signal to readjust the equalization sound. This was considered in the main patent 23 17 597 Error signal

wobei s das entzerrte Signal und -^- der relativewhere s is the equalized signal and - ^ - the relative

Amplitudenfehler, gemessen an der Einhüllenden des entzerrten Signals ist.Amplitude error, measured on the envelope of the equalized signal.

Aufgabe der vorliegenden Erfindung ist es also, ein Verfahren und eine Schaltunganordnung zur Erzeugung eines Fehlersignals zu schaffen, die einer Entzerrerschaltung in einem Phasenmodulations-Übertragungssystem eine höhere Konvergenzgeschwindigkeit gibt, als dies gemäß dem Verfahren und der Schaltungsanordnung im Hauptpatent möglich war.The object of the present invention is therefore to provide a method and a circuit arrangement for generating of an error signal to an equalizing circuit in a phase modulation transmission system gives a higher speed of convergence than this according to the method and the circuit arrangement was possible in the main patent.

Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des PA 1 durch folgende zusätzliche Verfahrensschritte gelöst:In a method according to the preamble of PA 1, this task is supplemented by the following Process steps solved:

Phasenverschiebung des entzerrten Signals um π/2 zum Erzielen eines phasenverschobenen Signals,
Feststellen der Phase des entzerrten Signals, Vergleichen der so ermittelten Phase mit den verschiedenen, möglichen, bedeutsamen Phasen zur Erzeugung eines Phasenfehlersignals,
Multiplizieren dieses Phasenfehlersignals mit dem phasenverschobenen Signal zur Erzeugung eines so zweiten Fehlerinformationssignals, und
Subtrahieren des zweiten Fehlerinformationssignals von dem durch Multiplikation des Fehlersignals der Einhüllenden mit dem entzerrten Signal erhaltenen Signals zur Erzeugung eines der J5 Nachstellung dienenden Fehlersignals.Phase shift of the equalized signal by π / 2 to achieve a phase-shifted signal,
Determining the phase of the equalized signal, comparing the phase determined in this way with the various possible, significant phases to generate a phase error signal,
Multiplying this phase error signal by the phase-shifted signal to generate such a second error information signal, and
Subtracting the second error information signal from the signal obtained by multiplying the error signal of the envelope by the equalized signal to generate an error signal used for J5 adjustment.

ist im Kapitel VI des obenerwähnten Buches von Lucky, Salz und Weldon Jr. beschrieben. Die besondere in der Beschreibung benutzte Ausführungsform ist in einem Aufsatz beschrieben mit dem Titel: »Modified Zero Forcing« von Hirsch und Wolf, Veröffentlicht im »Wescon Technical Paper« 1969, Teil IV, Abschnitt 11.2, S. 1—10, von Wescon IEEE mit dem Titel: »Ein einfacher, adaptiver Entzerrer für hochwirksame Datenübertragung«.is described in Chapter VI of the aforementioned book by Lucky, Salz, and Weldon Jr. The special one in the Description of the embodiment used is described in an article entitled: »Modified Zero Forcing "by Hirsch and Wolf, published in the" Wescon Technical Paper "1969, Part IV, Section 11.2, Pp. 1-10, by Wescon IEEE, entitled, “A Simple, Adaptive Equalizer for Highly Effective Data transfer «.

Das von der Übertragungsleitung aufgenommene Signal wird dem Eingang E zugeführt, durchläuft von dort eine automatische Verstärkungsregelungsschaltung 1. die zur Normung der Signalamplitude dient. Das so genormte Signal, hier mit x(t) bezeichnet, wird nunmehr unter Verwendung eines Codierers 2. der beispielsweise ein Delta-Codierer sein kann, in digitale Form umgesetzt. Das Ausgangssignal des Codierers 2 wird dem Eingang einer digitalen Verzögerungsleitung 3 zugeführt, die eine Anzahl von Anzapfpunkten Pi bis Pn aufweist, die einen zeitlichen Abstand oder einen Verzögerungsabstand von τ voneinander aufweisen. An jeder Anzapfung ist eine digitale Multiplizierstufe M\ bis Mn mit variablem Koeffizienten angeschlossen und die Ausgangssignale der Multiplizierstufen werden dem Eingang einer Summenschaltung 4 zugeführt. Das Ausgangssignal der Summenschaltung 4 wird einem Decodierer 5 zugeleitet, der beispielsweise ein Delta-Decodierer sein kann und in diesem in ein Analogsignal zurück umgesetzt.The signal picked up by the transmission line is fed to input E , from where it passes through an automatic gain control circuit 1. which is used to standardize the signal amplitude. The signal standardized in this way, denoted here by x (t) , is now converted into digital form using an encoder 2, which can be a delta encoder, for example. The output signal of the encoder 2 is fed to the input of a digital delay line 3 which has a number of tapping points Pi to Pn which are at a time interval or a delay interval of τ from one another. A digital multiplier stage M \ to Mn with variable coefficients is connected to each tap, and the output signals of the multiplier stages are fed to the input of a summation circuit 4. The output signal of the summing circuit 4 is fed to a decoder 5, which can be a delta decoder, for example, and is converted back into an analog signal in this.

Ferner wird das Ausgangssignal der automalischen Verstärkungsregelungsstufe 1 über ein Verzögerungselement 6 einer Begrenzerstufe 7 zugeleitet, die eine Binärinformation über das Vorzeichen des Signals abgibt. Das Ausgangssignal der Verstärkerstufe 7 wird dem Eingang eines Schieberegisters 8 mit N Anzapfpunkten zugeleitet, die einen zeitlichen Abstand von τ voneinander aufweisen und mit einer Schiebefrequenz Fs betrieben wird, die von einer Taktschaltung 14 geliefert wird. Die N Ausgangssignale des Schieberegisters 8 werden N Korrelatoren G bis C\ zugeführt, die zusätzlich dazu das Vorzeichensignal e(t) aufnehmen, dessen Erzeugung noch beschrieben wird. Die Ausgangssignale der Korrelatorstufen bestimmen die Nachstellung oder Einstellung der Koeffizienten der Multiplizierstufen M\ bis Mn- Diese Nachstellung wird in der Weise vorgenommen, wie sie in dem obengenannten Aufsatz von Hirsch und Wolf beschrieben ist. um die durch den Korrelator C, erzeugte Korrelationsfunktion zu einem Minimum zu machen, nämlichFurthermore, the output signal of the automatic gain control stage 1 is fed via a delay element 6 to a limiter stage 7 which emits binary information about the sign of the signal. The output signal of the amplifier stage 7 is fed to the input of a shift register 8 with N tapping points which are at a time interval of τ from one another and which is operated at a shift frequency Fs which is supplied by a clock circuit 14. The N output signals of the shift register 8 are fed to N correlators G to C \ , which additionally receive the sign signal e (t) , the generation of which will be described below. The output signals of the correlator stages determine the readjustment or setting of the coefficients of the multiplier stages M \ to Mn- This readjustment is carried out in the manner described in the above-mentioned article by Hirsch and Wolf. in order to minimize the correlation function generated by the correlator C i, viz

Eine Schaltungsanordnung zur Durchführung dieses Verfahrens ist im PA 4 angegeben.A circuit arrangement for carrying out this method is given in PA 4.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den Zeichnungen näher beschrieben, und die unter Schutz zu stellenden Merkmale sind in den einzelnen Patentansprüchen angegeben.The invention is now based on exemplary embodiments described in more detail in connection with the drawings, and those to be placed under protection Features are specified in the individual claims.

In den Figuren zeigt 4% In the figures, 4%

Fig. 1 schematisch ein Blockschaltbild eines automatischen Querentzerrers, bei dem die erfindungsgemäße Technik zur Erzeugung eines Fehlersignals anwendbar ist.1 schematically shows a block diagram of an automatic Cross equalizer in which the technique according to the invention for generating an error signal can be used is.

Fig. IA ein Fesneldiagramm zur Darstellung des 5ti Phasenmodulationsprinzips. „_{( =} f_sjj,_{n v(}, _ _ίτ) ■ _si!in(<(/)d/1A shows a Fesnel diagram to illustrate the 5ti phase modulation principle. " ₍₌ F _s jj, _{nv (} , _ _ίτ ) ■ _s i! In (<(/) d /

Fig. 2 ein Blockschaltbild einer Schaltung zumFig. 2 is a block diagram of a circuit for

Durchführen der Erfindung.Carrying Out the Invention.

F i g. 3 ein Blockschaltbild einer Schaltungsanordnung zum Erzeugen des Fehlersignals gemäß der Erfindung.F i g. 3 shows a block diagram of a circuit arrangement for generating the error signal according to the invention.

Fig.4 als Blockschaltbild eine Ausführungsform der in F i g. 3 benutzten Phasendetektorschaltungen und4 as a block diagram of an embodiment of the in Fig. 3 used phase detector circuits and

F i g. 5 ein Zeitdiagramm der verschiedenen in F i g. 4 benutzten Signale.F i g. 5 is a timing diagram of the various in FIG. 4 signals used.

Für die Zwecke der nachfolgenden Beschreibung sei t>o angenommen, daß die Übertragung unter Verwendung acht_diskreter Phasen durch Phasenmodulation eines zur Übertragung benutzten Trägers F_p erfolgt.For the purposes of the following description, it is assumed that the transmission takes place using eight discrete phases by phase modulation of a carrier F _p used for transmission.

F i g. 1 zeigt schematisch einen adaptiven. automatischen Entzerrer, der im Prinzip an sich bekannt ist der bS jedoch eine Schaltung zur Erzeugung eines Fehlersignals gemäß dem Prinzip der vorliegenden Erfindung „; = J χ (1 — ίτ) ■ e{l)dl. enthält. Das allgemeine Prinzip eines solchen Entzerrers τ F i g. 1 shows schematically an adaptive. automatic equalizer, which in principle is known per se from the AA, however, a circuit for generating an error signal according to the principle of the present invention "; = J χ (1 - ίτ) ■ e {l) dl. contains. The general principle of such an equalizer τ

wobei T ein vorgegebenes Integrationsintervail darstellt. where T represents a given integration interval.

Bis hierher wurde ein üblicher automatischer Querentzerrer beschrieben. Es ist offensichtlich, daß die bisher beschriebene Schaltungsanordnung nicht die einzig mögliche ist Es ist selbstverständlich auch möglich, ganz oder auch nur teilweise Analogverfahren statt digitaler Techniken anzuwenden. Man könnte daher anstelle der Vorzeichen der Signale x(t-ir) und e(t) zu nehmen, auch die Signale unmittelbar selbst verwenden, wobei man die folgende Korrelationsfunktion zu einem Minimum machen würde:Up to this point, a common automatic cross-sectional equalizer has been described. It is obvious that the circuit arrangement described so far is not the only possible one. It is of course also possible to use analog methods in whole or in part instead of digital techniques. Therefore, instead of taking the signs of the signals x (t-ir) and e (t) , you could also use the signals themselves directly, making the following correlation function to a minimum:

Eine andere mögliche Lösung würde darin bestehen, daß man die Eingangssignale nicht mit Delta-Modulation codiert, sondern in PCM. Alle diese Lösungen sind dem Fachmann geläufig.Another possible solution would be to not delta modulate the input signals coded, but in PCM. All of these solutions are familiar to the person skilled in the art.

Die Erfindung besteht aber in der Erzeugung des Fehlersignals e(t)und dies wird nunmehr im Zusammenhang mit F i g. 2 näher beschrieben.However, the invention consists in generating the error signal e (t) and this will now be explained in connection with FIG. 2 described in more detail.

In Fig. 2 wird das entzerrte und im Konverter 5 (Fig. 1) wieder in ein Analogsignal umgesetzte Digitalsignal einer Diskriminatorstufe zugeführt, die das entzerrte Signal in der Weise analysiert, daß die charakteristischen, die Daten mit sich führenden Elemente daraus abgeleitet werden. Dieser Diskriminator liefert damit die Amplitudeninformation R und die Phaseninfonnation Φ, die in einer Schaltung zur Feststellung der binären Daten selbst verwendet werden. Dieser Teil ist für alle Empfänger von üblicher Bauart, bei denen Daten in Phasenmodulation übertragen werden. Der Diskriminator liefert außerdem nochIn FIG. 2, the digital signal, which has been rectified and converted back into an analog signal in the converter 5 (FIG. 1), is fed to a discriminator stage which analyzes the rectified signal in such a way that the characteristic elements carrying the data are derived therefrom. This discriminator thus supplies the amplitude information R and the phase information Φ, which are used in a circuit for determining the binary data itself. This part is of the usual type for all receivers in which data is transmitted in phase modulation. The discriminator also delivers

ein Amplitudenfehlersignal -= und ein Phasenfehler-an amplitude error signal - = and a phase error -

signal d Φ. Die entsprechenden Signale werden einem Rechner zugeleitet zusammen mit dem entzerrten Signal s(t) und dessen um 90° phasenverschobenen Wert S(t), der von einem Hilbert-Transformator kommt. Dieser Hilbert-Transformator nimmt das entzerrte Signal s(t) auf und liefert das um 90^c verschobene Signal $(t), d. h. das Signal s(t), bei dem sämtliche Frequenzkomponenten um 90° phasenverschoben sind. Der Rechner liefert dann das Signalsignal d Φ. The corresponding signals are sent to a computer together with the equalized signal s (t) and its value S (t), phase-shifted by 90 °, which comes from a Hilbert transformer. This Hilbert transformer picks up the equalized signal s (t) and delivers the signal $ (t) ^{shifted by 90 c} , ie the signal s (t) in which all frequency components are phase shifted by 90 °. The computer then delivers the signal

eil) = .s- ⁽--- - sd'l·.
K eil) = .s- ⁽ --- - sd'l ·.
K

das das Fehlersignal ist, das entweder unmittelbar, oder aber nur über sein Vorzeichen in den Korrelatorstufen G bis <T\ in F i g. 1 benutzt wird.which is the error signal that is either immediate, or but only via its sign in the correlator stages G to <T \ in F i g. 1 is used.

Die bevorzugte Ausführungsform der nur als Blocks in Fig. 2 dargestellten Schaltungen wird nunmehr im Zusammenhang mit F i g. 3 beschrieben.The preferred embodiment of the circuits shown only as blocks in Fig. 2 is now in Connection with F i g. 3 described.

Das in Analogform zurücküberführte entzerrte Signal, das mit s(t)bezeichnet ist. wird vom Digital-Analog-Wandler 5 geliefert und einem Modulator 9 zugeleitet, wo es einen Transpositionsträger Fp moduliert, der in einem Generator 10 erzeugt wird. Das Ausgangssignal des Modulators 9 wird einem Filter 11 zugeführt, das ein Modulationsseitenband ausfiltert. Das so umgesetzte und gefilterte Signal wird mit S(t) bezeichnet und wird einerseits der Amplituden-Detektorstufe 12 und andererseits der Phasendetektorstufe 13 zugeführt. Die Amplituden-Detektorstufe 12 liefert die Arripüiudcninforrnaiion /\ und den relativen Arnplitü-The equalized signal converted back into analog form, which is denoted by s (t). is supplied by the digital-to-analog converter 5 and fed to a modulator 9, where it modulates a transposition carrier Fp which is generated in a generator 10. The output signal of the modulator 9 is fed to a filter 11 which filters out a modulation sideband. The signal converted and filtered in this way is denoted by S (t) and is supplied on the one hand to the amplitude detector stage 12 and on the other hand to the phase detector stage 13. The amplitude detector stage 12 supplies the array information and the relative amplitude

denfehler „ . und zwar zu Zeitpunkten, die durchthe error " . at times that go through

KK

einen Taktimpuls definiert sind. Dieser Taktimpuls wird durch die Taktimpuls-Wiedergewinnungsstufe 14 geliefert, die hier nicht näher beschrieben ist. da dies nicht erforderlich erscheint. Eine Beschreibung einer solchen Schaltung kann jedoch im CCITT-Beitrag mit der to Bezeichnung »COM Sp. A Nr. 143 - URSS - Oktober 1967, Band VIII. Frage IA. Punkt Z. Seiten 4 bis 12« gefunden werden. Die Amplituden-Detektorschaltung kann von der Bauart sein, wie sie in der obengenannten Hauptanmeldung P 23 17 597.5 beschrieben ist. «a clock pulse are defined. This clock pulse is supplied by the clock pulse recovery stage 14, which is not described in detail here. since this does not seem necessary. A description of one However, placement can be made in the CCITT article with the designation »COM Sp. A No. 143 - URSS - October 1967, Volume VIII. Question IA. Point Z. Pages 4 to 12 « being found. The amplitude detection circuit may be of the type shown in the above Main application P 23 17 597.5 is described. «

In der Hauptanmeldung ist auch angegeben, wie dieThe main application also states how the

Signale - und R gewonnen werden können.Signals - and R can be obtained.

Die Phasen-Detektorschaltung 13 kann von beliebiger bekannter Bauart sein und liefert die Phaseninformation Φ und das Phasenfehlersignal d Φ, und zwar zu Zeilpunkten, die durch das von der Stufe 14 gelieferte Taktsignal definiert sind. F i g. 4 zeigt eine Ausführungsform der Phasendetektorschaltung 13, die noch beschrieben wird.The phase detector circuit 13 can be of any known type and supplies the phase information Φ and the phase error signal d Φ, to be precise at line points which are defined by the clock signal supplied by the stage 14. F i g. 4 shows an embodiment of the phase detector circuit 13 which will be described later.

Die Signale R und Φ werden einem Decodierer 15 zugeleitet, an dessen Ausgang die Daten zur Verfügung stehen. Tatsächlich ist das Signal R nur von Nutzen, wenn ein Mehrfach-Phasenmodulations-Übertragungssystem benutzt wird (beispielsweise mit Vier- oder Achtphasenmodulation). Im Fall reiner Phasenmodulation ist das Signal R vom Decodierer 15 nicht erforderlich, da nur das Phasensignal Daten mit sich führt. Dadurch wird das erfindungsgemäße Prinzip aber nicht verändert.The signals R and Φ are fed to a decoder 15, at whose output the data are available. In fact, the signal R is only useful when a multiple phase modulation transmission system is used (e.g. four or eight phase modulation). In the case of pure phase modulation, the signal R from the decoder 15 is not required, since only the phase signal carries data with it. However, this does not change the principle according to the invention.

Zusätzlich dazu wird das entzerrte und transponierte Signal s(t) parallel zwei Demodulatoren 16 bzw. 17 zugeleitet. Der Demodulator 16 nimmt außerdem das Transponierträgersignal Fp auf und demoduliert das Signal s(t) mit diesem Träger. Der Demodulator 17 nimmt der gleichen Träger Fp auf. jedoch nach einer Phasenverschiebung um .τ/2 in der Phasenschieberstufe 18 und demoduliert das Signal s(l) durch diesen gegenüber Fp um 90 phasenverschobenen Träger. Die Ausgangssignale der beiden Demodulatorstufen 16 und 17 werden in geeigneter Weise in Filtern 19 bzw. 20 gefiltert, um ein Modulationsseitenband auszufiltern.In addition, the equalized and transposed signal s (t) is fed to two demodulators 16 and 17 in parallel. The demodulator 16 also receives the transpose carrier signal Fp and demodulates the signal s (t) with this carrier. The demodulator 17 receives the same carrier Fp . however, after a phase shift of .τ / 2 in the phase shifter stage 18 and demodulates the signal s (l) by this carrier which is 90 phase-shifted with respect to Fp. The output signals of the two demodulator stages 16 and 17 are filtered in a suitable manner in filters 19 and 20, respectively, in order to filter out a modulation sideband.

Daher tritt das Signal s(t) am Ausgang des Filters 19 und das dazugehörige, um 90° phasenverschobene Signal s(t) am Ausgang des Filters 20 auf. Man hätte natürlich das Signal s(t) am Ausgang der Stufe 5 in F i g. 1 abnehmen können, doch hat die hier beschriebene Anordnung den Vorteil, daß sich eine vollständige Symmetrie zwischen der Erzeugung von s(t) und s(t) ergibt. Das Signal s(t) wird einer Multiplizierstufe 21 zugeleitet, während das Signal ~s(t) einer Multiplizierstufe 22 zugeführt wird.The signal s (t) therefore occurs at the output of the filter 19 and the associated signal s (t), which is phase-shifted by 90 °, occurs at the output of the filter 20. One would of course have the signal s (t) at the output of stage 5 in FIG. 1, but the arrangement described here has the advantage that there is complete symmetry between the generation of s (t) and s (t) . The signal s (t) is fed to a multiplier stage 21, while the signal ~ s (t) is fed to a multiplier stage 22.

•t» Zusätzlich dazu nimmt die Multiplizierstufe 21 das dR • t »In addition, the multiplier stage 21 takes the dR

Signal _ auf, das in einer Verzögerungsschaltung 23Signal _ on, which in a delay circuit 23

ausreichend stark verzögert wird, um mögliche Verzögerungen auszugleichen, die durch die verschiedenen Schaltelemente bei der Erzeugung in das Signal s(t) is delayed sufficiently to compensate for possible delays caused by the various switching elements when generating the signal s (t)

bzw. das Signal _b eingeführt sein können. In gleicheror the signal _b can be introduced. In the same

Weise nimmt die Multiplizierstufe 22 das Signal άΦ auf. das in geeigneter Weise in einer Verzögerungsschaltung 24 verzögert wurde.Way, the multiplier 22 takes the signal άΦ . which has been appropriately delayed in a delay circuit 24.

Das Ausgangssignal der Multiplizierstufe 21, das dasThe output signal of the multiplier 21, which is the

Signal s ■ _b darstellt und das Ausgangssignal derSignal s ■ _b represents and the output signal of the

Multiplizierstufe 22, das das Signal I άΦ darstellt, werden in der Summierschaltung 25 zur Erzeugung des Fehlersignals e(i) subtrahiert. Das Ausgangssignal der Summierschallung 25 wird einer Begrenzerstufe 26 zugeleitet, die in üblicher Weise eine Binärinformation über das Vorzeichen des Signals e(t)abgibt, das hier mit Vorzeichen e(t) bezeichnet ist und den Korrektoren G bis C\ in F i g. 1 zur Einstellung der Entzerrerkoeffizienten zugeleitet wird.Multiplier stage 22, which represents the signal I άΦ , are subtracted in the summing circuit 25 to generate the error signal e (i). The output signal of the summation sound 25 is fed to a limiter stage 26 which, in the usual way, emits binary information about the sign of the signal e (t) , which is denoted here by the sign e (t) and the correctors G to C \ in FIG. 1 is fed in to set the equalizer coefficients.

F i g. 4 zeigt Einzelheiten einer Ausführungsform der Phasendetektorstufe 13- Das entzerrte und transponierte Signal s(i) wird einer Rechteckstufe 27 zugeleitet deren Ausgangssignal einem Eingang einer UND-Torschaltung 28 zugeführt wird. Der zweite Eingang der UND-Torschaltung 28 nimmt von der Stufe 14 einF i g. 4 shows details of an embodiment of the phase detector stage 13 - the equalized and transposed signal s (i) is fed to a square-wave stage 27, the output signal of which is fed to an input of an AND gate circuit 28. The second input of the AND gate circuit 28 takes up from the stage 14

Taktsignal als einen Impuls mit einer Breite auf, die etwas größer ist als eine halbe Periode des transponierten Signals, d. h. γρ- +ε, wobei Frdie BasisfrequenzClock signal as a pulse with a width that is slightly larger than half a period of the transposed signal, ie γρ- + ε, where Fr is the base frequency

des transponierten Signals S(t) ist. Dieser Impuls ist in Fig.5 auf Zeile A dargestellt. Das Ausgangssignal der UND-Torschaltung 28 wird dem Einstelleingang Seiner bistabilen Kippstufe 29 zugeführt, deren Rückstelleingang R mit dem gleichen Ausgang der UND-Torschaltung 28 über eine Inverterstufe 30 verbunden ist. Üblicherweise spricht die Kippschaltung 29 nur auf die Vorderkante der eingangsseitig anliegenden Impulse an. Das unmittelbare Ausgangssignal der Kippschaltung 29 wird einem ersten Eingang einer Exklusiv/ODER-Schaltung 31 zugeführt, deren zweiter Eingang das gleiche Ausgangssignal aufnimmt, das jedoch in einer Verzögerungsschaltung 32 um die Zeitspanne ψ verzögertof the transposed signal S (t) . This pulse is shown in Fig. 5 on line A. The output signal of the AND gate circuit 28 is fed to the setting input of its bistable multivibrator 29, the reset input R of which is connected to the same output of the AND gate circuit 28 via an inverter stage 30. The flip-flop 29 usually only responds to the leading edge of the pulses applied on the input side. The immediate output signal of the flip-flop 29 is fed to a first input of an exclusive / OR circuit 31, the second input of which receives the same output signal, but which is delayed in a delay circuit 32 by the time period ψ

wurde. Das Ausgangssignal der Exklusiv/ODER-Schaltung 31 liefert eine erste Phaseninformation, wie noch erläutert wird.became. The output signal of the exclusive / OR circuit 31 supplies a first phase information, as still is explained.

Das Ausgangssignal der UND-Torschaltung 28 wird andererseits einer Stufe 33 zugeleitet, in der die Null-Durchgänge festgestellt werden. Das Ausgangssignal der Stufe 33 wird einer Gruppe von UND-Torschaltungen 34 bis 38 zugeführt, um den Zählerstand eines Zählers 39 festzustellen, der im vorgegebenen Beispiel aus fünf Binärpositionen besteht, die mit 39a bis 3Oe bezeichnet sind, wobei dieser Binärzähler 39 die Impulse zählt, die er mit der Frequenz 64f>aufnimmt.The output of the AND gate 28 becomes on the other hand fed to a stage 33 in which the zero crossings are determined. The output signal the stage 33 is fed to a group of AND gate circuits 34 to 38 to determine the count a counter 39 to be determined, which in the given example consists of five binary positions starting with 39a to 3Oe are designated, this binary counter 39 counting the pulses which it picks up with the frequency 64f>.

Der Zähler nimmt einen bestimmten Wert an, der in einem Register 40 eingespeichert ist, und dies eine gewisse Zeit nach einem durch die Stufe 33 festgestellten Null-Durchgang, wobei diese Zeitverzögerung durch die Verzögerungsschaltung 41 bestimmt ist. Diese Verzögerung dient dazu, ein Zusammenfallen der Rückstellung des Zählers 39 genau mit dem Ablesen des Zählerstandes durch die UN D-Torschaltungen 34 bis 38 zu vermeiden. Um eine solche Koinzidenz auszuschalten, wird die Rückstellung des Zählers 39 um eine ausreichend lange Zeit verzögert, die genügt, den Zählerstand auszulesen. Deswegen wird also der Zähler 39 nicht wirklich auf Null zurückgestellt, sondern nimmt aus dem Register 40 einen Anfangswert auf, der die Anzahl der Impulse bei der Frequenz 64Fr berücksichtigt, die einer Verzögerung in der Verzögerungsschaltung 41 entspricht. Da diese Verzögerung konstant ist, ist auch die Anzahl der entsprechenden Impulse bestimmt und entspricht einer bestimmten festen Bitkombination im Zähler. Diese Kombination ist im Speicher 40 permanent eingespeichert und wird bei jedem in der Stufe 33 festgestellten Null-Durchgang an den Zähler 39 übertragen. Das heißt, es läuft alles im Zähler 39 so ab, als oh der Zähler beim Null-Durchgang auf Null zurückgestellt worden wäre.The counter assumes a certain value, which is stored in a register 40, and this one a certain time after a zero crossing determined by stage 33, this time delay is determined by the delay circuit 41. This delay serves to prevent the The counter 39 is reset exactly when the counter reading is read by the UN D gate circuits 34 to 38 to avoid. In order to eliminate such a coincidence, the resetting of the counter 39 by one delayed for a sufficiently long time, which is sufficient to read out the counter reading. So that's why the counter becomes 39 is not actually reset to zero, but takes an initial value from register 40 that contains the Number of pulses at the frequency 64Fr takes into account the delay in the delay circuit 41 corresponds. Since this delay is constant, so is the number of corresponding pulses and corresponds to a certain fixed bit combination in the counter. This combination is in Memory 40 is permanently stored and is activated at each zero crossing established in step 33 the counter 39 is transmitted. That is to say, everything runs in the counter 39 as if the counter at the zero crossing would have been reset to zero.

Die Ausgangssignale der UND-Torschaltungen 34 und 35, die die beiden Bits mit höchster Gewichtung 39a und 39b im Binärzähler 39 darstellen, werden einer zweistufigen Addierschaltung 42 zugeführt, die an ihrem anderen Eingang das Ausgangssignal der UND-Torschaltung 36 aufnimmt. Am Ausgang der Addierschaltung 42 treten zwei Bits auf, die mit dem Ausgangsbit der Exklusiv/ODER-Schaltung die Phase definieren, die das übertragene Signal zum betrachteten Abtastzeitpunkt aufwies. Die Addierschaltung 42 wird durch das Ausgangssignal der Verzögerungsschaltung 41 auf Null zurückgestelltThe output signals of the AND gate circuits 34 and 35, the two bits with the highest weighting 39a and 39b represent in the binary counter 39, are fed to a two-stage adding circuit 42, which is connected to its the other input is the output signal of the AND gate circuit 36 records. Two bits appear at the output of the adder circuit 42, which correspond to the output bit the exclusive / OR circuit define the phase that the transmitted signal is at the sampling point in time exhibited. The adder circuit 42 becomes zero by the output of the delay circuit 41 deferred

Die Ausgänge der UND-Torschaltungen 36, 37 und 38 liefern außerdem noch im Zweierkomplement-Binärcode den Phasenfehler zur betrachteten Abtastzeit, der einem Digital-Analogwandler 43 zur Erstellung des Signals d Φ zugeführt wird. Dieses Signal wird dann in den Schaltungen der F i g. 3 verwendet.The outputs of the AND gate circuits 36, 37 and 38 also supply the phase error in the two's complement binary code for the sampling time under consideration, which is fed to a digital-to-analog converter 43 to generate the signal d Φ. This signal is then used in the circuits of FIG. 3 used.

Die Arbeitsweise dieser Schaltung wird nunmehr in bezug auf die Diagramme in Fig. 5 näher beschrieben. In F i g. 5 sind auf Zeile A zwei aufeinanderfolgende,The operation of this circuit will now be described in more detail with reference to the diagrams in FIG. In Fig. 5 are successive on line A two,

breite Taktimpulse gezeigt.wide clock pulses shown.

Die Zeile B zeigt das Signal S(l) während der Dauer dieser Impulse. Es ist bekannt, daß zu Abtastzeitpunkten das Signal 5fi^praktisch eine Sinusschwingung ist, deren Frequenz F₇ ist, und deren Phase von den übertragenen Daten abhängt. Zum Zeitpunkt ίο wird ein Nulldurchgang von S(t) festgestellt und bewirkt, daß der Zähler 39 und die UND-Torschaltungen 34 bis 38 (F i g. 5, Zeile C) ausgelesen werden, worauf dann der Zähler nach einer Verzögerung in der Verzögerungsschaltung 41 auf seinen im Register 40 eingespeicherten Anfangswert eingestellt wird (Fig. 5, Zeile D). Ferner zeigt vom Zeitpunkt to ab die Kippschaltung 29 ein binäres 1-Anfangssignal (unabhängig davon, ob diese Kippschaltung durch einen Nulldurchgang eingestellt wurde, oder bereits vor t_u ein Ausgangssignal 1 hatte), da der Nulldurchgang von unten nach oben erfolgte.
Zum Zeitpunkt /ι erfolgt bei dem nächstfolgendenLine B shows the signal S (l) during the duration of these pulses. It is known that at sampling times the signal 5fi ^ is practically a sinusoidal oscillation, the frequency of which is F ₇ , and the phase of which depends on the transmitted data. At the time ίο a zero crossing of S (t) is detected and causes the counter 39 and the AND gate circuits 34 to 38 (FIG. 5, line C) to be read out, whereupon the counter after a delay in the delay circuit 41 is set to its initial value stored in register 40 (FIG. 5, line D). Furthermore, from the point in time to , the flip-flop 29 shows a binary 1 start signal (regardless of whether this flip-flop was set by a zero crossing or had an output signal 1 before t _u ), since the zero crossing took place from bottom to top.
At time / ι takes place at the next one

JO Abtastimpuls der Nulldurchgang von oben nach unten und damit wird die Eingangsklemme R der Kippschaltung 29 erregt, wodurch diese zurückgestellt wird und ein Ausgangssignal »0« abgibt. Dann nimmt die Exklusiv/ ODER-Schaltung 31 dieses Signal an einem ihrer Eingänge auf und der Wert »1« vom vorhergehenden Nulldurchgang wird in der Verzögerungsschaltung 32 gespeichert und erscheint damit gleichzeitig am zweiten Eingang der Exklusiv/ODER-Schaltung 31. Das Ausgangssignal der Exklusiv/ODER-Schaltung 31 zeigt an, ob zwei aufeinanderfolgende Nulldurchgänge in derselben Richtung erfolgten oder nicht. In diesem Fall zeigt eine »1« am Ausgang der Exklusiv/ODER-Schaltung 31 an, daß die Nulldurchgänge in verschiedener Richtung erfolgten, wodurch ein erster Hinweis auf die festzustellende Phasenverschiebung gegeben wird: sie ist größer als π. Ist das Ausgangssignal der Exklusiv/ ODER-Schaltung 31 eine »0«, dann kann die Phasenverschiebung nur kleiner sein als π.
Wird zum Zeitpunkt u durch die Stufe 33 ein Nulldurchgang festgestellt, dann werden die UND-Torschaltungen 34 und 38 entsperrt und der Zählerstand des Binärzählers 39 wird ausgelesen. Wenn im Normalfall kein Phasenfehler auftritt, sollte der Binärzähler in den drei niedrigwertigsten Positionen 39c, 39d und 39e nur den Wert Null enthalten. Tatsächlich sind für den Nulldurchgang (auf der Zeile B durch ein Kreuz angezeigt), nur vier Positionen möglich, und diese vierJO scanning pulse of the zero crossing from top to bottom and thus the input terminal R of the flip-flop 29 is excited, whereby it is reset and emits an output signal "0". Then the exclusive / OR circuit 31 picks up this signal at one of its inputs and the value "1" from the previous zero crossing is stored in the delay circuit 32 and thus appears at the same time at the second input of the exclusive / OR circuit 31. The output signal of the exclusive / OR circuit 31 indicates whether two consecutive zero crossings have taken place in the same direction or not. In this case, a "1" at the output of the exclusive / OR circuit 31 indicates that the zero crossings took place in different directions, whereby a first indication of the phase shift to be determined is given: it is greater than π. If the output signal of the exclusive / OR circuit 31 is “0”, then the phase shift can only be smaller than π.
If a zero crossing is detected at the time u by the step 33, the AND gate circuits 34 and 38 are unlocked and the count of the binary counter 39 is read out. If no phase error normally occurs, the binary counter in the three lowest-value positions 39c, 39d and 39e should only contain the value zero. In fact, only four positions are possible for the zero crossing (indicated by a cross on line B), and these four

Positionen haben einen Abstand von -5-^- . WennPositions are spaced -5 - ^ - . if

daher kein Phasenfehler auftritt, dann ist der Inhalt des Zählers notwendigerweise ein Vielfaches von Acht und konsequenterweise sollten die drei niedrigwertigsten Stellen Null enthalten. Sind jedoch andere Werte als Null in diesen drei Positionen enthalten, so ist ein Phasenfehler vorhanden und der Inhalt dieser drei Zählerpositionen gibt die Größe des Phasenfehlers an.therefore no phase error occurs, then the content of the Numerator is necessarily a multiple of eight and consequently should be the three least significant Contain zero digits. However, if values other than zero are included in these three positions, then is a There is a phase error and the content of these three counter positions indicates the size of the phase error.

Drei Beispiele dienen einem besseren Verständnis der Arbeitsweise der Schaltung. Es sei zunächst einmalThree examples serve to better understand how the circuit works. Let it be first of all

angenommen, daß der Inhalt des Binärzählers zum Zeitpunkt t\ ==01000 ist, genommen in der Richtung abnehmender binärer Werte (d. h., der Inhalt der Position 39a am äußersten linken Ende und Position 39e am äußersten rechten Ende). Die ersten beiden Bits, d. h. 01, werden der Addierschaltung 42 zugeführt, die diese jedoch nicht verändert, da sie von der UND-Torschaltung 36 eine 0 aufnimmt und diese beiden Bits werden mit dem Ausgangssignal der Exklusiv/ODER-Schaltung 31 kombiniert (d. h. eine 1, in diesem Fall in F i g. 5) und bildet damit die Phaseninformation unter Verwendung der weiter unten angeführten Tabelle.assume that the content of the binary counter at time t \ == is 01000, taken in the direction of decreasing binary values (ie, the content of position 39a at the far left and position 39e at the far right). The first two bits, ie 01, are fed to the adder circuit 42 which, however, does not change it, since it receives a 0 from the AND gate circuit 36 and these two bits are combined with the output signal of the exclusive / OR circuit 31 (ie a 1, in this case in FIG. 5) and thus forms the phase information using the table below.

Die diesem Beispiel entsprechende Phasenverschiebung würde dabei 5jt/4 betragen. Diese Drei-Bit-Kombination würde sogar eine direkte Decodierung der Daten ermöglichen, wenn man sich sendeseitig auf den gleichen in der Tabelle angegebenen Code mit Gruppen von drei Bits geeignigt hätte. Da in diesem Fall die letzten drei Bit 000 sind, besteht kein Phasenfehler und alle UND-Torschaltungen 36, 37 und 38 liefern als Ausgangssignal eine »0«.The phase shift corresponding to this example would be 5jt / 4. This three-bit combination would even enable a direct decoding of the data if you refer to the same code given in the table with groups of three bits would have been appropriate. Since the last three bits are 000 in this case, there is no phase error and all AND gate circuits 36, 37 and 38 deliver a "0" as an output signal.

Im zweiten Beispiel ist der Inhalt des Binärzählers 01010. Hier gehen wiederum die ersten zwei Bits durch die Addierschaltung 42 und werden dabei nicht modifiziert (Ausgang der UN D-Torschaltung 36 = 0) und die Phaseninformation 101 erhält man wiederum durch die gleiche Kombination mit dem Ausgangssignal der Exklusiv/ODER-Schaltung 31. Andererseits stellt man am Ausgang der UND-Torschaltungen 36 bis 38 fest, daß ein nach oben gerichteter Phasenfehler, im Zweierkomplement-Binärcode durch die 010-Kombination dargestellt, vorhanden ist, der im Digital-Analogwandler43 in das Analogsignal άΦ umgewandelt wird.In the second example, the content of the binary counter is 01010. Here again the first two bits go through the adding circuit 42 and are not modified (output of the UN D gate circuit 36 = 0) and the phase information 101 is again obtained by the same combination with the Output signal of the exclusive / OR circuit 31. On the other hand, it is found at the output of the AND gate circuits 36 to 38 that an upward phase error, represented in the two's complement binary code by the 010 combination, is present, which is present in the digital-to-analog converter 43 in FIG the analog signal is converted.

Table I.

Im dritten Beispiel sei angenommen, daß der Zählerinhalt 00110 beträgt. Die ersten beiden Bits liegen in der Addierschaltung 42, doch zu diesem Zeitpunkt ist das Ausgangssignal der UND-Torschaltung 36 eine »1« und wird in der Addierschaltung 42 zu der Zahl 00 hinzuaddiert. Diese Zahl ist daher 01 und wird mit dem Ausgangssignal der Exklusiv/ODER-Schaltung 31 zur Bildung der Phaseninformation kombiniert. Die Tatsache, daß die Position 39c des Binärzählers eine »1«In the third example it is assumed that the counter content is 00110. The first two bits are in adder 42, but at this point the output of AND gate 36 is a "1" and is added to the number 00 in the adding circuit 42. This number is therefore 01 and is associated with the Output signal of the exclusive / OR circuit 31 combined to form the phase information. The fact, that position 39c of the binary counter is a "1"

ίο enthält, zeigt an, daß der Fehler ein Phasenfehler in Richtung nach unten ist, und daß es daher notwendig ist, die in den Positionen 39a und 39b des Binärzählers enthaltene Binärzahl um »1« zu erhöhen, um den am nächsten benachbarten Phasenwert zu erhalten. Auch in diesem Fall wird der Wert des Phasenfehlers unmittelbar an den Ausgängen der UND-Torschaltungen 36,37 und 38 erhalten, d.h. 110. Wie bereits erwähnt, wird dieser Wert allerdings im Zweierkomplement-Code ausgedrückt, d. h. das Bit mit der höchsten Wertung ist gleichzeitig das Vorzeichenbit. In diesem Code ist 110 eine negative Zahl, die die Dezimalzahl — 2 darstellt.ίο indicates that the fault is a phase fault in Direction is downward, and that it is therefore necessary that in positions 39a and 39b of the binary counter to increase the binary number contained in it by "1" in order to obtain the closest adjacent phase value. Also in In this case, the value of the phase error is immediately available at the outputs of the AND gate circuits 36,37 and 38 are obtained, i.e. 110. As previously mentioned, is however, this value is expressed in two's complement code, i.e. H. is the highest scoring bit at the same time the sign bit. In this code, 110 is a negative number that represents the decimal number - 2.

Im vorangegangenen war eine bevorzugte Ausführungsform einer Schaltung zur Durchführung der Erfindung beschrieben worden. Es leuchtet demThe foregoing was a preferred embodiment a circuit for carrying out the invention has been described. It lights up

2) Fachmann jedoch ohne weiteres ein, daß verschiedene Änderungen in der Ausführungsform und in den Einzelheiten, ohne Abweichen vom Wesen und vom Anwendungsbereich der Erfindung, möglich sind. Insbesondere können die verschiedenen hier benutzten2) A person skilled in the art, however, readily recognizes that various Changes in the embodiment and in the details, without deviating from the essence and from Scope of the invention, are possible. In particular, the various can be used here

so Analogschaltungen auch durch entsprechende Digitalschaltungen ersetzt werden. Die Signale s(tj. AR so analog circuits can also be replaced by corresponding digital circuits. The signals s (tj. AR

HO,HO,

und άΦ könnten auch durch die entsprechende, diese Signale darstellende Binärinformation ersetztand άΦ could also be replaced by the corresponding binary information representing these signals

■——— — j-i werden, oder die Vorzeichen dieser Signale könnten■ ——— - become j-i, or the signs of these signals could

Ausgang 31 Position 39a Position 39b Φ geändert und die Multiplizierstufen 21 und 22 könntenOutput 31 position 39a position 39b Φ changed and the multiplier stages 21 and 22 could

durch einfache Exkllusiv/ODER-Schaltungen ersetztreplaced by simple exclusive / OR circuits

0 0 0 0 werden, die als digitale Multiplizierstufen arbeiten.0 0 0 0, which work as digital multipliers.

0 0 1 π/4 Dieser Übergang von Analogtechnik auf Digitaltechnik0 0 1 π / 4 This transition from analog technology to digital technology

0 1 0 π/2 40 ist dem Fachmann geläufig und bedarf keiner weiteren0 1 0 π / 2 40 is familiar to the person skilled in the art and does not require any further

0 1 1 π/4 Beschreibung. Andere Verfahren, die ebenfalls bekannt0 1 1 π / 4 description. Other procedures also known

1 0 0 π sind, lassen sich einsetzen, um die Werte von R, Φ, dft 1 0 1 5^/4 und άΦ abzuleiten, beispielsweise durch die digitalen 1 1 0 3π/2 Demodulationsverfahren gemäß der deutschen Patent-1 1 ! Ίπ/4 45 anmeldungP23 14 194.1 0 0 π can be used to derive the values of R, Φ, dft 1 0 1 5 ^ / 4 and άΦ , for example using the digital 1 1 0 3π / 2 demodulation method according to German Patent 1 1! Ίπ / 4 45 registration P23 14 194.

Hier/u 4 Blatt ZeichnungenHere / u 4 sheets of drawings

Claims

Patent claims:

1. Method for equalizing a signal after transmission by means of phase modulation with linear \ ^? Distortion-affected signal, in which the recorded signal is fed to a transversal filter with a variable transfer function for equalization, an error control signal is generated by comparing the equalized signal with a reference signal at times with transmission frequency determined by the sampling rate and the transfer function of the transversal filter is readjusted so that the error control signal disappears , wherein the amplitude of the envelope of the equalized signal is measured at times determined by the sampling clock to generate an enveloping error signal and this enveloping error signal is multiplied by the equalized signal to generate the error control signal according to main patent 23 17 597, characterized by the following method steps:
Shifting the phase of the equalized signal by the amount jr / 2 to generate a phase-shifted signal,

Determining the phase of the equalized signal,
Comparing the phase determined in this way with the various possible, significant phases for generating a phase error signal,
Multiplying this phase error signal by the phase shifted signal to generate a second error information signal, and
Subtracting the second error information signal from the signal obtained by multiplying the error signal of the envelope by the equalized signal to generate an adjustment error signal.

2. The method according to claim I ₁ characterized by the following further process steps:
Phase shift of the equalized signal by π / 2 to generate a phase-shifted signal,
Determining the phase position of the equalized signal,
Comparing the phase position determined in this way with the various possible, significant phases for generating a phase error signal,
Multiplying this phase error signal by the phase shifted signal to generate a second error information signal, and

Formation of the sum of the second error information signal by multiplying the Error signal of the envelope formed with the equalized signal for generating a Adjustment error signal.

3. The method according to claim 2, characterized in that the phase shift of the equalized Signal is carried out with the following procedural steps:

Demodulating the transposed equalized signal with the carrier used for the transposition after a previous phase shift by π / 2,