DE2358441C3

DE2358441C3 - Method and device for coding and decoding digital data

Info

Publication number: DE2358441C3
Application number: DE19732358441
Authority: DE
Inventors: Duane Edward Santa Ynez Calif. Mclntosh (V.StA.)
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1972-11-24
Filing date: 1973-11-23
Publication date: 1977-02-17

Description

Das erfindungsgemäße Verfahren hat neben der möglichen Verbesserung des Rauschabstandes denIn addition to the possible improvement in the signal-to-noise ratio, the method according to the invention has the

Die Erfindung betrifft ein Verfahren zum Um- 45 Vorteil, daß der Aufwand an Analogschaltungen zur setzen eines aus aufeinanderfolgenden Bits bestehen- Erzeugung des dreistufigen Ausgangssignals geringer den binären Datensignals in ein Ausgangssignal mit ist als im bekannten Fall, wo ein Ausgangssignal mit mehr als zwei möglichen Signalzuständen, wobei die vier Niveaus erzeugt wird. Die Erfindung unterschei-Modulation des Ausgangssignals zwischen seinen det sich vom Stand der Technik ferner dadurch, daß Zuständen jeweils abhängig von der Konfiguration 50 aus den vier möglichen Zwei-Bit-Konfigurationen nur einer vorgewählten Anzahl aufeinanderfolgender Bits zwei anstatt alle vier identifiziert werden müssen und des binären Datensignals erfolgt. Die Erfindung be- daß die Niveauänderung des Ausgangssignals nicht trifft ferner eine Vorrichtung zur Durchführung eines abhängig von diskreten Bitpaaren erfolgt, sondern solchen Verfahrens sowie ein Verfahren und eine abhängig davon, ob zwei aufeinanderfolgende Bits Vorrichtung zum Dekodieren eines derart umgesetz- 55 bestimmte Kriterien erfüllen und abhängig vom bisten Signals zurück in ein binäres Datensignal. herigen Niveau des Ausgangssignals. Die beiden zuThe invention relates to a method for reducing the cost of analog circuits set one consisting of consecutive bits - generation of the three-stage output signal lower converting the binary data signal into an output signal with is than in the known case where an output signal with more than two possible signal states, the four levels being generated. The invention differentiated modulation of the output signal between its det also differs from the prior art in that States each depending on the configuration 50 out of the four possible two-bit configurations only a preselected number of consecutive bits two instead of all four must be identified and of the binary data signal takes place. The invention does not prevent the level change of the output signal also hits a device for performing a dependent on discrete pairs of bits, but instead such a method as well as a method and a depending on whether two consecutive bits Device for decoding such a converted 55 meet certain criteria and depend on the bisten Signal back into a binary data signal. previous level of the output signal. The two too

Ein binäres Datensignal zeichnet sich durch zwei identifizierenden Zwei-Bit-Konfigurationen müssen so mögliche unterscheidbare Signalzustände aus, welche ausgewählt sein, daß ihre zweiten Bits einander die Werte der aufeinanderfolgenden Nachrichten- komplementär sind. Man kann hierzu nach freier einheiten oder »Bits« des Datensignals repräsentieren. 60 Übereinkunft die Konfigurationen 11, 00 oder 10, 01 Viele Übertragungseinrichtungen oder Aufzeichnungs- oder 11, 10 oder 00, 01 wählen, medien für Daten lassen im Grunde jedoch eine Die möglichen Signalzustände oder »Niveaus« desA binary data signal is characterized by two identifying two-bit configurations that must be so possible distinguishable signal states from which to be selected that their second bits are mutually exclusive the values of the successive messages are complementary. One can do this according to freedom represent units or "bits" of the data signal. 60 convention the configurations 11, 00 or 10, 01 Many transmission facilities or recording or 11, 10 or 00, 01 choose The possible signal states or "levels" of the

Unterscheidung zwischen mehr als zwei möglichen Ausgangssignals können verschiedene Amplituden Zuständen oder Niveaus eines Signals zu, und zur oder verschiedene Frequenzen oder Phasenlagen Ausnutzung dieser Tatsache hat man bereits Geräte 65 eines Trägersignals sein.Differentiating between more than two possible output signals can have different amplitudes States or levels of a signal to, and to, or different frequencies or phase positions Taking advantage of this fact, devices 65 of a carrier signal have already been used.

entworfen, mit denen sich ein binäres Datensignal in Bevorzugte Ausgestaltungen des erfindungsgemä-designed, with which a binary data signal in preferred embodiments of the invention

ein Ausgangssignal umsetzen läßt, welches zwischen ßen Verfahrens sowie Weiterbildungen der Erfindung vier oder mehr möglichen Zuständen wechselt. in Form von Vorrichtungen zur Durchführung descan convert an output signal, which between ßen method and further developments of the invention changes four or more possible states. in the form of devices for carrying out the

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Verfahrens oder von Verfahren und Vorrichtungen des Gatters 20 auf der Vorderflanke eines D0-ImMethod or methods and devices of the gate 20 on the leading edge of a D0-Im

zur Dekodierung des erfindungsgemäß dekodierten pulses hochgeschaltet. Die Ausgänge der Gatter Iiswitched up to decode the pulse decoded according to the invention. The outputs of the gates Ii

Signals sind in den Patentansprüchen 2—12 gekenn- und 20 sind mit 1-PAAR-NACHWEIS bzwSignals are identified in claims 2-12 and 20 are with 1-PAIR DETECTION or

zeichnet. O-PAAR-NACHWlilS bezeichnet (als »l's« DEl draws. O-PAAR-NACHWlilS designated (as "l's" DEl

Die Erfindung wird im folgenden anhand der 5 bzw. »O's« DET in den F i g. 1 und 2 bezeichnetThe invention is illustrated below with reference to FIGS. 5 and "O's" DET in FIGS. 1 and 2

Zeichnung beispielsweise beschrieben; in dieser zeigt und sehen Eingänge zu einem ODER-Gatter 26 vorDrawing described for example; in this shows and provides inputs to an OR gate 26

Fig. 1 eine Logikschaltung eines Drei-Amplituden- Der Ausgang des ODER-Gatters 26 ist mit denFig. 1 is a logic circuit of a three-amplitude The output of the OR gate 26 is with the

Kodierers gemäß der Erfindung, Löscheingang (clear input) eines Flip-Flops FF9 ver-Encoder according to the invention, clear input of a flip-flop FF9 ver

F i g. 2 die Wellenformen, die an verschiedenen bunden, das von dem CLA-Signal taktgesteuert wirdF i g. Figure 2 shows the waveforms tied to various that is clocked by the CLA signal

Ortem der in Fig. 1 dargestellten Logikschaltung io Der D-Eingang des Flip-Flops FF9 wird auf einerrLocations of the logic circuit shown in Fig. 1 io The D input of the flip-flop FF9 is on a r

vorhanden sind, logischen Zustand 1 gehalten, und dessen (^-Ausgangare present, logical state 1 is held, and its (^ output

Fig. 3 und 3a eine Logikschaltung eines erfin- ist mit dem D-Eingang eines Flip-Flops FFlO ver-Fig. 3 and 3a a logic circuit of an invention is connected to the D input of a flip-flop FF10

dungsgemäßen Dekodierers, bunden, das von dem CLX-Signal taktgesteuert wird,appropriate decoder, which is clock-controlled by the CLX signal,

Fig. 4 die Wellenformen, die an verschiedenen Der Q-Ausgang des Flip-Flops FFlO sieht einenFig. 4 shows the waveforms that appear at various The Q output of the flip-flop FF10

Orten in der in Fig. 3 dargestellten Logikschaltung 15 vierten Eingang zu den UND-Gattern 18 und 20 vor,Places in the logic circuit 15 shown in Fig. 3 fourth input to the AND gates 18 and 20,

vorhanden sind, der in den F i g. 1 und 2 mit INH bezeichnet ist. Deiare present, which is shown in FIGS. 1 and 2 is labeled INH. Dei

F i g. 5 eine Modifikation der in F i g. 1 dargestell- Ausgang des Flip-Flops FFlO geht herunter bzw,F i g. 5 shows a modification of the one shown in FIG. 1 illustrated output of the flip-flop FFlO goes down or,

ten Kodier-Logikanordnung gemäß einer zweiten auf den unteren Zustand, um die Gatter 18 und 20th coding logic arrangement according to a second to the lower state to the gates 18 and 20

Ausführungsform der Erfindung, für eine Bit-Zellenzeit auf den Nachweis eines PaaresEmbodiment of the invention, for a bit cell time on the detection of a pair

F i g. 6 eine die in F i g. 3 a dargestellte Logik- " von gleichen Bits entweder durch das Gatter 18 odeiF i g. 6 one that is shown in FIG. 3 a illustrated logic "of the same bits either through the gate 18 or odei

anordnung ersetzende Dekodier-Logikanordnung ge- durch das Gatter 20 zu sperren bzw. abzuschaltenThe decoding logic arrangement replacing the arrangement is to be blocked or switched off by the gate 20

maß einer zweiten Ausführungsform der Erfindung Indem die Gatter 18 und 20 für eine Bit-Zellenzeilmeasured a second embodiment of the invention by adding gates 18 and 20 for a row of bit cells

und gesperrt werden, werden nur diskrete Paare von glei-and are blocked, only discrete pairs of the same

F i g. 7 etwas idealisierte Wellenformen, die bei chen Bits nachgewiesen. Mit anderen Worten, esF i g. 7 somewhat idealized waveforms that have been demonstrated for chen bits. In other words, it

dem Betrieb der zweiten Ausführungsform auftreten. 25 wird nur das erste Paar von benachbarten gleicheroccur in the operation of the second embodiment. 25 only the first pair of adjacent ones becomes equal

In den Fig. 1 und 2 ist eine erste Ausführungs- Bits in der Dreier-Bit-Konfiguration 111 oder 0OCIn Figures 1 and 2, a first execution bit in the three-bit configuration is 111 or 0OC

form eines erfindungsgemäßen Kodierers dargestellt. festgestellt bzw. nachgewiesen.shown in the form of an encoder according to the invention. established or proven.

Bei dieser Ausführungsform ist jedes Bit von jedem Der Ausgang des Gatters 18 wird als ein Eingang der zwei Paare von Bits, die gewählt werden, Pegel- an UND-Gatter 28, 30 und 32 angelegt, während änderungen bzw. Niveauänderungen in dem kodier- 30 der Ausgang des Gatters 20 als ein Eingang an UND-ten Signal herbeizuführen, komplementär. Dadurch Gatter 34, 36 und 38 angelegt wird. Der andere Einwerden die Paare von Zwei-Bit-Konfigurationen auf gang zu den Gattern 28 und 34 erfolgt von dem 00,11 und 01,10 beschränkt. Mehr im einzelnen ist Ö-Ausgang eines Flip-Flops FF12, der mit NI-die in F i g. 1 dargestellte Logikanordnung so kon- VEAU 2 bezeichnet ist. Der andere Eingang zu den struiert, daß sie auf die Zwei-Bit-Konfigurationen 35 Gattern 30 und 36 erfolgt von dem Q-Ausgang eines 00,11 anspricht. Die Eingangs-NRZ-Daten werden Flip-Flops FF13, der mit NIVEAU 1 bezeichnet ist. in einem Datenspeicherregister 10 gespeichert, das Die (7-Ausgänge der Flip-Flops FF12 und FF13 Flip-Flops FFl bis FF 8 umfaßt. Die NRZ-Daten sehen Eingänge zu einem UND-Gatter 40 vor, dessen werden in das Register 10 dutch eine Bezugs-Takt- Ausgang mit NIVEAU 0 bezeichnet ist und einen steuereinrichtung 12 verschoben, die mit den ankom- 40 zweiten Eingang zu den Gattern 32 und 38 vorsieht, menden NRZ-Daten synchronisiert ist. Die Takt- Die Ausgänge der Gatter 28 und 32 werden in ein steuereinrichtung 12 umfaßt einen Frequenzoszillator ODER-Gatter 42 gegeben, dessen Ausgang einen 14 mit der zweifachen Bitrate bzw. Bitgeschwindig- Eingang zu einem UND-Gatter 44 liefert. Der Auskeit und ein Flip-Flop 16 vom D-Typ, das von dem gang der Gatter 34 und 36 wird in ein ODER-Gatter Ausgang des Oszillators 14 taktgesteuert wird und 45 46 gegeben, das einen Eingang zu einem UND-Gatter dessen D- und ^-Ausgang miteinander verbunden 48 liefert. Der Ausgang der Gatter 30 und 38 wird in sind. Der Ausgang der Taktsteuereinrichtung 12 ist ein ODER-Gatter 50 geführt, dessen Ausgang einen in den F i g. 1 und 2 mit CLK bezeichnet und wird Eingang zu einem UND-Gatter 52 vorsieht. Der anan den Taktsteuereingang des Registers 10 angelegt. dere Eingang zu den Gattern 44, 48 und 52 ist durch Die Q-Ausgänge der Flip-Flops FF7 und FF8 bilden 50 den D0-Impulszug gegeben. Das Flip-Flop FF12 Eingänge zu einem UND-Gatter 18, während die wird von dem Ausgang des Gatters 52 eingestellt, so Ö-Ausgänge der Flip-Flops FF 7 und FF 8 Eingänge daß dessen Q-Ausgang auf den hohen Wert überzu einem UND-Gatter 20 vorsehen. Ein Probeent- geht. Das Flip-Flop FF13 wird von dem Ausgang nähme- bzw. Abtast-Impulszug DB wird sowohl an des Gatters 44 eingestellt, so daß dessen Q-Ausgang das Gatter 18 als auch an das Gatter 20 von dem 55 auf den hohen Wert übergeht. Die Flip-Flops FF12 Ausgang eines UND-Gatters 22 angelegt. Die Ein- und FF13 werden gequert bzw. gelöscht von dem gänge zu dem Gatter 22 sind der Taktsteuerausgang Ausgang des Gatters 48, so daß deren !^-Ausgänge CLK bzw. der Ausgang des Oszillators 14 durch auf den hohen Wert übergehen und bewirken, daß einen Inverter 24. Die ansteigende Flanke des DB- der Ausgang des Gatters 40 auf den hohen Wert Impulszuges tritt auf, nachdem ein Bit der NRZ- 60 übergeht. Der Q-Ausgang des Flip-Flops FF12 wird Daten in das Register 10 verschoben worden ist, um durch ein Puffergatter 54 geführt, um den notwenes den Registerausgängen zu ermöglichen, einen digen Stromdrive bzw. die notwendige Stromsteue-Ruhezustand zu erhalten. Wenn die Zwei-Bit-Konfi- rung zu der Basis eines Transistors öl zu liefern, guration 11 in FF 7 und FF 8 gespeichert ist, wird In gleicher Weise wird der Q-Ausgang des Flip-Flops der Ausgang des Gatters 18 auf der voreilenden 65 FF13 durch ein Puffergatter 56 geführt und an die Flanke bzw. Vorderflanke des D0-Impulses hoch- Basis eines Transistors Ql angelegt. Die Kollektorgeschaltet Wenn die Zwei-Bit-Konfiguration 00 in elektroden der Transistoren Ql und Q 2 sind mit FF 7 uüd FF 8 gespeichert wird, wird der Ausgang einer Bezugsspannung V_cc verbunden. Die EmitterIn this embodiment, each bit of each level is applied to AND gates 28, 30 and 32 as an input of the two pairs of bits that are selected, during changes or level changes in the coding 30 bring about the output of the gate 20 as an input to the AND-th signal, complementary. As a result, gates 34, 36 and 38 are applied. The other one being the pairs of two-bit configurations going to gates 28 and 34 is limited by the 00.11 and 01.10. More in detail is the Ö output of a flip-flop FF12, which is marked with NI-the in F i g. 1, the logic arrangement shown is designated as con VEAU 2. The other input to the struiert that it responds to the two-bit configurations 35 gates 30 and 36 takes place from the Q output of a 00,11. The input NRZ data becomes flip-flops FF13, which is labeled LEVEL 1. stored in a data storage register 10 which comprises the (7 outputs of the flip-flops FF12 and FF 13 flip-flops FFl to FF 8. The NRZ data provide inputs to an AND gate 40, which is entered in the register 10 dutch a reference clock output is denoted by LEVEL 0 and a control device 12 is shifted, which provides the NRZ data with the incoming second input to the gates 32 and 38. The clock outputs of the gates 28 and 32 are fed into a control device 12 comprising a frequency oscillator OR gate 42, the output of which supplies a 14 with twice the bit rate or bit speed input to an AND gate 44. The Auskeit and a flip-flop 16 of the D-type, which of The output of the gates 34 and 36 is clocked in an OR gate output of the oscillator 14 and 45 46, which supplies an input to an AND gate whose D and ^ outputs are connected to one another 48. The output of the gates 30 and 38 will be in. The out The output of the clock control device 12 is an OR gate 50, the output of which is shown in FIG. 1 and 2 labeled CLK and provides input to an AND gate 52. The applied to the clock control input of the register 10. Their input to the gates 44, 48 and 52 is given by The Q outputs of the flip-flops FF7 and FF8 form 50 the D0 pulse train. The flip-flop FF12 inputs to an AND gate 18, while the is set by the output of the gate 52, so Ö outputs of the flip-flops FF 7 and FF 8 inputs that its Q output to the high value via an AND Provide gate 20. A sample is missing. The flip-flop FF 13 is taken from the output or sampling pulse train DB is set both at the gate 44, so that the Q output of the gate 18 and the gate 20 goes from the 55 to the high value. The flip-flops FF 12 output of an AND gate 22 is applied. The inputs and FF13 are crossed or deleted from the gates to the gate 22 are the clock control output of the gate 48, so that their! ^ - outputs CLK or the output of the oscillator 14 go through to the high value and cause an inverter 24. The rising edge of the DB- the output of the gate 40 to the high value pulse train occurs after a bit of the NRZ- 60 goes over. The Q output of the flip-flop FF 12 is data has been shifted into the register 10 in order to pass through a buffer gate 54 in order to enable the necessary register outputs to obtain a current drive or the necessary current control idle state. If the two-bit configu- ration to supply the base of a transistor oil, guration 11 is stored in FF 7 and FF 8, the Q output of the flip-flop becomes the output of gate 18 on the leading one 65 FF13 passed through a buffer gate 56 and applied to the edge or leading edge of the D0 pulse high base of a transistor Ql . The collector switched When the two-bit configuration 00 in electrodes of the transistors Ql and Q 2 are stored with FF 7 and FF 8, the output of a reference voltage V _{cc is} connected. The emitters

ίοίο

der Transistoren Ql und Ql sind an ein Spannungs- folgenden Weise zusammengefaßt werden: Bei Nachteilernetzwerk angelegt, das Widerstände 58, 60 und weis eines Paares von logischen Niveaus 1 wird der 62 umfaßt. Die Werte der Widerstände 58 und 62 Ausgang des Operationsverstärkers 66 von seinem sind gleich, während der Wert des Widerstandes 60 augenblicklichen Niveau auf das NIVEAU 1 umgezweimal so groß wie der Wert des Widerstandes 58 5 schaltet, außer wenn das augenblickliche Niveau be- oder 62 ist. Die Verbindungsstelle 64 der Spannungs- reits das NIVEAU 1 ist, in welchem Fall er auf das teilerwiderstände ist an den nicht invertierenden Ein- NIVEAU 2 umgeschaltet wird. Bei Nachweis eines gang eines Operationsverstärkers 66 angelegt, der Paares von logischen Niveaus 0 wird der Ausgang zwischen eine positive Bezugsspannung V und Erde des Operationsverstärkers 66 von seinem augenblick- bzw. Masse geschaltet ist. Der invertierende Eingang io liehen NIVEAU zu dem NIVEAU 0 umgeschaltet, des Operationsverstärkers 66 ist durch einen Wider- außer wenn dessen augenblickliches Niveau bereits stand 68 mit Masse und durch einen Widerstand 70 das NIVEAU 0 ist, in welchem Fall er auf das NI-mit dem Ausgang des Operationsverstärkers 66 ver- VEAU 2 umgeschaltet wird.of the transistors Ql and Ql can be combined in a voltage manner as follows: In the case of a disadvantage network, the resistors 58, 60 and a pair of logic levels 1 are comprised of 62. The values of the resistors 58 and 62 output of the operational amplifier 66 from its output are equal, while the value of the resistor 60 switches the current level to the LEVEL 1 twice as great as the value of the resistor 58 5, except when the current level is or 62 . The connection point 64 of the voltage is already LEVEL 1, in which case it is switched to the divider resistance at the non-inverting IN LEVEL 2. Upon detection of the output of an operational amplifier 66 applied to the pair of logic levels 0, the output is connected between a positive reference voltage V and ground of the operational amplifier 66 from its instantaneous or ground. The inverting input io borrowed LEVEL to the LEVEL 0, the operational amplifier 66 is switched by a resistor except when its current level is 68 with ground and a resistor 70 is the LEVEL 0, in which case it is on the NI- with the The output of the operational amplifier 66 is switched to VEAU 2.

bunden. Nach den F i g. 3, 3 a und 4 wird das durch den Es wird für die folgende Erläuterung vorausgesetzt, 15 in Fig. 1 dargestellten Kodierer erzeugte, mittels daß die Flip-Flops FF12 und FF13 anfänglich durch drei Niveaus kodierte Signal benutzt, einen Träger den üblichen nicht dargestellten LEISTUNG-EIN- in einem Modulator 72 zu modulieren. Das modu-Auslösekreis geklärt bzw. gelöscht werden, so daß lierte Trägersignal wird über eine Übertragungsverdas Niveau 0 hergestellt wird. Anfänglich befindet bindung zu einem Demodulator 74 übertragen, wo sich infolgedessen der Ausgang des Operationsver- ao das mittels drei Niveaus kodierte Signal erhalten und stärkers 66 auf dem NIVEAU 0, da beide Transisto- an die nichtinvertierenden Eingänge von Niveauren Q1 und Q 2 nichtleitend sind. Wenn infolgedessen Nachweis-Einrichtungen 76 und 78 angelegt wird, der Ausgang des Gatters 18 auf den hohen Wert Der invertierende Eingang des Niveaus-Detektors 76 übergeht, der für die Speicherung eines Paares von ist mit einer Bezugsspannung F_REFi zwischen dem logischen Niveaus 1 in den Flip-Flops FF 7 und FF 8 35 NIVEAU 0 und dem NIVEAU 1 verbunden, wähkennzeichnend ist, wird das Gatter 44 durch das rend der invertierende Eingang des Niveau-Detektors Gatter 42 eingeschaltet, so daß der zu dem Gatter 44 78 mit einer Bezugsspannung K_REF2 verbunden ist, gelieferte D0-Impulszug das Flip-Flop FF13 ein- die einem Spannungsniveau zwischen dem NIVEAU 1 stellt, wodurch der Q-Ausgang des Flip-Flops FF13 und dem NIVEAU 2 entspricht. Der Ausgang des auf den hohen Wert gesteuert wird und dadurch der 30 Detektors 76 wird durch einen Inverter 80 geführt, Transistor Q 2 erregt und der NIVEAU-1-Ausgang um den mit KODE-AUF-NIVEAU 0 bezeichneten des Operationsverstärkers 66 hergestellt wird. Wenn Ausgang vorzusehen. Der Ausgang des Detektors 76 andererseits der Ausgang des Gatters 20 auf den befindet sich auf dem niedrigen und der Ausgang hohen Wert übergeht, der angibt, daß ein Paar von des Inverters 80 auf dem hohen Niveau, solange das logischen Niveaus 0 in den Flip-Flops FF7 und FF8 35 Niveau des kodierten Signals unter der F_r-_Fl-Spangespeichert ist, dann wird das Gatter 52 durch das nung liegt. Der Ausgang des Detektors 78 ist mit Gatter 50 eingeschaltet, so daß der zu dem Gatter 52 KODE-AUF-NIVEAU 2 bezeichnet und befindet gelieferte D 0-Impulszug das Flip-Flop FF12 einstellt sich immer dann auf dem hohen Niveau, wenn das und veranlaßt, daß der Q-Ausgang des Flip-Flops Spannungsniveau des kodierten Signals größer als FF12 auf den hohen Wert übergeht, der Transistor 4° die V_RKF ₂-Spannung ist. Ein UND-Gatter 82 ist mit Ql erregt wird und der NIVEAU-2-Ausgang des einem Eingang mit dem Ausgang des Detektors 78 Operationsverstärkers 66 hergestellt wird. Wenn die durch eben Inverter 84 und mit dem anderen Eineine oder andere der Zwei-Bit-Konfigurationen 01 gang mit dem Ausgang des Detektors 76 verbunden, oder 10 in den Flip-Flops FF 7 oder FF 8 gespeichert Infolgedessen ist, wenn das Niveau des kodierten ist, erfolgt keine Änderung in dem Ausgangsniveau 45 Signals niedriger als K_REF2 und höher als F_REF, ist, des Operationsverstärkers 66. der Ausgang des Gatters 82 auf dem hohen Niveaubound. According to the F i g. 3, 3a and 4, the encoder generated by the encoder shown in Fig. 1 is assumed for the following explanation, by means of the fact that the flip-flops FF 12 and FF 13 initially uses three-level encoded signals, a carrier the usual to modulate POWER-ON, not shown, in a modulator 72. The modu trip circuit can be cleared or deleted so that the carrier signal is produced via a transmission level 0. Initially, the connection is transferred to a demodulator 74, where as a result the output of the operational ver- ao receives the signal encoded by means of three levels and amplifier 66 at LEVEL 0, since both transistor inputs to the non-inverting inputs of levels Q 1 and Q 2 are non-conductive . As a result, when detection devices 76 and 78 are applied, the output of gate 18 goes high. The inverting input of level detector 76 is used to store a pair of with a reference voltage F _REFi between logic level 1 in the Flip-flops FF 7 and FF 8 35 LEVEL 0 and LEVEL 1 connected, which is selected, the gate 44 is switched on by the inverting input of the level detector gate 42, so that the gate to the gate 44 78 with a reference voltage K _{REF2 is} connected, the D0 pulse train delivered the flip-flop FF13 which sets a voltage level between LEVEL 1, whereby the Q output of the flip-flop FF13 and LEVEL 2 corresponds. The output which is controlled to the high value and thereby the detector 76 is passed through an inverter 80, transistor Q 2 is energized and the LEVEL 1 output is produced around the operational amplifier 66 labeled CODE UP LEVEL 0. If an exit is to be provided. The output of the detector 76, on the other hand, the output of the gate 20 goes to the low and the output goes high, which indicates that a pair of the inverters 80 are at the high level as long as the logic level 0 in the flip-flops FF7 and FF8 35 level of the encoded signal _{is stored under the F r} - _Fl -pange, then the gate 52 is located by the voltage. The output of the detector 78 is switched on with gate 50, so that the D 0 pulse train supplied to the gate 52, denotes CODE UP LEVEL 2 and is located, the flip-flop FF 12 always sets itself at the high level when the and causes the Q output of the flip-flop voltage level of the encoded signal greater than FF 12 to transition to the high value, the transistor 4 ° is the V _RKF ₂ voltage. An AND gate 82 is excited with Ql and the LEVEL-2 output of one input to the output of the detector 78 operational amplifier 66 is established. When the through just inverter 84 and with the other one or the other of the two-bit configurations 01 gang connected to the output of the detector 76, or 10 stored in the flip-flops FF 7 or FF 8, as a result, when the level of the encoded is, there is no change in the output level 45 signal lower than K _REF2 and higher than F _REF , is, of the operational amplifier 66. the output of the gate 82 is at the high level

Wenn der Ausgang des Operationsverstärkers 66 und ist mit KODE-AUF-NIVEAU 1 bezeichnet,
sich auf dem NIVEAU 1 zu der Zeit befindet, wenn Der Ausgang des Gatters 82 wird an den D-Einein Paar von logischen NIVEAUS 1 nachgewiesen gang eines Flip-Flops FF14 angelegt. Der Ausgang wird, wird das Flip-Flop FFU eingestellt, so daß 50 des Detektors 78 ist mit dem D-Ebgang eines Flipdas Niveau 2 hergestellt wird. Wenn andererseits ein Flops FF15 verbunden. Der Ausgang des Inverters Paar von logischen NIVEAUS 0 nachgewiesen wird, 80 ist mit dem D-Eingang eines Flip-Flops FFIi während der Ausgang des Operationsverstärkers 66 verbunden. Der Q-Ausgang der Flip-Hops FF14, sich auf dem NIVEAU 1 befindet, werden die Hip- FF15 und FF16 ist mit dem D-Eingang der Flip-Hops FF12 und FF13 gelöscht, um das NIVEAU 0 55 Hops FF17, FF18 bzw. FF19 verbunden. Die Hipherzustellen. Hops FF14 bis FF19 werden von einem Taktsteuer-Wenn der Ausgang des Operationsverstärkers 66 generator 86 aus taktgesteuert, der einen ersten und sich auf dem NiVEAU 2 befindet, wenn ein Paar einen zweiten Taktsteuer-Impulszug A 0 und B0 er von logischen NIVEAUS 1 nachgewiesen wird, wird zeugt. Der Taktsteuergenerator 86 umfaßt einer das Hip-Hop FF13 eingestellt, um den Operations- 60 Taktsteueroszillator 88, der mit einer Frequenz ar verstärker 66 zur Herstellung des NIVEAUS 1 zu beitet, die gleich dem Zweifachen der Bitratenfreqenj veranlassen. Wenn andererseits ein Paar von logi- bzw. Bitgeschwindigkeitsfrequenz ist, und mit der sehen NIVEAUS 0 nachgewiesen wird, während sich hereinkommenden kodierten Daten synchronisiert ist der Ausgang des Operationsverstärkers 66 auf dem Der Ausgang der Taktsteuereinrichtung 88 wire NIVEAU 2 befindet, werden die Hip-Hops FF12 65 durch ein NOR-Gatter 90 an den Taktsteuereingant und FF13 gelöscht, um das NIVEAU 0 herzustellen. eines Hip-Hops 92 vom D-Typ angelegt, dessen D Die oben erläuterten Niveauänderungen in dem und Ö-Ausgang untereinander verbunden sind und da; Ausgang des Operationsverstärkers 66 können in der den AB- und B0-Taktsteuer-Impulszug an seinenIf the output of the operational amplifier is 66 and is labeled CODE-UP-LEVEL 1,
is at LEVEL 1 at the time the output of gate 82 is applied to the D-one of a pair of logic LEVEL 1 detected output of flip-flop FF 14. The output is set, the flip-flop FFU is set so that 50 of the detector 78 is with the D-output of a flip level 2 is established. On the other hand, when a flops FF15 is connected. The output of the inverter pair of logical LEVELS 0 is detected, 80 is connected to the D input of a flip-flop FFIi while the output of the operational amplifier 66 is connected. The Q output of the flip hops FF14 is at LEVEL 1, the hip FF15 and FF 16 are cleared with the D input of the flip hops FF12 and FF 13 to the LEVEL 0 55 hops FF17, FF18 or FF 19 connected. The help. Hops FF14 to FF 19 are clock-controlled by a clock control generator 86 from the output of the operational amplifier 66, which is a first and is on the NiVEAU 2 when a pair of a second clock control pulse train A 0 and B0 is detected from logic LEVEL 1 becomes, will beget. The clock control generator 86 comprises one of the Hip-Hop FF 13 set to cause the operational 60 clock control oscillator 88, the amplifier 66 to produce the LEVEL 1 at a frequency that is equal to twice the bit rate frequency. If, on the other hand, there is a pair of logi- or bit rate frequency, and with which LEVEL 0 is detected while incoming encoded data is synchronized, the output of the operational amplifier 66 is at the output of the clock control device 88 wire LEVEL 2, the hip-hops FF 12 65 cleared by a NOR gate 90 to the clock control input and FF 13 to produce the LEVEL 0. of a hip hop 92 of the D-type, whose D The level changes explained above in the and Ö output are interconnected and there; The output of the operational amplifier 66 can be connected to the AB and B0 clock control pulse train

11 1211 12

Q- bzw. 0-Ausgang erzeugt. Der Q-Ausgang der CLRCNT-Impulszug wird auf den niedrigen Wert Flip-Flops FFlA, FFlS und FF16 wird auf das hohe gesteuert, wenn die ansteigende Flanke des B0-Takt-Niveau gesteuert, um das augenblickliche Niveau des steuer-Impulszuges das Flip-Flop 116 taktsteuert, kodierten Signals anzuzeigen. Die Q-Ausgänge der Jedoch eilt aufgrund der dem Flip-Flop 116 und dem Flip-Flops FF17, FF18 und FF19 werden auf das 5 Gatter 120 zugeordneten Verzögerung die Vorderhohe Niveau gesteuert, um das vorhergehende Niveau flanke des CLRCNT-Signals der Vorderflanke der des kodierten Signals anzuzeigen. Die Ausgänge der l's-TRANS-Impulse oder O's-TRANS-Impulse nach, Flip-Flops FF14 bis FF19 sind mit UND-Gattern und die abfallende Flanke des CLRCNT-Signals eilt 94 bis 104 verbunden. Der Ausgang der Gatter 94, der ansteigenden Flanke des J?0-Impulszuges nach. 96 und 98 wird in ein ODER-Gatter 106 gegeben io Infolgedessen befindet sich das CLRCNT-Signal auf und an einen mittels positiver Flanke getriggerten dem hohen Wert zu der Zeit, wenn der B0-Impuls-Multivibrator 108 angelegt, der einen negativ wer- zug an den Taktsteuereingang der Flip-Flops FF 22 denden Impuls (»l's« TRANS) erzeugt wenn das bis FF28 angelegt wird, und die Flip-Flops FF2 ' augenblickliche Niveau des kodierten Signals das bis FF 28 werden bis zu dem zweiten, einem { NIVEAU 1 ist und vorher das NIVEAU 2 war oder 15 1's-TRANS-Impuls oder O's-TRANS-Impuls folgendas NIVEAU 1 ist und vorher das NIVEAU 0 war den B 0-Taktsteuerimpuls nicht taktgesteuert. Der j oder das NIVEAU 2 ist und vorher das NIVEAU 1 B0-Impuls taktet bzw. steuert ebenfalls ein Rekonwar. Infolgedessen befindet sich der Ausgang des struktions- bzw. Wiederaufbauregister R2, das Flip-Multivibrators 108 norma'erweise auf dem hohen Flops FF21a bis FF29 vom D-Typ umfaßt. Die Wert, geht jedoch auf den niedrigen Wert für ein ao Flip-Flops FF 21 α bis FF 28 α werden durch NOR-Zeitintervall über, wann immer die obenerwähnte Gatter 122 bis 136 eingestellt. Die Gatter 122 bis Logikanordnung festlegt, daß ein Niveauübergang in 136 sind mit einem Eingang jeweils mit dem Q"-Ausdem kodierten Signal dem Kodieren der Zwei-Bit- gang der Flip-Flops FF 21 bis FF 28 verbunden. Die Konfiguration 11 entspricht. Der Ausgang der Gatter anderen Eingänge zu den Gattern 122, 124, 128 und 100, 102 und 104 wird in ein ODER-Gatter 110 as 132 und 136 erfolgen von dem Ausgang des Multigegeben, der an den Eingang eines mittels positiver vibrators 108. Die anderen Eingänge zu den Gattern Flanke getriggerten Multivibrators 112 angelegt 126, 130 und 134 sind der Ausgang des Multivibrawird, welcher einen negativ werdenden Impuls tors IJ 2. Q or 0 output generated. The Q output of the CLRCNT pulse train is set to the low value. Flip-flops FFlA, FFlS and FF16 are controlled to the high value when the rising edge of the B0 clock level is controlled to the current level of the control pulse train the flip- Flop 116 clocks to display encoded signal. The Q outputs of the However, due to the flip-flop 116 and the flip-flop FF 17, FF18 and FF 19, the front high level is controlled on the delay associated with 5 gate 120 to the previous level edge of the CLRCNT signal of the leading edge that of the coded signal. The outputs of the I's-TRANS pulses or O's-TRANS pulses to, flip-flops FF14 to FF19 are connected to AND gates and the falling edge of the CLRCNT signal leads 94 to 104. The output of gates 94, following the rising edge of the J? 0 pulse train. 96 and 98 is fed to an OR gate 106. As a result, the CLRCNT signal is on and off a positive edge triggered high value at the time the B0 pulse multivibrator 108 is applied, which goes negative the pulse ("l's" TRANS) is generated at the clock control input of the flip-flops FF 22 when this is applied to FF28, and the flip-flops FF2 'current level of the encoded signal until FF 28 are up to the second, a {LEVEL 1 and before LEVEL was 2 or 15 1's-TRANS pulse or O's-TRANS pulse following LEVEL 1 and before LEVEL 0 was the B 0 clock control pulse not clock-controlled. The j or the LEVEL 2 is and the LEVEL 1 B0 pulse clocks or controls a reconwar beforehand. As a result, the output of the struktions- or rebuilding register R2, the flip-multivibrator 108 normally includes on the high flops FF21a to FF 29 of the D-type. The value, however, goes to the low value for an ao flip-flops FF 21 α to FF 28 α are transitioned by NOR time interval whenever the aforementioned gates 122 to 136 are set. The gates 122 to the logic arrangement stipulate that a level transition in 136 are connected to one input each with the Q "from the coded signal for coding the two-bit output of the flip-flops FF 21 to FF 28. The configuration 11 corresponds to the Output of the gates other inputs to the gates 122, 124, 128 and 100, 102 and 104 is fed into an OR gate 110 as 132 and 136 from the output of the multi, which is connected to the input of a positive vibrator 108. The other inputs applied to the gates edge triggered multivibrator 112 126, 130 and 134 are the output of the multivibrator, which generates a negative pulse gate IJ 2.

(»O's« TRANS) erzeugt, wann immer das augenblick- Die Betriebsweise des Dekodierers wird mit Bezug liehe Niveau des kodierten Signals das NIVEAU 2 30 auf die in F i g. 4 dargestellten Wellenformen beist und vorher das NIVEAU 0 war oder das NI- schrieben, gemäß denen das vorher kodierte Drei-VEAU 0 ist und vorher das NIVEAU 1 war oder Niveau-Signal in F i g. 2 reproduziert wird,
das NIVEAU 0 ist und vorher das NIVEAU 2 war. Zu Beginn der Bit-Zellenzeit (BCT) 1 wird das Infolgedessen befindet sich der Ausgang des Multi- Flip-Flop FF16 durch A0 taktgesteuert, so daß vibrators 112 normalerweise auf dem hohen Wert, 35 dessen Q-Ausgang auf den hohen Wert übergeh., der geht jedoch auf den niedrigen Wert für ein Zeitinter- für die Tatsache kennzeichnend ist, daß sich das vall über, wann immer die obenerwähnte Logikanord- kodierte Signal auf dem NIVEAU 0 befindet. Zu nung festlegt, daß ein Niveauübergang in dem Beginn von BCT 2 (der Bit-Zellenzeit 2) wird das kodierten Signal dem Kodieren der Zwei-Bit-Konfi- Flip-Flop FF19 durch die Vorderflanke von AB guration 00 entspricht. 40 taktgesteuert, die für die Tatsache kennzeichnend ist, Die negativ werdenden Impulse bzw. die zum daß das vorherige Niveau des kodierten Signals das negativen Wert übergehenden Impulse der Ausgänge Niveau 0 war, während das Flip-Flop FF14 taktder Multivibratoren 108 und 112 werden in ein gesteuert wird, so daß dessen Q-Ausgang auf den UND-Gatter 114 gegeben und an den D-Eingang hohen Wert übergeht, der für die Tatsache kenneines Flip-Flops 116 angelegt, das von dem B0- 45 zeichnend ist, daß das augenblickliche NIVEAU des Taktsteuer-Impulszug taktgesteuert wird. Der Aus- kodierten Signals das NIVEAU 1 ist. Infolgedessen gang des Gatters 114 wird durch ein NOR-Gatter wird der Multivibrator 108 getriggert, um einen 1 's-118 invertiert und an den Löscheingang des Flip- TRANS-Impuls zu erzeugen. Das Register R1 wird Flops 116 angelegt Der ß-Ausgang des Flip-Flops anfänglich in einen Zustand gebracht, in welchem 116 wird durch ein NOR-Gatter 120 invertiert, um 5° dessen g~-Ausgänge sich alle auf dem logischen einen mit CLRCNT bezeichneten Ausgangsimpulszug Niveau 0 befinden. Dies kann durch den gewöhnvorzusehen, der an einen die verstrichene Bit-Zeit liehen nicht dargestellten LEISTUNG-EIN-Auszählenden Zähler bzw. einen Bitzeitzähler R1 anzu- lösungskreis ausgeführt werden. Wenn infolgedessen legen, der Flip-Flops FF21 bis FF28 umfaßt. Das der l's-TRANS-Impuls zu dem Beginn von BCT2 CLRCNT-Signal wird an den Einstell-Eingang des 55 auftritt, befinden sich die Eingänge der Gatter 122 Flip-Flops FF 21 und den Löscheingang der Flip- und 124 beide auf dem niedrigen Wert, so daß die Flops FF22 bis FF28 angelegt. Die Flip-Flops FF22 Flip-Flops FF21a und FF22a auf den hohen Wert bis FF 28 werden von dem B0-Taktsteuer-Impulszug eingestellt werden. Die Vorderflanke des l's-TRANS-taktgesteuert Das CLRCNT-Signal befindet sich nor- Impulses löscht das Flip-Flop 116 und nach einer malerweise auf dem niedrigen Wert, da der Eingang 60 kurzen Verzögerung geht der Ausgang des Gatters des Flip-Flops 116 vom D-Typ sich normalerweise 120 auf den hohen Wert über, so daß FF 22 bis auf dem hohen Wert befindet. Jedoch wird in Ab- FF 28 gelöscht werden und FF 21 eingestellt wird. Die hängigkeit von dem Dekodieren eines Paares von Logik-1-Ausgänge von FF 21 α und FF21 α werden logischen Niveaus 1 oder eines Paares von logischen in FF 22 α bzw. FF 23 α durch die Vorderflanke des Niveaus 0 das Flip-Flop 116 gelöscht, um das 65 50-Taktsteuerimpulses verschoben, der in der Mitte CLRCNT-Signal auf den hohen Wert zu steuern und von BCT 2 auftritt. Der CLRCNT-Impuls befindet das Flip Flop FF 21 einzustellen und die Flip-Flops sich an der Vorderflanke von BfS noch auf dem FF22 bis FF28 zu klären bzw. zu löschen. Der hohen Wert, so daß die Daten in den Flip-Flops("O's" TRANS) generates whenever the instantaneous The mode of operation of the decoder will, with reference to the level of the encoded signal, LEVEL 2 30 to the level shown in FIG. 4 and previously the LEVEL was 0 or the NI- was written, according to which the previously encoded three-VEAU is 0 and previously the LEVEL was 1 or the level signal in FIG. 2 is reproduced,
the LEVEL is 0 and previously it was LEVEL 2. As a result, the output of the multi-flip-flop FF 16 is clocked by A0 , so that vibrator 112 normally goes high, 35 its Q output goes high. which, however, goes to the low value for a time interval, which is indicative of the fact that the valle is over whenever the above-mentioned logic channel-coded signal is at LEVEL 0. To determine that a level transition in the beginning of BCT 2 (the bit cell time 2), the coded signal will correspond to the coding of the two-bit confi flip-flop FF 19 by the leading edge of AB guration 00. 40 clock-controlled, which is characteristic of the fact that the pulses going negative or the pulses of the outputs going over to the previous level of the encoded signal was the negative value level 0, while the flip-flop FF 14 clock of the multivibrators 108 and 112 are in on is controlled so that its Q output is applied to AND gate 114 and goes high to the D input, which is indicative of the fact that a flip-flop 116, which is indicative of the B0-45, is the current LEVEL of the cycle control pulse train is cycle controlled. The encoded signal is LEVEL 1. As a result of the passage of the gate 114 is triggered by a NOR gate, the multivibrator 108 is inverted to generate a 1 's-118 and to the clear input of the flip-TRANS pulse. The register R 1 is applied to flops 116. The ß-output of the flip-flop is initially brought into a state in which 116 is inverted by a NOR gate 120, by 5 ° whose g ~-outputs are all on the logical one with CLRCNT marked output pulse train are level 0. This can be done through the habitual provision of the power-on counter (not shown) or a bit time counter R1 to be used to solve the elapsed bit time. Consequently, when set, the flip-flops FF21 to FF includes 28th The l's-TRANS pulse at the beginning of BCT2 CLRCNT signal occurs at the setting input of 55, the inputs of gate 122 flip-flops FF 21 and the clear input of flip-flops and 124 are both at the low value so that flops FF22 to FF28 are applied. The flip-flops FF22 flip-flops FF21a and FF22a to the high value through FF 28 will be set by the B0 clock control pulse train. The leading edge of the l's-TRANS-clock-controlled The CLRCNT signal is nor- Pulse clears the flip-flop 116 and after one time at the low value, since the input 60 short delay, the output of the gate of the flip-flop 116 goes from the D -Type normally 120 over high, so FF is 22 high. However, in Ab- FF 28 will be cleared and FF 21 will be set. The dependency of the decoding of a pair of logic 1 outputs from FF 21 α and FF21 α are logic levels 1 or a pair of logic levels in FF 22 α or FF 23 α by the leading edge of level 0 the flip-flop 116 cleared shifted by the 6550 clock pulse which occurs in the middle of driving the CLRCNT signal high and occurs from BCT 2. The CLRCNT pulse is to set the flip-flop FF 21 and to clear or delete the flip-flops on the leading edge of BfS on the FF22 to FF28. The high value so that the data in the flip-flops

1414th

,/ TXiAWC Auseane von Multivibratoren 108' und 112' verbun-, / TXiAWC Auseane of multivibrators 108 'and 112' connected

FF22 bis FF28 bei dem ersten, emem 1 s-TRAJNb- £^A| Ausgang des Gatters200 ist mit DR2S Impuls oder O's-TRANS-Impuls folgenden B »-impuls nicht verschoben werden. In der Mitte von BCT 3
werden die Register Rl und R2 durch die Vorder-FF22 to FF28 at the first, emem 1 s-TRAJNb- £ ^ A | The output of gate 200 cannot be shifted with a DR2S pulse or an O's-TRANS pulse following a B »pulse. In the middle of BCT 3
the registers Rl and R2 are indicated by the front

des B0-Taktsteuerimpulses verschoben. Zu - "fr.'^B;::*nc:.».n» ™_n ODR 3 angelegt, und: dieof the B0 clock control pulse shifted. To - "fr. '^B; :: * nc:. ». N» ™ _n ODR 3 created, and: die

rung v™ dem NIVEAU 2 zu dem NIVEAUO ein stellt wird. Die Multivibratoren 108 und 112 _tr-O's-TRANS-Impuls erzeugt, der keine Wirkung auf zeugen positiv werdende bzw.zum positiven Wert das Register K2 hat, jedoch das Register Al löscht. übergehende Impulse im <*^***J"^Z Zu Beginn von BCT 8 wird durch die Niveauände- werdenden Impulsen der Multivibrator 108 und rung von dem NIVEAU 0 zu dem NIVEAU 1 ein 15 112 in Fig. 3. .tion v ™ the NIVEAU 2 at which NIVEAUO is set. The multivibrators 108 and 112 _{generate a tr} -O's-TRANS pulse which has no effect on register K2 which becomes positive or positive, but clears register A1. Transient impulses in the <* ^ *** J "^ Z At the beginning of BCT 8, the level changing impulses change the multivibrator 108 from LEVEL 0 to LEVEL 1 to 15 112 in FIG.

l's-TRANS-Impuls erzeugt, der die Flip-Hops I_n F1 g. 7 smd etwas idealisierte Wellenformenl's-TRANS-pulse is generated, which flip-hops I _n F1 g. 7 are somewhat idealized waveforms

FF21 α und FF22a einstellt Zu Beginn von BCT15 für den Kodierer und Dekodierer gernaß der zwe.ten ist das Register R1 sechsmal seit BCT8 verschoben Ausfühningsfonn in Verbindung mit dem Kodieren worden. Infolgedessen befinden sich zu Beginn von und Dekodieren der gleichen siebzehn Bits der in BCT15 die S-Ausgänge der Flip-Hops FF22 bis *o Verbindung mit der ersten Ausfuhrungsform be- FF27 alle auf einem logischen Niveau 0. Somit wird nutzten Daten dargestellt. Diese Daten erzeugen durch die Erzeugung des 1's-TRANS-Impulses zu 11 -DFT-Impulse, die mn den !»«-Impulsen geBeginn von BCT15 nicht nur das Einstellen der fluchtet sind, die m der Bit-Zelle 2 der Ein gangs-Flip-Hops FF21o und FF22a, sondern ebenfalls daten (BC/2) und in BU4, UUH, VCIlS und das Einstellen der Hip-Flops FF24a und FF26a *5 BCI17 auftreten 10-DEr-Impulse werden in Ausveranlaßt, um das Bit-Muster 01010 zwischen den richtung mit den D0-Impulsen erzeugt, die m BCIU Zwei-l-Bit-Konfigurationenllundllaufderenent- und BCI13 auftreten. Infolgedessen wird die kogegengesetzten Seiten in dem Register Ä2 wieder dierte Ausgangs-Wellenform, die so dargestellt ist, herzustellen. Zu Beginn von BCT17 wird ein als ob sie sich zu Beginn auf dem NIVEAU 0 bel's-TRANS-Impuls erzeugt, der für die Tatsache 30 fände, zu dem NIVEAUl zu Beginn der Bitzelle 1 kennzeichnend ist, daß das augenblickliche Niveau der kodierten Ausgangsdaten (BCOl) umgeschaltet, des kodierten Signals sich auf dem NIVEAU 1 be- Da sich das kodierte Ausgangssignal zu dem Beginn findet und das vorherige Niveau das NIVEAU 2 von BCOi, wenn ein 11-JDET-Impuls erscheint, bewar, so daß die Hip-Hops FF 21 und FF 22 einge- findet, wird das Signal auf das NIVEAU 2 und dann stellt und die letzten zwei Bits in der NRZ-Bitfolge 35 zurück auf das NIVEAUl zu Beginn von BCO 7, wieder hergestellt werden. Die NRZ-Bitfolge tritt an wenn ein weiterer 1 l-DEI-Impuls auftritt, geschaltet. dem Q-Ausgang des Hip-Hops FF 29 α aus und stellt Zu Beginn von BCO10 wird das Signal in Abhändie vorher nach Fig. 2 kodierten wiederhergestellten gigkeit von dem ΙΟ-οΕΓ-Impuls auf das Niveau 0 NRZ-Daten dar, wie es in den Wellenformen veran- geschaltet und das Signal wird, da es sich zu Beginn schaulicht ist. 40 von BCO12 auf dem NIVEAU 0 befindet, wenn einFF21 α and FF22a set At the beginning of BCT15 for the encoder and decoder according to the second, the register R 1 has been shifted six times since the BCT8 execution form in connection with the encoding. As a result, at the beginning of and decoding the same seventeen bits in BCT15, the S outputs of the flip hops FF22 to * o connection with the first embodiment are FF27 all at a logic level 0. This means that the data used is displayed. These data generate by generating the 1's-TRANS-pulse to 11 -DFT-pulses, the mn the! »« -Pulses at the beginning of BCT15 are not only the setting of the aligns, the m of the bit cell 2 of the input flip -Hops FF21o and FF22a, but also data (BC / 2) and in BU 4, UUH, VCIlS and the setting of the hip-flops FF24a and FF26a * 5 BCI 17 occur 10-DEr impulses are initiated in order to get the bit Pattern 01010 generated between the direction with the D0 pulses that occur in BCIU two-1-bit configurations and BCI 13. As a result, the opposite sides in the register λ2 will again produce the output waveform so illustrated. At the beginning of BCT17, an as if it was initially generated at LEVEL 0 bel's-TRANS pulse, which would be found for the fact 30, at which LEVEL at the beginning of bit cell 1 is indicative that the current level of the encoded output data (BCOl ) switched, the coded signal is at LEVEL 1 Since the coded output signal is at the beginning and the previous level was LEVEL 2 of BCOi when an 11-JDET pulse appears, so that the hip-hop FF 21 and FF 22 are found, the signal is set to LEVEL 2 and then and the last two bits in the NRZ bit sequence 35 are restored to the LEVEL at the beginning of BCO 7. The NRZ bit sequence occurs when another 1 l DEI pulse occurs, switched. the Q output of the hip-hop FF 29 α and represents At the beginning of BCO 10, the signal in Abhändie previously coded according to FIG is switched on in the waveforms and the signal becomes clear because it is clear at the beginning. 40 of BCO 12 is at LEVEL 0 if a

In Fig. 5 sind die Modifikationen bei der in weiterer 10-DET-Impuls zu Beginn von BCO12 auf-Fig. 1 dargestellten Anordnung veranschaulicht, die tritt, auf das NIVEAU 2 verschoben. Der H-DET-erforderlich sind für ein Kodieren gemäß einer Impuls zu Beginn von BCO14 schaltet das Signal zweiten Ausführungsform der Erfindung. Bei dieser zurück zu dem NIVEAU 1, und der 10-D£r-Impuls Ausführungsform der Erfindung ist das Gatter 20 in 45 zu Beginn von BCO16 verschiebt das Ausgangs-F i g. 1 durch das Gatter 20' in F i g. 5 ersetzt. Die signal zu dem NIVEAU 2.In FIG. 5, the modifications are shown in the further 10-DET pulse at the beginning of BCO 12 in FIG. 1 illustrates the arrangement shown, which occurs shifted to LEVEL 2. The H-DET- are required for coding according to a pulse at the beginning of BCO14 switches the signal second embodiment of the invention. With this back to LEVEL 1, and the 10-D £ r pulse embodiment of the invention, gate 20 in 45 at the start of BCO 16 shifts the output F i g. 1 through the gate 20 'in FIG. 5 replaced. The signal to the LEVEL 2.

Eingänge zu dem Gatter 20' sind B 7, B 8, INH und Während des Dekodierens wird der MultivibratoiInputs to the gate 20 'are B 7, B 8, INH and during the decoding the multivibratory becomes

D0, so daß dessen Ausgang auf den hohen Wert ge- 108' während der Bitzelle 1 des Ausgangssignals steuert wird, wenn die Zwei-Bit-Konfiguration 10 in (BCOl) und während BCO 3, BCO 7, BCO14 und den Flip-Flops FF 8 bzw. FF 7 vorhanden ist anstatt 50 BCO16 getriggert, wodurch das Flip-Hop ODR 2 der Konfiguration 00 in Fig. 1. Der Ausgang des eingestellt wird. Die resultierenden DR25Impulse Gatters 20' ist mit 10 DET bezeichnet. Der Ausgang von dem ODER-Gatter 200, die durch die des Gatters 20' wird als ein Eingang zu den Gattern 11 TRANS-Impulse erzeugt werden, stellen ODR1 34', 36' und 38' an Stelle des O's-DET-Eingangs zu ebenfalls ein. Der Multivibrator 112' wird während den Gattern 34, 36 und 38 in Fig. 1 geführt. Die 55 BCO10 und BCO12 getriggert, und die resultierenverbleibende, in Fig. 1 dargestellte Logikanord- den DR2S Impulse stellen ODR2 ein. Die resultie· nung ist im übrigen in der zweiten Ausführungsform rende Wellenform an dem Q-Ausgang von ODT? 1 is beibehalten. Der Dekodierer der zweiten Ausfüh- in F i g. 7 dargestellt und identisch mit den vorhei rungsform weist die Logikausrüstung der F i g. 3 kodierten NRZ-Daten.D0 so that its output is driven high during bit cell 1 of the output signal when the two-bit configuration 10 is in (BCO1) and during BCO 3, BCO 7, BCO 14 and the flip-flops FF 8 or FF 7 is present instead of 50 BCO 16 triggered, whereby the flip-hop ODR 2 of configuration 00 in FIG. 1. The output of the is set. The resulting DR 25 pulses gate 20 'is denoted by 10 DET. The output from OR gate 200, which is generated by that of gate 20 'as an input to gates 11, TRANS pulses, ODR1 34', 36 'and 38' in place of the O's-DET input too one. The multivibrator 112 'is guided during gates 34, 36 and 38 in FIG. The 55 BCO 10 and BCO 12 triggered, and the resulting remaining logic arrangement, shown in FIG. 1, the DR2S pulses set ODR 2. Incidentally, in the second embodiment the result is a generating waveform at the Q output of ODT? 1 is retained. The decoder of the second embodiment in FIG. 7 and identical to the vorhei approximate form has the logic equipment of FIG. 3 encoded NRZ data.

und 3 a auf, wobei jedoch der Ausgang des Multi- 60 Während die das erfindungsgemäße Verfahren aus vibrators 112', der dem Multivibrator 112 in F i g. 3 führende Anordnung so dargestellt ist, als ob si« entspricht, den Nachweis von Niveauänderungen vorher definierte Niveauänderungen benutzt zui repräsentiert, die beim Kodieren der Zwei-Bit-Kon- Identifizierung der Zwei-Bit-Konfigurationen 00 unc figuration 10 benutzt werden, und ist mit \0TRANS 11 in der ersten Ausführungsform und zur Identifi bezeichnet. Bei der zweiten Ausführungsform ist die 65 zierung der Zwei-Bit-Konfigurationen 11 und 10 be in Fig. 3a dargestellte Logikanordnung durch eine der zweiten Ausführungsform, ist das erfindungs stark vereinfachte Logikanordnung ersetzt, die ein gemäße Verfahren gleichfalls anwendbar für die Zu ODER-Gatter 200 umfaßt, dessen Eingänge mit dem teilung von vorher definierten Niveauänderungen zuand 3 a, although the output of the multivibrator 112 in FIG. 3 leading arrangement is shown as if it corresponds to the detection of level changes previously defined level changes used to i, which are used in coding the two-bit configuration of the two-bit configurations 00 and is figuration 10 with \ 0TRANS 11 in the first embodiment and for identification. In the second embodiment, the decoration of the two-bit configurations 11 and 10 be shown in Fig. 3a logic arrangement is replaced by one of the second embodiment, the inventive highly simplified logic arrangement, which is a contemporary method also applicable to the OR gate 200 includes, whose inputs are allocated with the allocation of previously defined level changes

rung der Zwei-Bit-Konfigurationen 01, 10 )1, wobei nur kleinere Änderungen der An- ;rforderlich sind. Die drei mit NIVEAU 0, 1 und NIVEAU 2 bezeichneten Ausgänge ι Amplituden-, Frequenzen- oder Phasen-Dnsschemata benutzt werden. Die Erfindungtion of the two-bit configurations 01, 10) 1, whereby only minor changes to the ; are required. The three outputs labeled LEVEL 0, 1 and LEVEL 2 ι Amplitude, frequency or phase distribution schemes to be used. The invention

ist bei einer Vielzahl von Kommunikati anwendbar.is applicable to a wide variety of communications.

Die Erfindung weist den Vorteil auf, größeres Signal-Rausch-Verhältnis in ei übertragungssystem mit begrenzter Ba möglicht.The invention has the advantage of having a greater signal-to-noise ratio in ei transmission system with limited Ba possible.

Hierzu 7 Blatt ZeichnungenIn addition 7 sheets of drawings

Claims

Patent claims:

1. Method for converting a binary data signal consisting of successive bits into an output signal with more than two possible signal states, with the modulation of the output signal between its states depending on the configuration of a preselected Number of successive bits of the binary data signal, characterized in that that

1) the bit sequence of the binary data signal for the occurrence of certain two-bit configurations a is examined in neighboring bit cells;

2) a level change upon detection of a first of the four possible two-bit configurations in the output signal from the existing level to a first predetermined level Level (L 1) is generated except when the existing level of the output signal is at the first predetermined level, in which case a change in level from the first predetermined level Level (Ll) is generated to a third predetermined level (L2);

3) in the detection of a second of the four possible two-bit configurations, their second bit the complement of the second bit of the first of the four possible two-bit configurations is a level change in the output signal from the existing level to a second predetermined level (LO) is generated except when the existing level of the output signal is on the second predetermined level, in which case a level change from the second predetermined level (LO) to the third predetermined level (L 2) is produced;

4) when detecting one or the other of the other two of the four possible two-bit configurations the level of the output signal is kept at the level which was prior to the detection of the one or the other the second other of the four two-bit configurations was present;

5) a level change in the output signal for one bit cell time after the detection of the first or second of the four possible two-bit configurations is prevented.

2. The method according to claim 1, characterized in that the three predetermined Levels in the output signal are voltage levels.

3. The method according to claim 1 or 2, characterized in that the first of the four possible Two-bit configurations, one logical configuration (11) and the second of the four possible Two-bit configurations have a logical configuration of 00.

4. The method according to claim 1 or 2, characterized in that the first of the four possible Two-bit configurations have a logical connection (11) and the second of the four possible Two-bit configurations have a logical configuration 10.

5. Apparatus for coding binary data with a clock control device for forming a plurality of bit cells with substantially uniform time periods, characterized in that logic devices (10, 18, 20, 26, FF 9, FF10, 287 30, 32, 34, 36, 38, 40, 42, 44, 46, 48, 50, 52, FF12, FF 13, Ql, Ql, 66) are provided, which respond to the logical state of adjacent bits of the binary data and the clock control device (12) and an output signal with three levels, the transitions between separately identifiable levels of the output signal at the beginning of a preselected one of the two adjacent bits containing bit cells to identify the logic state of the two adjacent bits of the data that the logic means on a first pair of adjacent bits, which is one of the forms four possible two-bit configurations, responds by creating a transition from the existing level of the output signal to a first level (Ll) at the beginning of de r preselected of the two bit cells, except when the existing level of the output signal is on the first level, in which case the logic device generates a transition from the first level (Ll) to a third level (L 2) that the logic device to a second Pair of adjacent bits forming a second of the four possible two-bit configurations, the second bit of which is the complement of the second bit of the first pair of adjacent bits, is addressed by creating a transition from the existing level of the output signal to a second level ( LO), except when the existing level of the output signal is at the second level, in which case the logic means creates a transition from the second level (LO) to the third level (L 2), each transition between two of the three levels two Bits of previously unencoded data are encoded.

6. Apparatus according to claim 5, characterized in that the selected one of the two the the bit cell containing adjacent bits is the bit cell that is the first of the two adjacent bits contains.

7. Apparatus according to claim 5 or 6, characterized in that one of the four possible Two-bit configurations 11 and the second of the four possible two-bit configurations 00 is.

8. Apparatus according to claim 5 or 6, characterized in that one of the four possible two-bit configurations 11 and the second of the four possible two-bit configurations 10 is.

9. Apparatus according to claim 5 or 6, characterized in that one of the four possible two-bit configurations 01 and the second of the four possible two-bit configurations 10 is.

10. Device according to one of the preceding claims for converting an input bit sequence, in which the data content is represented by one of two voltage levels, in

an output bit sequence in which the data content is represented by transitions between three voltage levels, with a data storage device which comprises at least two storage elements, the rate control device comprising a timing control device which is connected to the storage device and a device for generating a timing control signal for the shifting the input sequence into the memory elements and a device for generating a sampling pulse train with pulses which occur in the clock control interval x of the clock control signal, characterized in that the logic device comprises a first logic device (18 ), which responds to the sampling pulse train and to the level of the two bits stored in the two storage elements (FF 7, FF 8) to develop a first control pulse train with pulses that thus provide evidence of one of the four possible two-bit configurations that are in the two elements are stored represent, a second logic device (20) which executes an AND function and which responds to the sampling pulse train and the level of the two bits stored in the memory elements (FF 7, FF 8) for generating a second control pulse train with pulses, which represent the detection of the second of the four possible two-bit configurations which are stored in the two elements, devices (26, FF 9, FF 10) which prevent a subsequent pulse in the first or second control pulse train for a clock control interval, and a voltage level control device (28, 30, 32, 34, 36, 38, 40, 42, 44, 46, 48, SO, 52, FF 12, FF 13, 01, Q2) responsive to the first train of control pulses Switching the level of the output bit sequence either from the existing level to the first level or from the first level to the third level depending on the level of the output bit sequence at the time of receiving a pulse in the first controller pulse train, wherein the voltage level control device is further responsive to the second control pulse train for switching the level of the output bit sequence either between the existing level and the second level or from the second level to the third level depending on the level of the output bit sequence at the time the receipt of a pulse in the second control pulse train.

11. The device according to claim 10, characterized in that the device for preventing a subsequent pulse comprises an OR gate (26) whose inputs are connected to the outputs of the first or second logic device (18, 20) executing an AND function are and the output of which generates a blocking voltage by means of a pair of interposed bistable multivibrators (FF9, FF10), which is fed to an input of each of the logic devices executing an AND function.

12. A method for generating an NRZ bit sequence from a generated according to the method according to claim 3, encoded by means of three levels bit sequence, characterized in that certain level changes between two of the three levels, the two-bit configuration 11 and certain other level changes between two of the three levels represent the two-bit configuration 00 , that it is determined whether the coded signal is at a first (Ll), second (LO) or third (L ?,) level, that the current level of the coded signal with the previous level of the coded signal is compared to ensure whether the level change represents the two-bit configuration 11 or the two-bit configuration 00, and the thus ascertained or ascertained state of the bits is registered while an alternating bit pattern is in between is registered so that the bit of the alternating bit pattern adjacent to the second of two consecutive, not bena The corresponding pairs of identical bits represent the reciprocal of the second pair of identical bits.

13. Device for converting a? The three-level encoded signal obtained in accordance with the method of claim 3 into a bit sequence with two levels, characterized by level detection means (76, 78, 80, 82, 84) responsive to the encoded signal for determining whether the encoded Signal is on the first (Ll), second (LO) or third level (L 2), storage devices (FF 14, FF 15, FF 16, FF 17, FF 18, FF 19) for storing the previous and the current output the level detection device, by a first logic device (108) for generating first output pulses whenever the current output is the first level (Ll) and the previous output is the second (L 0) or third (L2) level or the current output is the third Level (L 2) and the previous output has the first level (Ll), a second logic device (112) for generating second output pulses whenever the current output has the second level (LO) and the previous one Output the first level (Ll) or third level (L 2) or the current output the third level (L 2) and the previous output the second level (LO), a formulation register means (R2), a Means (114, 116, 118, 120, R 1, 122, 124, 128, 132, 136) responsive to the first output pulses for formulating a first bit sequence in the register means comprising the two-bit configuration 11 followed by a alternating 01-bit pattern, the length of which is dependent on the bit time interval that has expired since a preceding one of the first or second control pulses, and means (114, 116, 118, 120, Rl, 126, 130, 134) which is responsive to the second output pulses for formulating a bit sequence in the register comprising the two-bit configuration 00 followed by an alternating 10-bit pattern, the length of which is dependent on the bit time that has elapsed since a preceding one of the first or second control pulses en is.

14. Device for converting a with The three-level coded signal obtained by the method according to claim 4 into one Bit sequence with two levels, characterized by

5 65 6

a level detection device (76, 78, 80, 82, It is known from US Pat. No. 3,573,766,

84), which responds to the coded signal to determine the bit sequence of a binary data signal in on-one-whether the coded signal is divided into the other discrete groups, the first (Ll), second (LO) or third (L 2) each contains a preselected number of bits. Each level is located, a memory device (FF 14, 5 in a group possible bit configuration is in FF 15, FF 16, FF 17, FF18, FF 19) to store a certain level of the previous and the current of the output signal, so that the successive output of the level detection device, other evaluation of the individual bits, a first logic device (108 ') for generating groups to one between the possible levels of first output pulses, whenever the output signal changes. In the case of the first level (Ll) and mentioned US patent described Ausfühder previous output, the second level approximate example, the binary data signal is in discrete (LO) or third level (L 2) or the eye groups of two bits each divided, i.e. actual output the third level (L 2) and each group can contain one of the four possible bit codes preceding output the first level 15 figurations 00, 11, 01 and 10. Dement- (L 1), speaking of the second logic device (112 '), the available change range of the generating second output pulses when the output signal is divided into four levels, between always the instantaneous output and the second which the output signal corresponding to the four levels (L 0) and the previous output is modulated possible two-bit configurations, the first level (Ll) or third level (L 2) ao Of course, the sensitivity to noise of the output or the current output of the third output signal, the higher the number of levels ( L2) and the previous output is the level to be distinguished in the output signal. second level (LO) has an OR-any noise, the peak-to-peak amplitude function executing logic device (200) is greater than the difference between the levels with the first logic device (108 ') and 25 of the output signal, prevents a discrimination of the second logic device (112 ') connected between different levels. With many is too low, and an output data register device of final levels, the difference thereof and thus (202) that with the first logic device and also the maximum permissible noise level of the logic executing the OR function is small. There are cases in which a Transmission device

device is connected, the register device or a recording medium such noise device having at least three levels, is afflicted by that on the one hand it pulses the differentiating the first (ODR 3) to the first output of more than two levels of a signal and the second (ODR2) equips it, while on the other hand a discriminating output pulse responds which is either no longer possible with sufficient certainty due to the logic device performing the ORing between four or more different levels of function. from the first output pulse or the two- The object of the invention is to generate a binary output pulse. Data signal into an output signal with three possible

To implement signal states. This task is carried out at

a method of the type described above

40 according to the invention by the in the identification part

of claim 1 specified measures

solved.