DE2343805C3

DE2343805C3 - Logical circuit arrangement

Info

Publication number: DE2343805C3
Application number: DE19732343805
Authority: DE
Inventors: Masataka; Kawagai Kenji; Yokohama Kanagawa Hirasawa (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1972-08-30
Filing date: 1973-08-30
Publication date: 1976-09-02

Description

Die Erfindung betrifft eine unter Verwendung von Isolierschichtfeldeffekttransistoren aufgebaute logische Schaltungsanordnung gemäß dem Gattungsteil des Patentanspruchs 1.The invention relates to a constructed using insulated gate field effect transistors Logical circuit arrangement according to the preamble of claim 1.

Es ist eine logische Schaltungsanordnung bekannt, die eine erste und eine zweite Encrgieversorgungsklemme, zwischen denen eine Arbeitsspannung liegt, eine Ausgangsklemme, einen ersten Transistor von einem Kanal-Typ, dessen Source-Drain-Verbindungsweg zwischen die erste Energieversorgungsklemme und die Ausgangsklemme geschaltet ist und der auf ein Taktimpulssignal hin leitend gemacht wird, das an die Gate-Elektrode angelegt wird, und eine logische Gatterschaltung aufweist, die eine Anzahl zweiter Transistoren vom zweiten Kanal-Typ enthält, deren Source-Drain-Leitungswege zwischen die Ausgangsklemme und die zweite Energieversorgungsklemme geschaltet sind und deren Gate-Elektroden mit einem logischen Eingangssignal versorgt werden, wobei diese Schaltungsanordnung so aufgebaut ist, daß der Strom nicht gleichzeitig zwischen der ersten Energieversorgungsklemme und der Ausgangs-A logic circuit arrangement is known which has a first and a second power supply terminal, between which there is a working voltage, an output terminal, a first transistor of a channel type whose source-drain connection path between the first power supply terminal and the output terminal is switched and which is made conductive in response to a clock pulse signal which is applied to the gate electrode, and a gate logic circuit comprising a number second transistors of the second channel type, whose source-drain conduction paths between the output terminal and the second power supply terminal is connected and the gate electrodes thereof be supplied with a logical input signal, this circuit arrangement being constructed in such a way that that the current does not flow simultaneously between the first power supply terminal and the output

klemme und zwischen der Ausgangsklemme und der instabilen Arbeitsweise einer logischen Schaltungterminal and between the output terminal and the unstable operation of a logic circuit

zweiten Energieversorgungsklernme fließt. führt. Diese Erscheinung wird des öfteren dann be-second energy supply terminal flows. leads. This phenomenon is often

Um em gleichzeitiges Fließen des Stromes zu ver- obachtet, wenn mehrere Transistoren in einer Iogi-In order to observe a simultaneous flow of the current when several transistors in a logic

meiden, wurde versucht, an die zweite Energiever- sehen Gitterschaltung in Reihe geschaltet sind,avoid, an attempt was made to connect to the second energy supply grid circuit in series,

sorgungskkmme das komplmentäre Signal eines 5 Es ist daher das Ziel der Erfindung, eine logischesorgungskkmme the complementary signal of a 5 It is therefore the aim of the invention to provide a logical

Takümpulssignals anzulegen, das an die Gate-Elek- Schaltungsanordnung zu liefern, die auf ein Takt-To apply clock pulse signal, which is to be supplied to the gate-elec circuit arrangement, which is based on a clock

trode des ersten Transistors angelegt wird, oder impulssignal mit höherer Frequenz hin stabil undtrode of the first transistor is applied, or pulse signal with a higher frequency towards stable and

einen dritten Transistor vom zweiten Kanal-Typ in sicher arbeiteta third transistor of the second channel type in working safely

Reihe mit der logischen Gatterschaltung zwischen Zur Lösung dieser Aufgabe sind bei einer Anord-Row with the logic gate circuit between To solve this task, an arrangement

die Ausgangskiemine und die zweite Energieversor- io nung der eingangs genannten Art die aus dem kenn-the exit mine and the second energy supply of the type mentioned at the beginning of the

gungsklemme in der Weise zu schalten, daß die zeichnenden Teil des Patentanspruchs 1 entnehm-to switch supply terminal in such a way that the drawing part of claim 1 removed

Gate-Elektrode des dritten Transistors mit dem glei- baren Merkmale vorgesehen.Gate electrode of the third transistor provided with the same features.

chen Taktimpuls versorgt wird, der an die Gate- Im folgenden werden beispielsweise bevorzuetechen clock pulse is supplied to the gate In the following, for example, are preferred

Elektrode des ersten Transistors angelegt wird, oder Ausführungsformen der Erfindung an Hand derElectrode of the first transistor is applied, or embodiments of the invention based on the

an die Gate-Elektrode wenigstens eines der zweiten i₅ Zeichnung näher erläutertto the gate electrode at least one of the second i ₅ drawing explained in more detail

Transistoren, die die logische Gatterschaltung bilden, Fig. 1 zeigt das Schaltbild einer Ausführungsein UND-Ausgangssignal oder ein ODER-Ausgangs- form der erfindungsgemäßen logischen Schaltungssignal zu legen, die beide den Taktimpuls und ein anordnung;
logisches Eingangssignal enthalten. Fig. 2 zeigt eine Darstellung der Wellenform zurTransistors which form the logic gate circuit, FIG. 1 shows the circuit diagram of an embodiment for placing an AND output signal or an OR output form of the logic circuit signal according to the invention, both of which are the clock pulse and an arrangement;
logical input signal included. Fig. 2 shows a representation of the waveform for

Solche Schaltungsanordnungen zeigen infolge des 20 Erläuterung der Arbeitsweise der F i g. 1 dargestell-As a result of the explanation of the mode of operation of FIGS. 1 illustrated

nicht gleichzeitigen Aufbaus eines Stromleitungs- ten logischen Schaltungsanordnung;non-simultaneous construction of a power line th logic circuit arrangement;

weges zwischen der ersten Energieversorgungs- F i g. 3 zeigt eine Änderung der in F i g. 1 darue-path between the first energy supply F i g. FIG. 3 shows a change in the mode shown in FIG. 1 above

klemme und der Ausgangsklemme und eines Strom- stellten .Anordnung;terminal and the output terminal and a power point .Arrangement;

leitungsweges zwischen der Ausgangsklemme und F i g. 4 zeigt eine andere Änderung der in F i g. 1conduction path between the output terminal and F i g. FIG. 4 shows another change to the one in FIG. 1

der zweiten Energieversorgungsklemme einen ge- 23 dargestellten Anordnung;the second power supply terminal has an arrangement shown in FIG.

ringeren Energieverbrauch und machen die Verwen- Fig. 5 A, 5B, 6A, 6B und 7 A, 7B zeigen weidung von einer nur sehr geringen Anzajil von Tran- tere Ausführungsformen der erfindungsgemaßen losistoren erforderlich. Diesbezüglich sind sie beson- gischen Schaltungsanordnung,
ders für integrierte Schaltungen geeignet. Im folgenden wird eine erste Ausführungsform derFig. 5A, 5B, 6A, 6B and 7A, 7B show only a very small number of other embodiments of the losistors according to the invention are required. In this regard, they are special circuit arrangements,
suitable for integrated circuits. In the following a first embodiment of the

Ein Isolierschichtfeldeffekttransistor weist zwei 30 Erfindung an Hand der F i g. 1 und 2 beschrieben,
verschiedene Arbeitsweisen, in Source-Basis-Schal- Obwohl natürlich eine negative Logik verwandt tung und in Source-Folgcr-Scbaltung auf. Bei der werden kann, wird zur Erläuterung im folgenden die Source-Folger-Schaltung weist der Drain eine feste positive Logik herangezogen, bei der ein hoher Vorspannung auf oder ist das Potential der Source Spannungspegel durch einen binären Wert »1« und durch das Potential des Drain bestimmt. Die Aus- 35 ein niedriger Spannungspegel durch einen binären gangsspannung der Source ist bei einem Wert gesät- Wert »0« dargestellt wird. In der Zeichnung sind mit tigt, der um eine Schwellspannung (Viii) unter dem S die Source und mit D der Drain eines Transistors Pegel einer Spannung liegt, die der Gate-Elektrode bezeichnet. Ein zwischen 5 und D zeigender Pfeil geliefert wird, und ist die Schaltgeschwindigkeit ge- steht für das Substrat jedes Transistors. Die Richring. Andererseits weist die Source bei der Source- 40 tungs des Pfeiles zeigt an, ob der Transistor ein P-Basis-Schaltung eine feste Vorspannung auf oder ist Kanal-Typ oger ein N-Kanal-Typ ist. Im Falle eines das Potential des Drain durch das Potential der P-Kanal-Transistors ist der Pfeil nach außen und im Source bestimmt. Der Pegel der Ausgangsspannung Falle eines N-Kanal-Transistors nach innen gerichtet, des Drain wird gewöhnlich gleich dem Potential der Zwischen eine Energieversorgungsklemme 101 Source, und die Schaltgeschwindigkeit ist sehr hoch. 45 und eine erste Ausgangsklemme 103 ist ein Leitungs-Im allgemeinen sind von den zweiten Transistoren, weg eines P-Kanal-Transistors 105 geschaltet, dessen die eine logischt Gatterschaltung bilden, ein Transi- Gate-Elektrode mit einem Taktimpulssignal Φ verstor oder mehrere Transistoren, der bzw. die sich sorgt wird. Eine erste logische Gatterschaltung LO1 von dem einen oder den Transistoren unterscheiden, und eine zweite logische Gatterschaltung LOl sind in deren Sourcen mit der zweiten Energieversorgungs- 50 Serie zwischen die erste Ausgangsklemme 103 und klemme oder der Erde verbunden sind, während eine zweite Energieversorgungsklemme 102 geschaleines Teils eines Taktimpulssignalzyklus in Source- tet, die mit einem Taktimpulssignal ~Φ~ versorgt wird. Folger-Schaltung geschaltet und werden in Source- Die erste logische Gatterschaltung LOl besteht bei-Basis-Schaltung während des Restes des Taktimpuls- spielsweise aus N-Kanal-Transistoren 111 und 112, signalzyklus betrieben. Während der Periode der 55 deren Leitungswege in Reihe geschaltet sind, und Source-Folger-Schaltung ist daher die Schaltge- aus in Reihe geschalteten N-Kanal-Transistoren 113 schwindigkeit gering und eine relativ große Zeit- und 114, die parallel zu den in Reihe geschalteten spanne erforderlich, bis die Arbeitsweise stabil wird. N-Kanal-Transistoren 111 und 112 angeordnet sind. Während dieser Periode ist eine bestimmte Zeit er- Logische Eingangssignale oder Dateneingangssignale forderlich, bis die Spannungspegel der Ausgangs- 60 All, All, All und All werden den logischen klemme und eines Verbindungspunkl.es der zwei Transistoren 111, 112, 113 und 114 jeweils geliefert. Transistoren, die die logische Gatterschaltung bilden, Die zweite logische Gatterschaltung LOl besteht aus ihren normalen Wert einnehmen. Aus diesem Grunde N-Kanal-Transistoren 115, 116, 117 und 118, die ist es schwierig, die Schaltfrequenz oder die Fre- ähnlich wie die Transistoren 111, 112, 113 und 114 quenz eines Taktimpulssignals größer als einen be- 65 der ersten logischen Gatterschaltung LOl geschaltet stimmten Wert zu machen. Wenn eine höhere Fre- sind. Die Gate-Elektroden der Transistoren 115, 116.. quenz erreicht wird, sinkt der Pegel der Ausgangs- 117 und 118 werden mit Dateneingangssignalen B11, snannune unter einen bestimmten Wert, was zu einer B12, B 21 und B 11 jeweils versorgt. Die SourcenAn insulated gate field effect transistor has two inventions with reference to FIGS. 1 and 2 described,
different modes of operation, in source-base circuit although of course a negative logic is used and in source-follow circuit circuit on. In the following, the source follower circuit is used for explanation, the drain has a fixed positive logic, in which a high bias voltage or the potential of the source voltage level is given by a binary value "1" and by the potential of the Drain determined. The output 35 a low voltage level through a binary output voltage of the source is set at a value "0" is shown. In the drawing are taken with, which is a threshold voltage (Viii) below the S is the source and with D the drain of a transistor level of a voltage that denotes the gate electrode. An arrow pointing between 5 and D is provided, and is the switching speed represents the substrate of each transistor. The Richring. On the other hand, the source at the source of the arrow indicates whether the transistor is a P-base circuit with a fixed bias voltage or is a channel type or an N-channel type. In the case of the potential of the drain by the potential of the P-channel transistor, the arrow is determined outward and in the source. The level of the output voltage of the case directed an N-channel transistor inwards, the drain is usually equal to the potential of the intermediate terminal 101, a power supply source, and the switching speed is very high. 45 and a first output terminal 103 is a line-In general, from the second transistors, a P-channel transistor 105 , which forms a logic gate circuit, is connected to a transi-gate electrode with a clock pulse signal Φ or several transistors, who will care. A first logic gate circuit LO 1 differentiate from the one or the transistors, and a second logic gate circuit LOl are connected in their sources to the second power supply 50 series between the first output terminal 103 and terminal or ground, while a second power supply terminal 102 is connected Part of a clock pulse signal cycle in source that is supplied with a clock pulse signal ~ Φ ~. Follower circuit switched and is to source the first logic gate circuit at LOl-base circuit while the remainder of the clock pulse game, from N-channel transistors 111 and 112, operated signal cycle. During the period of 55 whose conduction paths are connected in series, and source follower circuit, the switching speed from series-connected N-channel transistors 113 is low and a relatively long time and 114, which are parallel to the series switched span is required until the mode of operation becomes stable. N-channel transistors 111 and 112 are arranged. During this period, a certain amount of time is required until the voltage levels of the output 60 All, All, All and All are supplied to the logic terminal and a connection point of the two transistors 111, 112, 113 and 114, respectively . Transistors that form the logic gate circuit, The second logic gate circuit LOl consists of their normal value. For this reason, N-channel transistors 115, 116, 117 and 118, which make it difficult to set the switching frequency or the frequency, similar to transistors 111, 112, 113 and 114, of a clock pulse signal is greater than any one of the first logic Gate circuit LOl switched to make correct value. When a higher fre- are. The gate electrodes of the transistors 115, 116 .. frequency is reached, the level of the output 117 and 118 are supplied with data input signals B 11, snannune below a certain value, resulting in a B 12, B 21 and B 11 respectively. The sources

jer logischen Transistoren 112 und 114 und die Drains der logischen Transistoren 115 und 117 sind mit einer zweiten Ausgangsklemme 114 verbunden.Each of the logic transistors 112 and 114 and the drains of the logic transistors 115 and 117 are connected to a second output terminal 114 .

Zwischen die erste Energieversorgungsklemme 101 und die zweite Ausgangsklemme 104 ist der Leitungsweg eines P-Kanal-Transistors 106 geschaltet, dessen Gate-Elektrode mit einem Taktimpulssignal Φ versorgt wird. Die Substrate der P-Kanal-Transistoren 105 und 106 sind mit der ersten Energieversorgungsklemme 1.01 verbunden, an die die Spannung + VDD einer Hochspannungsquelle angelegt wird. Die Substrate der N-Kanal-Transistoren 111 bis 118 sind geerdet. Mit Cl und C 2 sind Ausgangs- oder Lastkondensatoren an der ersten und zweiten Ausgangsklemme 103 und 104 bezeichnet.The conduction path of a P-channel transistor 106 , the gate electrode of which is supplied with a clock pulse signal Φ , is connected between the first energy supply terminal 101 and the second output terminal 104. The substrates of the P-channel transistors 105 and 106 are connected to the first power supply terminal 1.01 , to which the voltage + VDD of a high voltage source is applied. The substrates of the N-channel transistors 111 to 118 are grounded. Output or load capacitors at the first and second output terminals 103 and 104 are denoted by Cl and C 2.

Wenn das Taktimpulssignal Φ den binären Wert »0« oder null Volt aufweist, sind die Transistoren 105 und 106 leitend, so daß eine Aufladung der Kondensatoren C1 und C 2 auf +VDD Volt verzwischen der zweiten Ausgangsklemme 104 und der zweiten Energieversorgungsklemme 102 geschaffen. Damit wird die Ladungsspannung des Kondensators Cl, die bei Φ = 0 vorherrschte, aufrechterhalten. Das heißt, daß das zweite Ausgangssignal 01, das bei Φ — 1 erhalten wird, dargestellt wird durchWhen the clock pulse signal Φ has the binary value "0" or zero volts, the transistors 105 and 106 are conductive, so that the capacitors C1 and C 2 are charged to + VDD volts between the second output terminal 104 and the second power supply terminal 102 . The charge voltage of the capacitor Cl, which prevailed at Φ = 0 , is thus maintained. That is, the second output signal 01 obtained at Φ - 1 is represented by

Ol = B11B12 + B21B22.Ol = B11B12 + B21B22.

Unter der Annahme, daß Φ = 1 ist, wird ein Stromleitungsweg zwischen der zweiten Ausgangsklemme 104 und der zweiten Energievcrsorgungsklemme 102 aufgebaut, das heißt, daßAssuming that Φ = 1, a power conduction path is established between the second output terminal 104 and the second power supply terminal 102 , that is, that

BIlBIl + B11B21 = 1 BIlBIl + B11B21 = 1

Wenn zu diesem Zeitpunkt die logischen Eingangssignale All und A 12 und/oder A 21 und A 11 den logischen Wert»l« aufweisen, wenn beispielsursacht und die Erzeugung eines ersten und eines 20 weise A H=A 12 = 0 und AIl = AIl=X ist, werzweiten Ausgangssignals 01 und Ol mit dem binä- den die Transistoren 111 und 112 nichtleitend und ren Wert »1« möglich wird. Zu diesem Zeitpunkt die Transistoren 113 und 114 leitend. Dementsprewird die zweite Energieversorgungsklemme 101 mit chend wird zwischen der ersten Ausgangsklemme dem Signal Φ, das heißt, mit +VDD Volt versorgt 103 und der zweiten Energieversorgungsklemme 102 und kommen damit die erste und zweite Energiever- 15 ein Stromleitungsweg erzeugt und wird die Spannung sorgungsklemme 101 und 102 auf das gleiche Poten- des Kondensators Cl, der bei Φ = 0 aufgeladen tial. Daher fließt kein Strom von der ersten Energie- wurde, entladen. Folglich weist das erste Ausgangsversorgungsklemme 101 zur zweiten Energieversor- signal O 2 einen Pegel von null Volt, das heißt einen gungsklemme 102. logischen Wert »0« auf. Wenn andererseits wenig-If at this point in time the logical input signals All and A 12 and / or A 21 and A 11 have the logical value "1", if this is the case and the generation of a first and a 20-wise AH = A 12 = 0 and AIl = AIl = X is, if the second output signal 0 1 and Ol with the binary transistors 111 and 112 are non-conductive and their value “1” becomes possible. At this point in time, the transistors 113 and 114 are conductive. Accordingly, the second power supply terminal 101 is switched between the first output terminal, the signal Φ, that is, with + VDD volts 103 and the second power supply terminal 102 and thus come the first and second power supply 15 a power conduction path is generated and the voltage supply terminal 101 and 102 to the same potential of the capacitor Cl, which is charged at Φ = 0 tial. Therefore, no current flows from the first energy was discharged. As a result, the first output supply terminal 101 for the second energy supply signal O 2 has a level of zero volts, that is to say a supply terminal 102. logic value “0”. On the other hand, if little-

Wenn Φ=1 ist, befinden sich beide P-Kanal- 30 stens eines der logischen Eingangssignale A 11 und Transistoren 105 und 106 im nichtleitenden Zustand A 12 und wenigstens eines der logischen Eingangsund nimmt die zweite Energieversorgungsklemme signale A 21 und A 11 den logischen Wert »0« auf- 102 das Erdpotential an. Wenn zu diesem Zeitpunkt weist, wird kein Stromleitungsweg zwischen der beide Dateneingangssignale ß 11 und B12 oder B 21 ersten Ausgangsklemme 103 und der zweiten Enerc.e- und B 22 einen binären Wert »1« aufweisen, wenn 35 Versorgungsklemme 102 aufgebaut und wird die beispielsweise BIl=I, B12=l, BIl = X und B22 Spannung +FDDVoIt, das heißt der logische = 0 ist, dann werden die Transistoren 115, 116 und Wert »1« des Kondensators Cl, der bei Φ--=ϊ vor- 117 leitend und der Transistor 118 nichtleitend. herrschte, aufrechterhalten. Wenn zwischen der Aus-Zwischen der zweiten Ausgangsklemme 104 und der gangsklemme 104 und der zweiten Energieversorzweiten Energieversorgungsklemme 102 wird ein 40 gungsklemme 102 kein Stromleitungsweg geschaffen Stromleitungsweg aufgebaut. Als Folge davon wird wird, das heißt, wenn
der Kondensator C 2, der auf +VDD Volt aufgeladen ist, über diesen Stromleitungsweg entladen und B11 · B12 + B 21 · B 22 = 0
wird seine Spannung auf OVoIt herabgesetzt. WennIf Φ = 1, both P-channel 30 are at least one of the logical input signals A 11 and transistors 105 and 106 in the non-conductive state A 12 and at least one of the logical input and the second power supply terminal signals A 21 and A 11 take the logical value "0" to 102 the earth potential. If at this point in time, no power conduction path between the two data input signals ß 11 and B12 or B 21 first output terminal 103 and the second Enerc.e- and B 22 will have a binary value "1" when 35 supply terminal 102 is established and is the example BIl = I, B12 = l, BIl = X and B22 voltage + FDDVoIt, that is, the logic = 0, then the transistors 115, 116 and value "1" of the capacitor Cl, which is present at Φ - = ϊ 117 conductive and transistor 118 non-conductive. prevailed, maintained. If the off between the second output terminal 104 and the terminal block 104 and the second power supply terminal 102 is Energieversorzweiten between a supply terminal 40 created constructed current conduction path 102 no current conduction path. As a result, will, that is, if
the capacitor C 2, which is charged to + VDD volts, is discharged via this current conduction path and B11 * B12 + B 21 * B 22 = 0
its voltage is reduced to OVoIt. When

wenigstens beide logischen Eingangssignale BIl und 45 ist, wird kein Stromleitungsweg zwischen der ersten B12 oder wenigstens beide logischen Eingangs- Ausgangsklemme 103 und der zweiten EnergieversignaleB21 und B 22 den logischen Wert »0« auf- sorgungsklemme 102 geschaffen und wird das erste weisen, wird wenigstens einer der Transistoren 115 Ausgangssignal 01 auf einem logischen Wert »0« und 116 und einer der Transistoren 117 und 118 der bei Φ = 0 vorherrschte, gehalten. Das heißt, da£ nichtleitend und wird damit kein Stromleitungsweg 50 das erste Ausgangssignal 01 dargestellt wird durcrat least two logic input signals BIL and 45 will not create a current conduction path between the first B12 or at least two logical input-output terminal 103 and the second EnergieversignaleB21 and B 22 has the logic value "0" sorgungsklemme up 102 and the first point, is at least one of the transistors 115 output signal 0 1 at a logic value "0" and 116 and one of the transistors 117 and 118 which prevailed at Φ = 0, held. This means that the first output signal 0 1 is represented by the first output signal 0 1 because it is non-conductive and therefore no current conduction path 50

Ol = (AU A12 + A21 A 22) -(BIl-B12 + B21B22). Ol = (AU A12 + A21 A 22) - (BIl-B12 + B21B22).

Bei der in Fig. 1 dargestellten Ausführungsform kann das Ausgangssignal O 2 erforderlichenfalls als Ausgangssignal der zweiten logischen Gatterschaltung LO 1 sowie als Ausgangssignal 01 der ersten logischen Gatterschaltung LOl verwandt werden. Die Verwendung des Ausgangssignals 01 ist nicht unbedingt erforderlich. Bei dieser Ausführungsform der Erfindung sind wenigstens zwei Transistoren, beispielsweise die Transistoren 112 und 115, in Reihe geschaltet und kann der Transistor 106 zwischen den Verbindungspunkt der zwei Transistoren oder die Ausgangsklemme 104 und die erste Energieversorgungsklemme 101 geschaltet sein. Die Transistoren 105 und 106 müssen nicht notwendigerweise P-Kanal-Transistoren sein, sondern es können auch In the embodiment shown in FIG. 1, the output signal O 2 can, if necessary, be used as an output signal from the second logic gate circuit LO 1 and as an output signal 0 1 from the first logic gate circuit LO1 . The use of the output signal 01 is not absolutely necessary. In this embodiment of the invention, at least two transistors, for example the transistors 112 and 115, are connected in series and the transistor 106 can be connected between the connection point of the two transistors or the output terminal 104 and the first power supply terminal 101 . The transistors 105 and 106 do not necessarily have to be P-channel transistors, but they can also be

andere Transistoren verwandt werden, die mit dei N-Kanal-Transistoren 111 bis 118 identisch sind In diesem Falle können Taktimpulssignale <5 an di Gate-Elektroden der Transistoren jeweils angeleg werden. Das feste Potential + VDD muß nicht not wendigerweise der ersten Energieversorgungsklemm geliefert werden, sondern an die erste Energievei sorgungsklemme 101 kann ein Taktimpulssignal ~< angelegt werden. other transistors are used which are identical to the N-channel transistors 111 to 118. In this case, clock pulse signals <5 can be applied to the gate electrodes of the transistors . The fixed potential + VDD does not need not sarily the first power supply terminal are provided, but sorgungsklemme to the first Energievei 101 a clock pulse signal ~ <can be applied.

F i g. 2 zeigt die Darstellung von Wellenformel die dann erhalten werden, wenn die Dateneingangs signale A 11. A 12, und BIl alle den logischen We »1« und All, All, BIl und B22 alle den log sehen Wert »0« aufweisen, das heißt, wenn die Trai sistoren 111, 112 und 115 immer im eingeschaltete F i g. 2 shows the representation of wave formulas that are obtained when the data input signals A 11, A 12, and BIl all have the logical We "1" and All, All, BIl and B 22 all have the log value "0" that is, if the trai sistors 111, 112 and 115 are always switched on

C-C-

daß selbst bei Φ—\ und ßl2=0 die Transistoren 105 und 106 gesperrt und die Transistoren 111 und 112 durchgeschaltet werden. Die am Ende des Vorganges herrschenden Spannungen V 1 und V 3 derthat even with Φ— \ and ßl2 = 0 the transistors 105 and 106 are blocked and the transistors 111 and 112 are turned on. The voltages V 1 and V 3 of the prevailing at the end of the process

VDD - Vth > VDD - Vth >

ClVDD +Cl VlClVDD + Cl Vl

Vl = V3 = Vl = V3 =

Zustand und die Transistoren 113, 114,117 und 118 immer im gesperrten Zustand sind. Wen.:, ein Signal B12, wie es in Fig. 2c dargestellt ist, dem Gate des Transistors 116 geliefert wird, haben ein erstesState and the transistors 113, 114, 117 and 118 are always in the blocked state. If a signal B12 as shown in Fig. 2c is provided to the gate of transistor 116, have a first

Ausgangssignal 01 und ein zweites Ausgangssignal 5 Ausgangssignale Ol und O 2 sind dann, wenn Ol Wellenform, wie sie in den Fig. 2d und 2e jeweils durch ausgezogene Linien dargestellt sind. Innerhalb der Wellenformen d und e der Ausgangssignale Ol und Ol ist der Spannungspegel der Abschnitte 201 und 211 ein Spannungspegel, der bei 10
ßl2=l und Φ=1 vorherrscht, das heißt, der Spannungspegel des Erdpotentials, oder der lojpsche Wert
»0«. Der Spannungspegel 203 und 213 ist der normale Spannungspegel von + VDD Volt oder der logigische Wert »1«, wenn Φ=0 oder wenn B 12=0 ₁₅
und Φ=1 ist. Die Umschaltbereiche 202 und 205
des Ausgangssignals 01 und die Umschaltbereiche
212 und 215 des Ausgangssignals O 2 sind Wellenformen die dann erhalten werden, wenn die Ausgangsklemmen 103 und 104 von der Spannung Null _3O
auf +VDD Volt aufgeladen werden. Zu diesem
Zeitpunkt werden die Transistoren 105 und 106 in
Source-Basis-Schaltung betrieben und die Kondensatoren C1 und C 2 für eine kurze Zeit aufgeladen.Output signal 0 1 and a second output signal 5 are output signals O1 and O2 when O1 is a waveform as shown in FIGS. 2d and 2e, respectively, by solid lines. Within the waveforms d and e of the output signals Ol and Ol , the voltage level of the sections 201 and 211 is a voltage level indicated at 10
ßl2 = l and Φ = 1 prevails, that is, the voltage level of the earth potential, or the lojp's value
"0". The voltage level 203 and 213 is the normal voltage level of + VDD volts or the logical value "1" if Φ = 0 or if B 12 = 0 ₁₅
and Φ = 1. The switching areas 202 and 205
of the output signal 0 1 and the switching ranges
212 and 215 of the output signal O 2 are waveforms which are obtained when the output _{terminals 103 and 104 of the voltage zero 3O}
charged to + VDD volts. To this
Time, the transistors 105 and 106 in
Source-base circuit operated and the capacitors C1 and C 2 charged for a short time.

und wennand if

VDD = Vth < VDD = Vth <

Cl + Cl Cl + Cl VlVl ClCl VDD + ClVDD + Cl Cl+ ClCl + Cl VlVl ClCl VDD + Cl-VDD + Cl-

Cl+ ClCl + Cl

Vl= VDD - {VDD -Vth-Vl) C HC1Vl = VDD - {VDD -Vth-Vl) C HC1

undand

V3= VDD-Vth.V3 = VDD-Vth.

Die Umschaltbereiche 209 und 219 zeigen einen Vorgang, bei dem der Kondensator C1, nachdem einThe switching areas 209 and 219 show a process in which the capacitor C1 after a

Die Umschaltbereiche 204 und 214 der Wellen- _I5 Taktimpulssignal Φ auf Null reduziert ist, auf formen der Ausgangssignale zeigen die entladenen eine Spannung +VDD aufgeladen wird, während Wellenformen der Kondensatoren C1 und C2 an, der Kondensator C2 auf eine Spannung VDD — Vth die bei Φ=1 und Z? 12=1 vorherrschten. Da in die- aufgeladen wird.The switching areas 204 and 214 of the wave _I5 clock pulse signal Φ is reduced to zero, on the forms of the output signals show the discharged a voltage + VDD is charged, while waveforms of the capacitors C1 and C2, the capacitor C2 to a voltage VDD - Vth which at Φ = 1 and Z? 12 = 1 prevailed. Because in the- is charged.

sem Falle die Transistoren 111, 112, 115 und 116 Das Potential V2 der Ausgangswellenform Ol istIn this case, the transistors 111, 112, 115 and 116. The potential V 2 of the output waveform is Ol

in Source-Basis-Schaltung betrieben werden, werden _3O relativ zum Potential VDD des normalen logischen "** ~^J "*" "~ " " " Wertes »1« versetzt, und die Arbeitsweise der logiare operated in source-base circuit, _3O are offset relative to the potential VDD of the normal logical "** ~ ^J " * "" ~ """value" 1 ", and the operation of the logi

schen Schaltung wird instabil. Das Potential V 3 der Ausgangswellenform O 2 liegt etwas unterhalb des Potentials Vl und kann nicht als Ausgangssignalcircuit becomes unstable. The potential V 3 of the output waveform O 2 is slightly below the potential Vl and cannot be used as an output signal

die Kondensatoren CIl und C12 in kurzer Zeit entladen. Jedoch ist die Umschaltzeit zum Zeitpunkt der Entladung langer als die Umschaltzeit zum Zeitpunkt der Aufladung, was vom gesamten Widerthe capacitors CIl and C12 in a short time unload. However, the switching time at the time of discharge is longer than the switching time at the time the charge, what of the total cons

standswert der Leitungswege der in Serie geschalte- ₃₅ verwandt werden. Um einen stabilen Ausgangsspanten Transistoren abhängt, die einen Stxomleitungs- · - - - .. . „ . weg bilden.value of the line paths that are connected in series ₃₅ are used. In order to have a stable output frame depends on transistors that have a Stxomleitungs- · - - - ... ". form away.

Die unterbrochenen Linien in den Wellenformen der Ausgangssignale Ol und Ol bezeichnen Wellenformen von Ausgangssignalen, die dann erhalten werden, wenn der Transistor 106 nicht verwandt wird. Der Abschnitt 216 der Wellenform des Ausgangssignals 02 stellt eine Wellenform dar, die dann erhalten wird, wenn der Kondensator C 2 während der Zeitdauer Φ = 0 mit der Spannung + VDD über die Transistoren 105, 111 und 112 aufgeladen und durch das Taktimpulssignal Φ über die Transistoren 115 und 116 entladen wird. Der Abschnitt 217 der Wellenform des Ausgangssignals O 2 stellt eine WeI-The broken lines in the waveforms of the output signals O1 and O1 indicate waveforms of output signals obtained when the transistor 106 is not used. The section 216 of the waveform of the output signal 02 represents a waveform which is obtained when the capacitor C 2 is charged with the voltage + VDD via the transistors 105, 111 and 112 during the period Φ = 0 and through the clock pulse signal Φ via the Transistors 115 and 116 is discharged. The section 217 of the waveform of the output signal O 2 represents a WeI-

tenform dar, die dann erhalten wird, wenn der Kon- _Transistoren {$, ₁₀₅ und 106 wir dasselbe TaktdensatorC2 wahrend der Zeitdauer^=0m.t der ^ £ _{u f} _Od^ ^ _{kem Strcm}.form which is obtained when the con _transistors {$, ₁₀₅ and 106 we use the same clock capacitor C2 during the period of time ^ = 0m.t of the ^ _uf _Od ^ ^ _{kem strcm} .

Spannung +VDD über die Transistoren 105, 111 ^ 5" 6Voltage + VDD across transistors 105, 111 ^ 5 "6

und 112 aufgeladen wird. In diesem Falle arbeitet der Transistor in Source-Basis-Schaltung, während die Transistoren 111, 112, 115 und 116 in Drain-Basis-Schaltung arbeiten. In diesem Fall kann während der Zeitdauer Φ=0 der Kondensator C2 nicht auf die Sättigungsspannung (+ VDD — Schwellenspannung Vth) aufgeladen werden. Unter der Annahme, daß die Ladungsspannung des Kondensatorsand 112 is charged. In this case, the transistor operates in source-base connection, while transistors 111, 112, 115 and 116 operate in drain-base connection. In this case, the capacitor C2 cannot be charged to the saturation voltage (+ VDD - threshold voltage Vth) during the period Φ = 0. Assuming the charge voltage of the capacitor

nungspegel zu erhalten, ist es notwendig, den Zeitabschnitt Φ = 0 weiter auszudehnen. Es ist daher offensichtlich, daß eine hohe Arbeitsfrequenz schwierig zu erhalten istTo obtain voltage level, it is necessary to extend the time segment Φ = 0 further. It is therefore it is apparent that a high operating frequency is difficult to obtain

F i g. 3 zeigt eine Änderung der in F i g. 1 dargestellten Ausführungsform der Erfindung. Zwischen die zweite Ausgangsklemme 104 und eine zweite Energieversorgungsklemme· oder Erdklemme 102 ist in Reihe mit der logischen Gatterschaltung LO 2 ein Leitungsweg eines N-Kanal-Transistors 107 geschalteto, dessen Gate-Elektrode mit einem Taktimpulssignal Φ versorgt wird. Der Transistor 107 und die Transistoren 105 und 106 sind von entgegengesetztem Kanal-Typ, und den Gate-Elektroden dieserF i g. FIG. 3 shows a change in the mode shown in FIG. 1 illustrated embodiment of the invention. A conduction path of an N-channel transistor 107 is connected in series with the logic gate circuit LO 2 between the second output terminal 104 and a second energy supply terminal or ground terminal 102, the gate electrode of which is supplied with a clock pulse signal Φ. The transistor 107 and the transistors 105 and 106 are of opposite channel type, and the gate electrodes thereof

leitungsweg von einer ersten Energieversorgungsklemme 101 zur zweiten Energieversorgungsklemme 102 erzeugtline path from a first power supply terminal 101 to the second power supply terminal 102 generated

In F i g. 4 wird ein UND-Ausgangssignal Φ · B12 das ein Taktimpulssignal Φ und ein Datensignal B U enthält, der Gate-Elektrode des Transistors 116 ge liefert, der in der zweiten logischen Gatterschaltung LO1 enthalten ist, und wird ein UND-AusgangsIn Fig. 4, an AND output signal Φ · B 12 containing a clock pulse signal Φ and a data signal BU is supplied to the gate electrode of the transistor 116 contained in the second gate logic circuit LO1 , and becomes an AND output

C^lie^U^EnT_e ^Ud?r^e7oreV=0ToTe^^ - signal Φ-Β12, das ein Taktsignal Φ und eü = V1 ist, dann beträgt die Spannung des Konden- Datensignal B 22 enthält, an die Gate-Elektrode de: satorsCl +FDDVoIt. Der Abschnitt 288 des Aus- Transistors 118 angelegt. Wenn daher die P-Kanal gangssignalsOl und der Abschnitt 218 des Aus- Transistoren 105 und 106 leitend sind sind du gangssignals O 2 stellen einen Vorgang dar, bei dem N-Kanal-Transistoren 116 und 118 nicht absolu eine Ladungsspannung + VDD des Kondensators 65 leitend. Das gleiche gilt umgekehrt. Selbst in diesen Cl weiterhin auch den Kondensator C 2, der auf Fall wird kein Stromleitungsweg von der ersten Ener eine Spannung Vl geladen ist, über die Transistoren gieversorgungsklemme 101 zur zweiten Energiever 111 und 112 auflädt. Der Grund dafür liegt darin, sorgungsklemme 102 aufgebaut Wenn eine negativC ^ lie ^U ^ EnT _e ^U d? R ^ e7oreV = 0ToTe ^^ - signal Φ-Β12, which is a clock signal Φ and eü = V1 , then the voltage of the condensate data signal B 22 contains to the gate electrode de: satorsCl + FDDVoIt. Section 288 of off transistor 118 is applied. If, therefore, the P-channel output signal Ol and the section 218 of the out transistors 105 and 106 are conductive, the output signals O 2 represent a process in which N-channel transistors 116 and 118 do not have a charge voltage + VDD of the capacitor 65 conductive . The same is true in reverse. Even in this C1, the capacitor C 2, which in the event no current conduction path is charged from the first energy a voltage Vl , charges via the transistors gieversorgungsklemme 101 to the second Energiever 111 and 112. The reason for this is the supply terminal 102 built up when a negative

/nn /1/ /n~r / nn / 1 / / n ~ r

Logik verwandt wird, wird ein ODER-Ausgangssignal Φ -I- B12, das ein Taktimpulssignal Φ und ein Datensignal B12 enthält, der Gate-Elektrode des Transistors 116 geliefert und wird ein ODER-Ausgangssignal Φ -\- B 22, das ein T?.ktimpulssignal Φ und ein Datensignal B 22 enthält, der Gate-Elektrode des Transistors 118 geliefert.Logic is used, an OR output signal Φ -I- B 12 containing a clock pulse signal Φ and a data signal B12 is supplied to the gate electrode of transistor 116 and an OR output signal Φ - \ - B 22 which is a T. ? .ktimpulssignal Φ and a data signal B 22 , the gate electrode of the transistor 118 is supplied.

Die Fig. 5A, 5B, 6A, 6B und 7A, 7B zeigen andere Ausführungsformen der Erfindung, die erste logische Gatterschaltungen A, C, D ... N und eine zweite gemeinsame logische Gatterschaltung B enthalten, die N-Kanal-Transistoren jeweils aufweisen.Figures 5A, 5B, 6A, 6B and 7A, 7B show other embodiments of the invention which include first gate logic circuits A, C, D ... N and a second common gate logic circuit B each having N-channel transistors .

1010

Zwischen eine erste Eneirgieversorgungsklemme 101 und erste Ausgangsklemmen 103-1, 103-2, 103-3... 103-n sind Transistoren 105-1, 105-2 .. . 105-n geschaltet. Es können mehr als eine erste logische Gatterschaltung zwischen jede Ausgangsklemme und eine zweite Ausgangsklemme 104 geschaltet sein. F i g. 5 A, 5 B entsprechen der Ausführungsform von Fig. 1, Fig. 6A, 6B der von Fig. 3 und Fig. 7A, 7 B der Ausführungsform von F i g. 4. Die Arbeitsweise dieser Ausführungsformen ist auf der Grundlage der Arbeitsweise der in den Fig. 1,3 und 4 dargestellten Ausführungsformen leicht einzusehen.Between a first power supply terminal 101 and first output terminals 103-1, 103-2, 103-3 ... 103-n are transistors 105-1, 105-2 ... 105-n switched. There can be more than one first logic gate circuit between each output terminal and a second output terminal 104 may be connected. F i g. 5 A, 5 B correspond to the embodiment of FIG Fig. 1, Fig. 6A, 6B that of Fig. 3 and Fig. 7A, 7B of the embodiment of FIG. 4. The operation of these embodiments is based on the operation of those shown in FIGS. 1, 3 and 4 Embodiments easy to see.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1. Logical circuit arrangement which is constructed using insulating gate field effect transistors, each of which has source and drain regions which delimit a conduction path between them, and a gate electrode, in which circuit arrangement a conduction path of a first transistor between a first power supply terminal and an output terminal is connected so that it becomes conductive by a clock pulse signal applied to the gate electrode of the transistor, and in which the conduction paths of a number of the second. Transistors, which form at least one logic gate circuit, are connected between this output terminal and a second power supply terminal, so that a logic input signal is supplied to each gate electrode of the second transistors, ao the circuit arrangement being constructed so that the current passage from one of these two Energy supply terminals to the other energy supply terminal is prevented, characterized in that these logic gate circuits (LOl, LO 2) have at least two second transistors (111 to 118), the conduction paths of which are connected in series between this output terminal (103) and this second energy supply terminal (102) , wherein the connection point of adjacent second transistors forms a circuit terminal (104), and that a third transistor (106) is provided, the conduction path of which is connected between the first power supply terminal (101) and this circuit terminal (104), and which is connected to its gate by a -Elek trode applied clock pulse signal (Φ) during the period in which the conduction path of this first transistor (105) is conductive, is also conductive.

2. Logical circuit arrangement according to claim 1, characterized in that it first and third transistors (105, 106) are of a channel type similar to that of the second transistor (111 to 118) is opposite.

3. Logic circuit arrangement according to claim 1, characterized in that a device for applying a logical product signal (ΦΒ12, ΦΒ22) or a logical sum signal (Φ + ßl2, Φ + B 22), which consists of a clock pulse signal (Φ) and a logical input signal (B 12, B 22) are formed on the gate electrode of at least one of these second transistors, which are connected between this circuit terminal (104) and this second power supply terminal (102) is provided.

4. Logic circuit arrangement according to claim 1, characterized in that a fourth Transistor (107) is provided, the conduction path between this circuit terminal (104) and of this second power supply terminal (102) in series with the conduction path at least one of these second transistors is switched and at its gate electrode a clock pulse signal (Φ) is fed.

5. Logical circuit arrangement according to claim 1, characterized in that a device is provided for applying a clock pulse signal (Φ) to at least the second power supply terminal (102).

6. Logic circuit arrangement according to claim 1, characterized in that the first and the third transistor (105, 106) are of a channel type which is opposite to the type of the second transistor (111, 112 ...), that at least one second transistor (111, 112 ...) is connected between this output terminal (103) and this circuit terminal (104) to form a first logic gate circuit (LOl) that at least one second transistor (115, 116 ...) between this circuit terminal (104) and this second power supply terminal (102) is connected to form a second logic gate circuit (LO 2), and that this circuit terminal (104) for emitting a logic output signal (O 2) of this second logic gate circuit (LO 2 ) is provided.

7. Logical circuit arrangement according to claim 1, characterized by a plurality of output terminals (103-1, 103-2 ... 103- / 1), a plurality of first transistors (105-1, 105-2 ... 105-n), their conduction paths are each connected between this first power supply terminal (101) and this output terminal and which, in response to a first clock pulse signal (Φ) which is applied to its gate electrode, become conductive for a certain period of time, through at least one first logic gate circuit (A, C, D ... N). which is connected between the respective output terminal and this circuit terminal (104) and contains at least one second transistor, to the gate electrode of which a logic input signal is applied, through a second logic gate circuit (B) which is connected between this circuit terminal (104) and this second Energieversorgyngsklemme (102) is connected and contains at least one second transistor, to the gate electrode of which a logic input signal is applied.