DE2341699C3

DE2341699C3 - Integrated MOS semiconductor circuit

Info

Publication number: DE2341699C3
Application number: DE19732341699
Authority: DE
Inventors: Toyoki Kyoto Takemoto (Japan)
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1972-08-18
Filing date: 1973-08-17
Publication date: 1976-03-04

Description

Die Erfindung bezieht sich auf eine integrierte MOS-Halbleiterschaltung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to an integrated MOS semiconductor circuit according to the preamble of Claim 1.

Bei bekannten Torschaltungen dieser Art (SCP and Solid State Technology, Mär/. 1966, S. 23 bis 29; japanisches »Handbuch integrierter Schaltungen«, herausgegeben von Maruzen Book Company Limited. 1968,. S. 672) besieht die Last aus in Reihe geschalteten MOS-Transistoren, deren Anzahl der der in der ^₀ Steuerstufe parallel geschalteten MOS-Transistoren entspricht und deren Leitungstyp dem der Steuerstufentransistoren entgegengesetzt ist. Hierbei sind die Gate-Elektroden jeweils eines Steuerstufentransistors und eines Lasttransistors miteinander und mit einer (,5 Eingangsklemme verbunden. Diese Torschaltungen weisen den Nachteil auf, daß durch die wegen des Anschließens zweier Gate-Elektroden an die Eingangsklemmen und wegen des Reihenschaltens der Lasttransistoren erforderliche große Zahl von Zwischenverbindungen der Herstellungsaufwand und die räumlichen Schaltunesausmaße groß sind.In known gate circuits of this type (SCP and Solid State Technology, Mar /. 1966, pp. 23 to 29; Japanese "Handbook of Integrated Circuits", published by Maruzen Book Company Limited. 1968, p. 672), the load looks in series switched MOS transistors whose number _{corresponds to that of the MOS transistors connected in parallel in the ^ 0} control stage and whose conductivity type is opposite to that of the control stage transistors. The gate electrodes of a control stage transistor and a load transistor are connected to one another and to an input terminal. These gate circuits have the disadvantage that, due to the connection of two gate electrodes to the input terminals and the series connection of the load transistors Number of interconnections, the manufacturing complexity and the spatial dimensions of the circuit are large.

Ferner"sind Torschaltungen bekannt, die als Last nur einen MOS-Transistor oder einen Widerstand aufweisen Diese weisen jedoch den Nachteil auf. daß die Schaltgeschwindigkeit gering und der Eigenverbrauch an Spannung und somit Leistung hoch ist.Furthermore, "gates are known that only act as a load have a MOS transistor or a resistor, however, these have the disadvantage. that the Switching speed is low and the internal consumption of voltage and thus power is high.

Aufgabe der Erfindung ist es. eine integrierte MOS-Halbleiterschaltung gemäß dem Oberbegriff des Anspruchs 1 zu schaffen, die relativ wenig Zwischenverbindungen erforderlich macht, ohne daß ihre Schallgeschwindigkeit verringert und ihr LeistungsverbrauchIt is the object of the invention. an integrated MOS semiconductor circuit according to the preamble of claim 1 to provide the relatively few interconnections Requires without reducing their speed of sound and their power consumption

erhöht ist. . .is increased. . .

Die Aufgabe wird erfindungsgemaß durch die im kennzeichnenden Teil des Anspruchs 1 genannten Mittel gelöst.The object is achieved according to the invention by the im characterizing part of claim 1 mentioned means solved.

Bei einer erfindungsgemäß aufgebauten Schaltung ist jede Eingangsklemme lediglich mit der Gate-Elektrode des zugehörigen Steuerstufentransistors verbunden, so daß die erforderliche Zahl der Zwischenverbindungen erheblich geringer ist. Bei Torschaltungen mit einer Mehrzahl von Eingängen ist auch die Zahl der Schaltungselemente geringer. Ein weiterer Fertigungsvorteil ergibt sich auch dadurch, daß nur eine einzige Reihenschaltung zu realisieren ist, nämlich die Transistorreihenschaltung aus zwei Transistoren, die den Inverter bildet. Da die Schaltstufentransistoren nur mit der Ausgangsklemme, einer Spannungsquellenklemme und ihrer Eingangsklemme verbunden sind, kann die Zahl der Eingänge der Torschaltung durch Hinzufügen von Schaltstufentransistoren auf einfache Weise erweitert werden. Die Ausgangsklemme der Torschaltung ist in jedem Schaltzustand über nur einen einzigen durchgeschalteten Transistor mit einer Spannungsquellenklemme verbunden. Somit geht jeweils nur ein sehr geringer Restspannungsabfall verloren, so daß vorteilhafterweise der Leistungsverbrauch der Schaltung sehr gering und ihre Schaltgeschwindigkeit hoch ist. Die gleichen Vorteile ergeben sich für eine vorgeschaltete Schaltungsstufe dadurch, daß ein Eingangssignal der Torschaltung nur eine Gate-Elektrode zu steuern hat. so daß es kapazitiv wie ohmisch geringer belastet ist.In a circuit constructed according to the invention, each input terminal is only connected to the gate electrode of the associated control stage transistor connected, so that the required number of interconnections is considerably less. For gates with a With a plurality of inputs, the number of circuit elements is also lower. Another manufacturing advantage results from the fact that only one Series connection is to be realized, namely the transistor series connection of two transistors, which the Inverter forms. Since the switching stage transistors only connect to the output terminal, a voltage source terminal and its input terminal are connected, the number of inputs of the gate circuit can be added by adding can be easily expanded by switching stage transistors. The output terminal of the gate circuit is in each switching state via only a single switched transistor with a voltage source terminal connected. Thus, only a very small residual voltage drop is lost in each case, so that advantageously the power consumption of the circuit is very low and its switching speed is high. the the same advantages result for an upstream circuit stage in that an input signal of the Gate circuit only has to control one gate electrode. so that it is less capacitively and ohmically loaded.

Bei einer Weiterbildung der Erfindung besteht die Last aus einem MOS-Anreicherungstransistor, der denselben Leitungstyp wie die MOS-Transistoren der Steuerstufe aufweist und dessen Gate-Elektrode mit einer gesonderten Spannungsquelle verbunden ist. Diese Schaltungsmaßnahme bietet den Vorteil, daß die Torschaltung zusätzlich zu der Steuerung über die Eingangsklemmen auch durch die gesonderte, mit der Gate-Elektrode verbundene Spannungsquelle beeinflußt werden kann.In a further development of the invention, the load consists of a MOS enhancement transistor, the has the same conductivity type as the MOS transistors of the control stage and its gate electrode with is connected to a separate voltage source. This circuit measure has the advantage that the Gate switching in addition to the control via the input terminals also by the separate, with the Gate electrode connected voltage source can be influenced.

Die Erfindung wird nachstehend an Hand der Beschreibung von Ausführungsbeispielen unter Bezugnahmeauf die Zeichnung näher erläutert.The invention will be described below on the basis of the description of exemplary embodiments with reference to FIG the drawing explained in more detail.

Fig. la ist ein Schaltungsdiagramm einer herkönim-"ichen mit komplementären MOS-Elementen versehenen NOR-Torschaltung mit zehn Eingängen;Fig. La is a circuit diagram of a conventional one NOR gate circuit provided with complementary MOS elements and having ten inputs;

Fig. Ib ist eine schematischc Draufsicht der herkömmlichen MOS-Halbicitcrschaltung der Schaltung gemäß F ig. la;Fig. Ib is a schematic plan view of FIG conventional MOS half-icter circuit of the circuit according to Fig. la;

F i g . 2a ist ein .Schaltungsdiagramm einer herkömmlichen NOR-Torschaltung mit drei Eingängen, die bipolare Transistoren verwendet;F i g. 2a is a .Schaltung diagram of a conventional one Three input NOR gate circuit using bipolar transistors;

Fig. 2b, 2c, 2d und 2c sind Schaltiingsdiagrammc anderer herkömmlicher NOR-Torschaltungen mit dreiFigures 2b, 2c, 2d and 2c are circuit diagrams other conventional NOR gates with three

. a_ngen, die n-Kanal-MOS-Transistoren in der Steuerstufe und als Last einen η-Kanal-Anreicherungs-MOS-Transistor, einen n-Kanal-Vararmungs-MOS-Transistor, einen p-Kanai-MOS- transistor bzw. einen Widerstand aufweisen;. a _n gen, the n-channel MOS transistors in the control stage and, as a load, an η-channel enrichment MOS transistor, an n-channel low-voltage MOS transistor, a p-channel MOS transistor or have a resistor;

Fig.3a ist ein Schaltungsdiagramm einer NOR-Torchaltung mit zehn Eingängen, die bei der erfirdungsge äßen integrierten MOS-Halbleiterschaltung realisiertFigure 3a is a circuit diagram of a NOR gate circuit with ten entrances, which are connected to the invented external integrated MOS semiconductor circuit realized

pig 3b ist eine schematische Draufsicht einer erfindungsgemäßen integrierten MOS-Halbleiterschaltung der Schallung gemäß F ig.3a;pig 3b is a schematic plan view of a MOS semiconductor integrated circuit according to the invention the formwork according to Fig.3a;

F i g 4,5,6 und 7 sind Schaltungsdiagramme anderer bei der erfindungsgemäßen integrierten MOS-Halbleiterschaltung realisierter NOR-Torschaltungen mit zehn Eingängen;F i g 4, 5, 6 and 7 are circuit diagrams of others in the MOS semiconductor integrated circuit according to the invention realized NOR gate circuits with ten inputs;

ρ j g 8 zeigt die Betriebseigenschal ten der Schaltung •emäß Fig.3a im Vergleich zu jenen der Schaltung •emäß Fig.2b,undρ j g 8 shows the operating characteristics of the circuit • em according to Fig.3a in comparison with those of the circuit • according to Fig.2b, and

Fig-9^ze'8^tc''^e Betriebseigenschaften der SchaltungFig-9 ^ze '8 ^tc '' ^e operating characteristics of the circuit

maß ρ ig. 7, die einen Widerstand als Last verwendet, im Vergleich zu jenen der Schaltung gemäß pig. 2e.measured ρ ig. 7, which uses a resistor as a load, compared to those of the circuit according to pig. 2e.

Zum besseren Verständnis der vorliegenden Erfindung werden zunächst einige der herkömmlichen Torschaltungen mit mehreren Eingängen beschrieben.For a better understanding of the present invention, some of the conventional Gate circuits with several inputs are described.

"Die Fig. la und Ib zeigen eine herkömmliche NOR-Schaltung mit zehn Eingängen, die komplementäre MOS-Transistoren aufweist. Eine Steuerstufe D ist jus n-Kanal-MOS-Treibertransistoren 1 bis 10 aufgebaut, deren Drain (Senken)-Elektroden miteinander verbunden sind und an einer Ausgangsklemme Oi ein Ausgangssignal erzeugen. Eine Last Rt ist aus einer mit der Zahl der Treibertransistoren übereinstimmenden Zahl von p-Kanal-Lasttransistoren 11 bis 20 gebildet, die zwischen der Ausgangsklemme Oi und einer Spannungsquellenklemme Si, die mit einer Gleichspannung Vdd versorgt ist, in Kaskade geschaltet sind Die Gate-Elektroden der Transistoren 1 bis 10 und 11 bis 20 werden über Torklemmen πι bis πιο mit Eingangssigna- !en beaufschlagt. Beispielsweise wird den Transistoren 1 und H über die Torklemme πι ein Eingangssignal zugeführt. Nur wenn bei dieser Schaltung alle Eingangssignale »0«-Pegel (0 Volt) besitzen, sind alle MOS-Transistoren 1 bis 10 in der Sleuerstufe Di _4S (Treiberstufe) gesperrt und alle MOS-Transistoren 11 bis 20 der Last Ri durchgeschaltet, um eine Spannung mit dem Pegel »1« (Von) an der Ausgangsklemme Oi zu erzeugen. Ein besonderes Merkmal dieser Schaltung liegt darin, daß die Transistoren 11 bis 20 in der Laststufe Ri niemals gleichzeitig mit irgendeinem der durchgeschalteten Transistoren 1 bis 10 in der Steuerstufe durchgeschaltet sein können, so daß zwischen der Quellenklemme Si und Masse zu keiner Zeit ein Gleichstrom fließen kann und der Leistungsverbrauch sehr niedrig ist. Aus diesem Grunde ist diese Schaltung oft als Mchreingangs-Torschaltung verwendet worden. Im Falle von zehn Eingängen werden jedoch 10-p-Kanal-MOS-Transistoren und 10 andere n-Kanal-MOS-Transistoren erforderlich, wobei wegen ,„ der gemeinsamen Gate-Eingänge für die p- und n-Kanal-MOS-Transistoren mindestens elf Zwiscnenverbindungen /.1 bis /.11 nötig sind. Wie aus Fig. Ib, die einen schematischen Grundaufbau einer integrierten Halbleiterschaltung der Schaltung nach Fig. la zeigt. „ ersichtlich ist, wächst mit der Anzahl der MOS-transistoren mit unterschiedlichem Leitungslyp die Anzahl der Zwischenverbindungen (L. bis Lm). Dies ist iiir den Aufbau einer integrierten Schaltung nachteilig. Betrachtet man beispielsweise nur die Zwischenverbindungen, wird es erforderlich, elf Aluminiumverbindungen einer Breite von 10 μπι anzuordnen, die eine Flache mit einer Breite von 220 μίτι benötigen. Eine große Anzahl von Zwischenverbindungen läßt daher die erforderliehe Fläche eines Halbldterplättchens stark ansteigen."FIGS. 1 a and 1 b show a conventional NOR circuit with ten inputs, which has complementary MOS transistors. A control stage D is composed of n-channel MOS driver transistors 1 to 10, the drain (sink) electrodes of which are connected to one another." and generate an output signal at an output terminal Oi. A load Rt is formed from a number of p-channel load transistors 11 to 20 which corresponds to the number of driver transistors and which are connected between the output terminal Oi and a voltage source terminal Si which is supplied with a DC voltage Vdd The gate electrodes of transistors 1 to 10 and 11 to 20 receive input signals via gate terminals πι to πιο. For example, transistors 1 and H are supplied with an input signal via gate terminal πι this circuit all input signals have "0" level (0 volts), all MOS transistors 1 to 10 in the power stage Di _4S (driver stage) are blocked and all MOS transistors 11 to 20 of the load Ri are switched on in order to generate a voltage with the level "1" (Von) at the output terminal Oi. A special feature of this circuit is that the transistors 11 to 20 in the load stage Ri can never be switched through at the same time as any of the switched transistors 1 to 10 in the control stage, so that a direct current can never flow between the source terminal Si and ground and the power consumption is very low. For this reason, this circuit has often been used as a multi-input gate circuit. In the case of ten inputs, however, 10 p-channel MOS transistors and 10 other n-channel MOS transistors are required, where because of “the common gate inputs for the p- and n-channel MOS transistors at least eleven intermediate connections /.1 to /.11 are required. As from Fig. Ib, which shows a schematic basic structure of an integrated semiconductor circuit of the circuit of Fig. La. “As can be seen, the number of interconnections (L. to Lm) increases with the number of MOS transistors with different line types. This is disadvantageous for the construction of an integrated circuit. If, for example, only the intermediate connections are considered, it is necessary to arrange eleven aluminum connections with a width of 10 μm, which require an area with a width of 220 μm. A large number of interconnections therefore greatly increases the required area of a half-timber plate.

Zur Beseitigung des obengenannten Nachteils sind die nachstehenden Schaltungen vorgeschlagen worden. F i g. 2a zeigt eine NOR-Schaltung mit drei Eingängen, die bipolare Transistoren benutzt; bei dieser Schaltung sind drei Transistoren 21, 22 und 23 mit Basis-Klemmen nii, /;i2 bzw. Π13 parallel geschaltet und bilden eine Steuerstufe (Treiberstufe), während ein weiterer Transistor 25, dessen Polarität sich von der der Transistoren 21 bis 23 unterscheidet, zwischen dem gemeinsamen Ausgang O2 und einer Spannungsquellenklemme S2 liegt. Der Spannungsklemme S2 wird eine Gleichspannung Vdd zugeführt, während von der Ausgangsklemme Oi ein Ausgangssignal abgeleitet wird. Fig. 2b zeigt ein weiteres Beispiel einer herkömmlichen, drei Eingänge aufweisenden NOR-Schaltung, bei der drei n-Kanal-MOS-Transistoren 31, 32 und 33 eine Sleuerstufe bilden und ein weiterer n-Kanal-MOS-Transistor 34 eine Laststufe darstellt. Die Bezugszeichen mi, Π32 und mi bezeichnen Eingangsklemmen, Oi eine Ausgangskiemme und S3 eine Spannungsquellenklemme. Die F i g. 2c, 2d und 2e zeigen andere Beispiele herkömmlicher, drei Eingänge aufweisender NOR-Schaltungen, bei denen die Last von einem Verarmungs-MOS-Transistor 44, einem p-Kanal-MOS-Transistor 54 bzw. einem Widerstand 64 gebildet wird. Die Bezugszeichen /wi bis Π43, mi bis mi und m>\ bis Π63 bezeichnen Eingangsklemmen, die Bezugszeichen Oa, Ch und Ot> Ausgangsklemmen und die Bezugszeichen Sa, S5 und So Spannungsquellenklemmen. In den in den F i g . 2a bis 2e gezeigten NOR-Schaltungen kann trotz einer starken Reduzierung der für die Zwischenverbindungen erforderlichen Fläche ein Gleichstrom zwischen der Spannungsquellenklemme und Masse fließen, wenn irgendeiner der Transistoren in der Steuerstufe durchgeschaltet ist. Darüber hinaus ist für eine Steigerung der Arbeitsgeschwindigkeit ein großer Strom und damit ein beträchtlicher Leistungsverbrauch erforderlich. Die F i g . 2a bis 2e zeigen Fälle mit drei Eingängen. Im Fall von zehn Eingängen werden in der Steuerstufe zur Erzielung gleicher Eigenschaften zehn Transistoren benötigt.In order to eliminate the above disadvantage, the following circuits have been proposed. F i g. Figure 2a shows a three input NOR circuit using bipolar transistors; In this circuit, three transistors 21, 22 and 23 with base terminals nii, /; i2 and Π13 are connected in parallel and form a control stage (driver stage), while another transistor 25, the polarity of which differs from that of transistors 21 to 23 , between the common output O2 and a voltage source terminal S2. The voltage terminal S2 is supplied with a direct voltage Vdd, while an output signal is derived from the output terminal Oi. 2b shows a further example of a conventional NOR circuit having three inputs, in which three n-channel MOS transistors 31, 32 and 33 form a power stage and a further n-channel MOS transistor 34 represents a load stage. The reference symbols mi, Π32 and mi denote input terminals, Oi an output terminal and S3 a voltage source terminal. The F i g. Figures 2c, 2d and 2e show other examples of conventional three input NOR circuits in which the load is provided by a depletion MOS transistor 44, a p-channel MOS transistor 54 and a resistor 64, respectively. The reference symbols / wi to Π43, mi to mi and m> \ to Π63 denote input terminals, the reference symbols Oa, Ch and Ot> output terminals, and the reference symbols Sa, S5 and So power source terminals. In the in fig. 2a to 2e, a direct current can flow between the voltage source terminal and ground, in spite of a great reduction in the area required for the interconnections, if any of the transistors in the control stage is switched on. In addition, a large current and hence a considerable power consumption are required to increase the working speed. The fig. 2a to 2e show cases with three inputs. In the case of ten inputs, ten transistors are required in the control stage to achieve the same properties.

Nachstehend werden Ausführungsbeispiele integrierter MOS-Halbleiterschaltung nach der Erfindung beschrieben.Embodiments of the semiconductor integrated circuit according to the invention are shown below described.

F i g . 3a zeigt eine Ausführung einer hierbei realisierten NOR-Schaltung mit zehn Eingängen. Zwischer einer Ausgangsklemme Oi und Masse sind n-Kanal MOS-Transistoren 71, 72, 73, ... 80 parallel geschaltet die eine Steuerstufe D: bilden. Die Eingangssignal« werden von entsprechenden Gate-Eingangsklemmei m\. wi, im ... im\ zugeführt. Zwischen der Ausgangs klemme Ch und einer Spannungsquellenklemme Si lieg ein n-Kanal-MOS-Anreicheningstransistor 81 als Las Der Spannungsquellenklemme Si wird eine Gleichspan nung Vdd zugeführt. Die Gate-Elektrode des MOS Transistors 81 ist ebenfalls mit der Spannungsqueller klemme Si verbunden. Ein p-Kanal-MOS-Anreicht nmgsiransistor 82 liegt ebenlalls zwischen der Spar nungsquellenklemme Si und der Ausgangsklemme C Ein n-Kanal-MO.S-TransisiorSI und ein p-Kanal-MOi Transistor 84 bilden einen komplementären MOS-IiFig. 3a shows an embodiment of a NOR circuit implemented here with ten inputs. Between an output terminal Oi and ground, n-channel MOS transistors 71, 72, 73, ... 80 are connected in parallel and form a control stage D :. The input signals «are from the corresponding gate input terminals m \. wi, im ... im \ supplied. Between the output terminal Ch and a voltage source terminal Si is an n-channel MOS enhancement transistor 81 as Las. The voltage source terminal Si is supplied with a DC voltage Vdd. The gate electrode of the MOS transistor 81 is also connected to the voltage source terminal Si . A p-channel MOS enrichment transistor 82 is also located between the spar voltage source terminal Si and the output terminal C. An n-channel MO.S transistor SI and a p-channel MOi transistor 84 form a complementary MOS-Ii

verter 90, der zwischen der Spannungsquellenklcmme klemme 57 und der Ausgangsklemmc Or liegt und seinen Ausgang der Gate-Elektrode des p-Kanal-Transistors 82 zuführt. Fig.3b zeigt den schematischen Grundaufbau einer integrierten Halbleiterschaltung für diese zehn Eingänge aufweisende NOR-Torschaltung. Wie aus dieser Figur ersichtlich, sind die Anzahl der Schaltungselemente und die Fläche für die Leitungsverbindungen (schraffierte Flächen) im Vergleich zu der in Fig.'.b gezeigten Halbleiterschaltung beträchtlich vermindert. Namentlich beträgt die Zahl der Zwischenverbindungen bei der Schaltung gemäß Fig. la, die in der integrierten Ausführung ein Problem werden kann, elf, während in der Schaltung gemäß F i g. 3a nur drei Zwischenverbindungen /ι, h und h vorliegen. Darüber hinaus kann die gesamte Fläche der integrierten Halbleiterschaltung auf ein Drittel der herkömmlichen Halbleiterschaltung reduziert werden.verter 90, the terminal between the voltage source terminal 57 and the output terminal Or and its output to the gate electrode of the p-channel transistor 82 feeds. 3b shows the schematic basic structure of an integrated semiconductor circuit for this NOR gate circuit having ten inputs. As can be seen from this figure, the number of circuit elements and the area for the line connections (hatched areas) are considerably reduced in comparison with the semiconductor circuit shown in FIG. Specifically, the number of interconnections in the circuit of FIG. 1 a, which can become a problem in the integrated embodiment, is eleven, while in the circuit of FIG. 3a only three intermediate connections / ι, h and h are present. In addition, the entire area of the semiconductor integrated circuit can be reduced to a third of that of the conventional semiconductor circuit.

Nachstehend wird die Arbeitsweise der NOR-Torschaltung mit zehn Eingängen gemäß F i g. 3a beschrieben. Es sei hier angenommen, daß die Quellenspannung Vdd 5 V beträgt und jede Eingangsspannung an den Klemmen m\ bis im beim Pegel »1« 5 V beträgt und 0 V (Massepotential) beim Pegel »0«. Daher beträgt die Ausgangsspannung an der Ausgangsklemme Or 5 V beim Pegel »1« und OV beim Pegel »0«. Bei dieser NOR-Torschaltung erhält die Ausgangsspannung an der Ausgangsklemme Oi nur dann den Pegel »1«. wenn alle ■ Eingangsspannungen an den Klemmen /771 bis /wo »O«-Pegel aufweisen. Wenn irgendeine der Eingangsspannungen den Pegel »1« erhält, wird mindestens einer der MOS-Transistoren in der Steuerstufe Di durchgeschaltet, so daß die Ausgangsklemme Or auf Massepotential, d. h. auf den Pegel »0«, gebracht wird. In diesem Zustand besitzt das Ausgangssignal des komplementären Inverters 90 den Pegel »1«, da dessen Eingangssignal, nämlich die Ausgangsspannung an der Klemme Or, den Pegel »0« aufweist. Da insbesondere der p-Kanai-MOS-Transistor 84 im »E1N«-Zustand ist, liegt die Quellenspannung Vdd (5 V) an der Gate-Elektrode des p-Kanal-MOS-Transistors 82, so daß dieser sich im »AUS«-Zustand befindet. Wenn alle Eingangsspannungen an den Eingangsklemmen den Pegel »0« besitzen, nimmt die Spannung an der Ausgangsklemme Or über die n-Kanal-MOS-Transistorlast 81 allmählich zu, die sich stets im »EIN«-Zustand befindet. Da diese Ausgangsklemme Or mit der Eingangsklemme des komplementären MOS-Inverters 90 verbunden ist, wird dieser mit einer hohen Geschwindigkeit geschaltet und gibt einen Ausgangspegel »0« ab. Dann wird das Gate-Signal für den p-Kanal-MOS-Transistor 82 0 V und dieser Transistor 82 durchgeschaltet. Dadurch wird das Potential an der Ausgangsklemme Or schnell auf die Quellenspannung Vdd, d.h. auf den Pegel »1« angehoben. Die in F i g. 3a gezeigte Schaltung ist eine NOR-Torschaltung mit zehen Eingängen, die jedoch leicht in eine HAN D-Schaltung mit zehn Eingängen umgeformt werden kann, indem alle Transistoren in der Steuerstufe Ch gegen p-Kanal-MOS-Transistoren ausgetauscht werden, der n-Kanal-MOS-Anreicherungslasttransistor 81 gegen einen p-Kanal-MOS-Anreicherungstransistor, der p-Kanal-Transistor 82 gegen einen n-Kanal-MOS-Transistor. die der Spannungsquellenklemme Si zugeführte Spannung gegen Massepotential und die Drain-Spannung des p-Kanal-MOS-Transistors in der Steuerstufe gegen die Spannung Vdd (z. B. 5 V). Wenn, abgesehen von dem komplementären Inverter 90, alle Komponenten umgekehrt werden, wird eine N AN D-Torschaltung mit zehn Eingängen erhalten. Ferner kann eine NAND-Schaltung mit zehn Eingängen erhalten werden, wenn in der Schaltung gemäß F i g. 3a alle Eingangssignal über Inverter zugeführt werden und auch das Ausgangssignal über einen Inverter abgenommen wird.The operation of the ten-input NOR gate circuit shown in FIG. 3a described. It is assumed here that the source voltage Vdd is 5 V and each input voltage at terminals m \ to im is 5 V at level "1" and 0 V (ground potential) at level "0". Therefore the output voltage at output terminal Or is 5 V at level "1" and OV at level "0". With this NOR gate circuit, the output voltage at the output terminal Oi only receives the level »1«. if all ■ input voltages at terminals / 771 to / where have »O« level. If any of the input voltages receives the "1" level, at least one of the MOS transistors in the control stage Di is switched on , so that the output terminal Or is brought to ground potential, ie to the "0" level. In this state, the output signal of the complementary inverter 90 has the level “1”, since its input signal, namely the output voltage at the terminal Or, has the level “0”. Since, in particular, the p-channel MOS transistor 84 is in the "E1N" state, the source voltage Vdd (5 V) is applied to the gate electrode of the p-channel MOS transistor 82, so that it is in the "OFF" state. -Condition is. When all the input voltages at the input terminals are "0", the voltage at the output terminal Or increases gradually via the n-channel MOS transistor load 81, which is always in the "ON" state. Since this output terminal Or is connected to the input terminal of the complementary MOS inverter 90, the latter is switched at a high speed and emits an output level "0". Then the gate signal for the p-channel MOS transistor 82 0 V and this transistor 82 is turned on. As a result, the potential at the output terminal Or is quickly raised to the source voltage Vdd, ie to the "1" level. The in F i g. 3a is a NOR gate circuit with ten inputs, which, however, can easily be converted into a HAN D circuit with ten inputs by replacing all transistors in the control stage Ch with p-channel MOS transistors, the n-channel -MOS enhancement load transistor 81 against a p-channel MOS enhancement transistor, the p-channel transistor 82 against an n-channel MOS transistor. the voltage supplied to the voltage source terminal Si against ground potential and the drain voltage of the p-channel MOS transistor in the control stage against the voltage Vdd (for example 5 V). If, apart from the complementary inverter 90, all components are reversed, a ten-input N AN D gate circuit is obtained. Furthermore, a ten-input NAND circuit can be obtained if in the circuit of FIG. 3a, all input signals are fed in via an inverter and the output signal is also picked up via an inverter.

Bei der in F ig. 3a gezeigten Ausführung ist ein p-Kanal-MOS-Anreicherungsiransistor 81, dessen Gate-Eleklrode an einer Spannungsquelle liegt, als LastIn the case of the in Fig. 3a is a p-channel enhancement MOS transistor 81, the Gate electrode is connected to a voltage source, as a load

ίο verwendet. In den F i g. 4 bis 7 sind andere Ausführungen einer NOR-Torschaltung mit zehn Eingängen dargestellt, die unterschiedliche Schaltungselemente ais Last verwenden, während die Steuerstufe Di, der komplementäre MOS-lnvcrter 90 und der p-Kanal-MOS-Transistor 82 mit den entsprechenden Schaltungselementen der Schaltung gemäß Fig. 3a übereinstimmen. ίο used. In the F i g. 4 to 7 are different versions a NOR gate circuit with ten inputs shown, the different circuit elements ais Load while the control stage Di, the complementary MOS inverter 90 and the p-channel MOS transistor 82 correspond to the corresponding circuit elements of the circuit according to FIG. 3a.

In der Schaltung gemäß Fig.4 wird die Lasl von einem n-Kanal-MOS-Anreicherungstransistor 91 gebildet, dessen Gate-Klemme mit einer gesonderten Spannungsquelle Ss verbunden ist. In der Schsiltung gemäß F i g. 5 bildet ein n-Kanal-MOS-Anreicherungstransistor 101 die Last, dessen Gate-Elektrode mit der Ausgangsklemme Or verbunden ist. In der Schaltung gemäß Fig.6 wird die Last von einem gewöhnlichen p-Kanal-MOS-Anreicherungstransistor 11 gebildet, dessen Gate-Elektrode an Masse oder Erde liegt. In der Schaltung gemäß Fig. 7 bildet ein Widerstand 121 (z. B. 100 kQ) die Last. Die AnsprechcharakteristikenIn the circuit according to FIG. 4, the laser is formed by an n-channel MOS enhancement transistor 91, the gate terminal of which is connected to a separate voltage source Ss . In the circuit according to FIG. 5, an n-channel enhancement MOS transistor 101 forms the load, the gate electrode of which is connected to the output terminal Or . In the circuit according to FIG. 6, the load is formed by an ordinary p-channel MOS enhancement transistor 11, the gate electrode of which is connected to ground or earth. In the circuit of FIG. 7, a resistor 121 (e.g. 100 kΩ) forms the load. The response characteristics

J₀ der in den Fig.4 bis 7 gezeigten Schaltungen sind nahezu dieselben wie die der Schaltung gemäß F i g. 3a. Andererseits kann eine NAND-Schaltung mit zehn Eingängen erzielt werden, wenn die Spannungsquclle umgekehrt wird, die n-Kanal-MOS-Transistoren in der Steuerstufe gegen p-Kanal-MOS-Transistoren ersetzt werden und der p-Kanal-MOS-Transistor 82 gegen einen n-Kanal-MOS-Transistor ausgetauscht wird (in den Schaltungen gemäß den F i g. 4 und 5 wird der MOS-Last-Transistor91 oder 101 gegen einen p-Kanal-MOS-Anreicherungstransistor ersetzt). Aus der Schaltung nach Fig.6 wird eine ähnliche NAND-Torschaltung mit zehn Eingängen, wenn ein n-Kanal-MOS-Verarmungstransistor, dessen Gate-Elektrode mit der Quellenspannung Vdd beaufschlagt wird, als Last verwendet wird. Aus der Schaltung gemäß F i g. 7 kann nur dadurch eine NAND-Schaltung mit zehn Eingängen werden, daß die Polarität der MOS-Transistoren in der Steuerstufe und des p-Kanal-MOS-Transistors 82 gewechselt wird, da ein Widerstand die Last darstellt.J _{0 of} the circuits shown in FIGS. 4 to 7 are almost the same as those of the circuit according to FIG. 3a. On the other hand, a ten-input NAND circuit can be obtained by reversing the voltage source, replacing the n-channel MOS transistors in the control stage with p-channel MOS transistors and replacing the p-channel MOS transistor 82 with an n-channel MOS transistor is replaced (in the circuits of FIGS. 4 and 5, the load MOS transistor 91 or 101 is replaced with a p-channel enhancement MOS transistor). The circuit according to FIG. 6 becomes a similar NAND gate circuit with ten inputs if an n-channel MOS depletion transistor , the gate electrode of which is supplied with the source voltage Vdd, is used as the load. From the circuit according to FIG. 7 can only become a NAND circuit with ten inputs by changing the polarity of the MOS transistors in the control stage and of the p-channel MOS transistor 82, since a resistor represents the load.

Die Ergebnisse des Vergleichs der Betriebseigen schäften der NOR-Schaltung mit zehn Eingänger gemäß F i g. 3a und der NOR-Schaltung mit dre Eingängen gemäß F i g. 2b in F i g. 8 gezeigt, in der die Abszisse die Zeit repräsentiert, während die Ordinate das Verhältnis von Ausgangsspannung Vow zu Quellen spannung Vdd (Vowl Vdd) repräsentiert. F i g. 8 zeig insbesondere den Zusammenhang des Verhältnisses de Ausgangsspannung zur Quellenspannung vom Pege »0« zum Pegel »1« in bezug auf die Zeit. DiiThe results of the comparison of the operating properties of the NOR circuit with ten inputs according to FIG. 3a and the NOR circuit with three inputs according to FIG. 2b in FIG. 8, in which the abscissa represents time, while the ordinate represents the ratio of output voltage Vow to source voltage Vdd ( Vowl Vdd) . F i g. 8 shows in particular the relationship between the output voltage and the source voltage from level "0" to level "1" in relation to time. Dii

(,o Quellenspannung wurde auf 5 V eingestellt, während dii Gesamtlastkapazität Cl auf 0,2 pF eingestellt wurde Die gestrichelt dargestellten Kurven A und 1 repräsentieren das Ansprechen der NOR-Torschaltun: gemäß Fig. 2b, wenn der Drain (Senken)-Strom au 50 μΑ bzw. 10 μΑ einstellt wird. Zu der Schaltun gemäß Fig.2b muß bemerkt werden, daß di Ausgangsspannung die Quellenspannung nicht vollkorr men erreicht. Gemäß der Kurve A dauerte es ctw(, o source voltage was set to 5 V, while the total load capacitance Cl was set to 0.2 pF. The dashed curves A and 1 represent the response of the NOR gate circuit: according to FIG. 2b, when the drain (sink) current is au is set 50 or 10 μΑ μΑ. to the Circuits in accordance 2b is to be noted that di output voltage reaches the source voltage not vollkorr men. according to the curve A, it took CTW

0.05 Mikrosekunden, bis die Ausgangsspannung die Hälfte der Quellenspannung Vdo erreichte. Gemäß der Kurve B, bei der der Drain-Strom auf 10 μΑ reduziert war, dauerte es etwa 0,5 Mikrosekunden (nicht dargestellt), bis die Ausgangsspannung den halben Wert der Quellenspannung Vdd erreichte. Der Drain-Strom Id (und damit der Leistungsverbrauch) muß somit bei der Schaltung gemäß F ig. 2b hinreichend erhöht werden, um ein schnelles Schalten zu erreichen.0.05 microseconds for the output voltage to reach half the source voltage Vdo . According to curve B, in which the drain current was reduced to 10 μΩ, it took about 0.5 microseconds (not shown) for the output voltage to reach half the value of the source voltage Vdd . The drain current Id (and thus the power consumption) must therefore be used in the circuit according to FIG. 2b can be increased sufficiently to achieve rapid shifting.

Die ausgezogen dargestellten Kurven C und D >o repräsentieren das Ansprechen der Schaltung gemäß Fig. 3a, in der der Drain-Strom Io auf 50 μΑ bzw. 10 μΑ eingestellt wurde. Nach der Kurve C(Id = 50 μΑ) betrug die Zeil, in der die Ausgangsspannung Vom zum Ansteigen von 10 auf 90% der Quellenspannung Vdd benötigte, d. h. die Anstiegs- oder Ausschaltzeit, etwa 0,015 μ/sec. Nach der Kurve D(Id — 10 μΑ) war die für das Erreichen des halben Werts der Quellenspannung erforderliche Zeit dieselbe wie bei der Schaltung gemäß Fig. 2b, wenn der Drain-Strom auf 50 μΑ eingestellt war. Um also bei der Schaltung gemäß Fig. 3a die gleiche Schaltzeit wie bei der Schaltung gemäß F i g. 2b bei Io = 50 μ μΑ erzielen, kann der Drain-Strom /«auf '/5,d. h. auf 10 μΑ, reduziert werden.The solid curves C and D > o represent the response of the circuit according to FIG. 3a, in which the drain current Io was set to 50 μΩ and 10 μΩ, respectively. According to the curve C (Id = 50 μΑ) Zeil, in which the output voltage Vom needed to rise from 10 to 90% of the source voltage Vdd was, that the rise or off, about 0.015 μ / sec. According to curve D (Id - 10 μΑ) the time required to reach half the value of the source voltage was the same as in the circuit according to FIG. 2b when the drain current was set to 50 μΑ. In order to have the same switching time in the circuit according to FIG. 3a as in the circuit according to FIG. 2b at Io = 50 μ μΑ, the drain current / «can be reduced to '/ 5, ie to 10 μΑ.

Der Grund für dieses Beschleunigen des Schaltens kann in folgendem gesehen werden. Bei der Schaltung gemäß F ig. 3a dient der n-Kanal-MOS-Lasttransistor 81 nur als Trigger für das Schalten des MOS-Konverters 90, während der komplementäre MOS-lnverter 90 einen Hochgeschwindigkeits-Schaltvorgang einleitet und die Ausgangsklemme Oi über den p-rCanal-MOS-Transistor 82 schnell auf die Quellenspannung Vdd bringt. Die Schaltgeschwindigkeit kann auf diese Weise angehoben werden. Gewöhnlich können im Hinblick auf den Schaltungsbetrieb nur solche MOS-Transistoren als MOS-Lasttransistoren 34 und 81 verwendet werden, die eine weit kleinere Steilheit (gm) besitzen. In der Schaltung gemäß Fig. 2b war die Betriebsgeschwindigkeit daher unvermeidbar niedrig. In der Schaltung gemäß Fig. 3a kann die Steilheit ^mdesp-Kanal-MOS-Transistors 82 jedoch größer (beispielsweise 5fach) als die des MOS-Lasttransistors 81 gewählt werden, so daß die Schaltgeschwindigkeit stark erhöht werden kann. Da insbesondere der p-Kanal-MOS-Transistor 82 nur dann durchgeschaltet wird, wenn alle MOS-Transistoren in der Steuerstufe Di gesperrt sind, kann der p-Kanal-MOS-Transistor 82 eine größere Steilheit gm aufweisen als der MOS-Lasttransistor 81. Bei der Schaltung gemäß F i g. 3a besteht daher keine Notwendigkeit für eine genaue Steuerung des Verhältnisses der Widerstände in der Steuer- und der Laststufe und bein Befestigungsprozeß beim Integrieren der Schallung Diese Schaltung ist ferner verhältnislos, so daß dk Ausgangsspannung nicht unter der Quellenspannung bleibt und sich ideal zwischen 0 V und der Quellenspan nung ändert, was aus den Kurven A und B der F i g . i ersichtlich ist.The reason for this speeding up the shift can be seen in the following. With the circuit according to Fig. 3a, the n-channel MOS load transistor 81 serves only as a trigger for switching the MOS converter 90, while the complementary MOS inverter 90 initiates a high-speed switching process and the output terminal Oi via the p-r-channel MOS transistor 82 quickly brings it to the source voltage Vdd. The switching speed can be increased in this way. Usually, in view of circuit operation, only those MOS transistors can be used as MOS load transistors 34 and 81 which have a much smaller steepness (gm) . In the circuit of FIG. 2b, the operating speed was therefore inevitably low. In the circuit according to FIG. 3a, however, the slope of the mdesp-channel MOS transistor 82 can be selected to be greater (for example 5 times) than that of the MOS load transistor 81, so that the switching speed can be greatly increased. Since, in particular, the p-channel MOS transistor 82 is only turned on when all the MOS transistors in the control stage Di are blocked, the p-channel MOS transistor 82 can have a greater steepness gm than the MOS load transistor 81. In the circuit according to FIG. 3a, therefore, there is no need for precise control of the ratio of the resistances in the control and load stages and in the mounting process in integrating the sound Source voltage changes what can be seen from curves A and B in Figs. i can be seen.

Ferner ist in Fig. 9 ein Vergleich der Schaltgc schwindigkeit der Schaltungen gemäß Fig. 7 und 2e die einen Widerstand !2! bzw. 54 als Last verwenden gezeigt. Die Abszisse und die Ordinate repräsentierer die Zeit bzw. das Verhältnis VW Vdd wie in F i g . 8. Ir Fig. 9 repräsentiert die gestrichelte Kurve A da; Verhalten der Schaltung gemäß Fig.2e bei Id = 50 μΑ und die ausgezogene Kurve B das Verhalten dei Schaltung gemäß Fig. 7 bei Id = 50 μΑ. In beider Fällen beträgt der Widerstand 64 bzw. 121 100 kQ. Au; den Kurven A und B wird deutlich, daß die Ausschaltzeil der Schaltung gemäß Fig. 7 auf weniger als ¹A dei Ausschaltzeit der Schaltung gemäß Fig.2e reduzieri ist.Furthermore, in Fig. 9 is a comparison of the Schaltgc speed of the circuits according to Fig. 7 and 2e the one resistor! 2! or use 54 as a load. The abscissa and the ordinate represent the time or the ratio VW Vdd as in FIG. 8. Ir Fig. 9 represents the dashed curve A da; Behavior of the circuit according to FIG. 2e at Id = 50 μΑ and the solid curve B the behavior of the circuit according to FIG. 7 at Id = 50 μΑ. In both cases the resistance 64 or 121 is 100 kΩ. Au; It is clear from curves A and B that the switch-off line of the circuit according to FIG. 7 is reduced to less than ¹ A of the switch-off time of the circuit according to FIG. 2e.

Aus der obigen Beschreibung wird deutlich, daß be der vorliegenden integrierten MOS-Halbleiterschaltung mit einer Mehreingangs-Torschaltung die Anzahl dei Zwischenverbindungen so weit wi<* möglich reduzieri ist, wobei den Anforderungen nach hoher Geschwindigkeit und niedrigem Leistungsverbrauch hinreichenc entsprochen ist.It is clear from the above description that the present semiconductor integrated circuit MOS With a multi-input gate circuit, reduce the number of interconnections as much as possible where the requirements for high speed and low power consumption are sufficient c is complied with.

Mit der Erfindung wird somit eine Torschaltung mil einer Mehrzahl von Gate-Eingängen zur Verwendung in NAND-, NOR- oder ROM-Schaltungen, die die Basis aller logischen Schaltungen darstellen, geschaffen; die erfindungsgemäße integrierte MOS-Ha'bleiterschaltung enthält eine Last aus einem Widerstand oder einem MOS-Transistor, eine Steuerstufe (Treiberstufe) mil einer Mehrzahl von MOS-Transistoren für eine Mehrzahl von Eingangssignalen und einer Ausgangsklemme, einem weiteren MOS-Transistor, dessen Leitungstyp sich von dem der MOS-Treibertransistoren unterscheidet, und einen komplementären MOS-lnverter, der das Ausgangssignal dieser Torschaltung als Eingangssignal erhält und sein Ausgangssignal der Gate-Elektrode des anderen MOS-Transistors des anderen Leitungstyps zuführt. Dieser Aufbau begründet eine Verminderung der Anzahl der Zwischenverbindurägen zwischen den zusammengesetzten Schaltungselementen, wobei ein niedriger Leistungsverbrauch und eine hohe Betriebsgeschwindigkeit zusammen mit der Einfachheit der Schaltungskonstruktion erzieh werden.With the invention, a gate circuit with a plurality of gate inputs is thus used created in NAND, NOR or ROM circuits, which are the basis of all logic circuits; the integrated MOS semiconductor circuit according to the invention contains a load from a resistor or a MOS transistor, a control stage (driver stage) mil a plurality of MOS transistors for a plurality of input signals and an output terminal, another MOS transistor whose conductivity type differs from that of the MOS driver transistors differs, and a complementary MOS inverter, which the output signal of this gate circuit as Receives input signal and its output signal to the gate electrode of the other MOS transistor of the other cable type. This structure results in a reduction in the number of intermediate connections between the composite circuit elements, with a low power consumption and a high operating speed can be brought up along with the simplicity of the circuit construction.

Hierzu 5 Blatt Zeichnungen 609610/336For this purpose 5 sheets of drawings 609610/336

Claims

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Patent claims:

! Integrated MOS semiconductor circuit with a gate circuit which, in a control stage, has a plurality of MOS transistors of a certain conductivity type which are connected in parallel between a common output terminal and a common voltage source terminal and whose gate electrodes are each connected to a separate input terminal, and one between the output terminal and a second voltage source terminal load, characterized in that the load consists of only one circuit element (81; 91; 101; 111; 121) and that between the output terminal (Ch) and the second voltage source terminal (57) a MOS transistor (82) of the conductivity type opposite to the MOS transistors (71 to 80) of the sleu stage [Eh) and a complementary MOS inverter (90) whose output connects to the gate electrode of the MOS transistor (82) of the is connected to the MOS transistors of the control stage opposite conductivity type.

2. Semiconductor circuit according to claim 1, characterized in that the Lact from a MOS enrichment transistor (81) of the same conductivity type as the MOS transistors (71 to 80) of the control stage \ Di) bcMciii, UC53C1I drain and its Gatc Elck-

trode are common to the second voltage source terminal (57).

3. Semiconductor circuit according to claim I, characterized in that the load consists of a MOS enhancement transistor (91) which has the same conductivity type as the MOS transistors (71 to 80) of the control stage (Eh) and the gate electrode with a separate one Voltage source (Ss) is connected.

4. A semiconductor circuit according to claim I, characterized in that the load consists of a MOS enhancement transistor (IOl) whose conductivity type differs from that of the MOS transistors (71 to 80) of the control stage (Ch) and its gate electrode with the Output terminal (Ch) is connected.

5. Semiconductor circuit according to claim 1, characterized in that the load consists of an ohmic Resistance (121) exists.