DE2320526A1

DE2320526A1 - CIRCUIT ARRANGEMENT FOR MONITORING DATA SIGNALS

Info

Publication number: DE2320526A1
Application number: DE19732320526
Authority: DE
Inventors: Hartwig Dr Ing Jass; Max Dipl Ing Proegler
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1973-04-21
Filing date: 1973-04-21
Publication date: 1974-11-07

Description

Schaltungsanordnung zum Überwachen von Datensignalen Die Erfindung betrifft eine Schaltungsanordnung zum Überwachen der empfangenen Datensignale auf aufgetretene Ubertragungsfehler. Circuit arrangement for monitoring data signals The invention relates to a circuit arrangement for monitoring the received data signals Transmission errors that have occurred.

Das Feststellen von Übertragungsfehlern bei der Datenübertragung, insbesondere über Funkstrecken kann auf der Empfangsseite durch Prüfen der Form der übermittelten Signale erfolgen. Es ist bekannt, (H. Unterberger: "Fehl ers ic herung durch Prüfen der Signalform", Nachrichtentechnische Fachberichte, VDE-Verlag, Berlin, Band 37, 1969, 5. 421 bis 430) für die Prüfung der Signalform sowohl Amplituden- als auch Zeittoleranzdetektoren einzusetzen, durch die der Pegel und das zeitliche Auftreten der Signalbits auf Unter- und berschreitungen überwacht werden. Diese Detektoren geben ein Störsignal ab, wenn die Abweichungen vom Sollwert bestimmte Grenzen überschreiten.Detecting transmission errors during data transmission, in particular via radio links, the form can be checked on the receiving side of the transmitted signals. It is known (H. Unterberger: "Fehl ers ic production by checking the signal form ", technical reports on communications, VDE-Verlag, Berlin, Volume 37, 1969, pp. 421 to 430) for testing the signal shape and amplitude as well as time tolerance detectors, through which the level and the temporal The occurrence of the signal bits are monitored for undershoots and overshoots. These Detectors emit an interfering signal when the deviations from the target value have been determined Limits exceed.

Besonders wirksam sind Detektoren, die ausschliesslich zur Fehlererkennung für jeweils einen ganzen Datenblock, der beispielsweise aus 256 Nachrichtenbits bestehen kann, verwendet werden. Der Detektor stellt dabei die Fehler fest und entscheidet, ob ein ganzer Datenblock gestört ist, so dass eine Wiederholung des Blocks eingeleitet werden kann.Detectors that are used exclusively for error detection are particularly effective for a whole data block, for example, made up of 256 message bits can be used. The detector detects the errors and decides whether an entire data block is disturbed, so that a repetition of the block is initiated can be.

Der Erfindung liegt die Aufgabe zugrunde, die Anzahl der Fehler, die in den aufeinanderfolgenden Datenblöcken auftreten, festzustellen und jeden gestörten Datenblock durch ein Fehlersignal zu bezeichnen. Es sind dabei durch den Stördetektor Störeinflüsse zu überwachen, die für das Auftreten von Übertragungsfehlern massgeblich sind.The invention is based on the object, the number of errors that occur in the successive data blocks and detect each disturbed Designate a data block by an error signal. There are thereby by the disturbance detector Monitor interferences that are decisive for the occurrence of transmission errors are.

Die Erfindung und ihre Weiterbildung sind durch die in den Patentansprüchen beschriebenen Merkmale gekennzeichnet, Durch diese beschriebenen Massnahmen wird der Vorteil erreicht, dass der Stördetektor nicht nur das empfangene Datensignal auf den zeitlichen Eintritt der Polaritätswechsel und die Einhaltung der vorgeschriebenen Signalspannung, sondern auch den Empfangsträger auf seinen MindestpegeL und auf die Einhaltung des Frequenz- bzw. Phasenhubes der Modulation überwacht. Es werden daher durch den Stördetektor die von additiven Störungen und die von durch Mehrwegeempfang hervorgerufenen multiplikativen Störungen verursachten Übertragungsfehler erfasst. Es sind dabei die Ansprechempfindlichkeiten des Stördetektors für alle Parameter einstellbar. Insbesondere erlaubt die Einstellbarkeit des über«-achenden Zeitfensters die genae Prüfung der Form der Datensignale. Alle Fehlermeldungen werden getrennt über eine Blockdauer integriert und jedes Integral mit einer Schwelle verglichen. Die Ergebnisse dieser Vergleiche der einzelnen Störparameter werden durch eine ODER-Schaltung zusammengefasst, so dass eine Störanzeige für die Abgabe des Fehlersignals ausreicht.The invention and its further development are defined in the claims The described features are characterized by the measures described the advantage achieved is that the interference detector not only records the received data signal on the temporal occurrence of the polarity change and compliance with the prescribed Signal voltage, but also the receive carrier to its minimum level and to the observance of the frequency or phase deviation of the modulation is monitored. It will hence the interference detector that of additive interference and that of multipath reception evoked multiplicative interference caused transmission errors recorded. It is the responsiveness of the disturbance detector for everyone Adjustable parameters. In particular, the adjustability of the "over" allows Time window the genae test of the form of the data signals. All error messages will be integrated separately over a block duration and each integral compared with a threshold. The results of these comparisons of the individual interference parameters are generated by an OR circuit summarized, so that an error display is sufficient for the output of the error signal.

Die Erfindung wird an Schaltbildern erläutert.The invention is explained using circuit diagrams.

Fig. 1 zeigt das schematische Blockschaltbild eines Ausführungsbeispiels des Stördetektors. In Fig. 2 ist ein anderes Ausführungsbeispiel der Anordnung für die Überwachung des Frequenz- bzw. Phasenhubes dargestellt, Fig. 3 zeigt ein Ausführungsbeispiel eines Zeitgebers, der zur Erzeugung der Fenstersignale dient.1 shows the schematic block diagram of an exemplary embodiment of the disturbance detector. In Fig. 2 is another embodiment of the arrangement for the monitoring of the frequency or phase deviation shown, Fig. 3 shows an embodiment a timer which is used to generate the window signals.

Der in Fig. 1 dargestellte Stördetektor enthält für die Überwachung der einzelnen Störparameter getrennte Prüf- und Integrationswege.The interference detector shown in Fig. 1 contains for monitoring separate test and integration paths for the individual interference parameters.

Der Vergleicher Ki vergleicht die Regelspannung RS des hier nicht dargestellten Trägerfrequenz-Empfangsteils mit der Schwellenspannung US1. Die Ausgangsspannung des Vergleichers sei 0 V, solange die Regelspannung grösser ist als die Schwellenspannung US1. Diese-Schwellenspannung soll dabei in dem Bereich liegen, in dem die Regelspannung RS absinkt, sobald der Empfangspegel in die Nähe der Grenzempfindlichkeit des Empfängers kommt, dann gibt der Vergleicher Ki seine Fehleranzeige ab. Der Integrator Jil integriert die Schwellenunterschreitungssignale des Ausgangs des Vergleichers, die den Unterschreitungen des zulässigen Empfangspegels entsprechen, nach der Zeit. Die Integrationszeit entspricht dabei der Dauer eines Datenblocks, weil nämlich beim Ende jedes Datenblocks über die Leitung TL durch ein Löschsignal der Integratorinhalt auf 0 zurückgesetzt wird. Die Ausgangsspannung des Integrators J11 wird im Vergleicher K41 mit der Schwellenspannung US4i verglichen. Es wird ein Fehlersignal über die ODER-Schaltung dem Ausgang STD zugeführt, sobald die einer bestimmten Anzahl Fehleranzeigen innerhalb eines Datenblocks entsprechende Schwelle überschritten ist. Die Aufsummierung der Fehleranzeigen beginnt im Integrator bei jedem Datenblock von O an aufwärts.The comparator Ki compares the control voltage RS here not shown carrier frequency receiving part with the threshold voltage US1. The output voltage of the comparator is 0 V as long as the control voltage is greater than the threshold voltage US1. This threshold voltage should be in the range in which the control voltage RS drops as soon as the reception level approaches the limit sensitivity of the receiver comes, then the comparator Ki gives its error indication. The integrator Jil integrates the threshold undershoot signals of the output of the comparator indicating the undershoots correspond to the permissible reception level, according to the time. The integration time corresponds to the duration of a data block, because at the end of each data block over the line TL is reset to 0 by a clear signal of the integrator content. The output voltage of the integrator J11 becomes the threshold voltage in the comparator K41 US4i compared. An error signal is sent to the output STD via the OR circuit supplied as soon as a certain number of error displays within a data block corresponding threshold is exceeded. The accumulation of the error displays begins in the integrator for each data block from 0 upwards.

Für die Überwachung des zeitlichen Auftretens der Nulldurchgänge des Datensignals, entsprechend der Feststellung von Telegrafieverzerrungen, wird die Demodulatorspannung DS des nicht dargestellten Empfangsteiles, die vorzugsseise zwischen +1 V und -1 V liegt, durch den Verstärker Y1 auf die Spannung + 1 W, beispielsweise + 12 V verstärkt. Jeder Nulldurchgang der Spannung | W| wird im Vergleicher K2 durch Vergleich mit der Spannung US2 = O V festgestellt und versteilert. Die monostabilen Kippstufen ME1 und MK2 erzeugen aus Jeder positiven und jeder negativen Flanke je einen einheitlichen positiven Impuls, dessen Breite beispielsweise 1/20 bis 1/5 einer Bitbreite betragen kann. Mit Hilfe eines vom Zeitgeber ZG gelieferten Fenstersignals ZF1 wird geprüft, ob die Nulldurchgänge der Modulatorspannung DS Abweichungen von ihren Sollzeitpunkten haben. Das Fenster kann symmetrisch zur Sollmitte der Datenbits liegen oder derart, dass die Flanke vorzugsweise die richtige Lage zum Fenster hat; es wird durch den Zeitgeber ZG aus dem synchronisierten Empfangsbittakt TB abgeleitet. Impulse, die während des Fensters auftauchen, werden als Fehler gewertet und als Fehleranzeige dem Integrator J12 zugeleitet und dort während der Dauer jedes Datenblocks aufsummiert. Im Vergleicher K42 wird die Integratorausgangsspannung mit der Schwellenspannung US42 verglichen. Bei Schwellenüberschreitungen erfolgen Fehlersignale.For monitoring the timing of the zero crossings of the Data signal, corresponding to the detection of telegraphic distortion, is the Demodulator voltage DS of the receiving part, not shown, which is preferred is between +1 V and -1 V, through the amplifier Y1 to the voltage + 1 W, for example + 12 V reinforced. Every zero crossing of the voltage | W | will determined in the comparator K2 by comparison with the voltage US2 = O V and steepened. The monostable multivibrators ME1 and MK2 generate positive from each and each negative Edge a uniform positive pulse, the width of which, for example, 1/20 can be up to 1/5 of a bit width. With the help of one supplied by the timer ZG Window signal ZF1 it is checked whether the zero crossings of the modulator voltage DS Have deviations from their target times. The window can be symmetrical to the target center of the data bits or in such a way that the edge is preferably in the correct position has to the window; it is generated from the synchronized receive bit clock by the timer ZG TB derived. Pulses that appear during the window are rated as errors and fed to the integrator J12 as an error display and there for the duration of each Data blocks summed up. The integrator output voltage becomes in the comparator K42 compared with the threshold voltage US42. If thresholds are exceeded Error signals.

Die verstärkte Demodulatorspannung W wird zusätzlich für die Uberwachung des Frequenz- bzw. Phasenhubes des Empfangssignals ausgenutzt. Da der Diskriminator des nicht dargestellten Empfangsteils zwei auf die beiden unterschiedlichen Ablagen des Trägersignals abgestimmte Band filter aufweist, auf deren Ausgangsspannungen durch Differenzbildung die Spannung DS entstanden ist, müssen, solange der Empfangspegel über der Grenzempfindlichkeit liegt, Uber- und Unterschreitungen bestimmter Sollwerte der Spannung W als Fehler angesehen werden. Für diese Auswertung befinden sich die Schalter S1 und S2 in den gezeigten Stellungen 1. Die Auswertung führen für die beiden unterschiedlichen Polaritäten der Spannung W die Vergleicher E31, K32 durch Vergleich mit den Schwellenspannungen US31, US32 durch. Jede Schwellenunter- oder Überschreitung ruft eine Fehlerspannung hervor. Im Integrator J13 werden jedoch nur diejenigen Fehlerspannungen als Fehleranzeigen berücksichtigt, die während des vom Zeitgeber ZG bestimmten Fensters ZF2, und zwar vorzugsweise während der Soll-Bit-Mitte, auftreten. Das Fenster ZF2 ist daher in seiner Breite einstellbar und soll höchstens so breit eingestellt werden1 dass die von den in den Sollzeitpunkten auftretenden Nulldurchgängen bewirkten Abweichungen keine Fehleranzeigen auslösen. Der Vergleicher K43 vergleicht den während jedem Datenblock erzeugten Ausgangswert des Integrators J13 mit der Schwellenspannung US43 und gibt bei Uberschreitungen Fehlersignale ab. Diese Frequenz-bzw. Phasenhubüberwachung entspricht der Prüfung der Mindestöffnung des "auges', die bekanntlich ein Mass für die Qualität der Übertragung ist.The amplified demodulator voltage W is also used for monitoring the frequency or phase deviation of the received signal is used. Because the discriminator of the receiving part, not shown, two on the two different shelves of the carrier signal has matched band filters, on their output voltages the voltage DS has arisen through the formation of the difference, as long as the reception level above the limit sensitivity lies, overshoots and undershoots certain setpoint values of the voltage W can be viewed as an error. For this evaluation switches S1 and S2 are in the positions shown 1. The evaluation lead the comparators for the two different polarities of the voltage W. E31, K32 by comparison with the threshold voltages US31, US32. Each threshold sub- or exceeding it causes an error voltage. However, in integrator J13 only those fault voltages are considered as fault displays that occur during the window ZF2 determined by the timer ZG, preferably during the target bit center, appear. The width of the window ZF2 can therefore be adjusted and should at most be set so broadly1 that the from occurring in the target times Deviations caused by zero crossings do not trigger any error messages. The comparator K43 compares the output value of the integrator generated during each data block J13 with the threshold voltage US43 and emits error signals when exceeded. This frequency or Phase deviation monitoring corresponds to the test of the minimum opening of the "eye", which is known to be a measure of the quality of the transmission.

In der Stellung 2 der Schalter S1 und S2 werden wahlweise die Minimal- und Maximalöffnungen des Auges überwacht und es werden die Signalverzerrungen, die ein Schliessen des Auges herbeiführen, angezeigt. Es werden hierbei die Ausgangsspannungen DSl und DS2 der Bandfilter des nicht dargestellten Empfangsdiskriminators, deren Differenz die vorher genannte Demodulatorausgangsspannung DS ergab, nach Absiebung von Trägerrestspannungen dem Verstärker Y2 zugeführt, wo sie gewichtet miteinander addiert -und verstärkt werden zur Summenspannung USV.In position 2 of switches S1 and S2, the minimum and maximum openings of the eye are monitored and the signal distortions that bring about a closure of the eye, indicated. The output voltages are used here DSl and DS2 of the band filter of the reception discriminator, not shown, whose Difference the aforementioned demodulator output voltage DS revealed after the residual carrier voltages have been filtered off, it is fed to the amplifier Y2, where it is weighted are added to each other and amplified to the total voltage UPS.

Die beiden Komparatoren geben dann eine Fehlerspannung ab, wenn die Abweichung der Summenspannung USV beim Vergleich mit den Schwellenspannungen US31, US32 Toleranzüberschreitungen ergeben. Die dabei bewirkte Polaritätsumkehr wird durch den Inverter IVl ausgeglichen. Die während des Fensters ZF2 auftretenden Fehleranzeigen werden im Integrator J13 jeweils über einen Datenblock integriert und im Vergleicher E43 mit der Schwellenspannung US43 verglichen. The two comparators then output an error voltage when the Deviation of the total voltage UPS when compared with the threshold voltages US31, US32 tolerance violations result. The reversal of polarity caused thereby becomes balanced by the inverter IVl. The error displays occurring during window ZF2 are integrated in the integrator J13 via a data block and in the comparator E43 compared with the threshold voltage US43.

Die Ausgänge der 3 Vergleicher E41, K42, K43 sind über eine ODER-Schaltung zum Fehlersignal-Ausgang STD zusammengefasst. The outputs of the 3 comparators E41, K42, K43 are via an OR circuit combined to form the error signal output STD.

Der die beiden Vergleicher K31, E32 enthaltende Teil A der Fig. 1-kann auch in Weiterbildung gemäss Fig. 2 ausgeführt sein. Zur Ableitung des Betrages der Spannungen W und USV sind diese Spannungen selbst und ihre Inversion in der aus den beiden Dioden Dl, D2 und dem Widerstand Ri bestehenden ODER-Schaltung zusammengefasst und dem Vergleicher K33 zu-- geführt. Der Vergleicher K32 der Fig. 1 entfällt hier. Durch Einpegelung des Verstärkungsgrades des Inverters IV2 können Unsymmetrien der Summenspannung USV kompensiert werden. Part A of FIG. 1 containing the two comparators K31, E32 can also be carried out in a further development according to FIG. To derive the amount of the voltages W and UPS are these voltages themselves and their inversion in the combined from the two diodes Dl, D2 and the resistor Ri existing OR circuit and the comparator K33 fed. The comparator K32 of FIG. 1 is omitted here. By leveling the gain of the inverter IV2, asymmetries of the Total UPS voltage can be compensated.

In Fig. 3 ist die Schaltung des Zeitgebers ZG dargestellt. In Fig. 3, the circuit of the timer ZG is shown.

Er enthält ein z-stufiges Schieberegister SR, das durch den schnellen Takt TS, der das z-fache des synchronisierten Bittaktes TB beträgt, weitergeschaltet wird. Dabei wird das Register laufend auf seiner Eingangsseite E durch den Bit takt TB mit "1" gefüllt. Die monostabilde Kippstufe MK3 leitet an den Bitgrenzen vom Bittakt TB kurze Löschimpulse für das Register ab. Es wird daher jeweils beim Beginn eines Datenzeichens gelöscht und sofort mit "1 rt gefüllt. Der Schalter S3 erlaubt die Verbindung einer der Anfangsstufen des Schieberegisters mit dem ersten Eingang des UND-Tores Tl und der Schalter 54 die Verbindung einer der Endstufen des Schieberegisters über den Inverter IV2 mit dem zweiten Eingang des UND-Tores. Der Ausgang des UND-Tores liefert ein Fenstersignal, dessen relative Anfangslage durch den Schalter S3 und dessen Endlage durch den Schalter S4 einstellbar ist. Die Fenstersignale ZFl und ZF2 benötigen unterschiedliche Anfangs- und Endlagen, so dass für das in Fig. 1 gezeigte Ausführungsbeispiel beim Zeitgeber zwei Sätze Schalter S3, S4 vorzusehen sind. It contains a z-stage shift register SR, which is controlled by the fast Clock TS, which is z times the synchronized bit clock TB, is advanced will. The register is continuously clocked on its input side E by the bit TB filled with "1". The monostable multivibrator MK3 leads to the bit limits from Bit clock TB from short erase pulses for the register. It is therefore always at the beginning of a data character is deleted and immediately filled with "1 red. Switch S3 allows the connection of one of the initial stages of the shift register to the first input the AND gate Tl and the switch 54 the connection of one of the output stages of the shift register via the inverter IV2 to the second input of the AND gate. The output of the AND gate supplies a window signal, the relative starting position of which is determined by switches S3 and whose end position can be set using switch S4. The window signals ZFl and ZF2 require different start and end positions, so that for the one shown in FIG The embodiment shown to provide two sets of switches S3, S4 in the timer are.

Es besteht an sich die Möglichkeit, im Schaltbild Fig. 1 Einsparungen an Schaltmitteln vorzunehmen. Anstatt die Fehleranzeigen den Integratoren Jii, J12, J13 getrennt zuwuführen, können sie auch in einer nicht dargestellten ODER-Schaltung mit getrennten Einstellgliedern vor ihrer Integration gewichtet zusammengefasst werden, um dann gemeinsam einem Integrator und einem Vergleicher zur Bildung des Fehlersignals zugeführt zu werden.There is, per se, the possibility of savings in the circuit diagram in FIG to be carried out on switching means. Instead of the error displays to the integrators Jii, J12, J13 can also be supplied separately in an OR circuit (not shown) combined with separate adjustment members weighted before their integration in order to then jointly use an integrator and a comparator to form the Error signal to be supplied.

Claims

Circuit arrangement for monitoring the received data signals Occurring transmission errors in which the level and the frequency or phase deviation of the received carrier signal for impermissible deviations and the signal shape of the Data are checked for temporal bias and the number of during error displays for the triggering of a Error signal are used, characterized in that a timer (ZG) is provided, the window signals in the target time of occurrence of the data bits (ZFi, ZF2) generated during their times from polarity changes that have occurred as well The frequency or phase deviation of the received signal falls below or exceeds the threshold Error signals can be generated, and integrators (Jil, J12, J13) are provided for their detection due to the total voltages from the number of error displays that have occurred can be derived, which are periodically synchronized by a with the received data blocks Control signal (TL) can be deleted.

2. Circuit arrangement according to claim 1, characterized in that the total voltages of the integrators that can be periodically erased by the control signal (TL) (July, J12, J13) voltage comparators (K41, K42, £ 43) are fed to the at the Exceeding the total voltage via a voltage threshold (US41, US42, US43) emit the data blocks as error signals (STD) indicating that they are disturbed.

3. Circuit arrangement according to claim 1, characterized in that the timer (ZG) contains a clocked shift register (SR) whose clock frequency equal to one of the number of stages of the shift register corresponding multiple (z) of Data period and whose input (E) can be set synchronously with the data period.