DE2306828A1

DE2306828A1 - FIELD EFFECT TRANSISTOR

Info

Publication number: DE2306828A1
Application number: DE19732306828
Authority: DE
Inventors: Michio Arai
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1972-02-12
Filing date: 1973-02-12
Publication date: 1973-08-16
Also published as: CA975872A

Description

Feldeffekttransistor Die Erfindung betrifft einen Feldeffekttransistor mit Quellenbereich und einer Quelle, Senkenbereich und einer Senke und einer Mehrzahl Kanalteilen zwischen Quellen- und Senkenbereich, parallel, und einem Tor zur Steuerung der Kanalteile. Field effect transistor The invention relates to a field effect transistor with a source area and a source, a sink area and a sink and a plurality Channel parts between the source and sink area, parallel, and a gate to the control the duct parts.

Feldeffekttransistoren werden auf vielen Bereichen verwendet, etwa als spannunggesteuerte Widerstände. Durch Variation der Torspannung eines Feldeffekttransistors kann der effektive Widerstand in dem Tor-Quellenweg variiert werden. In einem Diagramm, in dem der Senkenstrom gegen die Senken-Quellenspannung abgetragen wird, zeigt der typische Verlauf einen ersten ziemlich steil ansteigenden Teil, der als ohmscher Bereich bezeichnet werden kann, dann einen verhältnismäßig scharfen Knick und einen verhältnismäßig flachen Teil, der gewöhnlich als Einschnürbereich bezeichnet wird, und dann einen abrupt, nahezu senkrecht ansteigenden Bereich, der gewöhnlich als Durchbruchsbereich bezeichnet wird.Field effect transistors are used in many fields such as as voltage controlled resistors. By varying the gate voltage of a field effect transistor the effective resistance in the gate source path can be varied. In a diagram, in which the sink current is plotted against the sink-source voltage, the shows typical course has a first rather steeply rising part, which is called ohmic Area can be designated, then a relatively sharp kink and a relatively flat part, commonly referred to as the neck area, and then an abrupt, nearly vertical, area, usually called the Breakthrough area is designated.

Die Schwierigkeit bei der Verwendung eines Feldeffekttransistors als variablen Widerstand besteht darin, daß er keine gute relative Linearität über einen weiten Bereich der Tor spannungen besitzt und daß er keinen weiten Bereich von Widerstandswerten für Variationen der angelegten Spannung aufweist.The difficulty of using a field effect transistor as a variable resistance is that it does not have good relative linearity over a has a wide range of gate voltages and that it does not have a wide range of resistance values for variations in applied voltage.

Es ist Aufgabe der Erfindung, einen Feldeffekttransistor der eingangs beschriebenen Art zu schaffen, der einen weiten Widerstandsbereich und lineare ohmsche Eigenschaften aufweist.It is the object of the invention to provide a field effect transistor of the initially type described to create a wide resistance range and linear ohmic Has properties.

Diese Aufgabe wird durch einen Feldeffekttransistor der eingangs beschriebenen Art gelöst, der sich gemäß der Erfindung dadurch kennzeichnet, daß die Kanalteile näher an der Quelle als an der Senke liegen und daß die Kanalteile unterschiedliche Einschnürspannungen haben.This task is achieved by a field effect transistor of the type described at the beginning Type solved, which is characterized according to the invention in that the channel parts closer to the source than to the sink and that the channel parts are different Have constriction stresses.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen: Fig. 1 einen Querschnitt durch einen Flächen-Typ-Feldeffekttransistor bekannter Art; Fig. 2 ein Diagramm, in dem die Senken-Quellenspannung gegen den Senkenstrom abgetragen ist für den in Fig. 1 gezeigten bekannten Transistor; Fig. 3 einen anderen bekannten Feldeffekttransistor mit idehrfachkanälen gleichen Querschnittsbereiches, bei dem der Torbereich näher an der Quelle liegt als an der Senke; Fig. 4 ein Diagramm, in dem die Senken-Quellspannung des in Fig. 3 gezeigten Feldeffekttransistors gegen seinen Quellstrom abgetragen ist; Fig. 5 einen Schnitt durch einen Feldeffekttransistor gemäß der Erfindung, der eine Mehrzahl Kanäle mit unterschiedlichem Querschnittsbereich aufweist und dessen Torbereich näher an der Quelle als an der Senke liegt; Fig. 6 ein Diagramm, indem die Vd-Id-Eigenschaften des Strom durchflusses durch den kleinen Kanal der in Fig. 5 gezeigten Ausführungsform abgetragen sind; Fig. 7 ein Diagramm; in dem die VIEigenSchaften des Stromdurchflusses durch den großen Kanal in der in Fig. 5 gezeigten Ausführungsform abgetragen sind; Fig. 8 ein Diagramm0 in dem dle koUbinierten Vd-Id-Eigenschaften des Feldeffekttransistors aus Fig0 5 abgetragen sind; Fig. 9 einen Querschnitt durch eine bevorzugte Ausführungsform eines Feldeffekttransistors mit variablem Widerstand; Fig. 10 und 11 Diagramme der Vd-Id-Eigenschaften der in Fig. 9 gezeigten Ausführungsform, abgetragen für Vg (Torspannung) als Parameter für einen kleinen Kanal und einen großen Kanal von Fig. 9; Fig. 12 ein Diagramm der Vd-Id-Eigenschaften, die in den Fig.Further features and expediencies of the invention emerge from the description of exemplary embodiments with reference to the figures. From the figures show: Fig. 1 is a cross section through an area-type field effect transistor of the prior art Kind; Fig. 2 is a diagram in which the sink-source voltage against the sink current is plotted for the known transistor shown in FIG. 1; Fig. 3 shows another well-known field effect transistor with two-fold channels of the same cross-sectional area, where the gate area is closer to the source than to the sink; 4 shows a diagram, in which the sink source voltage of the field effect transistor shown in Fig. 3 against its source flow is removed; 5 shows a section through a field effect transistor according to the invention, the a plurality of channels with different cross-sectional area and its gate area is closer to the source than to the sink; Fig. 6 is a diagram showing the Vd-Id characteristics of the current flowing through the small Channel of the embodiment shown in Figure 5 are removed; Fig. 7 is a diagram; in which the VIE properties of current flow through the great duct in the in Fig. 5 are removed; Fig. 8 is a diagram 0 in the dle combined Vd-Id properties of the field effect transistor from FIG are; 9 shows a cross section through a preferred embodiment of a field effect transistor with variable resistance; Figures 10 and 11 are graphs of Vd-Id characteristics of the embodiment shown in FIG. 9, plotted for Vg (gate voltage) as a parameter for a small duct and a large duct of Fig. 9; Fig. 12 is a diagram the Vd-Id properties shown in Figs.

10 und 11 gezeigten Eigenschaften kombinierend; Fig. 13, 14 und 15 Vergrößerte Draufsichten auf drei verschiedene Arten von Torbereichen, die in den Ausführungsformen verwendet werden können; Fig. 16A - 16D und 17A - 17D aufeinanderfolgende Schritte der Herstellung eines Feldeffekttransistors; Fig. 18 einen horizontalen Schnitt mit einem einzelnen grossen Kanal in der Mitte und einer Mehrzahl kleiner Kanäle um den großen Kanal herum angeordnet; Fig. 19 ein Diagramm mit den Vd Id-Eigenschaf ten des Feldeffekttransistors mit Kanälen, wie sie in Fig. 18 gezeigt sind; Fig. 20 eine isometrische Darstellung eines Metalloxyd-Feldeffekttransistors vom Sperrschichttyp (depletion type) gemäß einer Ausführungsform der Erfindung; Fig. 21 einen Schnitt entlang der Linie XXI-XXI in Fig. 20; Fig. 22 eine isometrische Darstellung eines Metalloxyd-Halbleiterfeldeffekttransistors eines verbesserten VergiBerungstyps (enhancement type); Fig. 23 einen Teilschnitt entlang der Linie XXIII-XXIII in Fig. 22; Fig. 24 einen Schnitt durch eine andere Ausführungsform der Erfindung eines Flächenfeldeffekttransistors mit einem großen Kanal und aufeinanderfolgend kleineren Kanälen von im wesentlichen Ringform um den Mittelkanal herum; Fig. 25 eine Draufsicht auf die in Fig. 24 gezeigten Kanäle in einem Schnitt entlang der Linie XXV-XXV in Fig. 24; Fig. 26 eine bruchstückhafte Draufsicht auf die Kanalanordnung einer anderen Ausführungsform, in der die kleineren Kanäle unterschiedliche Größen besitzen und zufällig verteilt sind; Fig. 27 einen Schnitt durch einen Flächenfeldeffekttransistor, in dem der Torbereich in der horizontalen Ebene keilförmig ausgebildet ist; Fig. 28 eine Draufsicht auf den keilförmigen Kanal der in Fig. 27 gezeigten Anordnung entlang der Linie XXVIII-XXVIII in Fig. 27; und Fig. 29, 30,31,32 für eine Vorrichtung andere Kanal formen in der horizontalen Ebene/von der Art, wie sie in Fig. 27 dargestellt ist In Fig. 1 ist ein bekannter Fläcben-Feldeffekttransistor gezeigt mit einem Substrat 1 aus n-leitendem Halbleitermaterial, in dem zwei p-Halbleiterbereiche als Tore 2g1 und 2g2 ausgebildet sind. 10 and 11 combining properties shown; Figures 13, 14 and 15 Enlarged top views of three different types of gate areas used in the Embodiments can be used; Figures 16A-16D and 17A-17D are sequential Steps of manufacturing a field effect transistor; 18 shows a horizontal Section with a single large canal in the middle and a plurality of smaller ones Channels arranged around the great channel; 19 is a diagram showing the Vd Id properties th of the field effect transistor having channels as shown in Fig. 18; Fig. Figure 20 is an isometric view of a junction type metal oxide field effect transistor (depletion type) according to one embodiment of the invention; 21 shows a section along the line XXI-XXI in Figure 20; 22 is an isometric view of a Metal oxide semiconductor field effect transistor of an improved type of enhancement type); 23 shows a partial section along the line XXIII-XXIII in FIG. 22; Fig. 24 shows a section through another embodiment of the invention of a surface field effect transistor with a large channel and successively smaller channels of essentially Ring shape around the central channel; FIG. 25 is a top plan view of those shown in FIG Channels in a section along the line XXV-XXV in FIG. 24; Fig. Figure 26 is a fragmentary top plan view of the duct assembly of another embodiment; in which the smaller channels have different sizes and are randomly distributed are; 27 shows a section through a surface field effect transistor in which the Gate area is wedge-shaped in the horizontal plane; Fig. 28 is a plan view onto the wedge-shaped channel of the arrangement shown in FIG. 27 along the line XXVIII-XXVIII in Figure 27; and Figs. 29, 30, 31, 32 for a device other channel shape in the horizontal plane / of the type shown in FIG In Fig. 1, a known area field effect transistor is shown with a substrate 1 made of n-conducting semiconductor material, in which two p-semiconductor areas act as gates 2g1 and 2g2 are formed.

In bekannter Weise sind pe+r,renzschichten J1 und J2 gebildet. An den gegenüberliegenden Enden des Substrates sind Senken- und Quellenbereiche 4d und 4s vorhanden, und auf diesen Bereichen sind eine Senke 5 und eine Quelle 6 gebildet. Der Bereich zwischen dem Senkenbereich 4d und dem Quellenbereich 4s ist ein Kanalbereich 3. Eine Batterie 7 liegt an der Quelle und der Senke zum Anlegen einer positiven Vorspannung an die Senke relativ zur Quelle. Die Tore sind die Elektroden 4g1 und 4g2. Eine negative Spannungsquelle 8 liegt an den Toren 4g1 und 4g2. Die gestrichelten Linien 9 zeigen den Sperrbereich an, der durch die negative Vorspannung an dem Tor gebildet wird, wenn die Vorspannung hinreichend hoch ist, um ein Einschnüren zu erreichen. Die Grenzen der Sperrschichten, wie sie durch die gestrichelten Linien in Fig. 1 gezeigt werden, werden durch die Höhe der an die Tore 4g1 und 4g2 angelegten Vorspannung gesteuert. Fig. 2 zeigt ein Diagramm der Spannungs-Stromcharakteristika bei verschiedenen an das Tor angelegten Spannungen. Wie im allgemeinen zeigt die in Fig. 1 gezeigte Vorrichtung keine linearen Eigenschaften.In a known manner, pe + r, reference layers J1 and J2 are formed. At the opposite ends of the substrate are drain and source areas 4d and 4s are present, and a sink 5 and a source 6 are formed on these areas. The area between the drain area 4d and the source area 4s is a channel area 3. A battery 7 is connected to the source and the sink for applying a positive Bias on the sink relative to the source. The ports are electrodes 4g1 and 4g2. A negative voltage source 8 is applied to ports 4g1 and 4g2. The dashed Lines 9 indicate the blocking area created by the negative bias on the gate is formed when the preload is high enough to cause constriction reach. The boundaries of the barriers as indicated by the dashed lines 1 are shown by the height of the gates 4g1 and 4g2 applied Controlled preload. Fig. 2 shows a diagram of the voltage-current characteristics at different voltages applied to the gate. As in general, the The device shown in Fig. 1 does not have linear properties.

Solche in Fig. 1 gezeigte Vorrichtungen werden als Verstärker verwendet, finden aber nicht Anwendung in einer ACC-Schaltung, noch haben sie eine richtige Anerkennung als berührungslose variable Widerstandsvorrichtungen gefunden.Such devices shown in Fig. 1 are used as amplifiers, but are not used in an ACC circuit, nor do they have a correct one Recognition as a contactless variable Resistance devices found.

Zur Beseitigung obiger Nachteile und zur Erzeugung einer mehr linearen Vd-Id-Charakteristik wurde vorgesilagen, den Torbereich näher an der Quelle als an der Senke vorzusehen, so daß die Tcrorspannung nicht gestört wird durch die positive Senkenvorspannung. Eine bekannte Ausbildung dieses Typs ist in Fig. 3 gezeigt. Dieser Typ besitzt eine Mehrzahl von Kanälen gleicher Breite, wobei die Kanalbereiche näher an der Quelle angeordnet sind als an der Senke. Wie in Fig. 3 gezeigt ist, ist ein Halbleitersubstrat 10 aus n-leitendem HalbleiSrmaterial vorgesehen, in welches durch Diffusion oder auf andere Weise vier Torbereiche 11 eingebracht sind, zwischen denen Kanäle 12 liegen, die alle dieselbe Größe besitzen. Der Senkenbereich 13 liegt allgemein im unteren Teil des Substrates 10, während der Quellenbereich 14 im oberen Teil des Substrates 10 liegt. Auf dem Boden des Substrates 10 ist eine Senke 15 gebildet, und eine Quelle 16 ist auf dem oberen Teil des Substrates geformt. Ein Tor 17 ist.To eliminate the above disadvantages and to create a more linear one Vd-Id characteristic was provided, the gate area closer to the source than to be provided at the sink so that the gate voltage is not disturbed by the positive Sink preload. A known embodiment of this type is shown in FIG. This Type has a plurality of channels of equal width, the channel areas being closer are located at the source than at the sink. As shown in Fig. 3, a Semiconductor substrate 10 made of n-type semiconducting material is provided, in which through Diffusion or in another way four gate areas 11 are introduced, between which Channels 12 lie, all of which have the same size. The depression area 13 is general in the lower part of the substrate 10, while the source region 14 in the upper part of the substrate 10 is located. A depression 15 is formed on the bottom of the substrate 10, and a source 16 is formed on the top of the substrate. A gate 17 is.

auf einem Ende der Torbereiche 11 vorgesehen. Obwohl es nicht gezeigt ist, ist die Anordnung so zu verstehen, daß der Torbereich die Form einer Schicht besitzt, in der Fenster vorgesehen sind zur Bildung der Kanäle 12. An einem Ende dieser Schicht ist die Torelektrode 17 gebildet. In dieser Ausbildung liegt der Torbereich näher an der Quelle als an der Senke, aber die Vorteile der Erfindung werden nicht erreicht, weil alle Kanäle die gleiche Breite besitzen. Die Vd-Id-Eigenschaft der in Fig. 3 gezeigten Vorrichtung ist in Fig. 4 dargestellt, in der Kurven für eine Anzahl verschiedener Torvorspannungen gezeigt sind. Es soll darauf hingewiesen werden, daß bei diesem Ausbau der Punkt für den Null-Senkenstrom für verschiedene angelegte Torspannungen nicht null ist für alle Torspannungen. So ist beispielsweise für die Kurven Vg = -4V und Vg = -6V der Stromlnullpunkt nicht bei der Null-Senkenspannung, daher besteht ein Lawinendurchschlag, wo die Kurve Vg = -6V die Nullachse schneidet, und der Lawinendurchschlag tritt auf, wenn Vg = -6V ist. Diese Tatsache kann auch auf andere Weise noch erklärt werden: Wächst die Torvorspannung Vg an und erreicht die Vorspannung um den Kanal die Einschnürspannung, dann fließt der Senkenstrom 1d durch den Kanal wieder, wenn die Senkenspannung- anwächst. Diese Schwell-Senkenspannung, die den Senkenstrom fließen läßt, ist von der Torspannung abhängig. Das ist ähnlich wie bei den Eigenschaften einer Triode, und daher wird diese Art eines:reld effekttransistors als Verstärker verwendet, kann jedoch nicht vernünftig als variabler Widerstand verwendet werden, da dieser Feldeffekttransistor keine Line/Vd-Id-Charakteristik für Vg als Parameter besitzt. Dieser Feldeffekttransistor besitzt eine nicht lineare CharakteristiK. Werden die Kanäle nicht mit der Sperrschicht gefüllt, dann wird das Substrat zwischen Quelle und Senke mit einem gleichförmigen elektrischen Feld beaufschlagt.provided on one end of the gate areas 11. Although not shown is, the arrangement is to be understood so that the gate area has the shape of a layer owns, are provided in the windows to form the channels 12. At one end the gate electrode 17 is formed in this layer. In this training lies the Gate area closer to the source than to the sink, but the advantages of the invention are not reached because all channels have the same width. The Vd-Id property the device shown in Fig. 3 is shown in Fig. 4, in which curves for a number of different gate biases are shown. It should be noted be that with this expansion the point for the zero sink current for different applied gate voltages is not zero for all gate voltages. So is for example for the curves Vg = -4V and Vg = -6V the current zero point is not at the zero sink voltage, therefore there is an avalanche breakdown where the curve Vg = -6V intersects the zero axis, and the avalanche breakdown occurs when Vg = -6V. This fact can also will be explained in another way: If the gate bias voltage increases and reaches Vg the bias around the Channel the constriction voltage, then flows the sink current 1d through the channel again when the sink voltage increases. These The threshold sink voltage that allows the sink current to flow is from the gate voltage addicted. This is similar to the properties of a triode, and therefore becomes this kind of a: reld effect transistor is used as an amplifier, but can not Reasonably used as a variable resistor as this field effect transistor has no Line / Vd-Id characteristic for Vg as a parameter. This field effect transistor has a non-linear characteristic. The channels will not be with the barrier then the substrate is filled with a uniform between source and drain applied electric field.

Werden in dem nächsten Schritt die Kanäle jedoch mit der Sperrschicht gefüllt, dann erreicht der Kanal die Einschnürbedingung, und es wird ein Stromfluß durch die Kanäle verhindert. Da das elektrische Feld in diesen Sperrschichten konzentriert ist, werden die Elektronen in dem Valenzband angeregt durch beschleunigte Elektronen in der Sperrschicht, wenn die Quellenspannung Vd anwächst. Als Ergebnis dieses Vorgangs, der oft als Lawinendurchschlag bezeichnet wird, bewirken die freien Elektronen und die Löcher, daß der Senkenstrom 1d wieder fließt.In the next step, however, the channels will be covered with the barrier layer filled, then the channel reaches the constriction condition, and there is a flow of current prevented by the channels. Because the electric field is concentrated in these barriers is, the electrons in the valence band are excited by accelerated electrons in the junction when the source voltage Vd increases. As a result of this process, which is often referred to as avalanche breakdown, cause the free electrons and the holes that the sink current 1d flows again.

Der Feldeffekttransistor mit wriablem Widerstand gemäß der Erfindung soll eine lineare Vd-Id-Charakteristik bei im wesentlichen jeder Torspannung Vg als Parameter besitzen. Wird mit anderen Worten eine spezifische Torspannung Vg angenommen, dann besitzt der Feldeffekttransistor einen konstanten Widerstand sogar dann, wenn die Senkenspannung Vd in einem weiten Bereich geändert wird. Auf diese Weise wird der Widerstand als eine lineare Gleichung ausgedrückt, die-durch die ToEpannung gesteuert wird.The field effect transistor with a variable resistance according to the invention shall have a linear Vd-Id characteristic at substantially every gate voltage Vg as parameters. In other words, when a specific gate voltage Vg assumed, then the field effect transistor even has a constant resistance when the drain voltage Vd is changed in a wide range. To this Way, resistance is expressed as a linear equation which-by the ToEspannung is controlled.

In Fig. 5 ist ein einfaches Ausführungsbeispiel zur Erläuterung des Prinzips der Erfindung irgestellt. Das Ausführungsbeispiel besitzt ein Substrat 18 aus n-leitendem Material mit einer den Torbereich bildenden Schicht 19 aus p-leitendem Material und einer Schicht 20 aus n+-Material zur Bildung des Quellenbereiches. Der Senkenbereich, der den Hauptunterteil des Substrates 18 bildet, besitzt eine Senke 21, die auf seiner unteren Oberfläche gebildet ist, und der Quellenbereich 20 weist eine Quelle 22 auf seiner oberen Oberfläche auf. Der Torbereich 19 besitzt darin gebildete Fenster 23 und 24, durch die sich ein Teil des Substrats hindurch erstreckt. Diese Fenster 23 und 24 bilden einen verhältnismäßig breiten Kanal und einen verhältnismäßig engen Kanal. Ein Tor 25 ist auf dem oberen Randteil des Torbereiches 19 gebildet. Der Torbereich liegt näher an der Quelle als an der Senke, und die Breite der Kanäle 23 und 24 untercheidet sich wesentlich voneinander.In Fig. 5 is a simple embodiment to explain the Principle of the invention. The embodiment has a substrate 18 made of n-conductive material with a layer 19 made of p-conductive material forming the gate area Material and a layer 20 of n + material to form the source area. The well area, which forms the main lower part of the substrate 18, has a Well 21 formed on its lower surface and the source area 20 has a source 22 on its top surface. The gate area 19 has Windows 23 and 24 formed therein through which a portion of the substrate extends extends. These windows 23 and 24 form a relatively wide channel and a relatively narrow channel. A gate 25 is on the upper edge portion of the gate area 19 formed. The gate area is closer to the source than the sink, and the The width of the channels 23 and 24 differs significantly from one another.

Aus Fig. 5 ist zu ersehen, daß der kleine Kanal 24 bei einer niedrigeren Torvorspannung eingeschnürt wird als der große Kanal. Da der ganze Strom, der von der Senke zur Quelle zu leiten ist, folglich durch den großen Kanal 23 unabhängig von dem kleinen Kanal 24 fließen kann, wird verhindert, daß die Sperrschicht in dem kleinen Kanal das elektrische Feld bündelt. Unter Berücksichtigung der Betriebsaspekte der Vorrichtung in Fig. 5 ist der Strom Id, der durch den kleinen Kanal für verschiedene Werte der Senkenspannung Vd fließt, in Fig. 6 abgetragen. Es ist zu sehen, daß bei der Einschnürspannung im wesentlichen kein Senkenstrom durch den Kanal 24 fließt. Fig. 7 gibt den durch den großen Kanal 23 fließenden Strom 1d für den Fall, daß die Torspannung Vd Null ist und wenn die Torspannung die Einschnürspannung des kleinen Kanals (Vg = Vp) erreicht. Wächst die Torspannung weiter an, dann werden die Vd-Id-Eigenschaften des großen Kanals ähnlich denen in Fig. 4, und es treten nicht lineare Eigenschaften auf. Um lineare Eigenschaften zu erreichen, sollte die Torspannung zwischen Null und Vp gewählt werden.From Fig. 5 it can be seen that the small channel 24 at a lower Gate bias is constricted as the great canal. Since all the stream that runs from the sink to the source is to be conducted, consequently through the large channel 23 independently can flow from the small channel 24, the barrier layer is prevented from in the small channel concentrates the electric field. Taking into account the operational aspects of the device in FIG. 5 is the current Id passing through the small channel for various Values of the drain voltage Vd flows, shown in FIG. 6. It can be seen that at the constriction voltage essentially no drain current flows through the channel 24. Fig. 7 gives the current 1d flowing through the large channel 23 in the event that the gate voltage Vd is zero and when the gate voltage is the constriction voltage of the small Channel (Vg = Vp) is reached. If the gate voltage increases further, then the Vd-Id properties of the large channel similar to those in Fig. 4, and non-linear properties occur on. To achieve linear properties, the gate voltage should be between zero and Vp can be chosen.

Fig. 8 stellt die kombinierten Eigenschaften bei dem in Fig. 5 gezeigten Aufbau dar. Hier ist das Verhältnis des sich ändernden Widerstandes ziemlich klein, um als variabler Widerstand verwendet zu werden Eine bevorzugte Ausführungsform der Erfindung ist in Fig. 9 dargestellt. Es ist en Feldeffekttransistor gezeigt mit einem n-leitenden Substrat 26, in welchem eine Schicht 27 aus p-leitendem Material mit einem großen Zentralfenster 28-und einer Mehrzahl Fenster 29 mit kleinerer Breite gebildet ist, durch die sich ein Teil des Substrats 26 erstreckt. Eine n+-leitende Schicht 30 ist auf der Torbereichsschicht 27 gebildet zur Schaffung eines Quellenbereiches. Der Hauptteil des Substrats 26 bildet einen Senkenbereich 31. Ein Ohmscher Kontakt 32 ist auf dem Quellenbereich 30 und ein Ohmscher Xontakt 33 auf dem Senkenbereich 31 vorgesehen. Auf dem Torbereich 27 ist eine kreisförmige Ringelektrode 34 vorgesehen. In dieser Form der Erfindung ist die kombinierte Breite der kleinen Kanäle 29 grösser als die Breite des großen Kanals 28. Die Diagramme der Fig. 10, 11 und 12 zeigen die Charakteristika der in Fig. 9 dargestellten Anordnung für die kleinen Kanäle, die großen Kanäle und die kombinierten Kanäle. Der Aufbau ist so vorgesehen, daß der ganze, durch die kleinen Kanäle 29 fließende Strom für V = 0 größer ist als dr durch den großen Kanal fließende Strom g bei Vg = O. Wie durch die Diagramme gezeigt wird, ist der Winkel zwischen der durchgezogenen Linie 35 und der Achse von Vd in Fig. 10 wesentlich größer als der Winkel zwischen Kurve 36 und Achse Vd in Fig. 11. Das heißt daß die Kurve 35 einen wesentlich kleineren Widerstand anzeigt, als in Kurve 36 gezeigt ist. In Fig. 10 und 11 entsprechen die beiden Kurven 37 und 38 der Torspannung Vg, die den Einschnüreffekt in den kleinen Kanälen 29 und dem großen Kanal 28 induziert. Daher wird die ganze Vd-Id-Charakteristik für den großen Kanal und die kleinen Kanäle durch die Summe der Id-Vd-Charakteristik aus Fig. 10 und Fig.FIG. 8 illustrates the combined properties in that shown in FIG. 5 Structure. Here the ratio of the changing resistance is quite small, to be used as a variable resistor. A preferred embodiment the invention is shown in FIG. It is a field effect transistor shown with an n-type substrate 26 in which a layer 27 of p-type Material with a large central window 28 and a plurality of windows 29 with a smaller one Width is formed through which a part of the substrate 26 extends. An n + -conductor Layer 30 is formed on the goal area layer 27 to provide a source area. The main part of the substrate 26 forms a sink area 31. An ohmic contact 32 is on the source area 30 and an ohmic Xcontact 33 is on the drain area 31 provided. A circular ring electrode 34 is provided on the gate area 27. In this form of the invention, the combined width of the small channels 29 is greater than the width of the large channel 28. The diagrams of Figs. 10, 11 and 12 show the characteristics of the arrangement shown in Fig. 9 for the small channels, the great channels and the combined channels. The structure is provided so that the entire current flowing through the small channels 29 for V = 0 is greater than dr current g flowing through the large channel at Vg = O. As shown in the diagrams is the angle between the solid line 35 and the axis of Vd in FIG. 10 is substantially greater than the angle between curve 36 and axis Vd in Fig. 11. That is, the curve 35 shows a much smaller resistance, than shown in curve 36. In FIGS. 10 and 11, the two curves 37 correspond and 38 the gate voltage Vg, which causes the constriction effect in the small channels 29 and the large channel 28 induced. Therefore, the whole Vd-Id characteristic for the large channel and the small channels by the sum of the Id-Vd characteristics Fig. 10 and Fig.

11 ausgedrückt. Der Widerstand wird so in einem weiten Bereich geändert, wie die Torspannung von Vg = 0 bis auf Vg = Vp mit als der Einschnrspannung (pinch-off voltage) anwächst.11 expressed. The resistance is changed over a wide range, like the gate voltage from Vg = 0 to Vg = Vp with as the pinch-off voltage (pinch-off voltage) increases.

Es konnen viele Abänderungen des Tormusters verwendet und doch die neuen Charakteristika der Erfindung erreicht werden. Die Fig. 13, 14 und 15 zeigen Beispiele von Abänderungen des Tormusters.Many variations of the gate pattern can be used and yet the new characteristics of the invention can be achieved. Figures 13, 14 and 15 show Examples of changes to the gate design.

In Fig. 13 ist ein großer Kanal 39 in der Mitte des Torbereiches 40 angeordnet mit einer Mehrzahl schmaler Kanäle 41 und 42, wobei die schmalen Kanäle 41 in konzentrischen Ringen um den großen Kanal 39 herum und die schmalen Kanäle 42 in konzentrischen Ringen um die schmalen Kanäle 41 herum angeordnet sind.In FIG. 13 there is a large channel 39 in the middle of the door area 40 arranged with a plurality of narrow channels 41 and 42, the narrow channels 41 in concentric rings around the large channel 39 and the narrow channels 42 are arranged in concentric rings around the narrow channels 41.

In Fig. 14 ist eine Mehrzahl ringförmiger schmaler Kanäle 43 um einen großen Kanal 39 herum in einem Torbereich 44 vorgesehen. Es ist zu beachten, daß die schmalen Ringkanäle 43 nicht vollständig geschlossen sind.In Fig. 14, a plurality of annular narrow channels 43 are around one large channel 39 around in a gate area 44 is provided. It should be noted that the narrow annular channels 43 are not completely closed.

In Fig. 15 ist eine Mehrzahl kleiner Kanäle 45 gezeigt, die offen verbunden sind mit dem großen Kanal 46 durch sich radial erstreckende Bereiche 47. Diese Kanäle sind in dem Torbereich 48 gebildet.In Fig. 15, a plurality of small channels 45 are shown which are open are connected to the large channel 46 by radially extending regions 47. These channels are formed in the gate area 48.

Die Fig. 16A bis 16D zeigen ein Verfahren zur Bildung eines Feldeffekttransistors gemäß der Erfindung. Es wird ein Block aus n-leitendem Halbleitermaterial 49 genommen. Auf diesem wird eine Mustermaske 50 gebildet, so daß eine Schicht 51 aus p-leitendem Material gebildet werden kann mit Ausnahme des Bereiches, der durch die Maske 50 abgedeckt wird. Die Maskenschicht 50 wird dann entfernt und ein n+-leitendes Halbleitermaterial 52 mit hoher Verunreinigung aufgelegt. Auf diese Weise ist ein Block gebildet, der das Substrat 49 aufweist, welches denSenkenbereich bildet, eine Schicht 51, die den Torbereich bildet, und eine Schicht 52, die den Quellenbereich bildet.FIGS. 16A to 16D show a method of forming a field effect transistor according to the invention. A block of n-conducting semiconductor material 49 is taken. A pattern mask 50 is formed on this, so that a layer 51 of p-conductive Material can be formed with the exception of the area covered by the mask 50 is covered. The mask layer 50 is then removed and an n + -type semiconductor material 52 with high contamination. In this way a block is formed that the substrate 49, which forms the well region, has a layer 51 which forms the gate area and a layer 52 which forms the source area.

Die Fenster 53 und 54 in dem Torbereich sind das Ergebnis des Auflegens der Maske 50, die verhindert hat, daß sich an diesen Stellen eine p-Schicht 51 gebildet hat.The windows 53 and 54 in the goal area are the result of the hang-up of the mask 50, which has prevented a p-layer 51 from being formed at these locations Has.

Es werden jetzt Ohmsche Kontakte 55, 56 und 57 auf dem Senkenbereich 49, dem Quellenbereich 52 und dem Torbereich 51 entsprechend aufgebracht.There are now ohmic contacts 55, 56 and 57 on the sink area 49, the source area 52 and the gate area 51 applied accordingly.

Die Fig. 17A bis 17D zeigen ein ein wenig abgewandeltes Verfahren zur Herstellung des Feldeffekttransistors. Das in den Fig. 17A bis 17D gezeigte Verfahren unterscheidet sich-von dem in den Fig. 16A bis 16D dargestellten dadurch, daß die Abdeckschicht 50, die beispielsweise ein Siliziumdioxyd seien kann, während der Diffusion der p-Beimengung 51 durch ein bekanntes Photoätzverfahren entfernt wird. Dann wird die verhältnismäßig hohe n+-Verunreinigung 60 durch den entfernten Teil der vorher beschriebenen Weise hindurch diffundiert, und inzwischen kann die-n+-Verunreinigungsschicht 61 (Fig. 17C) auf der Rückseite des Blockes 49 gewachsen sein. Schließlich werden die Senke 55 und die Quelle 56 mit der Senkenschicht 49 und der Quellenschicht 62 Ohmsch verbunden. Fig. 18 und 19 zeigen eine spezifische bevorzugte Ausführungsform der Erfindung zusammen mit der charakteristischen Vd-Id-Kurve. In dieser Ausführungsform besitzt der-Torbereich 63 einen großen zentralen Kanal 64 und acht kleine gleichmäßig um den großen Kanal 64 herum angeordnete Kanäle 65. Die kleinen Kanäle 65 sind so ausgebildet, daß sie eine Einschnürschwellspannung von 5 Volt besitzen, und der große Kanal 64 ist so geformt, daß er eine Einschnürschwellspannung von 10 Volt besitzt. Das Substrat (in Fig. 18 nicht gezeigt) wird aus einem Halbleitermaterial mit n-Leitung gebildet und besitzt einen spezifischen Widerstand von ungefähr 40 Ohm-cm. Der Durchmesser des großen Kanals 64 beträgt ungefähr 23 Mikron und der Durchmesser von jedem der kleinen Kanäle 65 ungefähr 10 Mikron. Die Charakteristika dieser Ausführungsform in sind in Fig. 19 gezeigt, der verschiedene Torspannungen von Null bis -4 Volt gezeigt sind. Es ist zu sehen, daß der Widerstand linear verläuft und daß die Änderung des Widerstandes so groß ist, wie es durch die Ausdehnung zwhender' Kurve Vg = 0 und Vg = -4 beispielsweise gezeigt ist.FIGS. 17A to 17D show a slightly modified method for the production of the field effect transistor. That shown in Figs. 17A to 17D The method differs from that shown in FIGS. 16A to 16D in that that the cover layer 50, which can for example be a silicon dioxide, while the diffusion of the p-type impurity 51 is removed by a known photo-etching method will. Then the relatively high n + impurity 60 is removed by the Diffuses through part of the manner previously described, and in the meantime the -n + impurity layer 61 (Fig. 17C) must have grown on the back of the block 49. Eventually be the well 55 and the source 56 with the well layer 49 and the well layer 62 Ohmic connected. Figures 18 and 19 show a specific preferred embodiment of the invention together with the characteristic Vd-Id curve. In this embodiment the gate area 63 has a large central channel 64 and eight small evenly Channels 65 arranged around the large channel 64. The small channels 65 are like this designed that they have a constriction threshold voltage of 5 volts, and the large channel 64 is shaped so that it has a constriction threshold voltage of 10 volts owns. The substrate (not shown in Fig. 18) is made of a semiconductor material formed with n-conduction and has a specific resistance of approximately 40 Ohm-cm. The diameter of the large channel 64 is approximately 23 microns and the The diameter of each of the small channels 65 is approximately 10 microns. The characteristics This embodiment in FIG. 19 shows the various gate voltages from zero to -4 volts are shown. It can be seen that the resistance is linear and that the change in resistance is as great as it is due to the expansion of Curve Vg = 0 and Vg = -4 is shown for example.

Im folgenden werden drei Formen von Metalloxyd-Feld,effekttransistoren gemäß der Erfindung beschrieben. Alle drei besitzen eine flächige Kanalanordnung, in der sich drei parallele Kanäle befinden. Wie der oben beschriebene Flächenfeldeffekttransistor besitzt ein zentral angeordneter Kanalteil eine andere Einschnürspannung als die Kanalteile an einer Seite desselben.The following are three forms of metal oxide field, effect transistors described according to the invention. All three have a flat channel arrangement, in which there are three parallel channels. Like the surface field effect transistor described above owns a centrally arranged channel part has a different constriction voltage than the channel parts on one side of the same.

Der in den Fig. 20 und 21 gezeigte Transistor ist vom Sperrtyp und besitzt eine epitaxial gewachsene flächenhafte n-leitende Schicht 67 auf einem p-leitendem Halbleitersubstrat 66. Durch Diffusion von n-Dotierungsmaterial werden streifenförmige Teile zur Bildung eines Quellenbereiches 68 und eines Senkenbereiches 69 gebildet. Auf den Quellen- und Senkenbereichen 68 und 69 sind eine Quelle und eine/Ne%rnode 70 und 71 vorgesehen. Auf der Schicht 67 wird eine Schicht 72 aus isolierendem Material wie etwa Siliziumdioxyd gebildet mit Ausnahme von den Stellen, auf auf denen die Quelle und/e trode angeordnet sind. Es wird en Tor 73 vorgesehen, welches als Streifen parallel aber in einem Abstand zur Quelle 70- auf der isolierenden Schicht 72 liegt. Teile 74 und 75 (Fig. 21) der isolxrenden Schicht 72 sind weniger dick als Teil 76 derselben. Durch diesen Aufbau entstehen zwei kleine Kanäle unter Teilen 74 und 75 und ein großer Kanal unter Teil 76. Der Gesmtstrom bei Null-Torspannung durch die schmalen Kanäle ist jedoch größer als durch den grossen Kanal. Die Torelektrode 73 liegt näher an der Quelle 70 als an der Senke 71.The transistor shown in Figs. 20 and 21 is of the blocking type and has an epitaxially grown planar n-type layer 67 on a p-type Semiconductor substrate 66. By diffusion of n-doping material, strip-shaped Parts to form a source area 68 and a drain area 69 are formed. On the source and sink areas 68 and 69 are a source and a / Ne% rnode 70 and 71 are provided. On the layer 67 is a layer 72 of insulating material such as silica formed with the exception of the places on which the Source and / e trode are arranged. It is en gate 73 provided, which as a strip is parallel but at a distance from the source 70 on the insulating layer 72. Portions 74 and 75 (Fig. 21) of insulating layer 72 are less thick than portion 76 of the same. This structure creates two small channels under parts 74 and 75 and a large channel under part 76. The total current at zero gate voltage through the narrow canal, however, is larger than through the large canal. The gate electrode 73 is closer to the source 70 than to the sink 71.

Der Sperrbereich unter der Isolation wird durch die gestrichelte Linie 77 angezeigt. Dieser erstreckt sich tiefer und tiefer in die Schicht 67 hinein, wenn die Torspannung stärker und atärker negativ wird, wobei die Kanal-Einschnürspannung eher auftritt unter den Isolierschichtteilen 74 und 75 als unter dem Teil 76.The restricted area under the insulation is indicated by the dashed line 77 displayed. This extends deeper and deeper into layer 67, when the gate voltage becomes stronger and more negative, the channel constriction voltage occurs under the insulating layer portions 74 and 75 rather than under the portion 76.

Die Dicke der Bereiche 74 und 75 ist mit ta in Fig. 21 bezeichnet, während die Dicke des Bereiches 76 mit tb bezeichnet ist.The thickness of the areas 74 and 75 is denoted by ta in Fig. 21, while the thickness of the area 76 is denoted by tb.

In dieser Ausführungsform ist das isolierte Tor näher bei der Quelle als bei der Senke, so daß die an der Senke liegende Vorspannung nicht in den Kanalbereich einwirkt, dessen Grenze durch die Sperrschicht gesteuert wird. Während die Torelektrode mit einer negativen Spannung beaufschlagt wird, entwickelt sich die Sperrschicht 77 unter den Isolationsschichtteilen 74, 75 und 76, und entsprechend wird ein Kanal zwischen der Sperrschicht 77 und der pn-Grenzschicht zwischen dem n-leitenden Bereich 67 und dem p-leitenden Substrat 66 gebildet. Die dünnen, unter den Isolationsschichtteilen 74 und 75 gebildeten Kanalteile werden bei einer niedrigeren Torspannung eingeschnürt als der dicke Kanalteil unter dem Isolationsschichtteil 76.In this embodiment the isolated port is closer to the source than in the case of the depression, so that the preload on the depression does not enter the canal area acts, the limit of which is controlled by the barrier layer. While the gate electrode When a negative voltage is applied, the barrier layer develops 77 under the insulation layer parts 74, 75 and 76, and accordingly becomes a channel between the barrier layer 77 and the pn junction between the n-type region 67 and the p-type substrate 66 formed. The thin, under the insulation layer parts 74 and 75 formed channel parts are at a lower Gate voltage constricted as the thick channel part under the insulation layer part 76.

Die Breite, Verunreinigung (Dotierung) und Dicke der Kanäle ist so gewählt, daß der ganze Strom durch die kleinen Kanäle viel größer ist als der Strom durch den großen Kanal bei einer Null-Torspannung.The width, contamination (doping) and thickness of the channels are like that chosen that the total current through the small channels is much larger than the current through the large channel at zero gate voltage.

Fig. 22 und 23 zeigen einen Feldeffekttransistor vom Vergrösserungstyp, der durch eine positive Torspannung gesteuert wird.Figs. 22 and 23 show a magnification type field effect transistor; which is controlled by a positive gate voltage.

Wie gezeigt ist, besitzt ein p-leitendes Halbleitersubstrat 89 sich längs erstreckende n+-Quellen- und Senkenbereiche 90 und 91, die in eine Oberfläche des Substrates 89 diffundiert sind.As shown, a p-type semiconductor substrate 89 possesses itself longitudinally extending n + source and drain regions 90 and 91 which extend into a surface of the substrate 89 are diffused.

Quelle und Senke 92 und 93 sind auf Ohmsche Weise mit den Quellen-und Senkenbereichen 90 und 91 entsprechend verbunden. Auf derselben Oberfläche des Subtrats ist eine Schicht 94 aus isolierendem Material wie Siliziumdioxyd gebildet mit Ausnahme der Stellen, an denen die Quelle und die Senke angeordnet sind.Source and drain 92 and 93 are in an ohmic fashion with source and Sink areas 90 and 91 connected accordingly. On the same surface as the substrate a layer 94 of insulating material such as silicon dioxide is formed except the places where the source and the sink are located.

Diese Schicht besitzt unterschiedlich dicke Bereieheonzwei Bereichen 95 und 96 nahe der Quelle besitzt die isolierende Schicht 94 eine Dicke tAt die ersichtlich dicker ist als die Dicke tc des Teiles auf der isolierenden Schicht 94 auf der Seite der Senke. Ein Teil 97 zwischen den Teilen 95 und 96 besitzt eine Dicke tB (Fig. 23). Es ist wichtig, daß gilt tA tB 5 tc. Auf der isolierenden Schicht ist über den größten Teil von deren Oberfläche en Tor 98 gebildet das einen Abstand Von der Quelle 92 und der Senke 93 besitzt. Wie allgemein bekannt, ist der Feldeffekttransistor vom Vergrößerungstyp (enhancement type) normalerweise gesperrt bei einer Null-Torspannung, da die Quellen- und Senkenkontakte getrennt sind durch zwei pn-Grenzschichten, die in Kreuzschaltung verbunden sind. Daher fließt kein Strom sogar, wenn Spannung von Senke zur Quelle geführt wird (angenommen die Spannung ist niedriger als diejenige, die benötigt wird, um die Umkehrvorspannungsgrenzschicht zu durchbrechen).This layer has regions of different thicknesses in two areas 95 and 96 near the source, the insulating layer 94 has a thickness tAt die is seen to be thicker than the thickness tc of the part on the insulating layer 94 on the side of the depression. A part 97 between parts 95 and 96 has one Thickness tB (Fig. 23). It is important that tA tB 5 tc applies. On the insulating layer is formed over the largest part of their surface in gate 98 that a distance Owned by the source 92 and the sink 93. As is well known, the field effect transistor of the enhancement type normally blocked at zero gate voltage, since the source and drain contacts are separated by two pn boundary layers, the are connected in a cross connection. Therefore, no current flows even when voltage is off Sink to the source (assuming the voltage is lower than that which is required to break the reverse bias boundary layer).

Es wird ein Kanal gebildet durch positive Ladungen auf dem metallisierten Tor, die entsprechend negative Ladungen induzieren in den p-leitenden Kanal-Material auf der anderen Seite des isolierenden Materials. Mit ausreichenden Ladungen wird das p-leitende Material in einen n-leitenden Kanal umgewandelt.A channel is formed by positive charges on the metallized Gate that induce corresponding negative charges in the p-type channel material on the other side of the insulating material. With sufficient charges it will the p-type material is converted into an n-type channel.

Der Widerstand des Kanals wird dann eine Funktion der Dicke der isolierenden Schicht und anderer physikalischer Dimensionen wie der Breite und der Länge.The resistance of the channel will then be a function of the thickness of the insulating Layer and other physical dimensions such as latitude and longitude.

In dem in den Fig. 22 und 23 gezeigten Aufbau besteht die Wirkung aus zwei parallelen Kanälen, die mit einem dritten Kanal in Reihe geschaltet sind. Die beiden Kanäle sind einerseits die Kanalbereiche unter den isolierenden Schichtteilen 95 und 96 und andererseits der Ranalbereich unter dem isolierenden Schichtteil 97. Der in Reihe geschaltete dritte Kanalbereich ist der unter der isolierenden Schicht 94. Liegt eine hinreichend hohe positive Torspannung an der Torelektrode 98, dann sind alle Kanalbereiche angeschaltet. Nimmt die positive Spannung ab, dann tritt das Einschnüren zuerst in den Kanalbereichen unter 95 und 96 ein und dann in den Kanalbereichen unter dem isolierenden Schichtteil 97.In the structure shown in Figs. 22 and 23, there is the effect from two parallel channels connected in series with a third channel. The two channels are on the one hand the channel areas under the insulating layer parts 95 and 96 and on the other hand the channel area under the insulating layer part 97. The third channel area connected in series is that under the insulating layer 94. If there is a sufficiently high positive gate voltage at gate electrode 98, then all channel areas are switched on. If the positive voltage decreases, then occurs the constriction first in the canal areas below 95 and 96 and then in the Channel areas under the insulating layer part 97.

Mit einer Vorrichtung, wie sie oben beschrieben ist, wird ein Feldeffekttransistor mit variablem Widerstand erhalten, der einen weiten Widerstandsbereich und eine lineare Ohmsche Charakteristik besitzt.With a device as described above, a field effect transistor with variable resistance, which has a wide resistance range and a has a linear ohmic characteristic.

Die Fig. 24 und 25 zeigen einen gegenüber den Fig. 9 und 14 abgewandelten Aufbau. Für gleiche Teile werden dieselben Bezugszeichen verwendet, und die Beschreibung derselben wird nicht wiederholt. Der Unterschied im Aufbau von den Fig. 24 und 25 gegenüber Fig. 14 liegt in der Tatsache, daß die Kanäle vom Zentrum her aufeinanderfolgend enger werden. So hat der große Mittelkanal 28 eine Breite Wa, der nächste Kanal 99 eine kleinere Breite Wb, der nächste Kanal 100 eine wiederum kleinere Breite Wb2, und der äußerste Kanal besitzt eine noch kleinere Breite Wb3.FIGS. 24 and 25 show a modified version compared to FIGS. 9 and 14 Construction. The same reference numerals are used for the same parts, and the description the same is not repeated. The difference in structure from FIGS. 24 and 25 compared to Fig. 14 lies in the fact that the channels are consecutive from the center get tighter. The large central channel 28, for example, has a width Wa, the next channel 99 a smaller width Wb, the next channel 100 again a smaller width Wb2, and the outermost channel has an even smaller width Wb3.

Der Aufbau ist so dimensioniert, daß die Einschnürschwelle der kleineren Kanäle bei einer niedrigeren Spannung liegt als die Einschnürschwelle des großen Kanals 28Keiner der Kanäle wird zur gleichen- Zeit eingeschnürt.The structure is dimensioned so that the constriction threshold of the smaller Channels is at a lower voltage than the constriction threshold of the large one Channel 28: Neither channel is constricted at the same time.

Fig. 26 ist eine Abwandlung der in Fig. 13 gezeigten;Vorrichtung. Es ist ein großer Mittelkanal 39 in einer p-leitenden Kanalsdtcht vorgesehen. Kreisförmig um diesen herum sind sechs mittelgroße Kanäle 102 angeordnet. Dann sind eine große Zahl von Kanälen 103 zwischen die Kanäle 102 eingestreut.Fig. 26 is a modification of the device shown in Fig. 13. A large central channel 39 is provided in a p-type channel fabric. Circular Six medium-sized channels 102 are arranged around this. Then a big one Number of channels 103 interspersed between the channels 102.

Die Fig. 27 bis 32 zeigen andere Ausführungsformen von Flächenfeldeffekttransistoren.FIGS. 27 to 32 show other embodiments of surface field effect transistors.

Die Fig. 27 und 28 zeigen einen Flächenfeldeffekttransistor, der ein Substrat 104 aus n-leitendem Halbleitermaterial besitzt.Figs. 27 and 28 show an area field effect transistor using a Has substrate 104 made of n-type semiconductor material.

Auf diesem ist eine p-leitende Schicht 105 vorgesehen, die ein keilförmiges Fenster darin besitzt, durch das sich n-leitendes Material erstreckt. Eine weitere Schicht 106 aus n-leitendem Material wird über der Schicht 105 gebildet. Eine Quelle 107 ist Ohmsch verbunden mit der Schicht 106, und eine Senke 104' ist Ohmsch verbunden mit der unteren Oberfläche des Substrates 104 zur Bildung einer Senkenelektrode. Ein Tor 108 ist auf der Schicht 105 gebildet. Der keilförmige Kanal 106 besitzt einen keilförmigen Sperrbereich 109, dessen Größe sich ändert, wenn die negatives Vorspannung an dem Tor geändert wird. Der keilförmige Kanal hat dieselbe Wirkung wie eine Mehrzahl aufeinanderfolgend kleiner werdender parallel Kanälen wobei das größere Ende des Keils dem großen Mittelkanal in Fig. 9 äquivalent ist Der Betrieb der Vorrichtung als variabler Widerstand ist derselbe wie der im Zusammenhang mit Fig. 9 beschriebene. Fig. 28 zeigt einen Blick auf die Schicht 109 von oben, wobei die Teile 106, 107 und 108 entfernt sind.On this a p-conductive layer 105 is provided, which is a wedge-shaped Has windows therein through which n-type material extends. Another Layer 106 of n-type material is formed over layer 105. A source 107 is ohmically connected to layer 106 and a well 104 'is ohmically connected with the lower surface of the substrate 104 to form a drain electrode. A gate 108 is formed on the layer 105. The wedge-shaped channel 106 has a wedge-shaped blocking area 109, the size of which changes when the negative Bias on the gate is changed. The wedge-shaped channel has the same effect like a plurality of successively decreasing parallel channels where the The larger end of the wedge is equivalent to the large central channel in Fig. 9 of the operation the device as a variable resistor is the same as that related to Fig. 9 described. 28 shows a view of the layer 109 from above, wherein parts 106, 107 and 108 are removed.

In den vorhergehendell Ausführungsfo:rmen der Flächenfeldeffekttransistoren wird das elektrische Feld wenn sie so ausgebildet sind, daß der Abstand zwischen dem großen Kanal und dem kleinen Kanal verhältnismäßig groß ist, nur in dem kleinen Kanal k6nzentriert, da der kleine Kanal eingeschnürt wird. Auf der anderen Seite ist es manchmal bei der Herstellung schwierig, den Abstand zwischen ihnen zu minimalisieren. Der Torbereich dieser Ausführungsformen überbrückt diese Schwierigkeit.In the previous embodiments of the surface field effect transistors the electric field if they are designed so that the distance between the large canal and the small canal is comparatively large, only in the small one Canal centered because the small canal is constricted. On the other page sometimes in manufacturing it is difficult to minimize the distance between them. The gate area of these embodiments overcomes this difficulty.

Die Fig. 29, 30, 31 und 32 zeigen verschiedene Abwandlungen des Kanals nach Fig. 28 im Querschnitt. Der Kanal in Fig. 29 besitzt einen keilförmigen Teil 110 und einen großen quadratischen Teil 111. Der Kanal in Fig. 30 besitzt einen großen Mittelteil 112 und graduell sich verjüngende äußere Teile 113 und 114.Figures 29, 30, 31 and 32 show various modifications of the channel according to Fig. 28 in cross section. The channel in Fig. 29 has a wedge-shaped portion 110 and a large square part 111. The channel in Fig. 30 has one large central part 112 and gradually tapered outer parts 113 and 114.

Der Kanal in Fig. 31 besitzt einen großen Mittelteil 115 und eine Mehrzahl von sich verjüngenden Radialteilen 116. Der Kanal 117 in Fig. 32 weist eine Spiralform im Querschnitt auf, so daß die Breite des Kanals progressiv kleiner wird, da die Spirale eine zunehmende Krümmung besitzt.The channel in Fig. 31 has a large central portion 115 and a A plurality of tapered radial parts 116. The channel 117 in FIG a spiral shape in cross section so that the width of the channel progressively smaller because the spiral has an increasing curvature.

Die Kanäle der verschiedenen in den Fig. 28 bis 32 gezeigten Formen befinden sich näher an der Quellenelektrode als an der Senkenelektrode.The channels of the various shapes shown in Figures 28-32 are closer to the source electrode than to the drain electrode.

Claims

1. Field effect transistor with a source area and a source, a sink area and a sink and a plurality of channel parts between source and sink area, parallel, and a gate for controlling the channel parts, through it characterized in that the channel parts are closer to the source than to the sink and that the channel parts have different constriction voltages.

2. Field effect transistor according to claim 1; characterized in that a gate area is provided to which the gate electrode is connected.

3. Field effect transistor according to claim 2, characterized in that the channel parts are integrally formed to have a wedge-shaped cross-section.

4. Field effect transistor according to claim 2, characterized in that the channel parts are integrally molded to have a spiral cross-section.

5. Field effect transistor according to claim 2, characterized in that the channel parts are integrally molded to have a central part with them radially have outwardly extending arms in cross section.

6. Field effect transistor according to claim 2, characterized in that the channel parts are integrally formed to form a channel whose cross-section a central portion with radially outwardly extending arms of gradually decreasing Width owns.

7. Field effect transistor according to claim 2, characterized in that the channel parts are formed in one piece so that they one Have channel, which has a square-shaped part that is open to a wedge-shaped part is.

8. Field effect transistor according to claim 2, characterized in that the channel parts are integrally molded as a channel having a large central part and laterally outwardly extending wing portions.

9. Field effect transistor according to claim 2, characterized in that the channel parts have a central channel and a plurality of partially annular channels, which become progressively thinner in the lateral direction.

tO. Field effect transistor according to Claim 2, characterized in that that the channel parts have a central channel and a plurality of smaller channels, the size of the smaller channels being different from one another.

11. Field effect transistor according to claim 1, characterized in that that an insulating layer is provided from which individual parts are different Have thicknesses, and that the gate electrode is formed over the parts of different thicknesses is.

12. Field effect transistor according to claim 11, characterized in that that a substrate of a conduction type is provided and the source and drain regions have the opposite type of conduction to the substrate.

13. Field effect transistor according to claim 12, characterized in that that the insulating layer is formed on the substrate. Blank page