DE2261301C3

DE2261301C3 - Circuit for delaying a television signal, in particular also a color television signal, by one or more lines

Info

Publication number: DE2261301C3
Application number: DE19722261301
Authority: DE
Inventors: Werner Dipl.-Ing. 3011 Gehrden Scholz
Original assignee: TED Bildplatten AG AEG Telefunken Teldec
Current assignee: TED Bildplatten AG AEG Telefunken Teldec
Priority date: 1972-12-15
Filing date: 1972-12-15
Publication date: 1981-11-12
Also published as: DE2261301A1; DE2261301B2

Description

In der Fernsehtechnik tritt oft die Aufgabe auf, ein Fernsehsignal um die Dauer einer oder mehrerer Zeilen zu verzögern, z. B. zur Decodierung eines Farbartsignals in einem PAL-Decoder, beim SECAM-Decoder oder bei einer Wiedergabeschaltung für ein trizeilensequentiell aufgezeichnetes Farbfernsehsignal, z. B. bei einer Bildplatten-Wiedergabeschaltung.In television technology, there is often the task of adding a television signal for the duration of one or more lines to delay, e.g. B. for decoding a chrominance signal in a PAL decoder, with the SECAM decoder or in a reproducing circuit for a three-line sequentially recorded color television signal, e.g. B. at a Optical disk playback circuit.

Unter bestimmten Bedingungen, z. B. wenn das Signal von einem Aufzeichnungsgerät entnommen wird, kann die Zeilendauer des Signals vom Soll-Wert abweichen und außerdem zeitliche Schwankungen aufweisen. Eine Verzögerungsleitung mit konstanter Verzögerungszeit würde dann nicht mehr um die Ist-Zeilendauer verzögern, so daß die verzögerten Signale mit dem unverzögerten Signal nicht mehr zeitlich übereinstimmen und z. B. bei einer Wiedergabeschaltung für einUnder certain conditions, e.g. B. when the signal is taken from a recording device, can the line duration of the signal deviate from the target value and also show fluctuations over time. One The delay line with a constant delay time would then no longer be around the actual line duration delay so that the delayed signals no longer coincide in time with the undelayed signal and Z. B. in a playback circuit for a

trizeilensequentielles Signal Fehler auftreten.triceline sequential signal errors occur.

Es ist bekannt (DE-OS 21 22 593), die Verzögerung des Signals mit einem elektronischen getakteten Speicher mit einer Vielzahl von Speicherelementen durchzuführen und die Taktimpulsfolge derart aus dem schwankenden Signal abzuleiten, daß die durch den Speicher dargestellte Verzögerungszeit stets der Ist-Zeilendauer des Signals angepaßt ist Bei dieser Schaltung wird z. B. die Taktimpulsfolge unter Verwen-It is known (DE-OS 21 22 593), the delay of the signal with an electronic clocked Carry out memory with a plurality of memory elements and the clock pulse sequence from the to derive fluctuating signal that the delay time represented by the memory always corresponds to the actual line duration of the signal is adapted. B. the clock pulse train using

to dung eines digitalen Frequenzteilers durch Frequenzvervielfachung der Zeilensynchronimpulsfolge des Signals gewonnen. Dann hat die Taktimpulsfolge während einer Zeilendauer immer dieselbe Anzahl von Impulsen, so daß die durch den Speicher gebildete Verzögerungszeit immer gleich der Zeilendauer ist Da die Gesamtverzögerungszeit der Speicherschaltung auch die Laufzeit der zugehörigen Verstärker und Filter enthält, ist das optimale Teilerverhältnis im allgemeinen nicht ganzzahlig. Das erschwert den Aufbau des digitalen Teilers. Außerdem wäre bei jeder Änderung an der Speicherschaltung zu überprüfen, ob nicht auch eine Änderung des Frequenzteilers erforderlich istto generation of a digital frequency divider through frequency multiplication obtained from the line sync pulse train of the signal. Then the clock pulse train has during a line duration always the same number of pulses, so that the delay time formed by the memory The total delay time of the memory circuit is always the same as the line duration contains the transit time of the associated amplifier and filter, the optimal divider ratio is in general not an integer. This complicates the construction of the digital divider. It would also be on for every change the memory circuit to check whether a change in the frequency divider is not necessary

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Erzeugung der Taktimpulsfolge zu schaffen, die diese Nachteile vermeidet und dabei erheblich einfacher und billiger istThe invention is based on the object of providing a circuit for generating the clock pulse sequence create that avoids these disadvantages and is much simpler and cheaper

Diese Aufgabe wird durch die im Anspruch 1 beschriebene Erfindung gelöst Vorteilhafte Ausführungen der Erfindung sind in den Unteransprüchen angegeben.This object is achieved by the invention described in claim 1. Advantageous embodiments of the invention are specified in the subclaims.

Es ist zwar bekannt (DE-PS 12 88123), bei einer Schaltung zur Verzögerung um eine Zeilendauer periodische Signale vom Eingang und Ausgang des Verzögerungsgliedes in der Phase zu vergleichen und damit eine Regelspannung zu gewinnen, die die Verzögerungszeit so steuert, daß sie stets der wirklichen Zeilendauer entspricht Dabei handelt es sich aber nicht um einen elektronisch getakteten Speicher, und es wird auch keine Taktimpulsfolge mit gesteuerter Frequenz erzeugt. Außerdem ist dort über den Aufbau der Phasenvergleichsstufe nichts ausgesagt.Although it is known (DE-PS 12 88 123), in one Circuit for delaying by one line periodic signals from the input and output of the To compare delay element in phase and thus gain a control voltage that the Controls the delay time in such a way that it always corresponds to the real line duration. But this is not the case an electronically clocked memory, and there is also no clock pulse train with a controlled frequency generated. In addition, nothing is said about the structure of the phase comparison stage.

Die erfindungsgemäß verwendete Phasenvergleichsstufe ist an sich durch die DE-AS 20 00 907 bekannt. Dort dient die Schaltung aber in erster Linie zur Synchronisierung der Zeilenablenkung in einem Fernsehempfänger. Eine Anwendung dieser Schaltung bei der der Erfindung zugrunde liegenden Verzögerungsschaltung ist dort nicht erwähnt. The phase comparison stage used according to the invention is known per se from DE-AS 20 00 907. There the circuit is primarily used to synchronize the line deflection in a television receiver. An application of this circuit in the delay circuit on which the invention is based is not mentioned there.

Durch die erfindungsgemäße Lösung ergibt sich eine in der Praxis überraschend gut arbeitende Schaltung, die insbesondere die folgenden Vorteile aufweist:The inventive solution results in a circuit that works surprisingly well in practice in particular has the following advantages:

1. Die verwendete Phasenvergleichsschaltung liefert unabhängig von der Amplitude der zugeführten Impulsfolgen bereits bei geringsten Phasenabweichungen eine große Regelspannung. Durch diese hohe Empfindlichkeit wird eine optimale Anpassung der Verzögerungszeit an die Ist-Zeilendauer erreicht.1. The phase comparison circuit used delivers regardless of the amplitude of the supplied Pulse sequences generate a large control voltage even with the slightest phase deviations. Through this high sensitivity is an optimal adaptation of the delay time to the actual line duration achieved.

2. Die Phasenvergleichsschaltung kann leicht so ausgeführt werden, daß sie unabhängig von der Amplitude und der Form der zugeführten Impulsfolgen arbeitet. Das hat gerade bei der Verzögerung eines von einem Aufzeichnungsgerät entnommenen Signals den besonderen Vorteil, daß die in einem solchen Signal unvermeidbaren Amplitudenschwankungen und Verformungen des Signals auf die Phasenvergleichsstufe praktisch keinen Einfluß haben.2. The phase comparison circuit can easily be made independent of the Amplitude and the shape of the supplied pulse trains works. That just happened with the delay a signal taken from a recording device has the particular advantage that the in Such a signal causes unavoidable amplitude fluctuations and signal deformations the phase comparison stage have practically no influence.

3. Die Schalter der Phasenvergleichsstufe können direkt mit dem vom Speicher entnommenen Video-Signal gesteuert werden, indem der Ansprechwert so bemessen ist, daß die Schalter nur durch die Zeilensynchronimpulse geschlossen werden. An sich benötigte Abtrennstufen, die die Zeilensynchronimpulse vom Videosignal abtrennen und dann der Phasenvergleichsstufe zuführen, können also entfailen. Damit entfällt auch der mögliche Laufzeitunterschied in den Abtrennschaltungen als Fehlerquelle.3. The switches of the phase comparison stage can be used directly with the one taken from the memory Video signal can be controlled by the response value is such that the switch only are closed by the line sync pulses. Separation steps required per se that the Separate line sync pulses from the video signal and then feed them to the phase comparison stage, can therefore unfail. This also eliminates the possible difference in runtime in the isolating circuits as a source of error.

4. Die Phasenvergleicherstufe in ihrer praktischen Ausführung benötigt Impulsfolgen entgegengesetzter Polarität. Da in Reihe jeweils mit einem Speicher ohnehin ein invertierender Verstärker liegt, der die Dämpfung des Speichers ausgleicht, können die Impulsfolgen vor dem Speicher und hinter dem Verstärker mit entgegengesetzter Polarität entnommen werden. Die Pclaritätsumkehr der Signale für die Phasenvergleichsstufe erfordert also keinen zusätzlichen Aufwand.4. The phase comparator stage in its practical implementation requires pulse trains of opposite directions Polarity. Since in series each with a memory an inverting amplifier anyway which compensates for the attenuation of the memory, the pulse trains in front of the memory and behind the amplifier with opposite polarity. The reversal of clarity the signals for the phase comparison stage therefore does not require any additional effort.

Die Erfindung wird anhand der Zeichnung an einem Ausführungsbeispiel erläutertThe invention is explained using the drawing using an exemplary embodiment

In der Figur stehen an einer Klemme 1 zeilensequentiell die BAS-Videosignale R, G, B, die von einem Bildplattengerät kommen. Mit zwei Speichern 2, 3, die je um eine Zeilendauer verzögern, werden an Klemmen 4, 5, 6 die dargestellten Signalfolgen so verfügbar gemacht, daß in jeder Zeile an den Klemmen 4,5,6 alle drei Farbsignale R, G, B verfügbar sind und mit zeilenfrequent betätigten Schaltern abgegriffen werden können. Die getakteten Speicher 2,3 werden von einer Taktimpulsfolge 7 gesteuert, die in einem Taktgenerator 8 erzeugt wird. Die Tiefpässe 9, 10 dienen dazu, die Taktfrequenz im Signal zu beseitigen. Die Verstärker U, 12 heben die Dämpfung der Speicher 2, 3 auf. Die Videosignale werden vom Eingang des Speichers 3 und vom Ausgang des Verstärkers 12 über Leitungen 13,14 zwei als Schalter dienenden Transistoren 15, 16 einer Phasenvergleichsstufe 17 zugeführt Die Transistoren 15,16 verbinden einen Belag eines Ladekondensators 18 mit Erde bzw. mit einer Spannung von +12V. Die Transistoren sind so vorgespannt, daß sie nur durch die Zeilensynchronimpulse 19, 20 durchlässig gesteuert werden und dann jeweils den Kondensator 18 mit einer sehr geringen Zeitkonstante auf die Spannung + 12 V oder Erde umladen. Am Kondensator 18 entsteht somit eine impulsförmige Spannung, deren Gleichstrommittelwert von der zeitlichen Lage der Synchronimpulse 19, 20 abhängig ist Mit einem Siebglied 19 wird aus der impulsförmigen Spannung eine Regelspannung gewonnen, die über einen Feldeffekt-Transistor 20 auf die Frequenz der im Taktgenerator 8 erzeugten Taktimpulsfolge 7 einwirkt. Die Wirkungsweise dieser Phasenvergleichsschaltung ist näher beschrieben in der DE-AS 20 00 907. Im synchronen Zustand sind die In the figure, the BAS video signals R, G, B, which come from an optical disk device, are located line-sequentially at a terminal 1. With two memories 2, 3, each delaying by one line duration, the signal sequences shown are made available at terminals 4, 5, 6 so that all three color signals R, G, B are available in each line at terminals 4, 5, 6 and can be tapped with switches operated at line frequencies. The clocked memories 2, 3 are controlled by a clock pulse sequence 7 which is generated in a clock generator 8. The low-pass filters 9, 10 are used to eliminate the clock frequency in the signal. The amplifiers U, 12 cancel the attenuation of the memories 2, 3. The video signals are fed from the input of the memory 3 and from the output of the amplifier 12 via lines 13, 14 to two transistors 15, 16 serving as switches to a phase comparison stage 17. The transistors 15, 16 connect a layer of a charging capacitor 18 to ground or to a voltage of + 12V. The transistors are biased so that they are only controlled to be permeable by the line sync pulses 19, 20 and then each reload the capacitor 18 with a very short time constant to the voltage + 12 V or earth. A pulse-shaped voltage is thus produced on the capacitor 18, the average DC value of which is dependent on the timing of the synchronizing pulses 19, 20 Clock pulse sequence 7 acts. The operation of this phase comparison circuit is described in more detail in DE-AS 20 00 907. In the synchronous state, the

ίο Transistoren 15,16 gleichzeitig durch die impulse 19,20 geöffnet Der jeweils zuletzt durchlässige Transistor bestimmt die Ladung und damit die Spannung an dem Ladekondensator 18. Bei genauer zeitlicher Übereinstimmung beider Zeilensynchronimpulse 19, 20 erhält man den mit dem Abgriff des Widerstandes 21 eingestellten Spannungswert. Der Laufzeitabgleich erfolgt durch Einstellen dieser Spannung auf den Wert, der die Takt-Sollfrequenz erzeugt. Da schon sehr geringe Abweichungen von der zeitlichen Übereinstimmung der Zeilensynchronimpulse diese Spannung in starkem Maße verändern, wird die Speicherzeit ständig mit hoher Genauigkeit der Ist-Zeilendauer angepaßt. Mit dem Widerstand 21 kann also die richtige Verzögerungszeit der Speicher 2,3 eingestellt werden.ίο transistors 15,16 simultaneously through the impulses 19,20 open The transistor that was last permeable determines the charge and thus the voltage on the Charging capacitor 18. If the two line sync pulses 19, 20 match exactly in time the voltage value set with the tap of the resistor 21. The runtime comparison takes place by setting this voltage to the value that generates the clock frequency. Since a lot small deviations from the temporal correspondence of the line sync pulses this voltage in change to a great extent, the storage time is constantly adapted to the actual line duration with high accuracy. The correct delay time of the memories 2, 3 can therefore be set with the resistor 21.

Wirkungsweise: Wenn z. B. die Ist-Zeilendauer des Videosignals an der Klemme 1 gegenüber dem Soll-Wert geringer wird und die Verzögerungszeit eines Speichers 2,3 zunächst noch gleich der Soll-Zeilendauer ist dann verschieben sich die Synchronimpulse 19,20 an den Eingängen der Phasenvergleichsstufe 17 zeitlich so zueinander, daß der Transistor 16 durch den Impuls 20 etwas später leitend wird als der Transistor 15. Dadurch wird der Mittelwert der am Kondensator 18 stehenden Impulsspannung positiver, weil der Transistor 16 den Kondensator 18 schnell auf +12 V umlädt und dieser Wert bis zum nächsten Impuls 19 stehenbleibt, ζ. Β. fast während einer Zeile. Die an der Basis des Transistors 20 stehende, gesiebte Spannung steigt, so daß auch die Regelspannung Ur an der Leitung 21 positiver wird.Mode of action: If z. B. the actual line duration of the video signal at terminal 1 compared to the target value and the delay time of a memory 2,3 is initially equal to the target line duration, then the sync pulses 19,20 at the inputs of the phase comparison stage 17 shift in time so that the transistor 16 becomes conductive a little later than the transistor 15 due to the pulse 20. As a result, the mean value of the pulse voltage across the capacitor 18 becomes more positive because the transistor 16 quickly reloads the capacitor 18 to +12 V and this value up to next impulse 19 stops, ζ. Β. almost during a line. The screened voltage at the base of the transistor 20 increases, so that the control voltage Ur on the line 21 is also more positive.

Dadurch wird die Frequenz der Taktimpulsfolge 7 größer, so daß die Speicher 2, 3 schneller betätigt und schneller vom Signal durchlaufen werden. Das bedeutet eine verringerte Verzögerungszeit, die nunmehr der verringerten Zeilendauer angepaßt ist. Bei einer Vergrößerung der Zeilendauer arbeitet die Schaltung entsprechend umgekehrt.As a result, the frequency of the clock pulse sequence 7 is greater, so that the memory 2, 3 actuated and faster be traversed faster by the signal. This means a reduced delay time, which is now the reduced line duration is adapted. If the line duration is increased, the circuit works vice versa.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Circuit for delaying a television signal, in particular a color television signal, to one or more lines with an electronic clocked memory, which is from a clock pulse train each frequency is controlled such that the effective delay time is always equal to the actual line duration is characterized by the following features:

a) The frequency of the clock pulse train (7) is influenced by a control voltage (Ur) which is obtained by phase comparison of the line sync pulse trains (19, 20) of the signals upstream and downstream of the memory (3);

b) the phase comparison is carried out in a known per se phase comparator (17), in which the two pulse trains (19, 20), two switches (15, periodically control -lurchlässig 16) connected between one end of a filter element (19), the control voltage au (Ur) supplying charge capacity (18) and two different operating voltages (+12 V, earth).

2. A circuit according to claim 1, characterized in that each to the control electrode of the Switch (15, 16) the video signal is applied and the response value of the switch is such that it only responds to the line sync pulses (19, 20)

3. A circuit according to claim 1, characterized in that an opposite polarity of Signals for the two switches (15, 16) is achieved in that the one pulse train (19) before the Memory (3) and the other pulse train (20) behind an inverting one connected downstream of the memory (3) Amplifier (12) is removed

4. Circuit according to claim 1, characterized in that that with a series connection of several memories (2,3) for one line duration each Pulse trains (19, 20) before and after one of the memories (3) are taken and in the Frequency-controlled clock pulse train (7) controls all memories (2,3)

5. A circuit according to claim 4, characterized in that between the two for phase comparison signals used lie in several memories.