DE2249725C3

DE2249725C3 - Serial interface for data input and output devices

Info

Publication number: DE2249725C3
Application number: DE19722249725
Authority: DE
Inventors: Horst Herger; Helmut Hasso Schulz
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1972-10-11
Filing date: 1972-10-11
Publication date: 1979-01-04
Also published as: DE2249725B2; DE2249725A1

Description

Die Erfindung bezieht sich auf eine einen Modulator und einen Demodulator enthaltende serielle Schnittstelle für Datenein- und -ausgabegeräte mit getakteter, vorzugsweise biockweiser Datenübertragung, bei der die Verbindung zu den Geräten mit Befehlszeichen aufgebaut und ihr Zustand an eine Steuereinheit zürückgemeldet wird.The invention relates to a serial interface containing a modulator and a demodulator for data input and output devices with clocked, preferably block-by-block data transmission, in the the connection to the devices is established with command characters and their status to a control unit is reported back.

Es hat sich gezeigt, daß es insbesondere die Anzahl der Leitungen ist, die die Anschlußkosten einer Schnittstelle stark beeinflußt, Dabei fallen bei kurzen Verbindungen die reinen Kabelkosten nicht einmal Stark ins Gewicht Entscheidend ist, daß jede Leitung über eine Steckverbindung angeschlossen und sowohl im Gerät als auch in der Steuereinheit geeignete ί Schaltkreise zur Leitungsanpassung vorhanden sein müssen. Stecker einschließlich der Anschlußkosten sind teuer, reparaturanfällig und mit lohnintensiver Arbeit verbunden; die Schaltkreise müssen auf entsprechenden Printplatten untergebracht werden (Adapterkarten,It has been shown that it is in particular the number of lines that the connection costs of a Interface strongly influenced, falling with short Connections The pure cable costs do not even matter. It is crucial that every line Connected via a plug connection and suitable both in the device and in the control unit ί Circuits for line adaptation must be available. Connectors including connection costs are expensive, prone to repair and associated with wage-intensive work; the circuits must be on appropriate Printed circuit boards are accommodated (adapter cards,

in Verteilerkarten), an die die Anschlußleitunfe-sn der Schnittstelle führen.in distribution cards) to which the connection lines Lead interface.

Man war bestrebt, diese Nachteile der parallelen Schnittstelle, die in der umständlichen konstruktiven Realisierbarkeit liegen, zu vermeiden, z. B. durch dieEfforts were made to overcome these disadvantages of the parallel Interface, which are in the cumbersome constructive feasibility, to avoid, z. B. by the

H serielle Datenübertragung, möglichst über eine einzige Leitung.H serial data transmission, if possible via a single Management.

Ein bekanntes serielles Übertragungsverfahren arbeitet synchron und basiert entweder auf dem ISO-7-Bit-Code oder auf codetransparenter Datenübertragung.A well-known serial transmission method works synchronously and is based either on the ISO 7-bit code or on code-transparent data transmission.

Codetransparenz ist auch eine der wesentlichen Eigenschaften, die von einer seriellen Schnittstelle für Ein-Ausgabegeräte gefordert werden. Das Grundproblem jeder codetransparenten Übertragung, nämlich das Erkennen des Textendes durch ein nicht imCode transparency is also one of the essential properties of a serial interface for Input / output devices are required. The basic problem every code-transparent transmission, namely the recognition of the end of the text by a not im

2ϊ Codevorrat vorhandenes Zeichen, was ein Widerspruch in sich selbst ist, kann jedoch beispielsweise nur durch das Einfügen von einzelnen Bits in den Datenstrom erzielt werden, so dsß eine Datenquelle, die ausschließlich einen isochronen Bitstrom liefern kann, nicht2ϊ code stock existing character, which is a contradiction is in itself, but can only be done, for example, by inserting individual bits into the data stream can be achieved, so dsß a data source that can only deliver an isochronous bit stream, not

in unmittelbar an eine solche Übertragungsstrecke angeschlossen werden kann. Derartige Datenquellen können jedoch typische Ein-Ausgabegeräte sein, z. B. Magnetbandkassette, Plattenspeicher, elektrostatischer Drukker, dynamischer Umlaufspeicher als Gerätepuffer.in directly connected to such a transmission link can be. Such data sources can, however, be typical input-output devices, e.g. B. magnetic tape cassette, Disk storage, electrostatic printer, dynamic circulating storage as device buffer.

)"> Die synchrone Datenübertragung ist außerdem an eine festgelegte Transferrate gebunden und- kann sich nicht an einen vom Ein-Ausgabegerät geforderten Takt anpassen. Ein anderes bekanntes Verfahren, das sich wenigstens an den Eigentakt der Datenquelle anpassen) "> The synchronous data transmission is also on bound to a fixed transfer rate and - cannot adhere to a clock rate required by the input / output device adjust. Another known method that at least adjusts to the own clock of the data source

•w kann, ist die asynchrone Datenübertragung.• w can is asynchronous data transfer.

Da bei diesen Verfahren zwischen den einzelnen Datenzeichen stets Steuerinformationen übertragen werden müssen, ist ein isochroner Datenverkehr nur zeichenweise möglich, und zwar mit höherer Transfer-Since with this method control information is always transmitted between the individual data characters isochronous data traffic is only possible one character at a time, with a higher transfer

« rate, als für die Übertragung der Daten nötig wäre.«Guess what would be necessary to transfer the data.

Die geforderte Übertragungsrate bei den heute angebotenen Ein-Ausgabegeräten, insbesondere bei Plattenspeichern selbst einfacher Ausführung, steigt jedoch weiter an. Daher muß für eine leistungsfähigeThe required transfer rate for the input / output devices offered today, especially for Disk storage itself is simple, but continues to grow. Therefore must for powerful

¹M) serielle Schnittstelie gefordert werden, daß sie die Leistungsfähigkeit der Übertragungsstrecke voll ausnutzt, also die Datenübertragung ohne Redundanz ausführt ¹ M) serial interface is required to fully utilize the capacity of the transmission link, i.e. to carry out data transmission without redundancy

Aufgabe der Erfindung ist es daher, eine leistungsfähi-The object of the invention is therefore to provide a powerful

r> ge serielle Schnittstelle zu schaffen, mit der die Datenübertragung ohne Redundanz erfolgen und die Übertragungsrate auch vom Eigentakt der Datensenke bestimmt werden kann.r> ge serial interface with which data can be transmitted without redundancy and the Transmission rate can also be determined by the own clock of the data sink.

Diese Aufgabe löst die Erfindung dadurch, daß beiThis object is achieved by the invention in that at

w) getrennten Daten- und Taktleitungen Schrittpaare aus jeweils gerader und ungerader Parität der Signale auf den beiden Leitungen gebildet werden, indem der Takt mit den Daten derart moduliert ist, daß das Signal auf der Taktleitung bei ungerader Parität dem invertiertenw) separate data and clock lines from step pairs the even and odd parity of the signals on the two lines are formed by the clock is modulated with the data in such a way that the signal is on the clock line with odd parity the inverted

b"» Datensignal entspricht Und bei gerader Parität gleich dem Datensignal ist und daß aus einer Folge von Signalen ausschließlich gerader Paritäten eine die Datenblöcke umrahmende Signalfolge abgeleitet ist, dieb "» data signal corresponds to and if parity is even the data signal and that from a sequence of signals exclusively even parities one is the The signal sequence framing the data blocks is derived from the

im Demodulator von den Daten getrennt wird.is separated from the data in the demodulator.

Abgesehen von dem verhältnismäßig geringen Aufwand und der größeren Flexibilität hinsichtlich der Geräteanschlüsse Hegt ein besonderer Vorteil in der Codetransparenz der Daten, die ohne jede Einschrän- '· kung ist, wenn die Bitanzahl des Datenstromes geradzahlig und die Geschwindigkeitstransparenz bis zur maximalen Übertragungsrate voll gegeben ist Ferner kann die Taktung sowohl von der Steuereinheit bei Geräten nhne Eigentakt als auch von den ι» angeschlossenen oder angewählten Geräten mit dem Eigentakt des Gerätes ermöglicht werden. Die Daten werden seriell, aber in der Ursprungsform übertragen und bei der Modulation wird der Datencode nicht verändert ι ίApart from the relatively little effort and the greater flexibility with regard to the Device connections Has a particular advantage in the code transparency of the data, which can be transmitted without any restrictions. This is when the number of bits in the data stream is even and the speed transparency is up to to the maximum transmission rate is fully given for devices with no self-clocking as well as of the ι » connected or selected devices with the own clock of the device. The data are transmitted serially, but in their original form, and with modulation the data code is not changed ι ί

Die Zeichnung stellt ein Ausführungsbeispiel dar. Es zeigtThe drawing shows an embodiment. It shows

Fig. 1 eine Kanalkonfiguration zwischen einer Steuereinheit und angeschlossenen Geräten,1 shows a channel configuration between a control unit and connected devices,

Fig.2a-d ein Impulsschema zur Erläuterung des in Modulatormechanismus,2a-d shows a pulse scheme to explain the in Modulator mechanism,

F i g. 3 ein Blockschaltbild einer Übertragungseinrichtung, F i g. 3 a block diagram of a transmission device,

F i g. 4 und 5 Impulsdiagramme,F i g. 4 and 5 timing diagrams,

F i g. 6 ein Blockschaltbild eines Modulators, -'ϊF i g. 6 is a block diagram of a modulator, -'ϊ

F i g. 7 ein Blockschaltbild eines Demodulators,F i g. 7 is a block diagram of a demodulator;

Fig.8 ein Diagramm für ein Prozedurbeispiel zur Abfrage von Geräten,8 shows a diagram for an example procedure for Query of devices,

Fig.9 ein Diagramm für ein Prozedurbeispiel zur Befehlsausgabe. sn9 shows a diagram for an example procedure for Command output. sn

Nach F i g. 1 läßt sich mit der seriellen Schnittstelle Cs eine Kanalkonfiguration realisieren, wobei bis zu 16 Ein-Ausgabegeräte _y\ ie, über einen Adapter AD der Steuereinheit X angeschlossen werden können. Es handelt sich um ein BUS-Leitungssyslem. Ein Stern-Sy- <"> stern läßt sich als Subsystem des BUS-Systems auffassen, nämlich als Anschluß eines einzigen Gerätes Y. Das Schnittstellenkabel K, welches ein handelsübliches Telefonkabel sein kann, wird in der dargestellten Weise von Gerät y, zu Gerät yi usw. verlegt. Die jeweils 4u freien Steckverbindungen St der letzten Geräte dieser Kette werden mit Steckern versehen., die Leitungs-Abschlußwiderstände enthalten.According to FIG. 1 can be connected to the serial interface Cs realize a channel configuration, wherein up to 16 input-output units _y \ ie, the control unit X can be connected via an adapter AD. It is a BUS line system. A star sy- <"> star can be understood as a subsystem of the bus system, namely as a connection to a single device Y. The interface cable K, which can be a standard telephone cable, is from device y to device yi in the manner shown etc. The 4u free plug connections St of the last devices in this chain are provided with plugs that contain line terminating resistors.

In der Steuereinheit X wird am Eingang von geeigneten Adaptern /!Deine parallele Schnittstelle Cp r> zur Verfügung gestellt. Diese Schnittstelle bildet praktisch Hen Anschluß des Speiche. ^-s in der Steuereinheit X. Sie ist definiert nach den Anforderungen, die sich innerhalb von Steuereinheiten oder Flechnern ergeben. Auf der Schnittstelle Cs wird vorzugsweise blockweise ><i Datenübertragung abg .'wickelt Die: Verbindung zu einem Gerät Vi... wird mit Befehlszeichen auf- und abgebaut die Geräte melden ihren Status an die Steuereinheit X zurück. Ein Übertragungsfehler bewirkt im allgemeinen die Wiederholung des zuvor übertrage- r> nen Datenblocks.In the control unit X , your parallel interface Cp r> is made available at the input of suitable adapters /! This interface practically forms the connection of the spoke. ^- s in the control unit X. It is defined according to the requirements that arise within control units or controllers. On the interface Cs preferably blocks><i data transfer abg is .'wickelt The: connection to a device Vi ... is up with command strings and dismantled the devices report their status to the control unit X back. A transmission error generally causes the previously transmitted data block to be repeated.

Die Forderung der Geschwindigkeitstranspareiiz, d. h. einer beliebigen Übertragungsrate bis zum Maximalwert, läßt sich nur in einem getakteten Übertragungssystem in einfacher Weise verwirklichen, wi Für den Modulationsmechanismus zeigen F i g. 2a-d Impulsdiagramme auf zwei Leitungen, der Datenleitung D und der Taktleitung T, die beispielsweise von A^nach yführen.The requirement for speed transparency, ie any transmission rate up to the maximum value, can only be implemented in a simple manner in a clocked transmission system, as FIG. 1 shows for the modulation mechanism. 2a-d pulse diagrams on two lines, the data line D and the clock line T, which lead, for example, from A ^ to y.

Wenn sich an den Übergangszeitplinkten des Taktes ei der logische Zustand der Daten ändert, kann die Information über den Beginn eines neuen Taktschrittes aus den Daten entnommen werdeiti. Der Takt wird daher entsprechend F i g. 2b moduliert Unte.r Beibehaltung der ursprünglichen Datencodierung entstehen sehr einfache Kriterien für die Taktrückgewinnung aus den beiden Signalen auf den Leitungen D und T, und zwar Schrittpaare, die abwechselnd ungerade (U) und gerade (G) Parität der Signale beider Leitungen aufweisen.If the logical state of the data changes at the transition time points of the clock, the information about the start of a new clock step can be taken from the data. The clock is therefore according to FIG. 2b modulates Unte.r retaining the original data coding, very simple criteria arise for the clock recovery from the two signals on the lines D and T, namely step pairs that have alternating odd (U) and even (G) parity of the signals on both lines.

Bei der Modulation wird sehr einfach verfahren: Der Datenstrom wird in Schrittpaare aufgeteilt, die dann in das L/-G-Muster umgewandelt werden. Dabei gibt es 2²=4 verschiedene Schrittpaare (2-Bit-Elemente), wie F i g. 2c zeigt Der Takt Tentsteht im Abschnitt t/durch Invertieren des Datensignals, im Abschnitt G ist er gleich dem Datensignal.The modulation is very simple: the data stream is divided into pairs of steps, which are then converted into the L / -G pattern. There are 2 ² = 4 different step pairs (2-bit elements), such as F i g. 2c shows the clock T arises in section t / by inverting the data signal, in section G it is equal to the data signal.

Bei dieser Modulationsart treten die Abschnitte G niemals unmittelbar nacheinander auf. Diese Folge kann jedoch benutzt werden, um eine Information zu übertragen, die unabhängig von jedem beliebigen Datencode, z. B. das Ende eines transparenten Datenstromes kennzeichnet (F i g. 2d). Diese* so erzeugte Signal wird mit Rahmen bezeichnetWith this type of modulation, the sections G never appear immediately one after the other. However, this sequence can be used to transmit information that is independent of any data code, e.g. B. indicates the end of a transparent data stream (Fig. 2d). This signal generated in this way is referred to as a frame

Ein Blockschaltbild der Übertragungseinrichtung ist in Fig.3 dargestellt Für jede ÜL·. rtragungsrichtung steht ein Übertragungsweg zur Verfügung, der aus einem Modulator MOD, 2 Leitungstreibern LTi, 172, einer Übertragungsleitung (BUS), 2 Leitungsempfängern LVu LVi und einem Demodulator DÄMbestehtA block diagram of the transmission device is shown in Fig.3. For each ÜL ·. A transmission path is available which consists of a modulator MOD, 2 line drivers LTi, 172, a transmission line (BUS), 2 line receivers LVu LVi and a demodulator DÄM

F i g. i zeigt das Impulsdiagramm an den Eingängen des Modulatorb und den Ausgängen des Demodulators.F i g. i shows the pulse diagram at the inputs of the modulatorb and the outputs of the demodulator.

Der Modulator MOD liefert Rahmenbits an die Übertragungsleitungen DFX (DFY) und TFX (TFY), solange der Rahmentakt auf FT₁ an seinem Eingang anliegt, der Demodulator DEM erzeugt daraus wieder den Rahmentakt FT₂. Sobald der Modulator MOD Daten und Datentakt an den Anschlüssen von DTi und D\ erhält, erzeugt er entsprechend £/-G-Schrittpaare auf den entsprechenden Leitungen, die im Demodulator in die ursprünglichen Signale (DTi und Di) zurückgewandelt werden.The modulator MOD supplies frame bits to the transmission lines DFX (DFY) and TFX (TFY) as long as the frame clock on FT _{1 is present} at its input; the demodulator DEM generates the frame clock FT ₂ from them again. As soon as the modulator MOD receives data and data clock at the connections of DTi and D \ , it generates corresponding £ / -G step pairs on the corresponding lines, which are converted back into the original signals (DTi and Di) in the demodulator.

Im einzelnen zeigt F i g. 5 ein Impulsdiagramm für den Übertragungsmechanismus, während detaiiiiertere Schaltpläne für den Modulator und Demodulator in den F i g. 6 und 7 angegeben sind.In detail, FIG. Figure 5 is a timing diagram for the transmission mechanism, while in more detail Circuit diagrams for the modulator and demodulator in FIGS. 6 and 7 are indicated.

Uer Modulator besteht im wesentlichen aus den logischen Schaltungen L\ und Li, sowie den Kippstufen Fi und Fi, denen die Daten auf D\, die Datentakte auf DT\ und die Rahmentakte auf FTi zugeleitet werden und von denen auf der Leitung ©die verknüpften Signale in der FormUer modulator consists essentially of the logic circuits L \ and Li, as well as the flip-flops Fi and Fi, to which the data on D \, the data clocks on DT \ and the frame clocks on FTi and of which the linked signals on the line © in the shape

DT, ■ D₁ + DT: ■ D₁ DT, ■ D ₁ + DT: ■ D ₁

und auf Leitung©die verknüpften Signale in der Form F(E- FT, +E- FTi) and on line © the linked signals in the form F (E- FT, + E- FTi)

abgeleitet werden, die über die Gatter G\ bis Gt in entsprechend ungewandelter Form abgegeben werden. Die Kippstufe F₂ speichert den Signalzustand des letzten Bits eines üatenabschnittes, gesteuert durch den 0— 1 -Übergang des ersten Rahmentaktes FTi.are derived, which are output via the gates G \ to Gt in a correspondingly modified form. The flip-flop F ₂ stores the signal state of the last bit of a data section, controlled by the 0-1 transition of the first frame clock FTi.

Der Demodulator besteht aus den logischen Schaltungen L] und Li. an die Kippstufen Fi bzw. Ft angeschlossen sind. Ferner ist noch eine Kippstufe B₂ vorgesehen. Die Signalbezeichnungen in F i g. 5 sind den Leitungen in den Fig.3, 6, 7 zugeordnet. Irrt einzelnen werden von den logischen Schaltungen Lj, L·, auf deii Leitungen ©bis ©Signalverknüpfungen von der FormThe demodulator consists of the logic circuits L] and Li. The flip-flops Fi and Ft are connected. A flip-flop stage B _{2 is also} provided. The signal designations in FIG. 5 are assigned to the lines in FIGS. The logic circuits Lj, L ·, on the lines © to © signal links of the form

® = DT₂ (B₂-DF- TFJrB₁ ■ DF ■ TF)
©« B₁ · BF- TF+lh - W- TF ® = DT ₂ (B ₂ -DF- TFJrB ₁ ■ DF ■ TF)
© « B ₁ · BF- TF + lh - W- TF

abgeleitet.derived.

In Fig.5 werden drei Abschnitte gezeigt, in denen '> Daten übertragen werden. Diese Abschnitte sind in Rahmen-Abüchnitten eingerahmtIn Fig.5 three sections are shown in which '> Data are transferred. These sections are framed in frame sections

Jeder Datenabschnitt endet entweder mit der Codierung 0/0 oder 1/1 auf den Übertragungsleitungen DFX/TFX. Dementsprechend niuß der darauffolgende ι» Rahmenabschnitt mit der Codierung 1/1 oder 0/0 beginnen. In Abhängigkeit vom Ausgangssignal der bistabilen Kippstufe B₁ (F i g. 7), deren Stellung von der letzten Datenbitcodierung abhängt, muß der Demodulator den Rahmentakt entsprechend rückgewinnen. Das i^r> Signal auf FT₁ wird, wie in F i g. 5 angedeutet, entweder aus der Codierung 0/0 oder l/l auf Leitung DFX/TFX erzeugt. Οίε Stellung der bistabilen Kippstufe B^ bleib! bis zum nächsten Datenabschnitt erhalten und bestimmt die richtige Phasenlage von den Signalen auf FT₁ zu 2« denen auf DT₂. Each data section ends with either the coding 0/0 or 1/1 on the transmission lines DFX / TFX. Accordingly, the following frame section must begin with the coding 1/1 or 0/0. Depending on the output signal of the bistable multivibrator B ₁ (FIG. 7), the position of which depends on the last data bit coding, the demodulator must recover the frame clock accordingly. The i ^r > signal on FT ₁ is, as in FIG. 5 indicated, generated either from the coding 0/0 or l / l on line DFX / TFX. Οίε position of the bistable flip-flop B ^ stay! received up to the next data section and determines the correct phase position of the signals on FT ₁ to 2 «those on DT ₂ .

Der zuletzt in Fig.5 dargestellte Datenabschnitt weicht von dieser Regel ab. Hier wurde angenommen, daß die bistabile Kippstufe B₁ in der falschen Stellung steht, entweder aufgrund einer Störung oder weil das 2^r> entsprechende Gerät erst im Rahmenabschnitt vor dem letzten Datenabschnitt eingeschaltet wurde und es deshalb keine Kenntnis von der Vorgeschichte auf den Leitungen DFX, TFX haben kann. Es ist jedoch ersichtlich, daß das erste D^'-Signal synchronisierend i" wirkt und sofort die richtige Phasenlage herstellt (siehe Fig-7).The data section last shown in FIG. 5 deviates from this rule. It was assumed here that the bistable multivibrator B _{1 is} in the wrong position, either due to a fault or because the device corresponding to 2 ^r > was only switched on in the frame section before the last data section and therefore no knowledge of the previous history on the lines DFX, TFX can have. It can be seen, however, that the first D ^ 'signal acts in a synchronizing manner and immediately produces the correct phase position (see FIG. 7).

Die vom Demodulator gelieferten Taktsignale werden in einer Tiefpaßschaltung verzögert (ca. '/2 Zeichenlänge). Auf diese Weise werden Verzerrungen η und Laufzeitunterschiede zwischen den Signalen auf den Leitungen D und T, die beispielsweise durch unterschiedliche Schaltzeiten der Leitungstreiber und Leitungsempfänger auftreten, unterdrückt Außerdem werden empfangene Störsignale weitgehend unter- ·«· drückt Die verzögerten Taktsignale liegen mit ihren Flanken in der Mitte des Datensignals auf DF (X, Y). Das Datensignal auf DF(X, Y) wird von einer bistabilen Schaltung L5 übernommen, die abwechselnd mit den Taktflanken der Signale auf DT₁ und DT₁ aktiviert wird. *s An ihrem Ausgang wird auf diese Weise das Signal DZ erzeugt.The clock signals supplied by the demodulator are delayed in a low-pass circuit (approx. 1/2 character length). In this way, distortions η and runtime differences between the signals on lines D and T, which occur, for example, due to different switching times of the line drivers and line receivers, are suppressed. In addition, interference signals received are largely suppressed Center of the data signal on DF (X, Y). The data signal to DF (X, Y) is assumed by a bistable circuit L5, which is from wech nately activated by the clock pulse edges of the signals on DT ₁ and DT. ₁ * s In this way, the DZ signal is generated at its output.

Bei diesem Verfahren ist die Übertragung von Daten fehlerfrei, wenn die Paritätsverhältnisse der Signale auf den beiden Leiiungen entsprechend dem Datentakt w regelmäßig wechseln. Eine Störung dieser Regelmäßigkeit beispielsweise durch zu große Laufzeitunterschiede der beiden Signale, führt entweder dazu, daß im Demodulator innerhalb eines Datenabschnittes Rahmentakte FT₁ rückgewonnen werden, worauf die « Übertragung sofort abgebrochen werden kann, oder aber dazu, daß Datentakte DTausgelassen werden.With this method, the transmission of data is error-free if the parity ratios of the signals on the two lines change regularly according to the data clock w. A disturbance of this regularity, for example due to differences in the transit time of the two signals, leads either to the fact that frame clocks FT _{1 are} recovered in the demodulator within a data section, whereupon the transmission can be aborted immediately, or to the fact that data clocks DT are omitted.

Da am Empfangsort im allgemeinen ein modulo-n-Zähler die Anzahl der übertragenen Bits zählt steht dieser Zähler am Ende der Übertragung nicht in der mi NuIIage, wenn Datentakte ausgelassen werden, wodurch ein Übertragungsfehler erkannt werden kann.Since there is generally a modulo-n counter at the receiving location the number of bits transmitted counts, this counter is not in the mi at the end of the transmission NuIIage when data clocks are omitted, causing a transmission error can be detected.

Aus F i g. 3 und 7 ist ersichtlich, daß jedes Gerät das an der Schnittstelle Cs betrieben wird, mit der Modulator- und Demodulatorschaltung ausgerüstet ist *■> Die jeweilige Schnitt-Adapter-Schaltung AD kann in den einzelnen Geräten unterschiedlich aufgebaut sein. Sie wird z. B. bei seriell arbeitenden Geräten anders aufgebaut sein als bei parallel organisierten.From Fig. 3 and 7 it can be seen that every device that is operated at the interface Cs is equipped with the modulator and demodulator circuit * ■> The respective cut adapter circuit AD can be constructed differently in the individual devices. She is z. B. be set up differently for devices working in series than for devices that are organized in parallel.

In Fig.8 ist eine mögliche Routine der Übertragungsprozedur für die Abfrage eines Gerätes dargestellt. Ifi diesem Beispiel ist der Ablauf angegeben, der bei den Befehlen IPS (Primärzustandsabfrage), ISS (Sekundärzustandsabfrage), XR (selektives Rückstellen), ED (Ende der Blockübertragung mit positiver Bestätigung) und SU (Ende der Blockübertragung mit negativer Bestätigung) entsteht Diese Befehle haben keine Datenübertragung zur Folge. Sie werden vom ausgewählten oder selektierten Gerät mit dem primären Gerätezustand beantwortet. An Vereinbarungen ist hier getroffen worden, daß ein Befehlszeichen in den 8-Daten-Bit kodiert ist, die unmittelbar auf das letzte Rahmen-Bit folgen, und zwar so, daß die ersten 4 Bits nach dem letzten Rahmenbit die Geräteadresse, die Bits 5 bis 8 den Befehlscode enthalten, während ein Zustand ίί; den S DstsR-Sii kodiert ist ilie unmittelbar ^au^ da^c letzte Rahmen-Bit folgen.FIG. 8 shows a possible routine of the transmission procedure for interrogating a device. In this example, the sequence is specified that occurs with the commands IPS (primary status query), ISS (secondary status query), XR (selective reset), ED (end of block transfer with positive confirmation) and SU (end of block transfer with negative confirmation) These commands do not result in any data transfer. You will be answered by the selected or selected device with the primary device status. Agreements have been made here that a command character is encoded in the 8 data bits which immediately follow the last frame bit, in such a way that the first 4 bits after the last frame bit are the device address, bits 5 to 8 contain the command code, while a state ίί; the S DstsR-Sii is coded immediately ^a u ^ since ^c last frame bits follow.

Aus Fig.8 ist ersichtlich, daß die Steuereinheit X, sofern sie betriebsbereit ist entweder Rahmen- oder Datenbits sendet, und zwar mit der maximalen Übertragungsrate des Kanals. Ruhe auf den Leitungen von X für eine längere Zeit (z.B. > 100ms) bedeutet, daß X nicht betriebsbereit ist Diese Information kann auch zum Rücksetzen der Geräte verwendet werden.It can be seen from FIG. 8 that the control unit X, if it is ready for operation, sends either frame bits or data bits, to be precise at the maximum transmission rate of the channel. Silence on the lines from X for a longer period of time (eg> 100ms) means that X is not ready for operation. This information can also be used to reset the devices.

Die ί iitungen von Vsind zu Beginn im unselektierten Zustand, da alle Geräte ihre Leitungstreiber ausgeschaltet haben. Alle Geräte empfangen jedoch die Signale auf den Leitungen von X. The lines from V are initially unselected because all devices have switched off their line drivers. However, all devices receive the signals on the lines from X.

Sobald ein Gerät seine Adresse richtig erkannt hat, schaltet es seine Leitungstreiber ein und sendet Rahmenbits nach X. X hat zuvor seine beiden Leitungsempfänger an DFYund TFVaktiviert Solange kein Gerät Y eingeschaltet ist sind die Leitungen Y in einem Undefinierten Zustand, in dem durch Störungen Signale vorgetäuscht werden können. Durch geeignete Schwellwertschaltmittel am Eingang der Leitungsempfänger in der Steuereinheit X und dadurch, daß jede Information, die von einem selektierten Gerät Y gesendet wird, mit einer vereinbarten Folge von Signalen beginnt z. B. mit 4 Rahmenbits, kann ein hinreichender Schutz gegen Fehlselektionen von Geräten erzielt werden.As soon as a device has correctly recognized its address, it switches on its line driver and sends frame bits to X. X has previously activated its two line receivers on DFY and TFV As long as no device Y is switched on, lines Y are in an undefined state in which signals are simulated by interference can be. By suitable threshold switching means at the input of the line receiver in the control unit X and by the fact that each piece of information sent by a selected device Y begins with an agreed sequence of signals, e.g. B. with 4 frame bits, a sufficient protection against incorrect selection of devices can be achieved.

Während der Übertragung von Y nach X wird ein Quittungsverfahren aufrechterhalten. V/enn sich das adressierte Gerät nicht meldet weil es beispielsweise abgeschaltet ist bewirkt dieses Verfahren ein Anhalten in der Befehlsübertragung nach wenigen Schritten (siehe F ig. 8).An acknowledgment procedure is maintained during the transfer from Y to X. If the addressed device does not respond because it is switched off, for example, this procedure stops the command transmission after a few steps (see Fig. 8).

Bei einem 2-Bit-Quittungsverfahren fordert ein von der sendenden Einheit geliefertes Schrittpaar von der empfangenen Einheit ebenfalls ein solches Schrittpaar zurück, ehe von der sendenden Einheit erneut ein weiteres Schrittpaar geliefert wird. Um hierbei einen isochronen Impulsverlauf zu erzielen, muß der von der empfangenden Einheit zurückgesendete Impuls innerhalb der Zeitdauer des ausgesendeten Schrittpaares in der sendenden Einheit erscheinen. Durch eine geforderte maximale Übertragungsrate und die gegebenen Verzögerungszeiiten der Verstärker und Demodulatoren ist durch die Laufzeitverzögerungen in Leitungen die maximal zulässige Leitungslänge gegeben. Ein Überschreiten dieser Leitungslänge hat einen anisochronen Impuisveriauf zur Folge, was eine Herabsetzung der Übertragungsrate bewirkt Eine Steigerung der Übertragungsrate bei gegebener Leitungslänge kann durch ein Quittungsverfahren erzielt werden, dasIn the case of a 2-bit acknowledgment procedure, a pair of steps supplied by the sending unit requests the received unit also back such a pair of steps before a new one from the sending unit another pair of steps is delivered. In order to achieve an isochronous pulse course, the must of the The pulse sent back to the receiving unit within the period of the sent pair of steps in the sending unit appear. By a required maximum transfer rate and the given Delay times of the amplifiers and demodulators the maximum permissible cable length is given by the transit time delays in the lines. A Exceeding this line length results in an anisochronous impulse process, which leads to a reduction the transmission rate causes an increase in the transmission rate for a given cable length can be achieved by an acknowledgment process that

erst nach dem Senden von 2 oder mehreren Schriltpaaren auf die Quittung der Gegenseite wartet.only waits for acknowledgment from the other side after sending 2 or more pairs of steps.

Befehle, z. B. »Read« bzw. »Write«, die eine Datenübertragung einleiten, beginnen wie alle anderen Befehle (Fig.9). Sowohl die Steuereinheit X als auch das Gerät Y bleiben jedoch nach der Übertragung von Beffhl und Zustand selektiert. Das bedeutet, daß die Steuereinheit nach dem Befehl eine Anzahl von kontinuierlichen I-Bits senden muß, um das Quittungsverfahren für die Zustands- und Datenübertragung aufrechtzuerhalten.Commands, e.g. B. "Read" or "Write", which initiate a data transfer, begin like all other commands (Fig. 9). Both the control unit X and the device Y remain selected after the command and status have been transmitted. This means that the control unit must send a number of continuous I bits after the command in order to maintain the acknowledgment procedure for the status and data transmission.

Nach derri Empfang des Gerätezüstands kann eine Wartezeit sowohl in der Steuereinheit X als auch irri Gerät Veintreten, die aber kleiner als die Zeit sein mußAfter the device status has been received, there can be a waiting time both in the control unit X and in the device V, but it must be shorter than the time

(z. B. 100 ms), die eine mangelnde Betriebsbereitschaft der Steuereinheit X kennzeichnet. Eine solche Wartezeit kann auch im Datenabschnitt an jeder beliebigen Stelle auftreten, wenn interne Vorgänge in Steuereinheit Xoder Gerät Vdas erforderlich machen.(e.g. 100 ms), which indicates that the control unit X is not ready for operation. Such a waiting time can also occur at any point in the data section if internal processes in control unit X or device V make it necessary.

Beide beteiligten Einheiten können die Übertragung beenden, indem sie Rahmenbits senden, was gleichzeitig anzeigt, daß die folgenden Daten von X ein Befehl, von Kein Zustand sind.Both units involved can terminate the transmission by sending frame bits, which at the same time indicates that the following data from X is a command of no state.

Die Codetransparenz des Datenstromes beginnt, nachdem der Zustand übertragen ist, also nach dem 8. Datenbit in beiden Riehlungen nach Rähmenbits. Sie endet, sobald eine der beteiligten Einheiten Rahmenbits sendet oder empfängt.The code transparency of the data stream begins after the status has been transmitted, i.e. after the 8th Data bit in both directions after frame bits. she ends as soon as one of the units involved sends or receives frame bits.

Hierzu 7 Blatt ZeichnungenIn addition 7 sheets of drawings

Claims

Patent claims:

1. A serial interface containing a modulator and demodulator for data input and output -output devices with clocked, blob-wise data transmission, in which the connection to the devices is established with command characters and their status a control unit is reported back, characterized in that with separate data and clock lines step pairs of odd and even parity of the signals on the two Lines are formed by modulating the clock with the data in such a way that the signal on the Clock line corresponds to the inverted data signal with odd parity and with even parity is equal to the data signal and that from a sequence of signals exclusively even parities one the signal sequence framing the data blocks is derived, which is separated from the data in the demodulator will.

2. Series interface according to .Anspruch 1, characterized in that a logic circuit (Lt) controlled by the control unit (X) via an adapter (AD) generated data and data clocks is provided in the modulator, the outputs of which have gate stages (Gj, Gt) in Series are connected, which are connected to a trigger stage controlled by the clocks ^ Fi) and the output of a second logic circuit (L ₂ ) , which the clocks directly and via the first trigger stage (Fi) as well as the data and ^ ie clocks via a 2nd . liippstufe (F ₂ ) receives, and to the gate stages (G3, Gt) of the logic circuit (L _t , L ₂ ) in parallel there are two gate stages (Gi, GiS connected in series, the first of which (Gt) receives the data). -d the outputs of the gate stages (Gi, G *) are connected to the data and data clock transmission lines (DF, TF) .

3. Interface according to claim 1, characterized in that a logic circuit (L ₃ ) which records the data and data clocks is provided in the demodulator, to which a flip-flop (F3) is connected, the outputs of which are connected to a further flip-flop (Ls) controlled by the data connected is

4. Interface according to claim 3, characterized in that a second logic circuit (La) receiving the data and the data clocks is provided in the demodulator, which is also controlled by inverse outputs of the flip-flop (Fi) and a bistable flip-flop (Fi) and their outputs with a flip-flop (F *) are connected, which are controlled by inverse outputs of the flip-flop (Fj) and controls the bistable flip-flop (B ₂ ) with their inverse outputs