DE2245724B2

DE2245724B2 - Digital display device

Info

Publication number: DE2245724B2
Application number: DE19722245724
Authority: DE
Inventors: Albert 7500 Karlsruhe Maringer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1972-09-18
Filing date: 1972-09-18
Publication date: 1974-10-10
Also published as: DE2245724C3; FR2199903A5; JPS4970536A; JPS5321977B2; NL7312714A; DE2245724A1

Description

Die Erfindung bezieht sich auf ein digitales Sichtgerät zur zeitlich aufgelösten Darstellung logischer Span nungspegelereignisse.The invention relates to a digital display device for the time-resolved display of logical chips voltage level events.

Der Erfindung iag die Aufgabe zugrunde, ein rein digitales Sichtgerät zu schaffen, mit dem mindestens zwei logische Pegel nach Art eines Oszillogramms, also in ihrem zeitlichen Verlauf und gegenseitiger Zuordnung, dargestellt werden können. Diese Aufgabe wird für ein derartiges Sichtgerät dadurch gelöst, daß gemäß der Erfindung mehrere elektrisch über ebenso viele Speicherzellen ansteuerbare Leuchtelemente in mindestens zwei Zeilen angeordnet sind und den einzelnen Speicherzellen UND-Gatter vorgeschaltet sind, deren einer Eingang mit dem Ausgang je eines Spannungspe- gel-Diskriminators für jede Zeile und deren anderer Eingang mit jeweils einem zugeordneten der Ausgänge eines von einem Impulsgenerator fortgeschalteten Adressendecoders (Schieberegister) verbunden ist. The invention is based on the object of creating a purely digital display device with which at least two logic levels can be displayed in the manner of an oscillogram, that is to say in their temporal progression and mutual association. This object is achieved for such a display device characterized in that in accordance with the invention, several electrically via the same number of memory cells addressable light-emitting elements are arranged in at least two rows and each of the memory cells and gates are connected upstream of one input gel with the output of a Spannungspe- Discriminator for each line and the other input of which is connected to an associated one of the outputs of an address decoder (shift register) advanced by a pulse generator .

Zweckmäßig wird der Impulsgenerator so eingerich tet, daß die von ihm abgegebene Impulsfolge in ihrer Frequenz einstellbar ist. The pulse generator is expediently set up in such a way that the frequency of the pulse train emitted by it is adjustable.

Ober eine Starttaste können gleichzeitig der Adressendecoder for die Ausgangsimpulse des Impulsgenerators und die Eingänge der Spannungspegel-Diskriminatoren geöffnet werden. Es ist bei einem Ausführungsbeispiel der Erfindung außerdem zwischen dem Impulsgenerator und dem Adressendecoder ein Impulstor vorgesehen, das von einem aus einem der Spannungs- ;jegel- Diskriminatoren abgeleiteten Signal gesteuert ist Mittels einer Halteschaltung wird der Adressende coder nach jedem vollendeten Durchlauf gesperrt.A start button can be used to open the address decoder for the output pulses of the pulse generator and the inputs of the voltage level discriminators at the same time. In one embodiment of the invention, there is also a pulse gate between the pulse generator and the address decoder provided, which is controlled by a signal derived from one of the voltage; jegel- discriminators The end of address coder is blocked after each completed cycle by means of a hold circuit.

Zweckmäßig sind die Spannungsschwellen der Spannungspegel-Diskriminatoren einstellbar.The voltage thresholds of the voltage level discriminators are expediently adjustable.

Die Folgefrequenz der Impulse des Impulsgenerators wird vorteilhaft de/art gewählt daß eine Einheit des sich ergebenden Zeitrasters kleiner ist als die Mindestdauer eines Spannungspegelereignisses.The repetition frequency of the pulses from the pulse generator is advantageously chosen de / art that a unit of the resulting time pattern is smaller than the minimum duration of a voltage level event.

Die Erfindung wird an Hand zweier Figuren erläutertThe invention is explained using two figures

Fig.! stellt ein AusführungsbeispiH d?r Erfindung als Blockschaltbild dar; inFig.! shows an embodiment of the invention as a block diagram; in

F ι g. 2 ist eine Anordnung zweier Zeilen von Leiu Inelementen dargestellt.Fig. 2 is an arrangement of two rows of leiu elements shown.

In Fi g. 1 werden einem Eingang 1 zwei unterschied liehe logische Spannungspegel, deren zeitlicher Verruf und gegenseitige Zuordnung darzustellen sind, /umführt Der Eingang kann einen Verstärker enthalten. Dem Eingang 1 nachgeschaltet sind zwei Spannungspe gel-Diskriminatoren 2 und 3, die beispielsweise ils Schmitt-Trigger ausgebildet sein können und deren Schwellenspannung einstellbar ist. Die Ausgänge der Spannungspeget-Diskriminatoren liegen jeweils an einem Eingang einer Anzahl von UND-Gattern 4 und 5. Die Anzahl dieser UND-Gatter entspricht der Anzahl der in den zwei Zeilen angeordneten Leuchtelemente. Zweite Eingänge der UND-Gatter 4 und 5 sind parallel an Ausgänge eines Adressendecoders 6 angr schlossen. Der Einfachheit halber ist in der Figur nur ein einziger Leitungszug gezeigt. Der Zusatz η soll je doch bedeuten, daß die Leitung -jbenso viele Adern hat, wie Leuchtzellen bzw. Adressen des Decoders 6 vorgesehen sind. Der Adressendecoder 6 kann beispielsweise als Schieberegister ausgebildet sein. Ein Impulsgenerator 7, dessen Folgefrequenz zweckmäßigerweise ebenfalls einstellbar gemacht wird, beaufschlagt mit seinen Impulsen den Adressendecoder 6. An die UND-Gatter 4 und 5 sind jeweils Speicherzellen von Impuisspeichern 8 bzw. 9 angeschlossen. Über die einzelnen Speicherzellen der Impulsspeicher 8 und 9 werden die Leuchtzellen zweier Leuchtzellenreihen 10 bzw. 11 angesteuert. Eine Triggerschaltung 12 ist über eine Triggerleitung 13 mit dem Eingang 1 für die Spannungspegel verbunden. Über diese Leitung kann sowohl mit Hilfe eines von der Triggerschaltung 12 ausgehenden Impulses der Eingang 1 geöffnet werden als auch von einem Eingangspegel aus über die Triggerschaltung der Impulsgenerator auf den Adressendecoder geschaltet werden. An der Triggerschaltung ist eine Starttaste 14 vorgesehen. An den Ausgang der Triggerschaltung und an die η Ausgänge des Adressendecoders können weitere Lcuchtzifferzeilen angeschlossen werden. Dazu gehören dann auch pro Leuchtzeile ein weiterer Spei cher und weitere Spannungspegel-Diskriminatoren. In Fi g. 1, two different borrowed logical voltage levels are assigned to an input 1, whose temporal disreputation and mutual assignment are to be shown / redirected. The input can contain an amplifier. Downstream of input 1 are two voltage level discriminators 2 and 3, which can be designed, for example, ils Schmitt triggers and whose threshold voltage is adjustable. The outputs of the voltage level discriminators are each at an input of a number of AND gates 4 and 5. The number of these AND gates corresponds to the number of light elements arranged in the two rows. Second inputs of AND gates 4 and 5 are connected in parallel to outputs of an address decoder 6. For the sake of simplicity, only a single line run is shown in the figure. The addition η should mean, however, that the line has as many wires as the number of light cells or addresses of the decoder 6 are provided. The address decoder 6 can be designed as a shift register, for example. A pulse generator 7, the repetition frequency of which is expediently also made adjustable, applies its pulses to the address decoder 6. Memory cells of pulse memories 8 and 9 are connected to AND gates 4 and 5, respectively. The light cells of two light cell rows 10 and 11 are controlled via the individual memory cells of the pulse memories 8 and 9. A trigger circuit 12 is connected to the input 1 for the voltage level via a trigger line 13. Input 1 can be opened via this line with the aid of a pulse emanating from the trigger circuit 12 and the pulse generator can be switched to the address decoder from an input level via the trigger circuit. A start button 14 is provided on the trigger circuit. Additional lines of digits can be connected to the output of the trigger circuit and to the η outputs of the address decoder. This also includes a further memory and further voltage level discriminators for each light line.

In F i g. 2 sind in zwei Zeilen angeordnete Leuchtelemente 20 und 21 dargestellt. Der oberen Zeile entspricht beispielsweise ein logischer Pegel »1«, während der unteren Zeile der logische Pegel »0« zugeordnet ist. Eingeschaltete Leuchtelemente sind schraffiert dargestellt. Die beiden Signale ergeben zusammen eine In Fig. 2, luminous elements 20 and 21 arranged in two rows are shown. For example, the top line corresponds to a logic level "1", while the bottom line is assigned the logic level "0". Switched-on light elements are shown hatched. The two signals together make one

2 246 7242,246,724

maanderförmige Darstellung, wie sie etwa der Darstellung eines Elektronenstrahl-Oszillographen entspricht. Die Leuchtelemente können durch GaAs-Dioden verwirklicht werden, die beispielsweise in einem 2,5-mm-Raster angeordnet sind. Die beiden Pegel werden in den Spannungspegel-Diskriminatoren 2 und 3 der F i g. I erkannt und den zum gleichen Zeitpunkt über die UND-Gatter 4 bzw. 5 vom Adressendecoder 6 gerade aktivierten Zellen der Speicher 8 bzw. 9 eingespeichert Die jeweils eingestellte Frequenz des Impulsf enerators 7 ordnet Ober den Adressendecoder 6 dem Leuchtelementraster tin bestimmtes Zeitraster zu. Die- «es Zeitraster entspricht den Ablenkzeiten normaler Elektronenstrahl-Oszillographen.meander-shaped representation, as it corresponds approximately to the representation of an electron beam oscillograph. The lighting elements can be implemented by GaAs diodes, which are arranged, for example, in a 2.5 mm grid. The two levels are in the voltage level discriminators 2 and 3 of the F i g. I recognized and stored at the same time via the AND gate 4 or 5 from the address decoder 6 just activated cells of the memory 8 or 9 Luminous element grid to a certain time grid. The- “The time grid corresponds to the deflection times of normal electron beam oscillographs.

Sollen mehrere digitale Kanäle gleichzeitig beobachtet werden, was z. B. bei der Analyse von Ablaufsteuerungen von Bedeutung ist, so können weitere Zeilen aus Leuchtelementen synchron von einem Rastergenerator angesteuert werden. Nach einer einmaligen Ablenkung stehen dann die Ablaufsignale parallel in den Zeilen des Sichtgerätes und können von dort ausgewertet, beispielsweise fotografiert werden. Die Länge der Zeilen und damit auch die Zeitauflösung läßt sich beliebig vergrößern.If several digital channels are to be observed at the same time, which z. If, for example, this is important when analyzing sequence controls, additional lines can be added from light elements are controlled synchronously by a raster generator. After a one-off deflection, the sequence signals are then in parallel in the Lines of the viewing device and can be evaluated from there, for example photographed. The length of the lines and thus also the time resolution can be enlarged as desired.

Als Anwendungsgebiet für Sichtgeräte nach der Erfindung kann die Wartung von digitalen Datenverarbeitungsanlagen, ebenso die Entwicklung solcher Anlagen, ins Auge gefaßt werden.The maintenance of digital data processing systems, as well as the development of such systems, can be envisaged as an area of application for display devices according to the invention.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Digitales Sichtgerät zur zeitlich aufgelösten Darstellung logischer Spannungspegelereignisse, dadurch gekennzeichnet, daB mehrere, elektrisch über ebenso viele Speicherzellen ansteuerbare Leuchtelemente in mindestens zwei Zeilen angeordnet sind und den einzelnen Speicherzellen UND-Gatter vorgeschaltet sind, deren einer Eingang mit dem Ausgang je eines Spannungspegel-Diskriminators für jede Zeile und deren anderer Eingang mit jeweils einem zugeordneten der Ausgänge eines von einem Impulsgenerator fortgeschalteten Adressendecoders (Schieberegister) ver- »5 bunden ist1.Digital display device for the time-resolved display of logical voltage level events, characterized in that a plurality of light-emitting elements which can be electrically controlled via the same number of memory cells are arranged in at least two rows and AND gates are connected upstream of the individual memory cells, one of which Input with the output of a voltage level discriminator for each line and the other Input with one assigned of the outputs of an address decoder (shift register) connected by a pulse generator is bound

Z display device according to claim 1, characterized in that the repetition frequency of the pulse generator is adjustable.

3. Display device according to claim 1 or 2, characterized in that the threshold voltages of the Voltage level discriminators are adjustable.

4. Display device according to claim 1 or one of the following, characterized in that the repetition frequency of the pulse generator is chosen such that a unit of the resulting time frame is less than the minimum duration of a voltage level event.

5. Viewing device according to claim 1 or one of the following, characterized in that a Start button at the same time the address decoder for the pulses of the pulse generator and the input for to open the anti-spam discriminators are.

6. Display device according to claim 1 or one of the following, characterized in that a pulse gate between the pulse generator and address decoder is controlled by a signal derived from one of the voltage level discriminators.

7. Display device according to claim 1 or one of the following, characterized in that a holding circuit locks the address decoder after each completed run.