DE2222901C3

DE2222901C3 - Method and circuit arrangement for two-dimensional texture analysis

Info

Publication number: DE2222901C3
Application number: DE19722222901
Authority: DE
Inventors: Gerhard Dipl.-Ing. 6101 Traisa; Kilkowsky Jürgen 6100 Darmstadt Kamin
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Filing date: 1972-05-10
Publication date: 1976-11-25

Description

Die Erfindung bezieht sich auf ein Verfahren zur zweidimensionalen Texturanalyse durch Verformung eines durch Abtastung und Diskrimination gewonnenen binären Abtastsignals nach Maßgabe eines strukturierenden Elements, insbesondere nach Maßgabe eines Sechsecks, bei dem zwei Kanten mit der Richtung von Abtastzeilen übereinstimmen, wobei diese Richtung eine n-Richtung, zwei andere Kanten mit der Lage links oben nach rechts unten eine n-Richtung und die übrigen Kanten mit der Lage rechts oben nach links unten eine n-Richtung darstellen, und bei dem die einzelnen Zeilen des binären Abtastsignals punktförmig gerastert und der Beginn der Zeilen abwechselnd um Ui Punktrasterperiodenlänge versetzt sind. Es werden ferner für die Durchführung des Verfahrens geeignete Schaltungsanordnungen angegeben.The invention relates to a method for two-dimensional texture analysis by deforming a binary scanning signal obtained by scanning and discrimination in accordance with a structuring element, in particular in accordance with a hexagon, in which two edges coincide with the direction of scan lines, this direction being an n-direction , two other edges with the position top left to bottom right represent an n-direction and the remaining edges with the position top right to bottom left represent an n-direction, and in which the individual lines of the binary scanning signal are rasterized in dots and the beginning of the lines are alternately offset by Ui dot grid period length. Circuit arrangements suitable for carrying out the method are also specified.

Aus der deutschen Offenlegungsschrift 21 28 690 ist ein Verfahren zur quantitativen Analyse mikroskopisch oder makroskopisch differenzierter Stoffe bekannt. Ziel derartiger Analyse ist es, bestimmte für die betreffende Substanz charakterisierte Größen zu ermitteln, wie z. B. den prozentualen Anteil bestimmter Komponenten heterogener Stoffe, bezogen auf das Gesamtobjekt, die Anzahl von Strukturen, ihre Größenverteilung, ihre Anzahl bezogen auf ein bestimmtes Einheitsvolumen, ihre spezifische Oberfläche usw. In der Beschreibung zu der Fig.2 der vorgenannten Offenlegungsschrift wird das durch einen in seinen Kenngrößen variierbaren Diskriminator zu einem Binärsignal reduzierte Abtastsignal auf der Grundlage mengentheoretischer Operationen wie Erosion, Dilatation, Erosion-Dilatation und Dilatation-Erosion so verformt, daß beispielsweise eine weitgehend richtungsunabhängige Korngrößenanalyse im zweidimensionaien Raum vorgenommen werden kann. Bei diesem Verformungsprozeß wird ein Flächenelement bestimmter Form und Größe (strukturierendes Element) gleichsam zeilenweise über das Bild geführt und mit dem abgetasteten Bild verglichen. Die Fig. 3 der deutschen Offenlegungsschrift 2128 690 zeigt ais strukturierendes Element ein gleichseitiges Sechseck. Bedingt durch die in der genannten Offenlegimgsschrift beschriebenen schaltungstechnischen Maßnahmen ist dieses strukturierte Element konstant, d h. es läßt sich weder in seiner Form noch in seiner Größe variieren.From the German Offenlegungsschrift 21 28 690 a method for quantitative analysis is microscopic or macroscopically differentiated substances known. The aim of such an analysis is to determine certain for the To determine substance-characterized quantities, such as B. the percentage of certain components of heterogeneous substances, related to the overall object, the number of structures, their size distribution, their Number related to a certain unit volume, its specific surface, etc. In the description too 2 of the aforementioned laid-open specification, this is made possible by a variable in its parameters Sampling signal reduced to a binary signal based on set-theoretic operations such as erosion, dilation, erosion-dilation and dilation-erosion so deformed that, for example, a largely direction-independent grain size analysis can be carried out in two-dimensional space can. During this deformation process, a surface element of a certain shape and size (structuring Element), as it were, line by line across the image and compared with the scanned image. Fig. 3 of the German Offenlegungsschrift 2128 690 shows an equilateral hexagon as a structuring element. Due to the in the mentioned Offenlegimgsschrift This structured element is constant, ie. it can be vary neither in shape nor in size.

Die mengenthecretische Operation wie Erosion.The set-thecretical operation like erosion.

Dilatation, Erosion-Dilatation und Dilatation-Erosion sind aus dem Buch von G. Matheron: »Elements pour theorie des millieux poreux«, Masson et C^ie, 1967, S. 13 bis 21, bekannt. Danach würde sich der Ausgang einer Schaltungsanordnung zur Erosion immer dann im L-Zustand befinden, wenn der von dem strukturierenden Element bedeckte Bildbereich und das strukturierende Element in dem durch L-Signale dargestellten Bereichen einander völlig entsprechen. Bildteilchen mit einer beliebigen Richtung kleinerer Ausdehnung als das strukturierende Element werden unterdrückt, andere Bildteilchen werden in dieser Schaltungsanordnung zur Erosion verkleinert (erodiert), so daß die Abstände zwischen den Bildteilchen vergrößert werden.Dilation, erosion-dilation and dilation-erosion from the book by G. Matheron: et »Elements pour theory of millieux poreux" Masson C ^ie, 1967, p 13 to 21, known. According to this, the output of a circuit arrangement for erosion would always be in the L state when the image area covered by the structuring element and the structuring element in the areas represented by L signals completely correspond to one another. Image particles with any direction smaller in extent than the structuring element are suppressed, other image particles are reduced in size (eroded) in this circuit arrangement for erosion, so that the distances between the image particles are increased.

Der Ausgang einer Schaltungsanordnung zur Dilatation dagegen befindet sich immer dann im L-Zustand, wenn das strukturierende Element und der von ihm bedeckte Bildbereich wenigstens in einem L-Signal aufweisenden Punkt übereinstimmen, so daß Bildteilchen vergrößert (dilatiert) werden und damit dicht beieinanderliegende Bildteilchen verschmelzen.The output of a circuit arrangement for dilation, on the other hand, is always in the L state, when the structuring element and the image area covered by it are at least in an L signal having point match, so that image particles are enlarged (dilated) and thus dense Image particles lying next to one another merge.

Bei einer mengentheoretischen Operation Erosion-Dilatation werden folgerichtig kleine Bildteilchen unterdrückt, während die restlichen Bildteilchen in ihrer ursprünglichen Größe erhalten bleiben. Eine Operation Dilatation-Erosion ergibt beispielsweise die Verschmelzung dicht beieinanderliegender Bildteilchen. Auch hier bleiben die restlichen Bildteilchen in ihrer ursprünglichen Größe erhalten.In a set-theoretic operation of erosion-dilation, small image particles are consequently produced suppressed, while the remaining image particles are retained in their original size. A surgery For example, dilatation-erosion results in the amalgamation closely spaced image particles. Here, too, the remaining image particles remain in theirs original size preserved.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Schaltungsanordnung zur Durchführung des Verfahrens nach der eingangs genannten Art anzugeben, bei welchen die vorgenannten mengentheoretischen Operationen durchgeführt und je nach Wahl Fläche und Form des strukturierenden Elements geändert werden können.The object of the present invention is to provide a method and a circuit arrangement for implementation of the method according to the type mentioned at the beginning, in which the aforementioned set-theoretical Operations carried out and, depending on the choice, area and shape of the structuring element can be changed.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß das punktförmig gerasterte binäre Abtastsignal in η-Richtung um η mal 1 Punktrasterperiodenlänge, in /7-Richtung um π Zeilen plus η mal ¹Ii Punktrasterperiodenlänge und in η-Richtung um π Zeilen minus η mal '/2 Punktrasterperiodenlänge verzögert und logisch verknüpft wird, wobei durch Wahl der Variablen η die Fläche des strukturierenden Elements verändert wird.The object is achieved according to the invention in that the point-shaped rasterized binary scanning signal in the η direction by η times 1 dot raster period length, in the / 7 direction by π lines plus η times ¹ Ii dot raster period length and in the η direction by π lines minus η times' / 2 point grid period length is delayed and logically linked, whereby the area of the structuring element is changed by selecting the variable η.

Die Form des strukturierenden Elements ist maßgebend für die nach Maßgabe der mengentheoretischen Operation erhaltene Form des binären Abtastsignals. Wird als strukturierendes Element die Form eines Kreises gewählt, so läßt sich mathematisch nachweisen, daß das Auswertungsergebnis unabhängig von der so Ausrichtung der auszuwertenden Vorlage ist. Da jedoch der Aufwand für die technische Realisierung eines Kreises als strukturierendes Element unzulässig hoch wird, wurde vorteilhaft ein Sechseck gewählt Die strukturierende Wirkung eines Sechsecks ist weitgehend unabhängig von Ausrichtungsänderungen der abzutastenden Vorlage, z. B. durch Drehen der Vorlage. The shape of the structuring element is decisive for the shape of the binary scanning signal obtained in accordance with the set-theoretical operation. If the form of a circle is chosen as the structuring element, it can be mathematically proven that the evaluation result is independent of the orientation of the original to be evaluated. However, since the effort for the technical realization of a circle as a structuring element is unacceptably high, a hexagon was advantageously chosen. B. by rotating the template.

Die auf die Richtungen n, 72 und η bezogenen Variablen m, m und m können untereinander gleich oder verschieden sein. Bei der Wahl der Variablen τη = m = JB = π erhält man immer gleichseitige Sechsecke Wählt man dagegen verschiedene Variable für die drei Richtungen n, n, n, dann erhält man beispielsweise ungleichseitige Sechsecke, in Extremfällen schiefe Parallelogramme mit gleicher oder unter- schiedlicher Kantenlänge oder auch nur Strecken.The variables m, m and m related to the directions n, 72 and η can be the same or different from one another. Choosing the variable τη = m = JB = π always results in equilateral hexagons. If, on the other hand, you choose different variables for the three directions n, n, n, you get, for example, unequal-sided hexagons, in extreme cases oblique parallelograms with the same or different edge lengths or even just stretches.

Eine Ausgestaltung der Erfindung sieht vor, daß das binäre Abtastsignal zum Vergleich in η-Richtung einem Eingang eines ersten UND-Gatters und einer erster anwählbaren Verzögerungseinrichtung zugeführt ist deren Ausgänge über eine erste Torschaltung mit der anderen Eingängen des ersten UND-Gatters verbunder sind, daß das Signal am Ausgang des ersten UND-Gat ters zum Vergleich in n-Richtung einem Eingang einei zweiten anwählbaren Verzögerungsrichtung zugeführ ist, deren Ausgänge über eine zweite Torschaltung mi den anderen Eingängen des zweiten UND-Gatter; verbunden sind und daß das Signal am Ausgang du¹ zweiten UND-Gatters zum Vergleich in n-Richium einem Eingang einer dritten anwählbaren Verzöge rungseinrichtung zugeführt ist, deren Ausgänge übei eine dritte Torschaltung mit den anderen Eingängen de> dritten UND-Gatters verbunden sind. An embodiment of the invention provides that the binary sampling signal is fed to an input of a first AND gate and a first selectable delay device for comparison in the η direction, the outputs of which are connected to the other inputs of the first AND gate via a first gate circuit the signal at the output of the first AND gate is fed to an input in a second selectable delay direction for comparison in the n direction, the outputs of which are connected to the other inputs of the second AND gate via a second gate circuit; are connected and that the signal at the output du ¹ second AND gate for comparison in n-Richium is fed to an input of a third selectable delay device whose outputs via a third gate circuit are connected to the other inputs of the> third AND gate.

Eine Weiterbildung besteht darin, daß einzelne um je eine Zeile plus bzw. minus '/2 Punktrasterperiodenlänge verzögernde Stufen der Verzögerungseinrichtungen zui Verzögerung in /^-Richtung bzw. n-Richtung in Serie geschaltet sind, ferner, daß das gerasterte und 7.1 verzögernde binäre Abtastsignal in einer einzelner Verzögerungsstufe dem Eingang eines mit einem erster Takt getakteten Schieberegisters mit Λ/Speicherplätzer zugeführt ist. daß der Ausgang des Schieberegisters mil dem Eingang einer mit einem zweiten Takt getakteter Taktstufe verbunden ist, deren verzögertes Ausgangssignal zum zu vergrößernden Abtastsignal um je eine Zeile plus bzw. minus '/2 Punktrasterperiodenlänge verzögert ist, wobei /Vauch die Anzahl der Rasterpunkte pro Zeile ist.A further development consists in the fact that each individual one line plus or minus' / 2 dot raster period length delaying stages of the delay devices zui Delay in / ^ - direction or n-direction in series are connected, further that the rasterized and 7.1 delaying binary sampling signal in a single Delay stage the input of a shift register clocked with a first clock with Λ / memory location is fed. that the output of the shift register mil the input of a clocked with a second clock Clock stage is connected, the delayed output signal to the sampling signal to be enlarged by one Line plus or minus' / 2 dot raster period length is delayed, where / Vauch is the number of raster points per line is.

Um die zuvor genannte Schaltungsanordnung sowohl in Γ2- als auch in η-Richtung betreiben zu können, gibt eine andere Weiterbildung an, daß zur Verzögerung ir R-Richtung der erste Takt eine aus N Impulsen prc Zeile bestehende Impulsreihe ist und daß der zweite Takt eine aus N Impulsen pro Zeile bestehende Impuisrcihc ist, welche abwechselnd zeilenweise um '·/: Punktrasterperiodenlänge gegenüber dem ersten Taki verzögert ist. und daß zur Verzögerung in n-Richtung der erste Takt, eine aus N + 1 Impulsen pro Zeile bestehende Impulsreihe ist und daß der zweite Takt eine aus N + 1 Impulsen pro Zeile bestehende Impulsreihe ist, welche abwechselnd zeilenweise um '/2 Punktrasterperiodenlänge gegenüber dem ersten Takt verzögert ist.In order to be able to operate the aforementioned circuit arrangement both in Γ2 and in η direction, another development indicates that for the delay in the R direction the first clock is a pulse series consisting of N pulses per line and that the second clock is a Impuisrcihc consisting of N pulses per line, which is alternately delayed line by line by '· /: dot grid period length compared to the first Taki. and that for the delay in the n-direction, the first clock is a pulse train consisting of N + 1 pulses per line and that the second clock is a pulse train consisting of N + 1 pulses per line, which alternately line-by-line by 1/2 dot grid period length compared to the first measure is delayed.

Für einen eine lokale Informationsreduktion herbeiführenden Lupenbetrieb ist in einer anderen Ausgestaltung vorgesehen, daß einzelne um je zwei Zeilen plus bzw. minus 1 Punktrasterperiodenlänge verzögernde Stufen der Verzögerungseinrichtung in n- bzw. n-Richtung in Serie geschaltet sind, ferner daß das zu verzögernde Abtastsignal dem Eingang eines mit einem dritten Takt getakteten ersten Schieberegisters mit N/7 Speicherplätzen zugeführt ist, daß der Ausgang des ersten Schieberegisters mit dem Eingang einer mit einem vierten Takt getakteten ersten Taktstufe verbunden ist deren verzögertes Ausgangssignal zum zu verzögernden Abtastsignal um zwei Zeflen.plus bzw. minus 1 Punktrasterperiodenlänge verzögert ist For a local information reduction bringing about a magnifying glass operation is provided in another embodiment that individual stages of the delay device, each delaying by two lines plus or minus 1 dot grid period length, are connected in series in the n or n direction , furthermore that the scanning signal to be delayed is connected to the input of a clocked with a third clock first shift register with N / 7 memory locations is fed to the output of the first shift register whose delayed output signal is connected to the input of a clocked with a fourth clock the first clock level to be delayed sampling signal by two Zeflen.plus or minus 1 bitmap period length is delayed

Die Erfindung wird nun an Hand eines mit Figuren dargestellten Ausführungsbeispiels näher erläutert Es zeigt The invention will now be explained in more detail with reference to an exemplary embodiment illustrated with figures, in which

F i g. 1 den Aufbau eines Punktrasters über vier aufeinanderfolgende Halbbilder, F i g. 1 the structure of a dot matrix over four successive fields,

F i g. 2 eine Erosionsschaltung mit einem Sechseck als strukturierendem Element, F i g. 2 an erosion circuit with a hexagon as a structuring element,

Fig.3 eine Darstellung zum Funktionsablauf der Erosionsschaltung,3 shows an illustration of the functional sequence of the Erosion circuit,

F i g. 4 ein Blockschakbild der Erosionsschaltung mit F i g. 4 a block diagram of the erosion circuit with

in seiner Größe veränderbarem strukturierendem Element,Structuring element changeable in its size,

F-" i g. 5 ein Blockschaltbild einer Schaltungsanordnung zur Dilatation,Fig. 5 is a block diagram of a circuit arrangement for dilation,

F i g. 6 ein vollständiges Blockschallbild eines Deformators, F i g. 6 a complete block diagram of a deformer,

F i g. 7 ein Sechseck als strukturierendes Element im Lupenbetrieb,F i g. 7 a hexagon as a structuring element in the magnifying glass,

F i g. 8 den verschachtelten Aufbau des Punktrasters,F i g. 8 the nested structure of the point grid,

Fig. 9 ein Blockschaltbild der Verzögerungseinrichtung in Γ2- oder η-Richtung im Normalbetrieb,9 is a block diagram of the delay device in Γ2 or η direction in normal operation,

Fig. 10 Spannungs-Zeit-Diagramme der Verzögerungseinrichtung in n-Richtung im Normalbetrieb,10 voltage-time diagrams of the delay device in the n-direction in normal operation,

Fig. 11 Spannungs-Zeit-Diagramme der Verzögerungseinrichtung in η-Richtung im Normalbetrieb,11 voltage-time diagrams of the delay device in the η direction in normal operation,

F i g. 12 ein Blockschaltbild der Verzögerungseinrichtung in rc- oder η-Richtung im Lupenbetrieb,F i g. 12 a block diagram of the delay device in rc or η direction in magnifying glass operation,

Fig. 13 Spannungs-Zeit-Diagramme der Verzögerungseinrichtung in r2-Richtung im Lupenbetrieb,13 voltage-time diagrams of the delay device in the r2 direction in magnifying glass operation,

Fig. 14 ein Blockschaltbild der Umschaltung der Verzögerung von Normal- auf Lupenbetrieb mit Umschalter,14 shows a block diagram of the switchover of the delay from normal to magnifying glass operation Toggle switch,

Fig. 15 ein Blockschaltbild der Umschaltung der Verzögerung von Normal- auf Lupenbetrieb mit Taktumschaltung,15 shows a block diagram of the switchover of the delay from normal to magnifying glass operation Clock switching,

Fig. 16 ein Blockschaltbild einer Verzögerungseinrichtung mit MOS-Schieberegistern und16 is a block diagram of a delay device with MOS shift registers and

Fig. 17 Spannungs-Zeit-Diagramme der Verzögerungseinrichtung mit MOS-Schieberegistern.17 voltage-time diagrams of the delay device with MOS shift registers.

In der F i g. 1 sind Ausschnitte von vier fortlaufenden Halbbildern dargestellt, wobei jede Zeile punktförmig gerastert ist. Die Halbbilder sind nach dem Zeilensprungverfahren verschachtelt. Der Abstand von einem Rasterpunkt zum nächsten Rasterpunkt beträgt eine Punktrasterperiodenlänge. Die Rasterpunkte der geraden Zeilen wie auch die Rasterpunkte der ungeraden Zeilen eines Halbbildes liegen jeweils senkrecht untereinander, wobei die Rasterpunkte der geraden Zeilen zu den Rasterpunkten der ungeraden Zeilen um '/2 Punktrasterperiodenlänge zeitlich verschoben sind.In FIG. 1 are excerpts from four consecutive Fields shown, with each line rasterized in dots. The fields are interlaced nested. The distance from one grid point to the next grid point is one Dot grid period length. The grid points of the even lines as well as the grid points of the odd ones Lines of a field are each perpendicular to one another, with the raster points being the straight lines Lines are shifted in time to the grid points of the odd lines by ½ point grid period length.

Die vier Halbbildausschnitte sollen die jeweiligen Übergänge zwischen den einzelnen Halbbildern verdeutlichen. Mit dem Abschnitt a der F i g. 1 ist das erste Halbbild (0) dargestellt. Das erste Halbbild beginnt mit einer vollen ersten Zeile und hört mit einer halben letzten Zeile auf. Das folgende zweite Halbbild (.) im Abschnitt b beginn dementsprechend mit einer halben Zeile und hört mit einer vollen Zeile auf. Das dritte Halbbild (-) im Abschnitt cgieicht dem ersten Halbbild im Abschnitt a, wobei jedoch die Rasterpunkte um Ίι Punktrasterperiodenlänge zu den Rasterpunkten des ersten Halbbildes zeitlich verschoben sind. Ebenso ist das vierte Halbbild (+) im Abschnitt d gegenüber dem zweiten Halbbild im Abschnitt b um V2 Punktrasterperiodenlänge zeitlich versetzt Mit dem fünften Halbbild wiederho'.t sich die Verschachtelung der nun folgenden Halbbilder. Der Rhythmus der Verschachtelung bleibt auch bei einer Erhöhung bzw. Verringerung der Zeilenzahl innerhalb eines Halbbildes erhalten, wenn das Vielfache von zwei Zeilen zur Zeilenzahl eines Halbbildes hinzugefügt bzw. abgezogen wird. The four field excerpts are intended to illustrate the respective transitions between the individual fields. With section a of FIG. 1 the first field (0) is shown. The first field begins with a full first line and ends with half the last line. The following second field (.) In section b accordingly begins with half a line and ends with a full line. The third field (-) in the section cgames the first field in section a, but the raster points are shifted in time by Ίι dot raster period length to the raster points of the first field. Likewise, the fourth field (+) in section d is offset in time with respect to the second field in section b by V2 bitmap period length. The interleaving of the now following fields is repeated with the fifth field. The rhythm of the interleaving is maintained even with an increase or decrease in the number of lines within a field, if the multiple of two lines is added or subtracted from the number of lines in a field.

Ferner sind in den Abschnitten a bis </der Fi g. 1 je ein Sechseck eingezeichnet Dieses Sechseck mit beispielsweise η = 1 bildet das strukturierende Element welches gleichsam zeilenweise über das Bild geführt und mit dem Abtastsignal verglichen wird. Da nun die vorerwähnten mengentheoretischen Operationen auf der zeitparallelen Verknüpfung aller von dem strukturierenden Element überdeckten Riisterpunkte (bzw. der den Rasterpunkten entsprechenden Signalelemente) beruhen, ist das zeitsequentielle binäre Abtastsignal in drei verschiedenen Richtungen zu verzögern: Einmal innerhalb einer Zeile entsprechend η = ! um ! Punktrasterperiodenlänge (n), zum anderen um eine Zeile plus '/2 Punktrasterperiodenlänge (ri) und weiter um eine Zeile minus '/2 Punktrasterperiodenlänge (ri). Die Bedeutung der in Fig. 1 dargestellten schwarzen und weißen Rasterpunkte wird später beschrieben. Furthermore, in the sections a to </ of the Fi g. 1 each drawn in a hexagon. This hexagon with η = 1, for example, forms the structuring element which, as it were, is guided over the image line by line and compared with the scanning signal. Since the previously mentioned set-theoretic operations are based on the parallel linkage of all ruler points covered by the structuring element (or the signal elements corresponding to the raster points), the time-sequential binary scanning signal must be delayed in three different directions: Once within a line corresponding to η =! around ! Dot raster period length (n), on the other hand by one line plus '/ 2 dot raster period length (ri) and further by one line minus' / 2 dot raster period length (ri). The meaning of the black and white halftone dots shown in Fig. 1 will be described later.

Die F i g. 2 zeigt eine Schaltungsanordnung zur Erosion, in der das Abtastsignal nach Maßgabe eines Sechsecks verzögert und logisch derart verknüpft wird, daß der Ausgang der Schaltungsanordnung sich immer dann im L-Zustand befindet, wenn die vom strukturierenden Element überdeckten Rasterbildpunkte nur L-Werte aufweisen. Über die Eingangsklemme 1 wird das punktgerasterte binäre Abtastsignal Q einmal der Verzögerungsstufe 2 und zum anderen einem Eingang eines UND-Gatters 3 zugeführt. Der Ausgang der Verzögerungsstufe 2, welche das binäre Abtastsignal Q in η-Richtung um 1 Punktrasterperiodenlänge verzögert, ist mit einem anderen Eingang des UND-Gatters 3 verbunden. Das Signal am Ausgang des UND-Gatters 3 wird zur Verzögerungsstufe 4 und einem Eingang des UND-Gatters 5 weitergeleitet. In der Verzögerungsstufe 4 wird das Signal in n-Richtung um eine Zeile plus '/2 Punktrasterperiodenlänge verzögert. Den gleichen Aufbau zeigt mit der Verzögerungsstufe 6 und dem UND-Gatter 7 diese bekannte Schaltungsanordnung für die η-Richtung. Die Verzögerungsstufe 6 verzögert das ihr zugeführte Signa! um eine Zeile minus '/2 Punktrasterperiodenlänge.The F i g. 2 shows a circuit arrangement for erosion in which the scanning signal is delayed according to a hexagon and logically linked in such a way that the output of the circuit arrangement is always in the L state when the raster pixels covered by the structuring element only have L values. Via the input terminal 1, the point-rasterized binary scanning signal Q is fed on the one hand to the delay stage 2 and on the other hand to an input of an AND gate 3. The output of the delay stage 2, which delays the binary scanning signal Q in the η direction by 1 dot grid period length, is connected to another input of the AND gate 3. The signal at the output of AND gate 3 is forwarded to delay stage 4 and an input of AND gate 5. In the delay stage 4, the signal is delayed in the n-direction by one line plus 1/2 dot grid period length. This known circuit arrangement for the η direction shows the same structure with the delay stage 6 and the AND gate 7. The delay stage 6 delays the signal sent to it! by one line minus' / 2 dot grid period length.

Mit der Fig. 3 wird die Wirkungsweise dieser Schaltungsanordnung näher erläutert. Es sei dabei angenommen, daß über die Klemme 1 das in der Fig.3a dargesteiite punktförmig gerasterte binäre Abtastsignal der Schaltungsanordnung in F i g. 2 zugeführt wird. Die kleinen Kreise stellen L-Werte in diesem Bildrasterausschnitt dar und die ausgefüllten kleinen Kreise (L-Werte) der Fig.3b entsprechend dem am Ausgang des UND-Gatters 3 sich einstellenden Signal. Am Ausgang des UND-Gatters 5 liegt dann noch das den mit ( + ) markierten Punkten entsprechende SignalThe mode of operation of this circuit arrangement is explained in more detail with FIG. 3. Be there assumed that via terminal 1 the binary rasterized point-like rasterized in Fig. 3a Sampling signal of the circuit arrangement in FIG. 2 is fed. The small circles represent L values in this one Image grid section and the filled-in small circles (L values) of Fig. 3b correspond to the on Output of the AND gate 3 setting signal. At the output of AND gate 5 there is still that signal corresponding to the points marked with (+)

_4S der F i g. 3c und an der Klemme 8 nur noch ein einzelner Impuls (Sternchen in Fig. 3d). Der durch dieses Signal markierte Rasterpunkt ist damit Element der nach einer Erosion verbleibenden Restmenge von Bildpunkten. _{4S of FIG} . 3c and only a single pulse at terminal 8 (asterisk in Fig. 3d). The raster point marked by this signal is therefore an element of the remaining amount of image points after erosion.

Der Nachteil eines nicht veränderbaren strukturierenden Elements wird durch die Schaltungsanordnung der F i g. 4 beseitigt Das Blockschaltbild dieser F i g. 4 ähnelt dem Blockschaltbild der F i g. 2, ermöglicht aber die Wahl einer bestimmten Fläche des strukturierenden Elements. In η-Richtung verzögert die Verzögerungs einrichtung 9 um π Punktrasterperiodenlängen, in n-Richtung die Verzögerungseinrichtung 10 um η Zeilen plus π mal '/2 Punktrasterperiodenlänge und in n-Richtung die Verzögerungseinrichtung 11 um η Zeilen minus η mal '/2 Punktrasterperiodenlänge. Die The disadvantage of a non-modifiable structuring element is caused by the circuit arrangement of FIG. 4 eliminated The block diagram of this FIG. 4 is similar to the block diagram of FIG. 2, but allows a certain area of the structuring element to be selected. In the η direction, the delay device 9 delays by π dot screen period lengths, in the n direction the delay device 10 by η lines plus π times '/ 2 dot screen period length and in the n direction the delay device 11 by η lines minus η times' / 2 dot screen period length. the

Variable η wird über die Torschaltungen 12,13 und 14Variable η is set via the gates 12, 13 and 14

mit den Stelleingängen 15, 16 und 17 angewählt Dieselected with the control inputs 15, 16 and 17

UND-Gatter 18, 19 und 20 haben dementsprechendAND gates 18, 19 and 20 have accordingly

η + 1 Eingänge. η + 1 inputs.

Je nach Größe von η schalten die Torschaltungen 12,Depending on the size of η, the gates switch 12,

13 und 14 alle Ausgänge Qi, Q2... <?»der Verzögerungseinrichtungen 9, 10 und 11 auf die Eingänge der UND-Gatter 18,19 und 20. Die übrigen Ausgänge der Torschaltungen haben konstante Pegel, die die UND-13 and 14 all outputs Qi, Q2 ... <? »Of the delay devices 9, 10 and 11 to the inputs of the AND gates 18, 19 and 20. The other outputs of the gate circuits have constant levels, which the AND

609648/242609648/242

Gatter 18,19 und 20 freigeben. Die Variable η bestimmt die Kantenlänge des Sechsecks. ]e nach Wahl der auf die drei Richtungen η, π und π bezogenen Variablen ni, m und m bestimmen sich Größe und Form des strukturierenden Elements.Release gates 18, 19 and 20. The variable η determines the edge length of the hexagon. ] e according to the choice of the variables ni, m and m related to the three directions η, π and π, the size and shape of the structuring element are determined.

Die Fig.5 zeigt die mathematisch begründete Umwandlung der Erosionsschaltungsanordnung 21 in eine Dilatationsschaltung 30 mit Hilfe zusätzlicher Negationsstufen 22 und 23. Die erste Negationsstufe 22 liegt zwischen der Eingangsklemme 24 und dem Eingang der Erosionsschaltung 21 und die zweite Negationsstufe 23 zwischen dem Ausgang der Erosionsschaltung 21 und der Ausgangsklemme 25. 5 shows the mathematically justified conversion of the erosion circuit arrangement 21 into a dilation circuit 30 with the aid of additional negation stages 22 and 23. The first negation stage 22 lies between the input terminal 24 and the input of the erosion circuit 21 and the second Negation stage 23 between the output of the erosion circuit 21 and the output terminal 25.

In der Fig.6 ist das vollständige Blockschaltbild eines Deformators dargestellt. In Stellung E (Erosion) der drei gekoppelten Umschalter 26,27 und 28 wird das gerasterte Abtastsignal über Klemme 29 und Umschalter 26 dem Eingang der Erosionsschaltung 21 zugeführt. Vom Ausgang der Erosionsschaltung 21 gelangt das Signal über Umschalter 27 und die Dilatationsschaltung 30 sowie den Umschalter 28 an die Ausgangsklemme 31. In der Schalterstellung D (Dilatation) durchläuft das gerasterte Abtastsignal zuerst die Dilatationsschaltung 30 und erst dann die Erosionsschaltung 21. Es werden also bei allen Operationen sowohl die Schaltung EROSION als auch die Schaltung DILATATION durchlaufen, wobei je nach Operation die Schaltung, die nicht in Funktion treten soll, abgeschaltet wird. Durch diese Schaltungsanordnung erhält man eine von der Operationsart unabhängige Laufzeit und damit eine unveränderte Zuordnung zwischen Eingangs- und Ausgangssignal.The complete block diagram of a deformer is shown in FIG. In position E (erosion) of the three coupled changeover switches 26, 27 and 28, the scanned scanning signal is fed to the input of the erosion circuit 21 via terminal 29 and changeover switch 26. From the output of the erosion circuit 21, the signal changeover switch 27 and the Dilatationsschaltung 30 and the switch 28 comes 31 to the output terminal in the switch position D (dilation) the rasterized scan signal first passes through the Dilatationsschaltung 30 and then the erosion circuit 21 are therefore in run through both the EROSION and the DILATATION circuit in all operations, with the circuit that is not supposed to function being switched off depending on the operation. This circuit arrangement results in a running time that is independent of the type of operation and thus an unchanged assignment between the input and output signals.

In der F i g. 7 ist ein strukturierendes Sechseck im Lupenbetrieb dargestellt. Dabei wirdIn FIG. 7 shows a structuring hexagon in magnifying glass. It will

a) die Punktrasterperiodenlänge verdoppelt.a) the point grid period length doubled.

b) nach jeder Zeile mit Information eine Zeile ohne Information gebildet, wobei jedoch die letzte Zeile eines Vollbildes eine Ausnahme darstellt,b) after each line with information, a line without information is formed, but the last line of a full screen is an exception,

c) die den Operationen unterworfenen Rasterpunkte nach jeweils zwei Halbbildern um eine halbe Punktrasterperiodenlänge verschoben.c) the raster points subjected to the operations by half after every two fields Point grid period length shifted.

Um die Wirkungsweise des Lupenbetriebs noch näher zu erläutern, sind in den Fig. 1 und 7 alle Rasterpunkte, die in diesem Betrieb dargestellt werden, durch schwarze Punkte gekennzeichnet. Die F i g. 8 zeigt nun die Verschachtelung der vier einzelnen in F i g. 1 beschriebenen punktgerasterten Halbbilder. Diese Verschachtelung ergibt sich aus dem Zeilensprungverfahren. Die Kennzeichnung der einzelnen Rasterpunkte mit Kreis (0), Minuszeichen (-), Punkt (.) und Pluszeichen (+) entspricht der in Fi g. 1 erwähnten Kennzeichnung der einzelnen Halbbilder. Die zusätzliche Kennzeichnung durch einen schraffierten größeren Kreis zeigt die Lage der Rasterpunkte im Lupenbetrieb. In order to explain the mode of operation of the magnifying glass in more detail, all grid points in FIGS. 1 and 7 which are represented in this mode are marked by black points. The F i g. 8 now shows the nesting of the four individual ones in FIG. 1 described dot-screened fields. This nesting results from the interlace method. The marking of the individual grid points with circle (0), minus sign (-), point (.) And plus sign (+) corresponds to that in FIG. 1 mentioned marking of the individual fields. The additional marking with a hatched larger circle shows the position of the grid points in magnifying glass.

In der F i g. 8 ist ferner als strukturierendes Element ein Sechseck eingezeichnet Die Lage dieses Sechsecks wird bei der Betrachtung über vier Halbbilder gleichsam wobbelnd verschoben. Durch diese Maßnahme wird eine Verbesserung der Auflösung erreicht Zum näheren Verständnis dieses »Wobbeivorgangs« wird auch auf die Beschreibung zur F i g. 1 hingewiesen.In FIG. 8 a hexagon is also drawn in as a structuring element. The position of this hexagon becomes as it were when viewed over four fields wobbled shifted. This measure improves the resolution Understanding of this "wobble process" is also referred to in the description of FIG. 1 pointed out.

Der von Zeile zu Zeile um '/2 Punktrasterperiodenlänge wechselnde Zeilenbeginn im Punktraster (s. Fig. 1) erfolgt durch die spezielle Taktung des zu rasternden Abtastsignals. Diese Art der Taktung geschieht mit Taktimpulsen, die im folgenden mit schrittsynchroner Takt Tsbezeichnet sindThe beginning of the line in the point grid, which changes from line to line by '/ 2 point grid period length (s. Fig. 1) takes place through the special timing of the scanning signal to be rasterized. This type of timing happens with clock pulses, which are referred to below with step-synchronous clock Ts

Die Verzögerung in η-Richtung wird durch SchiebeThe delay in the η direction is achieved by sliding

register realisiert, welche mit schrittsynchroneni Tak; Ts getaktet werden. Die Realisierung der Verzögen.!^: in π- und n-Richtung wird im folgenden gesondert betrachtet. Die Verzögerung von etwa einer Zeile erfolgt auch hier zweckmäßigerweise mit Schieberegistern. register realized, which with step-synchronous Tak; Ts are clocked. The realization of the delays.! ^: In the π and n directions will be considered separately in the following. The delay of about one line is also expediently carried out here with shift registers.

In der F i g. 9 wird ein mit schrittsynchronem Takt Ts getaktetes Abtastsignal Qo einem Schieberegister 32 zugeführt. Dieses Schieberegister 32 besitzt eine Kapazität von /Vbit. A/gibt die Anzahl der Rasterpunkte pro Zeile an. Das Schieberegister 32 wird bei der Verzögerung in /^-Richtung über die Klemme 33 mit einer Impulsreihe Th getaktei. welche aus /V Impulsen pro Zeile besteht und sich vom schrittsynchronen TaktIn FIG. 9, a sampling signal Qo clocked with a step-synchronous clock Ts is fed to a shift register 32. This shift register 32 has a capacity of / Vbit. A / indicates the number of grid points per line. The shift register 32 is clocked in the delay in / ^ - direction via the terminal 33 with a pulse train Th. which consists of / V pulses per line and differs from the step-synchronous cycle

dadurch unterscheidet, daß eier erste Taktimpuls immer gleichzeitig mit Beginn jeder Zeile durch eine positive Flanke gekennzeichnet ist. Diese Impulsreihe Tu wird im folgenden mit Hauptiakt bezeichnet. Am Ausgang des Schieberegisters 32 liegt das Signal Qi', welches gegenüber Qo abwechselnd einmal genau um eine Zeile und anschließend um genau eine Zeile minus '/2 Punktrasterperiodenlänge verzögert ist. Das Signal Qi' wird dann zu einer Taktstufe, bestehend aus einem D-Flip-Flop 34, weitergeleitet, welches über Klemme 35 mit dem schrittsynchronen Takt Ts getaktet wird. Am Ausgang des D-Flip Flops liegt das Signal Qi. das gegenüber Qo immer um eine Zeile plus '/2 Punktrasterperiodenlänge verzögert ist. Qi ist wiederum das im schrittsynchronen Takt Ts anliegende Eingangssignalis distinguished by the fact that a first clock pulse is always identified by a positive edge at the beginning of each line. This series of impulses Tu is referred to below as the main act. At the output of the shift register 32 is the signal Qi ', which is delayed with respect to Qo alternately once by exactly one line and then by exactly one line minus' / 2 dot grid period length. The signal Qi ' is then passed on to a clock stage consisting of a D flip-flop 34, which is clocked via terminal 35 with the step-synchronous clock Ts. The signal Qi is present at the output of the D flip-flop. which is always delayed by one line plus 1/2 dot grid period length compared to Qo. Qi is in turn the input signal present in the step-synchronous clock Ts

für eine zweite Verzögerung, welche genauso wie die gestrichelt eingerahmte erste Verzögerung aufgebaut ist. Das Ausgangssignal Qi der zweiten Verzögerung ist gegenüber Qo um 1 +1 Zeilen plus "/2 + '/: Punktrasterperiodenlänge verzögert. Die F i g. 9 zeigt diefor a second delay, which is constructed in the same way as the first delay framed by a dashed line. The output signal Qi of the second delay is delayed from Qo by 1 +1 lines plus "/ 2 + '/: dot screen period length. FIG. 9 shows the

Reihenschaltung η solcher Verzögerungen mit den Signalausgängen ζ)ι bis Qn für die Verzögerungseinrichtung 10 bzw. 11 der Fig.4. Series connection η of such delays with the signal outputs ζ) ι to Qn for the delay device 10 or 11 of FIG.

In der Fig. 10 sind Spannungs-Zeit-Diagramme zu Fig.9 für die Verzögerung in n-Richtung dargestellt.In FIG. 10, voltage-time diagrams are shown Fig.9 for the deceleration in the n-direction.

Die Spannungs-Zeit-Diagramme umfassen drei Zeilen mit der Zeilendauer H. Die Zeile a zeigt den aus N Impulsen pro Zeile bestehender, Haupttakt Γη. In der Zeile b sieht man den schrittsynchronen Takt 7s. welcher abwechselnd zeilenweise um '/2 Periode gegenüber Th verzögert ist. Das unverzögerte Abtastsignal Qo ist in der Zeile c dargestellt, wobei in der ersten Zeile der erste Rasterpunkt durch 1.1 und der folgende Rasterpunkt in dieser ersten Zeile durch 1.2 gekennzeichnet ist Der dritte Rasterpunkt in derThe voltage-time diagrams comprise three lines with the line duration H. Line a shows the main clock Γη consisting of N pulses per line. In line b you can see the step-synchronous cycle 7s. which is alternately delayed line by line by ½ period compared to Th. The instantaneous scanning signal Qo is shown in line c , the first raster point in the first line being identified by 1.1 and the following raster point in this first line being identified by 1.2. The third raster point in FIG

zweiten Zeile ist z. B. 23. Die Zeile ί/mit dem Signal Qi' zeigt die zeilenweise abwechselnde Verzögerung um eine Zeile bzw. eine Zeile minus '/2 Punktrasterperiodenlänge gegenüber Zeile c Die erneute Taktung des Signals Qi' in der Zeile d durch das Taktsignal 7s dersecond line is e.g. B. 23. The line ί / with the signal Qi ' shows the line-wise alternating delay by one line or one line minus' / 2 dot grid period length compared to line c The renewed clocking of the signal Qi' in the line d by the clock signal 7s of the

Zeile b ergibt das verzögerte Signal Qi der Zeile e Bedingt durch die verzögernde Wirkung des D-Flip-Flops auf das Signal Qi' beginnt der Rasterpunkt 2.1 des Sipals Qi erst bei dem zweiten Taktimpuls des schrittsynchronen Takts Ts. Line b results in the delayed signal Qi of line e. Due to the delaying effect of the D flip-flop on the signal Qi ', the raster point 2.1 of the Sipals Qi does not begin until the second clock pulse of the step-synchronous clock Ts.

Die Darstellung der Spannungs-Zeit-Diagramme der F i g. 11 dient zur näheren Erläuterung der Verzögerung in η-Richtung. Die Schaltungsanordnung zur Verzögerung in η-Richtung ist genauso aufgebaut wie für die Verzögerung in rz-Richtung (Fig. 9). Wie aus F i g. 11 The representation of the voltage-time diagrams in FIG. 11 serves to explain the delay in the η direction in more detail. The circuit arrangement for the delay in the η direction is constructed in the same way as for the delay in the rz direction (FIG. 9). As shown in FIG. 11th

mit den Zeilen a, feund czu ersehen ist stimmt auch die Ansteuerung der Schaltungsanordnung mit Ausnahme des Haupttakts mit den Spannungs-Zeit-Diagrammen der F i j,- 10 überrin. Die Zeile a der Fi g. 11 zeigt den is Fe and czu seen with the lines a true and the control of the circuitry with the exception of the master clock with the voltage-time diagrams F ij - überrin 10th Line a of FIG. 11 shows the

geänderten Haupttakt 77/ + , welcher gegenüber 77/ aus N + 1 Taktimpulsen pro Zeile besteht. Dieser geänderte Haupttakt 77/ + (Fig. 11a) bewirkt, daß das im schrittsynchronen Takt 7V ( Fig. lib) anliegende Signal CX) ( F i g. 1 Ic) abwechselnd einmal um eine Zeile minus 1 Punktrasterperiodenlänge und anschließend einmal um eine Zeile minus 1,5 Punktrasterperiodenlänge verzögert wird(s. Qi' der Fig. 1 Id). Die angeschlossene Taktung von Q\' ( Fig. lld) mit dem schrittsynchronen Takt 7Ts( Fig 11b) ergibt eine weitere Verschiebung des Signals um eine halbe bzw. ganze Punktrastcrperiodenlänge. Die Gesamtverzögerung zwischen Q\ und Qo (Fig. lic und lld) beträgt somit immer eine Zeile minus '/: Punktrasterperiodenlänge. Das verzögerte Signal Qi ist wiederum das im schrittsynchronen Takt Ts anliegende Signal der zweiten Verzögerungsstufe usw. bis zum Ausgangssignal Qn der letzten Verzögerungsstufe. changed main clock 77 / +, which compared to 77 / consists of N + 1 clock pulses per line. This changed main clock 77 / + (Fig. 11a) causes the signal CX) (Fig. 1 Ic) present in the step-synchronous clock 7V (Fig. Lib ) to alternate once by one line minus 1 dot grid period length and then once by one line minus 1.5 dot raster period length is delayed (see Qi ' of Fig. 1 Id). The connected clocking of Q \ ' (Fig. Lld) with the step-synchronous clock 7Ts (Fig. 11b) results in a further shift of the signal by half or a full dot grid period length. The total delay between Q \ and Qo (Fig. Lic and lld) is therefore always one line minus' /: dot grid period length. The delayed signal Qi is in turn the signal of the second delay stage, etc. present in the step-synchronous clock Ts , up to the output signal Qn of the last delay stage.

Mit der vorgenannten Schaltungsanordnung der F i g. 9 ist nur der Normalbetrieb betrachtet worden. Die Fig. 12 zeigt eine Schaltungsanordnung zur Verzögerung in n- bzw. n-Richtung für den Lupenbetrieb. Über die Klemme 36 wird das im schrittsynchronen Takt anliegende Abtastsignal Qol dem Schieberegister 37 zugeführt. Dieses Schieberegister 37 hat eine Kapazität von N/2 bit. N gibt dabei wieder die Anzahl der Rasterpunkte pro Zeile im Normalbetrieb an. Das Abtastsignal Qo:. wird bei der Verzögerung in /7-Richtung mit dem über Klemme 38 zugeführten Haupttakt Tin durch das Schieberegister 37 geschoben. Der Haupttakt Tm. hat im Lupenbetrieb nach jeweils einer einer Leerzeile entsprechenden Lücke N/2 Taktimpulse pro Zeile. Das am Ausgang des Schieberegisters 37 liegende Signal Qi ι! wird dem D-F!ip-Flop 39 zugeführt, welches über die Klemme 40 mit dem schrittsynchronen Takt TsL getaktet wird. Der schrittsynchrone Takt Γ« hat entsprechend zum Haupttakt 77// ebenfalls nach einer Leerzeile N/2 Taktimpulse pro Zeile. Am Ausgang des D-Flip-FIops 39 liegt das Signa¹ Q\u Das Signal Q\i. gelangt dann weiter über das Schieberegister 41. welches ebenfalls eine Kapazität von N/2 bit hat, an das D-Flip-Flop 42. Die Taktansteuerung ist dieselbe wie in der zuvor beschriebenen Stufe. Das am Ausgang des D-Flip-Flops 42 liegende Signal Q>l wird nacheinander weiteren Verzögerungsstufen zugeführt, die genauso aufgebaut sind wie die Verzöj-erungsstufe zwischen den Signalen CXuund QiL. With the aforementioned circuit arrangement of FIG. 9 only normal operation has been considered. FIG. 12 shows a circuit arrangement for delaying in the n or n direction for the magnifying glass operation. The scanning signal Qol present in the step-synchronous cycle is fed to the shift register 37 via the terminal 36. This shift register 37 has a capacity of N / 2 bits. N indicates the number of raster points per line in normal operation. The scanning signal Qo :. is shifted through the shift register 37 during the delay in the / 7 direction with the master clock Tin supplied via terminal 38. The main bar Tm. has in magnifying glass operation after a gap corresponding to an empty line N / 2 clock pulses per line. The signal Qi ι! is fed to the DF! ip flop 39, which is clocked via the terminal 40 with the step-synchronous clock TsL. The step-synchronous cycle Γ «has corresponding to the main cycle 77 // also after an empty line N / 2 clock pulses per line. At the output of the D-flip-flop 39 is the ^{signal 1} Q \ u The signal Q \ i. then passes on via the shift register 41, which also has a capacity of N / 2 bits, to the D flip-flop 42. The clock control is the same as in the stage described above. The signal Q> l present at the output of the D flip-flop 42 is successively fed to further delay stages which are constructed in the same way as the delay stage between the signals CXu and QiL.

Der schrittsynchrone Takt und der Haupttakt wurden für den Lupenbetrieb geändert, um die bei Normalbetrieb zur Verfugung stehende Speicherkapazität der Schieberegister voll auszunutzen. Die Taktung der Schieberegister im Lupenbetrieb mit dem Haupttakt Th ist ferner unzweckmäßig, da einmal zwei Takte auf eine Informationseinheit entfallen — eine Informationseinheit beansprucht also zwei Speicherplätze — und zum anderen eine ganze Zeile ohne Information durch ein Schieberegister geschoben werden muß. Diese Nachteile werden durch den obengenannten Haupttakt Tm. vermieden. The step-synchronous cycle and the main cycle were changed for the magnifying glass operation in order to fully utilize the storage capacity of the shift registers available during normal operation. The clocking of the shift registers in magnifying glass operation with the main clock Th is also inexpedient, since two clocks are allocated to one information unit - one information unit takes up two storage locations - and, second, a whole line without information has to be shifted through a shift register. These disadvantages are alleviated by the above-mentioned main clock Tm. avoided.

In der Fig. 13 sind Spannungs-Zeit-Diagramme zu F i g. 12 für die Verzögerung in η-Richtung im Lupenbetrieb dargestellt Diese Diagramme umfassen fünf Zeilen mit der Zeilendauer H. Die Zeilen a und b dieser Fig. 13 zeigen die Taktimpulsreihen Tm und Tsl, welche für die Dauer jeder zweiten Zeile unterbrochen sind. In der Zeile d mit dem Signal Qi l' ist die wechselweise Verzögerung um zwei Zeilen bzw. zwei Zeilen minus '/2 Punktrasterperiodenlänge gegenüber Zeile c mit dem Eingangssignal Qoi. zu erkennen. Die Zeile e mit dem Signal Qu. zeigt die jeweilige Verzögerung um zwei Zeilen plus '/2 Punktrasterperiodenlänge zum Eingangssignal Qor. Zum Beispiel ist das Ausgangssignal des achten Schieberegisters — die Schieberegister 37 und 41 sind mit einem Schieberegisterbaustein aufgebaut — um 32 Zeilen plus 16 Punktrasterperiodenlängen gegenüber dem Eingangssignal Qoi. verzögert. FIG. 13 shows voltage-time diagrams for FIG . 12 for the delay in the η direction in magnifying glass operation. These diagrams include five lines with the line duration H. Lines a and b of this FIG. 13 show the clock pulse series Tm and Tsl, which are interrupted for the duration of every second line. In the line d with the signal Qi l ' is the alternating delay by two lines or two lines minus' / 2 dot raster period length compared to line c with the input signal Qoi. to recognize. Line e with the signal Qu. Shows the respective delay by two lines plus 1/2 dot grid period length to the input signal Qor. For example, the output signal of the eighth shift register - the shift registers 37 and 41 are constructed with a shift register module - is 32 lines plus 16 dot grid period lengths compared to the input signal Qoi. delayed.

Soll das Eingangssignal in n-Richtung verzögert werden, so wird den Schieberegistern über die Klemme 38 (Fig. 12) das Taktsignal Tw.+ zugeführt. Das Haupttaktsignal für den Lupenbetrieb Tm.+ hat nach jeweils einer Zeile /V/2 plus 1 Taktimpuls pro Zeile.If the input signal is to be delayed in the n-direction, the shift registers are supplied with the clock signal Tw. + Via the terminal 38 (FIG. 12). The main clock signal for the magnifying glass operation Tm. + Has after each line / V / 2 plus 1 clock pulse per line.

Eine Umschaltung zwischen Normal- und Lupenbetrieb bedingt, daß die an den Verzögerungsschaltungen liegenden Taktimpulse umgeschaltet werden müssen. Für den Normalbetrieb sind die Takte 7\, 77/ und Tu* und für den Lupenbetrieb die Takte 7\'/.. 77// und 77// + erforderlich. Da die Schieberegister im Lupenbetrieb aufgetrennt sind und das Signal erst nach Durchlaufen eines D-Flip-Flops wieder in die zweite Hälfte eines Schieberegisters gelangt, ergibt sich ein Fehler beim Normalbetrieb. Der Fehler wird durch einen Umschalter 43 beseitigt, welcher in Abhängigkeit vom Normaloder Lupenbetrieb durch eine Steuerspannung geschaltet wird ( Fig. 14).Switching between normal and magnifying glass operation means that the clock pulses applied to the delay circuits must be switched over. For normal operation, bars 7 \, 77 / and Tu * and for magnifying glass operation, bars 7 \ '/ .. 77 // and 77 // + are required. Since the shift registers are separated in magnifying glass operation and the signal does not return to the second half of a shift register until it has passed through a D flip-flop, there is an error in normal operation. The error is eliminated by a changeover switch 43 which is switched by a control voltage as a function of normal or magnifying glass operation (FIG. 14).

Ferner wird der Fehler, wie in Fig. 15 dargestellt, auch dadurch beseitigt, daß bei Normalbetrieb das der Klemme 1/36 zugeführte Signa! im D-F!ip-Flop 39 in η-Richtung mit 77* und in η-Richtung mit 77/- getaktet wird. Damit das Signal im Lupenbetrieb auch in die zweite Hälfte des Schieberegisters (Schieberegister 41) ohne zusätzliche Verzögerung hineingeschoben wird, erfolgt die Taktung mit den schrittsynchronen Taktimpulsen 77;/..Furthermore, as shown in FIG. 15, the error is also eliminated in that, during normal operation, the signal supplied to terminal 1/36! in DF! ip-flop 39 is clocked in η-direction with 77 * and in η-direction with 77 / -. So that the signal is shifted into the second half of the shift register (shift register 41) without additional delay in magnifying glass operation, the clocking takes place with the step-synchronous clock pulses 77; / ..

Die genannten Schieberegister zur Verzögerung des binären Abtastsignals in n- bzw. η-Richtung mit einer geforderten Speicherkapazität von beispielsweise N — 402 bit und einer durch geometrische Bedingungen (Sechseckbedingung) festgelegte Taktperiodendauer von etwa 147 ns werden zweckmäßigerweise in MOS-Technik aufgebaut. Da die zur Zeit erhältlichen MOS-Schieberegister die Eingangssignale nur relativ langsam durchschieben können, werden die MOS-Schieberegister parallel betrieben.The shift registers mentioned for delaying the binary sampling signal in the n or η direction with a required storage capacity of, for example, N - 402 bits and a clock period of about 147 ns determined by geometric conditions (hexagon condition) are expediently constructed using MOS technology. Since the currently available MOS shift registers can only shift the input signals relatively slowly, the MOS shift registers are operated in parallel.

Die Fig. 16 zeigt das Blockschaltbild einer Parallelschaltung von drei MOS-Schieberegistern 43, 44 und 45. denen über Klemme 46 gemeinsam das Eingangssignal Qe zugeführt wird. Das Eingangssignal Qt wird mit dem Eingabetakt ΤΈι in das Schieberegister 43, mit 7ö in das Schieberegister 44 und mit T<e in das Schieberegister 45 geschoben. Mit den entsprechenden Ausgabetakten Tii, Tal und Ta3 werden die in die Schieberegister hineingeschobenen Eingangssignale wieder herausgeschoben. Die am Ausgang der drei Schieberegister 43, 44 und 45 liegenden Signale Qai, Qa2 und Qai werden je einem Eingang je eines UND-Gatters 47, 48 und 49 zugeführt. Das UND-Gatter 47 wird mit Qai und dem Torimpuls Ta3 angesteuert das UND-Gatter 48 mit Qa2 und dem Torimpuls T*\ und das UND-Gatter 49 mit Qai und dem Torimpuls 7ä?. Die Ausgänge der drei UND-Gatter 47,48 und 49 sind über ein ODER-Gatter 50 mit der Klemme 51 verbunden, an welcher das 16 shows the block diagram of a parallel connection of three MOS shift registers 43, 44 and 45, to which the input signal Qe is fed jointly via terminal 46. The input signal Qt is shifted into the shift register 43 with the input clock ΤΈι, into the shift register 44 with 70 and into the shift register 45 with T <e. The input signals shifted into the shift register are shifted out again with the corresponding output clocks Tii, Tal and Ta3. The signals Qai, Qa2 and Qai at the output of the three shift registers 43, 44 and 45 are each fed to an input of an AND gate 47, 48 and 49. The AND gate 47 is controlled with Qai and the gate pulse Ta3, the AND gate 48 with Qa2 and the gate pulse T * \ and the AND gate 49 with Qai and the gate pulse 7ä ?. The outputs of the three AND gates 47, 48 and 49 are connected via an OR gate 50 to terminal 51, at which the

Ausgangssignal Qa abgenommen wird.Output signal Qa is removed.

Spannungs-Zeit-Diagramme der Schaltungsanord nung in Fig. 16 werden in Fig. 17 gezeigt In den Zeilen a. c und e dieser Fig. 17 sind die um je 773 Voltage-time diagrams of the circuit arrangement in Fig. 16 are shown in Fig. 17 In lines a. c and e of this FIG. 17 are around 773 each

verzögerten Eingabeimpinse Tel, Ta und Ta dargestellt Mit T ist die Periodendauer der Takte bezeichnet M gibt die Speicherkapazität eines Schieberegisters an. In den Zeilen 6, d und f sind die um je 773 verzögerten Ausgabeimpulse 71i, Tu und Ta dargestellt Der Ausgabetakt 7äi ist gegenüber Eingabetakt 7ii um '/2 Γ verzögert. Entsprechend sind auch die Ausgabetakte Ta und Tai gegenüber den Eingabetakten Ta und Ta verzögert Das Eingangssignal Qe der Zeile g wird mit den positiven Flanken von jeweils einem der drei Eingabetakte 7ei, Tk bzw. T<a in die drei Schieberegister 43,44 und 45 geschoben. Nach M Impulsen erfolgt die Ausgabe der Signale Qa\, Qn und Qa (Zeilen h. /und j) delayed input pulses Tel, Ta and Ta . T indicates the period of the clock pulses. M indicates the storage capacity of a shift register. Lines 6, d and f show the output pulses 71i, Tu and Ta , each delayed by 773. The output clock 7äi is delayed by '/ 2 compared to the input clock 7ii. Accordingly, the output clocks Ta and Tai relative to the input clocks Ta and Ta are delays the input signal Qe of the line g is pushed with the positive edges of each one of the three input clocks 7ei, Tk or T <a in the three shift registers 43,44 and 45 . After M pulses, the signals Qa \, Qn and Qa are output (lines h. / And j)

mit der negativen Flanke von jeweils einem der drei Ausgabetakte Ta., Ta und Τλ. Die Parallel-Senen-Umwandlung erfolgt in der Logik 47 bis 50, welche durch die inversen Ausgabetakte Ta, Ta und T*₃ gesteuert wird. Die Zeile k zeigt das gegenüber dem Eingangssignal Cteum τ = M- rverzögerte Ausgangssignal Qa. with the negative edge of one of the three output clocks Ta., Ta and Τλ. The parallel-senes conversion takes place in the logic 47 to 50, which is controlled by the inverse output clocks Ta, Ta and T * _3. Line k shows the output signal Qa delayed with respect to the input signal Cteum τ = M- r.

Ergänzend wird darauf hingewiesen, daß sich als strukturierendes Element prinzipiell selbstverständlich auch andere Formen wie beispielsweise Dreiecke. Rechtecke usw. eignen. Die Sechseckform als strukturierendes Element wurde lediglich aus den eingangs erwähnten Gründen und den damit verbundenen Vorteilen vorgezogen.In addition, it should be noted that in principle it is self-evident as a structuring element also other shapes such as triangles. Rectangles etc. are suitable. The hexagonal shape as a structuring Element was only used for the reasons mentioned at the beginning and the associated Advantages preferred.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. A method for two-dimensional texture analysis by deforming a binary scanning signal obtained by scanning .und discrimination in accordance with a structuring element, in particular in accordance with a hexagon in which two edges coincide with the direction of scan lines, this direction being one η direction and two others Edges with the position top left to bottom right represent an η-direction and the other edges miller! Position top right to bottom left represent an η-direction, and in which the individual lines of the binary on scanning signal are rasterized and the beginning of the lines alternately '/ 2 dot raster period length are offset, characterized in that the dot-shaped rasterized binary scanning signal in η-direction by π mall dot raster period length, in n-direction by π lines plus π times' / 2 dot raster period length and in η-direction by π lines minus η times '/ 2 point grid period length is delayed and logically linked, whereby by choosing the vari ablen η the length of the structuring element is changed.

2. The method according to claim 1, characterized in that the three directions π, η and π for the variable π three independent selectable variables πι, m and m are assigned.

3. The method according to claim 1, characterized in that in a magnifying glass operation of one structuring element, in particular a hexagon with a predetermined edge length, covered primary raster points assessed to be summarized in each case to a secondary raster point and that only those coinciding with the grid points of a grid with a coarser structure that can be selected secondary grid points are selected.

4. The method according to claim 1, characterized in that that, in sequences of four fields each, the dot-screen obtained by the interlace method first field begins with a full first line and with a last half line ceases that the second field begins with a first half line and with a last full line Line ends and that the following third and fourth fields correspond to the first and second fields, however, in addition to this, it is shifted in time by ½ dot grid period length.

5. Circuit arrangement for carrying out the method according to claim 1 to 4, characterized in that the binary scanning signal is fed to an input of a first AND gate (18) and a first selectable delay device (9) for comparison in the η direction, the outputs of which are supplied via a first gate circuit (t2) are connected to the other inputs of the first AND gate that the signal at the output of the first AND gate (18) for comparison in the n direction ^ _n an input of a second AND gate (19) and a second selectable delay device (10) is supplied, the outputs of which are connected to the other inputs of the second AND gate (19) via a second gate circuit (13), and that the signal at the output of the second AND gate (19) for comparison η in direction to one input of a third aND gate is supplied (20) and a third selectable delay means (11> _r whose outputs Rait via a third gate circuit (14) to the other inputs d the third AND gate (20) are connected (Fig. 4).

6. Circuit arrangement according to claim 5, characterized in that the first delay device (9) is a shift register for delaying in the π direction

7. A circuit arrangement according to claim 5, characterized in that individual stages of the delay devices (10, 11) delaying by one line plus or minus' / 2 dot grid period length are connected in series for delaying in the n or n direction.

8. Circuit arrangement according to claim 5 and 7, characterized in that the rasterized and delayed binary sampling signal (Qo) is fed in a single delay stage to the input (1) of a shift register (32) clocked with a first clock and having N storage locations that the The output of the shift register (32) is connected to the input of a clock stage (34) which is clocked with a second clock and whose delayed output signal is delayed by a line plus or minus 2 dot grid period length in relation to the scanning signal (Qo) to be delayed, where N is also the number of grid points per line (FIG. 9).

9. Circuit arrangement according to claim 8, characterized in that for the delay in r2 direction the first clock (Th) is a pulse train consisting of N pulses per line and that the second clock (Ts) is a pulse train consisting of N pulses per line, which is alternately delayed line by line by ½ period compared to the first clock (Thj (Fig. 10).

10. Circuit arrangement according to claim 8, d? - characterized in that the delay in the n-direction of the first clock (Th ₊ ) is a series of N + 1 pulses per line and that the second clock (Ts) is one of N pulses pulse series existing per line, which is alternately delayed line by line by V2 period compared to the first clock (Th +) (FIG. 11).

11. Circuit arrangement according to claim 5, characterized in that each by two Stages of the delay device which delay lines plus or minus one bitmap period length (10, 11) are connected in series in the n or η direction.

12. Circuit arrangement according to claim 11, characterized in that the binary sampling signal to be delayed CQol) is fed to the input (36) of a first shift register (37) clocked with a third clock with N / 2 storage locations, that the output of the first shift register with the Input of a first clock stage (39) clocked with a fourth clock, the delayed output signal of which is delayed by two lines plus or minus one dot raster period length relative to the binary scanning signal (Qsl) to be delayed. (Fig. 12).

13. Circuit arrangement according to claim! 2, characterized in that for the delay in the r2 direction, the third clock (Thl) is a series of pulses consisting of alternating an empty line and N / 2 pulses per line and that the fourth clock (Tsi.) Alternating line by line compared to the third bar fTHi ^ ur.i '2 period delay! is {Fig. 13).

14. Circuit arrangement according to claim 12, characterized in that for the delay in the n-direction the third clock (fm. +) Is a series of pulses consisting of alternating an empty line and N / 2 + 1 pulses per line and that the fourth clock (Tsl) line-by-line alternating with respect to the third clock (Thl +) is delayed by 1/2 period.

15. Circuit arrangement according to claim 5, characterized in that for switching the Delay of two lines plus or minus 1 ° dot grid period length on each line plus or minus minus' / 2 dot grid period length

a) the shift registers (37, 41), each with N / 2 storage locations, are supplied with the first clock instead of the third clock,

b) the second clock is fed to the clock stages (39, 42) instead of the fourth clock, and d

c) a changeover switch (43) is provided for connecting the first shift register (37) with N / 2 storage locations in series with the following second shift register (41) with N / 2 storage locations (FIG. H).

16. Circuit arrangement according to claim 5, characterized in that for switching the Delay of two lines plus or minus! Dot grid period length on each line plus or minus V2 dot grid period length

a) the shift registers (37, 41), each with N / 2 storage locations, are supplied with the first clock instead of the third clock, and

b) an inverted first clock is fed to the first clock stage (39) instead of the fourth clock and instead of the fourth clock, the second clock is fed to the following clock stage (42) (Fig. 15).

17. Circuit arrangement according to claim 8 and 12, characterized in that the clock stage is a D flip-flop.

18. Circuit arrangement according to claim 8 and 12, characterized in that several shift registers in parallel to increase the clock speed are switched, the sampling signal present at the inputs of the shift register at the same time with time-shifted input clocks pushed into the shift register and also with time-shifted output clocks is pushed out again that each of the outputs of the Shift registers are connected to the input of one AND gate each, that the other input each of an AND gate is controlled with the output clocks in such a way that at the output of an OR gate, whose inputs are connected to the outputs of the AND gates, one in the same The delayed signal lying in the grid dot sequence is the same as the scanning signal to be delayed (FIGS. 16 and 16) 17).

19. Circuit arrangement according to claim 5, characterized in that for converting the erosion circuit (21) consisting of delay circuits and comparison circuits in the n-, n- and n-direction into a dilation circuit (30) of the erosion circuit (21) each have a negation circuit (22, 23) upstream and downstream (Fig. 5).

20. Circuit arrangement according to claim 5, characterized in that the scanning signal in the position »erosion; < (E) three changeover switches (26, 27, 28) via a first changeover switch (26) is supplied to the erosion circuit (21), via a second changeover switch

(27) is forwarded to the dilation circuit (30) and is deformed via a third switch (28) at the output (31) of this deformator circuit, so that the scanning signal in the "dilation" position (D) of these three switches (26, 27, 28) the first changeover switch (26) is fed to the dilation circuit (30), is passed on via the third changeover switch (28) to the erosion circuit (21) and is deformed via the second changeover switch (27) at the output (31) of this deformation circuit (FIG. 6 ).

21. Circuit arrangement according to claim 2 and 5, characterized in that a first control input (15) for the first gate circuit (12), a second control input (16) for the second gate circuit (13) and a third for the third gate circuit (14) Control input (17) is provided, the three gate circuits (12, 13, 14) being selectable via the three control inputs (15, 16, 17) with the variables m rn and m (Fig. 4).