DE2159367C3

DE2159367C3 - Circuit arrangement for converting an NRZ input bit focus into an output bit sequence

Info

Publication number: DE2159367C3
Application number: DE19712159367
Authority: DE
Inventors: Duane Edward Palmyra Wis. Mcintosh (V.St.A.)
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1970-12-01
Filing date: 1971-11-30
Publication date: 1975-05-07
Also published as: FR2116452A1; DE2159367B2; JPS5132991B1; SE368127B; DE2159367A1; FR2116452B1; GB1330962A

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Umsetzung einer NRZ-Eingangs-Bitfolge in eine zur Übertragung und/oder Speicherung besser geeignete Ausgangs-Bitfolge.The invention relates to a circuit arrangement for converting an NRZ input bit sequence into a output bit sequence better suited for transmission and / or storage.

Ein in der Datenverarbeitung immer häufiger auftretendes Problem, insbesondere bei der Verarbeitung von Daten, welche von Raumfahrzeugen erhalten werden, btsteht in der Komprimierung eines digitalen Informationsstromes derart, daß ein Maximum an Information in einem Speicher gegebener Kapazität, z. B. auf einem magnetischen Band vorgegebener Länge, registriert werden kann.One that occurs more and more frequently in data processing Problem, especially when processing data received from spacecraft is obtained in the compression of a digital information stream in such a way that a maximum of Information in a memory of given capacity, e.g. B. predetermined on a magnetic tape Length, can be registered.

Aus der USA.-Patentschrift 3 623 041 ist ein Verfahren sowie eine Schaltungsanordnung zur Umsetzung einer NRZ-Eingangs-Bitfolge in eine Ausgangs-Bitfolge bekannt, wobei mittels Taktgebereinrichtungen eine Mehrzahl von Bitzellen von im wesentlichen gleicher Zeitdauer gebildet, der Beginn und die Mitte einer jeden Bitzelle festgelegt und die binäre Eingangsinfonnation einem Speicherregister zugeführt wird. In die erwähnten Bitzellen wird jeweils ein Übergang von einem Signalpegel zum anderen Signalpegel der digitalen Eingangs-Bitfolge eingeschrieben, und zwar in Abhängigkeit von dem in der jeweils vorhergehenden Bitzelle gespeicherten Übergang. Nachteilig bei diesem bekannten Verfahren bzw. beiFrom U.S. Patent 3,623,041 there is a method and a circuit arrangement for converting an NRZ input bit sequence into an output bit sequence known, wherein by means of clock devices a plurality of bit cells of substantially the beginning and the middle of each bit cell and the binary input information is fed to a storage register. A Transition from one signal level to the other signal level of the digital input bit sequence is written, in dependence on the transition stored in the respective preceding bit cell. A disadvantage of this known method or in

ι cin^e ι cin ^e

Durchführung dieses Verfahrens vorgesehenen anordnung ist vor allem, daß die zu speinach der Umsetzung vorhandenen Überderartige zeitliche Verteilung aufweisen, ale Speicher- und Übertragungsmöglich-St erhalten werden können.Carrying out this procedure is mainly due to the fact that the too speinach the implementation have over such a temporal distribution, all storage and transmission possibilities can be obtained.

der Erfindung ist es, eine Schaltungs-_Ufe zur Umsetzung einer NR7-Eingangs-Biteine zur Übertragung und/oder SpeicherungThe invention is to provide a circuit _Ufe for implementing an NR7 input bit for transmission and / or storage

eingetaktet, und zwar durch Taktimpulse, welche in einer allgemein mit 14 be^eichnsten Taktimpuls-Erzeugungseinrichtung erzeugt werden. Der Taktimpuls-Generator 14 umfaßt einen Taktoszillator 16, welcher mit derNRZ-Eingangs-Bitfolge synchronisiert ist und mit einer Frequenz arbeitet, welche der doppelten Bitzellenfrequenz entspricht. Der Ausgang des Taktgebers 16 wird einem D-Flip-Flop 18 zugeführt, welches an den jeweiligen Klemmen Q und S ^ clocked in, specifically by clock pulses which are generated in a clock pulse generating device generally designated 14. The clock pulse generator 14 comprises a clock oscillator 16 which is synchronized with the NRZ input bit sequence and operates at a frequency which corresponds to twice the bit cell frequency. The output of the clock 16 is fed to a D flip-flop 18, which a n the respective terminals Q and S ^

enthaltenen Information gewährleistet und & Verminderung der Bandbreitenanforderungen r j., übertragung und/oder Speicherung erzieltinformation contained and guaranteed & Reduction of the bandwidth requirements r j., Transmission and / or storage achieved

ι kann.ι can.

se Aufgabe wird gemäß der Erfindung dadurch daß die Eingangs-Bitfolge einer Bitpaar-Auschaltung zugeführt ist, die jedes Bit in der Ein-. Bitfolge mit dem nachfolgenden Bit vergleicht,This object is achieved according to the invention in that the input bit sequence of a bit pair disconnection is fed to each bit in the input. Compares the bit sequence with the following bit,

geeignete Ausgangs-Bitfolge zu schaffen, so 10 CLK und ULK bezeichnete Taktimpulse erzeugt. Der ■ Komprimierung der in der Eingangs- Ausgang des Taktoszillators 16 wird auch über einento create a suitable output bit sequence so that 10 clock pulses labeled CLK and ULK are generated. The ■ compression of the input output of the clock oscillator 16 is also via a

Inverter 20 UND-Gattern 22 und 24 zugeführt, welche ebenfalls mit den Klemmen Q und 5 des Flip-Flops 18 verbunden sind. Der Ausgang des logischen UND-Gatters 22 ist ein erster Taktimpulszug, welcher mit AB bezeichnet ist, der logische Pegelübergänge von »0« auf »1« aufweist, welche gemäß Fig. 2 den Beginn einer Bitzellenzeit BCT der kodierten Aus-Inverter 20 AND gates 22 and 24, which are also connected to the terminals Q and 5 of the flip-flop 18. The output of the logical AND gate 22 is a first clock pulse train, which is labeled AB , which has logical level transitions from "0" to "1" which, according to FIG. 2, the beginning of a bit cell time BCT of the coded output

_lllul&„ «,. „ ...., gangs-Bitfolge festlegen. Der Ausgang des logischen _{lllul &} "",. "...., specify the output bit sequence. The output of the logical

Paare von aneinandergrenzendei, einer be- ao UND-Gatters 24 ist ein zweiter Taktimpulszug, wel- oA vorgebbaren Bitpaar-Konfiguration der vier eher mit BQ bezeichnet ist, der logische Pegelübermltalichen Bitpaar-Konfigurationen oder deren Korn- gänge von »0« auf »1« aufweist, und zwar im wesent-Jement entsprechenden Bits zu ermitteln, daß mit liehen in der Mitte eier Bitzellenzeit, wie es in der !to Bitpaar-Auswahlschaltung zusammenwirkende Fi g. 2 dargestellt ist. Wie aus der F i g. 2 ersichtlich ist, ^richtungen zur Erzeugung der Ausgangs-Bitfolge as treten die Vorderflanken der Taktimpulszüge A 0 und «üreesehen sind, bei der ein Übergang vom momen- B0 im wesentlichen auf, nachdem die NRZ-DatenPairs of adjoining one, one and the AND gate 24 is a second clock pulse train, which oA predeterminable bit pair configuration of the four is referred to as BQ , the logic level across all the bit pair configurations or their grain gears from "0" to "1" «To determine essentially the corresponding bits that with borrowed in the middle of a bit cell time, as it is in the! To bit pair selection circuit cooperating Fig. 2 is shown. As shown in FIG. 2 it can be seen that directions for generating the output bit sequence as occur the leading edges of the clock pulse trains A 0 and A are seen, in which a transition from the moment B0 essentially occurs after the NRZ data

~„We._t zum jeweils anderen Wert am Beginn durch die CLK-Impulse verschoben wurden, wodurch~ "We. _t were shifted to the other value at the beginning by the CLK pulses, whereby

efoer Bitzeile erfolgt, wenn die bestimmte vorgebbare Bitpaar-Konfiguration festgestellt wird, und bei der ein Übergang vom momentanen Wert zum jeweils anderen Wert in der Mitte einer Bitzelle erfolgt, wenn Has Komplement dieser Bitpaar-Konfiguration fest-efoer bit line takes place when the certain specifiable Bit pair configuration is determined, and in which a transition from the current value to the respective Another value occurs in the middle of a bit cell, if Has complement of this bit pair configuration is fixed-

durch die CLK-Impulse verschoben wurden, wo ermöglicht wird, daß das Register 12 einen Ruhezustand einnimmt, bevor abgetastet wird.by the CLK pulses were shifted where the register 12 is allowed to enter an idle state before scanning.

Wie bereits ausgeführt wurde, basiert die Umsetzung der NRZ-Eingangs-Bitfolge auf der Ermittlung von diskreten Bitpaaren in der Eingangs-Bitfolge, fhf d ErfindungAs already stated, the conversion of the NRZ input bit sequence is based on the determination of discrete bit pairs in the input bit sequence, fhf d invention

«*tellt wird und daß Sperreinrichtungen vorgesehen und zwar bei dieser Ausführungsform der Erfindung«* Tellt and that locking devices are provided in this embodiment of the invention

!h«i um die Bitpaar-Auswahlschaltung jeweils nach von diskreten Paaren von logischen Pegeln »1« und! h «i around the bit pair selection circuit by discrete pairs of logic levels» 1 «and

P^ctellune einer dieser beiden Bitpaar-Konfigura- 35 logischen Pegeln »0«. Diese Ermittlung erfolgt durchP ^ ctellune one of these two bit pair configuration 35 logic levels "0". This determination is made by

Sen für ein Bitzellen-Zeitintervall zu sperren. eine Einrichtung, welche die logischen UND-GatterTo block Sen for a bit cell time interval. a device which the logical AND gates

Durch diese Maßnahme wird gewährleistet, daß die 26 und 28 umfaßt.This measure ensures that includes 26 and 28.

iiheraänee voneinander durch wenigstens eineinhalb Das UND-Gatter 26 ist mit den Ausgangsklem-iiheraänee from each other by at least one and a half The AND gate 26 is connected to the output terminal

Ön^ennt sind, während das entsprechende menß der Flip-Flops F/F 7 und F/F8 verbunden undOpened while the corresponding amount of flip-flops F / F 7 and F / F8 connected and

Salintervall in der NRZ-Eingangs-Bitfolge eine 40 wird durch die Taktimpulse Aß angesteuert DasSalintervall in the NRZ input bit sequence a 40 is controlled by the clock pulses Aß Das

«Se S · Durch dieses stets* sichergestellte UND-Gatter 28 ist mit den Ausgangsklemmen S der«Se S · This AND gate 28, which is always * ensured, is connected to the output terminals S with the

MSalintervIll von eineinhalb Bitzellen können Hip-Hops F/F7 und F/F8 verbunden und wirfMSalintervIll of one and a half bit cells can hip-hop F / F7 and F / F8 connected and toss

ZTandbreitenanforderungen bei der Übertragung durch die Taktimpulse B0 .ingesteuert. Somit ändert Z Tandwidth requirements during transmission are controlled by clock pulses B0. Thus changes

Schalden Shalden

men werden müssen.men have to be.

Weitere vorteilhafte Ausgestaltungen der türanordnung nach der Erfindung sind in Unteransprüchen angegeben.Further advantageous embodiments of the door arrangement according to the invention are shown in FIG Subclaims indicated.

Die Erfindung wird nachfolgend beispielsweise an Hand der Zeichnung beschrieben; in dieser zeigtThe invention is described below, for example, with reference to the drawing; in this shows

F i g. I ein schematisches Blockschaltbild einer bevorzugten Ausführungsform der Erfindung undF i g. I a schematic block diagram of a preferred embodiment of the invention and

den iviemincn \> vuu 111 · "■«* · <· —-—7 ---. , _t logischen Pegel »1« sind. In ähnlicher Weise ändert sich der Ausgang des UND-Gatters 28 von einem logischen Pegel »0« auf einen logischen Pegel »1«, wenn ein Impuls von B0 vorliegt und die Ausgange an den Klemmen β der Flip-Flops F/F7 und F/F8 beide auf einem logischen Pegel »0« hegen, da in j: cn» Ai_a A„c^aniiP Apt Klemmen O von r/r / den iviemincn \> vuu 111 · "■« * · <· —-— 7 ---., _t logic level "1". Similarly, the output of AND gate 28 changes from a logic level "0" to a logic level "1" if there is a pulse from B0 and the outputs at the terminals β of the flip-flops F / F7 and F / F8 are both at a logic level "0", since in j: cn " Ai _a A "c ^ aniiP Apt terminals O by r / r /

^ .2. we,che_S ach. aufweist. Diese Flip-Hops i. ist^ .2. we, che _S ach. having. These flip hops i. is

, daß, that

Klemme Q, und alle nachfolgenden Triggerimpulse logischer Pegel »0« auf den Eingang D des Flip-Flops ändern den Ausgang an der Klemme Q des Flip- F/Fll gegeben wird, welcher an die Klemme Q des Flops F/F9;zwischen einem logischen Pegel und dem Flip-Flops F/Fll übertragen wird, und zwar beim anderen. nächsten Taktimpuls CLK, um die UND-Gatter 26 ,,Die UNp.TGatter 26 und 28 empfangen ebenfalls 5 und 28 für ein Bitzellen-Zeitintervall gemäß der Dareinen Eingang, welcher sich normalerweise auf einem stellung in der Wellenform INH zu sperren. Zu logischen Pegel »1« befindet, und zwar von den Flip- Beginn von BCTS wird ein Paar von logischen Flops F/F 10 und F/Fll. Zur Veranschaulichung ist Pegeln »1« durch das UND-Gatter 26 ermittelt, angenommen, daß die Flip-Flops F/F10 und F/Fll wodurch ein weiterer Triggerimpuls an das Flipso eingestellt sind, daß an den Ausgangsklemmen Q io Flop F/F9 erzeugt wird, der einen Übergang im ein logischer Pegel »1« vorhanden ist. Ein Signal mit logischen Pegel an der Ausgangsklemme Q des FHpdefn logischen Pegel »1« ist fortwährend an die Ein- Flops F/F 9 zu Beginn von BCTS hervorruft, und gangsklemme D des Flip-Flops F/F 10 angelegt, und zwar auf Grund der Ansteuerung des UND-Gatters die Flip-Flops F/F 10 und F/Fll werden von der 26 durch Taktimpulse A 0. Der Ausgang vom ODER-KlemmeQ des Flip-Flops 18 getaktet. Der Ausgang 15 Gatter 30 löscht auch das Flip-Flop F/F 10, so daß des ODER-Gatters 30 ist mit der Löschklemme C der nächste Taktimpuls CLK die UND-Gatter 26 und des Flip-Flops F/F10 verbunden und bewirkt, daß 28 für ein Bitzellen-Zeitintervall sperrt. Während soein Signal mit dem logischen Pegel »0« an die mit zu Beginn von BCT6 ein Paar von logischen Klemme Q des Flip-Flops F/F10 und die Klemme D Pegeln »1« an den Klemmen Q der Flip-Flops F/F7 des Flip-Flops F/Fll gelegt wird, sobald ein Signal 20 und F/F8 auftreten, ist das UND-Gatter 26 gesperrt, mit dem logischen Pegel »1« an die Klemme C vom so daß der Durchgang eines Triggerimpulses zum ODER-Gatter 30 gelegt ist. Somit bewirkt ein Pegel- Flip-Flop F/F9 verhindert ist. Durch Sperrung der übergang von einem logischen Pegel »0« auf einen UND-Gatter 26 und 28 für ein Bitzellen-Zeitintervall, logischen Pegel »1« am Ausgang des ODER-Gatters welches auf die Ermittlung eines Paares von logischen 30, daß ein logischer Pegel »0« an der Klemme Q »5 Pegeln »0« oder eines Paares von logischen Pegeln des Flip-Flops F/Fll auftritt, und zwar für eine be- »1« folgt, gewährleistet der Kodierer, daß diskrete stimmte Bitzellenzeit. Dadurch wird bewirkt, daß die Paare von logischen Pegeln »0« oder »1« abgetastet UND-Gatter 26 und 28 für eine Bitzellenzeit nicht werden, und zwar anstatt von lediglich aufeinanderangesteuert werden, welche der Ermittlung eines folgenden Bits, welche logische Pegel von »1« oder Paars von Bits mit dem logischen Pegel »0« oder 30 »0« aufweisen.Terminal Q, and all subsequent trigger pulses of logic level "0" on input D of the flip-flop change the output at terminal Q of the flip-F / Fll, which is sent to terminal Q of the flop F / F9; between a logic Level and the flip-flops F / Fll is transmitted, namely at the other. next clock pulse CLK to the AND gates 26 ,, The UNp.Tgates 26 and 28 also receive 5 and 28 for a bit cell time interval according to the Darein input, which is normally to be locked on a position in the waveform INH. Is at logic level "1", from the beginning of flip BCTs is a pair of logical flops F / F 10 and F / Fll. To illustrate, level "1" is determined by the AND gate 26, assuming that the flip-flops F / F10 and F / Fll are set as a result of a further trigger pulse to the flipso that generates flop F / F9 at the output terminals Q io there is a transition in a logic level "1". A signal with a logic level at the output terminal Q of the FHpdefn logic level "1" is continuously evoked to the in-flops F / F 9 at the beginning of BCTS , and output terminal D of the flip-flop F / F 10 is applied due to reason the control of the AND gate the flip-flops F / F 10 and F / Fll are clocked by the 26 by clock pulses A 0. The output from the OR terminal Q of the flip-flop 18 is clocked. The output 15 gate 30 also clears the flip-flop F / F 10, so that the OR gate 30 is connected to the clear terminal C of the next clock pulse CLK, the AND gate 26 and the flip-flop F / F10 and causes 28 blocks for a bit cell time interval. While soein signal having the logic level "0" with the beginning of BCT6 Q to which a pair of logic terminal of the flip-flops F / F10 and the terminal D levels "1" Q at the terminals of the flip-flops F / F7 of Flip-flops F / Fll is set, as soon as a signal 20 and F / F8 occur, the AND gate 26 is blocked, with the logic level "1" to the terminal C from so that the passage of a trigger pulse to the OR gate 30 is laid. Thus, a level flip-flop causes F / F9 to be prevented. By blocking the transition from a logic level "0" to an AND gate 26 and 28 for a bit cell time interval, logic level "1" at the output of the OR gate, which leads to the determination of a pair of logic 30, that a logic level "0" occurs at terminal Q "5 levels""0" or a pair of logic levels of the flip-flop F / Fll , for a followed "1", the encoder ensures that discrete, correct bit cell time. This has the effect that the pairs of logic levels "0" or "1" are not scanned AND gates 26 and 28 are not scanned for a bit cell time, and indeed instead of merely being driven towards one another, which enables the determination of a following bit, which logic levels of " 1 "or pairs of bits with the logic level" 0 "or 30" 0 ".

eines Paars von Bits mit dem logischen Pegel »1« in Der logische Zustand der Bitpaare, welche den der Eingangs-Bitfolge folgt. Übergang an der Klemme Q des Flip-Flops F/F9 Unter der Annahme, daß die in das Register 12 verursacht haben, geht aus einer Prüfung der Zeit geladenen Daten der Darstellung in der F i g. 2 ent- hervor, welche in bezug auf die Bitzellenzeit seit dem sprechen, dann liegt in der auf das Laden der Daten 35 Übergang verstrichen ist. Somit sind die logischen folgenden BCTl ein logischer Pegel »0« an der Pegel »0« und »1« in der Eingangs-Bitfolge unver-Klemme Q des Flip-Flops F/F8 vor, und an der züglich zu identifizieren. In der Fig. 2 müssen die-Klemme Q des Flip-Flops F/F7 liegt ein logischer jenigen Bits, welche dem Übergang in BCTi voraus-Pegel »1« vor. Die umgekehrten logischen Pegel gehen, logischerweise auf den Pegeln »01« anstatt liegen natürlich jeweils an den Klemmen J2 der Flip- 40 auf den Pegeln »10« sein, da andernfalls ein Über-Flops F/F 8 und F/F 7 vor. Da weder ein Paar von gang in der Mitte von BCT 2 aufgetreten sein müßte, logischen Pegeln »1« noch ein Paar von logischen Die kodierte Ausgangs-Bitfolge vom Flip-Flop Pegeln »0« an den Klemmen Q der Flip-Flops F/F7 F/F9 ist gemäß der Darstellung in der Fi g. 2 beson- und F/F8 vorhanden sind, sind gemäß der Darstel- ders gut zur Aufzeichnung auf einem magnetischen lung in der Fig. 2 der Ausgang OP des logischen 45 Träger geeignet, um eine hohe Packungsdichte der UND-Gatters 26 und der Ausgang ZP des logischen Information zu gewährleisten. Die Bitfolge weist im UND-Gatters 28 ebenso wie der Kodiertriggerausgang Verhältnis zu der verhältnismäßig großen darin ent- EDT des logisdien ODER-Gatters 30 alle auf dem haltenen Informationsmenge wenige Übergänge auf. logischen Pegel »0«. Aus der Fig. 2 ist ersichtlich, Es tritt niemals mehr als ein Übergang pro 1,5 Bit- daß aufeinanderfolgende Bib in der NRZ-Bitfolge 50 zellenzeiten auf, was nur während der Kodierung desselben logischen Pegels nicht auftreten, und zwar von »001 !«-Kombinationen der Fall ist. nicht vor der Zeit BCT 3, zu welcher sich die Klem- Wie oben bereits ausgeführt wurde, ist die Erme Q der Flip-Flops FlFl und F/F8 beide auf einem findung nicht auf die Ermittlung von logischen logischen Pegel »0« befinden, wobei entsprechende Pegelpaaren »0« oder Paaren von logischen Pegeln logische Pegel »1« an den Klemmen J3 der Flip- 55 »1« beschränkt, sondern sie läßt sich auch leicht in Flops F/F7 und F/F8 auftreten. Das Paar der der Weise verwenden, daß Kombinationen von auflogischen Pegel »0« während BCT 3 wird durch das einanderfolgenden Bits der Pegel »01« oder »10« UND-Gatter 28 abgetastet, wie es in der Wellen- abgetastet werden. Beispielsweise ist es !ediglich erform ZP dargestellt ist, welche durch das ODER- forderlich, um einen Obergang zu Beginn einer Bit- Gatter 30 geführt wird, um das Flip-Flop F/F9 zu 60 zeilenzeit für die Bitkombinationen des logischen triggera, wodurch verursacht wird, daß ein Übergang Pegels »01« und einen Übergang in der Mitte einer von einem logischen Pegel »0« auf einen logischen Bitzellenzeit für die Bitkombinationen des logischen Pegel »1« an der Klemme Q des Flip-Flops F/F9 Pegels »10« za liefern, die Verbindungen zwischen auftritt sowie am Mittelpunkt in der Bitzellenzeit auf den Klemmen Q und δ des Flip-Flops F/F8 mit den Grund der Ansteuerung des UND-Gatters 28 durch 65 UND-Gattern 26 und 28 derart auszutauschen, daß den Taktimpulszug B0. Der Triggerimpuls, weicher die Klemme Q des Flip-Flops F/F8 mit dem UND- aus dem Paar der gee logischen Pegel »0« Gatter 28 und die Klemme Q des Flip-Flops F/F8 resultiert, löscht das Flip-Flop F/F 10, indem ein mit dem UND-Gatter 26 verbunden ist. of a pair of bits with the logic level "1" in The logic state of the bit pairs that follow that of the input bit sequence. Transition at the terminal Q of the flip-flop F / F9 Assuming that these have caused the register 12, a check of the time loaded data of the representation in FIG. 2, which speak in relation to the bit cell time since then lies in the transition to the loading of the data 35 has elapsed. Thus, the logical following BCTl are a logical level “0” at the level “0” and “1” in the input bit sequence un-terminal Q of the flip-flop F / F8, and to be identified quickly. In Fig. 2, the terminal Q of the flip-flop F / F7 must be a logical one of those bits which preceded the transition in BCTi level "1". The reverse logic levels are logically at the levels "01" instead of of course at the terminals J2 of the flip-40s at the levels "10", otherwise an over-flop F / F 8 and F / F 7 is present. Since neither a pair of gang should have occurred in the middle of BCT 2 , logic levels "1" nor a pair of logic levels The encoded output bit sequence from flip-flop levels "0" at terminals Q of flip-flops F / F7 F / F9 is as shown in FIG. Special 2 and F / F8 are present, the representation in accordance with DERS suitable for recording on a magnetic development in FIG. 2, the output OP of the logical carrier 45 suitable for a high packing density of the AND gate 26 and the output ZP of the logical information. The bit sequence has the AND gate 28 as well as the Kodiertriggerausgang proportion to the relatively large corresponds in the EDT logis serving the OR gate 30 all on the amount of information held few transitions. logic level »0«. From Fig. 2 it can be seen that there never occurs more than one transition per 1.5 bit that successive Bib in the NRZ bit sequence 50 cell times , which only does not occur during the coding of the same logic level, namely from »001! «Combinations is the case. not before the time BCT 3, at which the terminal As has already been explained above, the term Q of the flip-flops FlFl and F / F8 is both not on the determination of logic logic level "0", where corresponding level pairs “0” or pairs of logic levels logic level “1” at the terminals J3 of the flip-55 “1”, but it can also easily occur in flops F / F7 and F / F8 . The pair of ways that use combinations of logic levels "0" during BCT 3 is sampled by the consecutive bits of level "01" or "10" AND gate 28 as it is sampled in the waveform. For example, it is only shown in the form of ZP , which is required by the OR to lead to a transition at the beginning of a bit gate 30 to set the flip-flop F / F9 to 60 line time for the bit combinations of the logic trigger, which causes that a transition level "01" and a transition in the middle of a logic level "0" to a logic bit cell time for the bit combinations of logic level "1" at the Q terminal of the flip-flop F / F9 level "10 «Za deliver the connections between occurs as well as at the midpoint in the bit cell time on the terminals Q and δ of the flip-flop F / F8 with the reason for the control of the AND gate 28 by 65 AND gates 26 and 28 to be exchanged in such a way that the Clock pulse train B0. The trigger pulse, which the Q terminal of the flip-flop F / F8 with the AND from the pair of appropriate logic level "0" gate 28 and the Q terminal of the flip-flop F / F8 results, clears the flip-flop F / F 10, in that one is connected to the AND gate 26.

Hierzu 2 Blatt Zeichnungen For this purpose 2 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for converting an NRZ input bit sequence into an output bit sequence better suited for transmission and / or storage, characterized in that the input bit sequence of a bit pair selection circuit (F / F7, F / F8, 26 , 28) is supplied, which compares each bit in the input bit sequence with dsm subsequent bit in order to determine the pairs of adjacent, a certain predeterminable bit pair configuration of the four possible bit pair configurations or their complement corresponding bits that with the bit pair Selector circuit cooperating devices (14, 30, F / F 9) are provided for generating the output bit sequence, in which a transition from the current value to the other value takes place at the beginning of a bit cell, ao when the specific predeterminable bit pair configuration is determined , and in which there is a transition from the current value to the other value in the middle of a bit cell if the complement of this bit pair configuration is fe and that blocking devices (F / F10, rIF11) are provided in order to block the bit pair selection circuit for a bit cell time interval after one of these two bit pair configurations has been determined.

2. Circuit arrangement according to claim 1, characterized in that a clock pulse generator (14) is provided, the two pulse ^ trains (AB, BB) , of which the first (AB) a pulse with the logic level "1" in the range of Has the beginning of a bit cell of the input bit sequence and the second (BB) has a pulse with the logic level "1" in the middle of a bit cell of the input bit sequence, since the first pulse train (AB) is one of the input variables of the bit pair selection circuit (F / F7, Q, F / F 8, Q, 26) for a given bit pair configuration and the second pulse train (BB) one of the input

rigs sizes of the bit pair selection circuit (FfF 7, F / F 8, 5.28) for their complement.

3. Circuit arrangement according to claim 1 or 2, characterized in that the bit pair selection circuit (F / F7, F / F8, 26, 28) a series shift register (12) is connected upstream which takes at least two bits of an NRZ input bit sequence.

4. Circuit arrangement according to claim 3, characterized in that the bit pair selection K hold a first comparison unit with a first AND gate (26) which is connected to the shift register (12) in such a way that a first input (B 1) this AND gate (26) with the logic level of one of the two bits stored in the register (12) and a second input (B 8) of the AND gate (26) with the logic level of the other of the two in the Register (12) stored bits is fed.

5. Circuit arrangement according to claim 4, characterized in that the shift register (12) has a plurality of delay flip-flops (FIFl, F / F2, F / F3, F / F4, F / F5, F / F6, F / F7 , F / F 8), which are connected in series, and that the first and second of the inputs (Bl, 58) of the AND gate (26) with the respective output terminals Q of the two flip-flops (FIFl, FIF S) are connected, which are furthest away from the input terminal of the shift register (12).

6. Circuit arrangement according to claim 5, characterized in that the bit pair selection circuit has a second comparison unit with a second AND gate (28) which is connected to the two flip-flops (F / F7, F / FS) , which of the input terminal of the shift register (12) are furthest away, and that the output terminal δ of each of the two flip-fiops (F / F7, F / F8) is connected to an input (El, FS) of the second AND gate (28) is.

7. Circuit arrangement according to claim 6, characterized in that dsr output (OP, ZP) of each of the two AND gates (26, 28) is connected to an OR gate (30) and that the output variable (EDT) of the OR Gate (30) is fed to the clock terminal of a flip-flop (F / F9).

8. Circuit arrangement according to claim 7, characterized in that a locking circuit equipped with two series-connected flip-flops (FlF 10, FIF 11) is provided which sends a signal (INH) with the same logic level to an input of each of the AND Gate (26, 28) provides that the blocking circuit responds to the output signal (EDT) from the OR gate (30) in such a way that both AND gates (26, 28) are not driven for such a period of time which one Bit cell time corresponds to the input bit sequence when each of the AND gates (26, 28) determines the presence of a bit pair configuration of the same logic level in the input bit sequence.