DE2142895A1

DE2142895A1 - CIRCUIT ARRANGEMENT FOR LENGTH CONTROL OF BINARY MESSAGES SEPARATED BY PAUSES

Info

Publication number: DE2142895A1
Application number: DE19712142895
Authority: DE
Inventors: Peter Stanke
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1970-06-30
Filing date: 1971-08-27
Publication date: 1973-03-08

Description

Schaltungsanordnung zur Längenkontrolle von durch Pausen voneinander getrennten binären Nachrichten (Zusatz zur Patentanmeldung P 20 32 116.8) In der deutschen Patentanmeldung P 20 32 116.8 ist eine Schaltungsanordnung zur Längenkrontolle von durch Pausen voneinander getrennten Bitfolgen bei einem aus empfangenen Dits einen Takt bildenden Empfänger beschrieben. Diese Schaltung ist in Figur 1 dargestellt und besteht aus einem gegenüber der Bitfolge verlängerten Schieberegister S, in das jede Bit folge mit dem Takt der einlaufenden Bits eingeschoben wird, aus einem Pausendetektor F, der eine Anfangsstufe 1 des Schieberegisters S auf einen Markierwert einstellt, der dann der einzuschiebenden Bitfolge vorausläuft, und einer Abfrageschaltung A, die die Auswertung einer Bit folge nur freigibt, wenn in dem Schieberegister S der Markierwert in einer vorgegebenen Priifstufe 7 steht. Das Schieberegister kann nm Ende eine zweite Priifstufe 8 enthalten, welche an di Abfrageschaltung A angeschlossen und so ausgebildet ist, daß aus ihr der Markierwert nicht weitergeschoben wird. Circuit arrangement for length control by pauses from each other separate binary messages (addition to patent application P 20 32 116.8) In the German patent application P 20 32 116.8 is a circuit arrangement for length control of bit sequences separated from one another by pauses in the case of a received dits a clock forming receiver described. This circuit is shown in FIG and consists of a shift register S, in, which is longer than the bit sequence that each bit sequence is inserted with the clock of the incoming bits, from one Pause detector F, which sets an initial stage 1 of the shift register S to a marking value sets, which then precedes the bit sequence to be inserted, and an interrogation circuit A, which only enables the evaluation of a bit sequence if in the shift register S the marking value is in a specified test level 7. The shift register may at the end contain a second test stage 8, which is connected to the interrogation circuit A is connected and designed in such a way that the marking value is not shifted further from it will.

Die in der genannten Patentanmeldung beschriebene Schaltungsanordnung dient der Übertragung gleichlanger Bitfolgen, die durch dazwischenliegende Pausen voneinander getrennt sind, und ermöglicht eine schnelle Übertragung und gegebenenfalls, wie z.B. m Betrieb eines Sichtgerätes, eine zyklische Wiederholung einer Hitfolge. Dabei wird auf die Übertragung zusätzlich beigegebener Talçt- und Priifsignale verzichtet, wie es bei durch Bipolimpulse dargestellten Bits möglich ist.The circuit arrangement described in the cited patent application is used to transmit bit sequences of the same length due to the pauses in between are separated from each other, and enables fast transmission and, if necessary, such as in the operation of a display device, a cyclical repetition of a hit sequence. The transmission of additional talc and check signals is dispensed with, as is possible with bits represented by bipole pulses.

Die Takte werden aus den empfangenen Bipolimpulsen im Empfänger gebildet und die die Bitfolgen trennenden Pausen sind in eLndeutiger Weise durch die Abwesenheit von Bipolimpulsen charakterisiert.The clocks are formed from the received bipolar pulses in the receiver and the pauses separating the bit sequences are unambiguously due to the absence characterized by bipolar pulses.

Bei der Übertragung von Gleichstromsignale ist diese eindeutige Charakterisierung der Pausen nicht möglich, wenn nicht die Bitfolgen von Taktsignalen begleitet im Empfänger einlaufen, die dann ihrerseits in einem Detektor iiberwacht werden.When transmitting direct current signals, this is a clear characterization the pauses are not possible if the bit sequences are not accompanied by clock signals in the Receivers arrive, which in turn are monitored in a detector.

Die Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Längenkontrolle von durch Pausen voneinander getrennten binären Nachrichten anzllgeben, die in Form von Bipolimpulsen oder Gleichstromzeichen im Empfanger einlaufen.The object of the present invention is to provide a circuit arrangement for length control of binary messages separated from each other by pauses which enter the receiver in the form of bipolar pulses or direct current signals.

Eine weitere Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung anzugeben, die unter Zugrundelegung der oben genannten Aufgabe die Funktionsfähigkeit eines die binären Nachr1 chten abgebenden Senders überwacht. Bei Verwendung eines gegenüber den binären Nachrichten verlängerten Schieberegisters, eines Pausendetektors und einer Abfrageschaltung zur Abgabe eines Freigabesignals fiir die binären Nachrichten ist erfindungsgemäß vorgesehen, daß den binaren Nachrichten senderseitig ein binären Markierzeichen vorangestellt ist und die alls der Nachricht und dem Markierzeichen gebildete Bitfolge in das Schieberegister eingeschoben wird, und daß der Pausendetektor die Takte der binären Nachricht überwacht und mit der Abfrageschaltung derart verbunden ist, daß die Auswertung einer binären Nachricht dann freigegeben wird, wenn das Markierzeichen in einem vorgegebenen Bereich des Schieberegisters steht und der Pausendetektor das Ende der Nachricht feststellt.Another object of the invention is to provide a circuit arrangement indicate the functionality based on the above-mentioned task one of the sender delivering the binary messages is monitored. When using a compared to the binary messages lengthened shift register, a pause detector and an interrogation circuit for delivery a release signal for the binary messages is provided according to the invention that the binary messages A binary marker is placed in front of the sender and the alls of the message and the bit sequence formed by the marker is shifted into the shift register, and that the pause detector monitors the clocks of the binary message and with the Interrogation circuit is connected in such a way that the evaluation of a binary message is then released when the marker is in a predetermined area of the Shift register and the pause detector determines the end of the message.

Weitere Merkmale der Erfindung ergeben sich aus den Unteransprüchen. Die Einzelheiten werden anhand der nachfolgenden Beschreibung und der die Erfindung darstellenden Zeichnung P'. 2 näher erläutert.Further features of the invention emerge from the subclaims. The details will be based on the following description and the invention illustrative drawing P '. 2 explained in more detail.

Die Fig. 2 zeigt eine Empfangsschaltung K, die die über eine Übertragungsleitung L von einem Sender kommende Bitfolge diskriminiert und an ein Schieberegister S abgibt. Im Falle von in Form von Bipolimpulsen übertragenen Bitfolgen erzeugt die Fmpfangsschaltung K zu jedem empfangenen Bit einen Taktimpuls auf einer Taktleitung T, die einerseits mit den Eingängen der Schiebergisterstufen verbunden ist und den Schiebetakt liefert und die andererseits mit dem Eingang eines Pnusendetektors F verbunden ist, der das Vorhandensein der Bittakte überwacht.Fig. 2 shows a receiving circuit K, the over a transmission line L bit sequence coming from a transmitter is discriminated and sent to a shift register S. gives away. In the case of bit sequences transmitted in the form of bipolar pulses, the Receiving circuit K sends a clock pulse to a clock line for each bit received T, which on the one hand is connected to the inputs of the gate valve stages and the Shift clock delivers and the other hand with the input of a Pnusdetektor F is connected, which monitors the presence of the bit clock.

Im Falle der Gleichstromübertragung von Bit folgen muß der nu takt vom Sender mit iibertragen werden. Hierbei muß die Empfangsschaltung K die di Bitfolgen begleitenden Taktsignale soweit verstärken, daß sie als Schiebetakte verwendbar sind. Der Pausendetektor F wacht hierbei dariiber, ob vom Sender Taktsignale geliefert werden odr nicht. In the case of direct current transmission of bits, the nu must follow transmitted by the transmitter. Here, the receiving circuit K must have the di bit sequences amplify accompanying clock signals so that they can be used as shift clocks are. The pause detector F monitors whether the transmitter has supplied clock signals will or not.

Das Schieberegister S ist so ausgelegt, daß es in Form von Hexaden vorliegende binäre Nachrichten und ein Markierzeichen aufnehmen kann. Als Markierzeichen wird beispielsweise eine "L" oder die Kombination "OL" gewählt. Die Schieberegisterstufen 1.. .7, 8 seien bekannte bistabile Kippschaltungen, deren rechter Ausgang den wahren Ausgangswert und deren linker Ausgang den komplemetären Ausgangswert abgeben. Die letzte Stufe 8 des Schieberegisters S ist so ausgebildet, daß die bei gegebenenfalls zu langer eingeschobener Bit folge auf dem Wert "L" des gewählten Markierzeichens festgehalten wird und erst über ein Signal des Pausendetektors F zuriickgesetzt werden kann. The shift register S is designed so that it is in the form of hexads present binary messages and a marker. As a marker For example, an "L" or the combination "OL" is selected. The shift register stages 1 ... 7, 8 are known flip-flops whose right output is the true one Output value and its left output give the complementary output value. the last stage 8 of the shift register S is designed so that the if necessary Bit inserted too long follows the value "L" of the selected marking character is held and only reset via a signal from the pause detector F. can be.

Dem Schieberegister S und dem Pausendetektor F ist eine Abfrageschaltung A nachgeschaltet, die stets dann und nur dann ein Auswertesignal abgibt, wenn das Markierzeichen der Bitfolge in den dafür vorgesehenen Schieberegisterstufen7 bzw.7,8 steht und der Pausendetektor F das Ende einer binaren Nacliricht festgestellt hat.The shift register S and the pause detector F is an interrogation circuit A downstream, which always outputs an evaluation signal if and only if the Markers of the bit sequence in the shift register levels 7 or 7, 8 provided for this purpose and the pause detector F has determined the end of a binary message.

»er Pausendetektor F sei beispielsweise eine monostabile Kippstufe oder ein Miller-Integrator, die jeweils mit einem ersten nach einer Pause wirksamen Bittaktimpuls aktiviert werden. Ist eine Bitfolge iibertragen, so gibt der Pausendetektor F ein eine Pause charakterisierendes Bit ab."Let the pause detector F be, for example, a monostable multivibrator or a Miller integrator, each with a first taking effect after a pause Bit clock pulse can be activated. If a bit sequence has been transmitted, the pause detector gives F a bit characterizing a pause.

Unter Zugrundelegung einer biniiren "L" fiir eine Pnuse ist als Abfrageschaltung A ein UND-Glied vorgesegen, das bei vollständig eingeschobener Bitfolge das Auswertesignal fiir die binäre Nachricht abgibt.On the basis of a binary "L" for a pin is used as an interrogation circuit A has an AND element which, when the bit sequence is completely inserted, sends the evaluation signal for the binary message.

Die Wj rkungsweise der Schaltungsanordnung nach der Erfindung ist unter Zugrundelegung eines Markierzeichens "OL" folgende: Über die Übertragungsleitung L läuft eine as dem gewählten Markierzeichen"OL" und einer binären Nachricht zusammengesetzte Bitfolge in die Empfangsschaltung K ein. Mit dem Takt der einlaufenden Bits (Gleichstromübertragung) oder dem aus den einlaufenden Bits gebildeten Takt (Bipolimpuls-Übertragung) wird die Bitfolge in das Schieberegister S eingeschoben, dessen Stufen zu Beginn sämtlich auf binär "O" stehen.The mode of operation of the circuit arrangement according to the invention is based on a marker "OL" the following: Via the transmission line L runs as a combination of the selected marker "OL" and a binary message Bit sequence in the receiving circuit K. With the clock of the incoming bits (direct current transmission) or the clock formed from the incoming bits (bipolar pulse transmission) the bit sequence is inserted into the shift register S, all of its stages at the beginning stand on binary "O".

Ist eine vollständige Nachrichtenhexade eingeschoben, so steht das Markierzeichen in den letzten Stufen 7, 8 des Schieberegisters S. Gleichzeitig erkennt der Pausendetektor ein Nachrichtende und gibt eine "L" aus. Dio dem Markierzeichen entsprechend mit dem die Abfragerschaltung repräsentierenden UND-Glied verbundenen Ausgänge der letzten Schieberegisterstufen 7, 8 gebeti jeweils 0 eine "L" ab, so daß ein Auswertesignal abgegeben wird. Dieses Auswertesignal veranlaßt beispielsweise die parallele Entnahme der binären Nachricht aus dem Schicberegister, wodurch gleichzeitig der Ausgangszustand fiir das Schieberegister S wieder hergestellt ist, d.h. alle Scilieberegis tors tufen werden auf binär "O" zuriickgesetzt.If a complete message hex has been inserted, it is Markers in the last stages 7, 8 of the shift register S. Detects at the same time the pause detector ends a message and outputs an "L". Dio the marker correspondingly connected to the AND gate representing the interrogation circuit Outputs of the last shift register stages 7, 8 prayers respectively 0 from an "L" so that an evaluation signal is output. This evaluation signal causes For example, the parallel extraction of the binary message from the dispatch register, whereby the initial state for the shift register S is restored at the same time is, i.e. all filter register levels are reset to binary "O".

Werden z.U. weniger nls 8 Bits in <las Schieberegister S eingeschoben, so wir<l das Markierzeichen nicht bis zur Letztell Stufe durchgeschoben, so <laß die Konjunktion nicht erfüllt wird. Werden auderersei ts mehr als 8 Bits übertragen, so ist durch die genannte Eigenschaft der letzen Schieberegisterstufe 8 gewährleistet, daß nach dem Einschieben der "L" des Markierzeichens keine binäre "O" mehr eingeschoben werden kann. So ist auch in diesem Fall die Konjunktionsbedingung nicht erfiillt.Are z.U. less than 8 bits inserted in <read shift register S, If we do not push the marker through to the last step, leave it the conjunction is not fulfilled. If on the other hand more than 8 bits are transmitted, the property of the last shift register stage 8 ensures that that after inserting the "L" of the marker no more binary "O" is inserted can be. In this case, too, the conjunctural condition is not fulfilled.

Tn beiden Fällen also wird die Abfrageschaltung, d.h. das UND-Glied kein Auswertesignal abgeben und es unterbleibt die Weitergabe der binären Nachricht. Im Falle der Sichtgerätesteuerung kann in diesen Fehlerfällen von besonderen Mnßnahmen abgesehen werden, da damit zu rechnen ist, daß im nachfolgenden Wiederholungszyklus die Ilexade richtig empfangen wird.In both cases the interrogation circuit, i.e. the AND element do not emit an evaluation signal and the binary message is not passed on. In the case of the display device control, special measures can be taken in these error cases be disregarded, since it is to be expected that in the subsequent repetition cycle the Ilexade is received correctly.

Die erfindungsgemäße Schaltungsanordnung ist besonders geeignet, die Funktionsfähigkeit des Senders zu iiberwachen. Durch die Maßnahme, daß das Markierzeichen senderseitig erzeugt und der binären Nachricht vorangestellt wird, wird der Sender dahingehend iiberwacht, ob er das Markierzeichen in der richtigen Weise erzeugt, wozu wie beschrieben ein Markierzeichen in Korin einer Bitkombination zwei er zueinander komplementärer Bits gewählt wird. Das Schieberegister S ist hierbei um zwei Stufen 7, 8 länger als es der Nachrichtenhexade entspricht und ist einer die das Markierzeichen aufnehmenden Stufen 7, 8 mit der Abfrageschaltung A dem speziellen Markierzeichen entsprechend verdrahtet. Die in der Zeichnung nngegebene Verdrahtung entspricht einer Bitkombination O, 1 fiir das Markierzeichen. Die sichere Funktion eines Senders wird somit dadurch geprüft, daß zunächst senderseitig die zwei möglichen Binärzeichen $"O" und "L" erzeugt werden und diese Bitkombination bei richtiger Nachrichtenlänge in der richtigen Reihenfolge in den beiden letzten Stufen 7, 8 des Schieberegisters S steht und abgefragt wird.The circuit arrangement according to the invention is particularly suitable that To monitor the functionality of the transmitter. By the measure that the marker generated by the sender and placed in front of the binary message, the sender monitors whether he has the marking in the correct way generated, including a marker in Korin of a bit combination two as described it is chosen to have mutually complementary bits. The shift register S is here by two levels 7, 8 longer than it corresponds to the message hexade and is one the stages 7, 8 receiving the marker with the interrogation circuit A the special Markers wired accordingly. The wiring indicated in the drawing corresponds to a bit combination 0.1 for the marker. The safe function of a transmitter is thus checked that the two possible Binary characters $ "O" and "L" are generated and this bit combination when correct Message length in the correct order in the last two levels 7, 8 of the shift register S is and is queried.

nQi Verwendung von Gleichstromsignalen kann der Sender nur bezüglich seiner Fähigkeit, eine binäre "L" zu bilden, überwacht werden. hierbei ist die letzte Schieberegisterstufe 8 dazu notwendig, bei einer eventuell zu langen Bitfolge das Auswertsignal zu sperren, was dadurch gewährleistet ist, daß diese Stufe auf dem Binärwert "L" des Markierzeichens festgehalten wird.nQi The transmitter can only use direct current signals with regard to its ability to form a binary "L" can be monitored. here is the last Shift register stage 8 is necessary for this, if the bit sequence is possibly too long, the To block evaluation signal, which is ensured that this stage on the Binary value "L" of the marker is recorded.

Claims

P a t e n t a n 5 p r ii c h e

1, circuit arrangement for length control by pauses from each other separate binary messages for a recipient of the one opposite the binircn Messages extended shift register, a pause detector and an interrogation circuit for the output of a release signal for the binary Nnchric @t, according to DBP. . . (Patent application P 20 32 116.8) characterized in that the binary messages a binary marker is prefixed on the sender side and the one from the message and the bit sequence formed by the marker is inserted into the shift register and that the pause detector monitors the clocks of the binary message and with the interrogation circuit is connected in such a way that the evaluation of a binary message is then enabled is when the marker is in a specified area of the shift register and the pause detector detects the end of the message.

2. Circuit arrangement according to claim 1, characterized in that the pause signal of the pause detector is a binary "L" i.

3. Circuit arrangement according to claim 1 or 2, characterized in that i.e., the marker is a binary "I,".

4. Circuit arrangement according to claim 3, characterized in that the evaluation circuit is an AND element (A), the inputs of which are connected to the output of the Pause detector (F), the boiling output of the shift register stage receiving the blark character (7) and the complementary output of one of these downstream shift register stages (8) are connected.

5. Circuit arrangement according to claim 1 or 2, characterized in that that the marker consists of two mutually complementary hits (e.g. O, L).

6. Circuit arrangement according to claim 5, characterized in that the evaluation circuit is an AND element (A), the inputs of which are connected to the output of the pause detector (F) and the marking symbol corresponding to the outputs of the marking symbol receiving lock register levels (7, 8) are connected.

L e r s e i t e