DE2066205C3 - Circuit arrangement consisting of two interconnected integrated circuits - Google Patents
Circuit arrangement consisting of two interconnected integrated circuitsInfo
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Description
Stufenpaar auszukommen. Bei gleicher Zahl von Ausgangs-Eingangs-Stufenpaaren sind somit nur halb so viele Taktphasen beziehungsweise halb so viele Zwischenverbindungsleitungen zwischen den integrierten Schaltungen erforderlich wie bei der bekannten Schaltungsanordnung gemäß DE-OS 19 04 886.To get along with a pair of levels. With the same number of output-input stage pairs are therefore only half as many clock phases or half as many interconnection lines required between the integrated circuits as in the known circuit arrangement according to DE-OS 19 04 886.
Ein Ausführungsbeispiel der Erfindung wird nachstehend an Hand der Zeichnung näher erläutert. Es zeigtAn embodiment of the invention is explained in more detail below with reference to the drawing. It shows
Fig. 1 ein S^haltungsdiagramm eines Ausführungsbeispiels, Fig. 1 is a line diagram of an embodiment,
Fig.2 ein Zeitdiagramm der in der Schaltung von Fig. 1 auftretenden Impulsfolgen.FIG. 2 is a timing diagram in the circuit of FIG Fig. 1 occurring pulse trains.
Die Schaltungsanordnung von F i g. 1 dient zur Verbindung der Ausgangsstufen einer ersten integrierten Schaltung 10 mit den jeweils zugehörigen Eingangsstufen einer zweiten integrierten Schaltung 20. Die integrierten Schaltungen 10 und 20 sind vom MOS-FET-Typ. MOS-Feldeffekttransistoren sind am besten für die Schaltungsintegration geeignet wegen ihrer einfachen Herstellung. Die erste integrierte Schaltung 10 weist vier Ausgangsstufe?! 11 bis 14 auf, von denen jede aus mehreren MOS-FET besteht. Die zweite integrierte Schaltung 20 enthält vier Eingangsstufen 16 bis 19 aus MOS-FET.The circuit arrangement of FIG. 1 is used to connect the output stages of a first integrated Circuit 10 with the respectively associated input stages of a second integrated circuit 20. The integrated Circuits 10 and 20 are of the MOS-FET type. MOS field effect transistors are best for that Circuit integration suitable because of its simplicity Manufacturing. The first integrated circuit 10 has four output stages ?! 11 to 14 on, each of which is made up consists of several MOS-FETs. The second integrated circuit 20 contains four input stages 16 to 19 MOS-FET.
Jede Ausgangsstufe 11 bis 14 in der ersten integrierten Schaltung 10 weist wenigstens drei MOS-FET Tn bis Tn auf. Drei derartige Feldeffekttransistoren, z. B. die Feldeffekttransistoren Ti1, Ti2 und Tt3 der Ausgangsstufe 11, bilden eine Inverterstufe. Der Trans'sior Tn wirkt als Speicherelement für die zeitweise Speicherung einer elektrischen Ladung, die eine Bitinformation darstellt. Die Transistoren Tn und Tu dienen als Ladewiderstand für den Speicherträger Tu. Die Source-Drain-Strecken (S-D-Strecken) der Transistoren Tu, T12 und Ti j sind in Reihe geschaltet. Die S-Elektrode des Transistors Tu ist geerdet, und die D-Elektrode des Transistors Tu ist mit einer negativen Spannungsquelle Vdd verbunden. Die Gateelektrode des Transistors Tn ist mit der Eingangssignalquelle, die Gateelektroden der zwei Transistoren T12 und Tu sind gemeinsam mit der Taktgebersignalquelle verbunden.Each output stage 11 to 14 in the first integrated circuit 10 has at least three MOS-FETs T n to Tn . Three such field effect transistors, e.g. B. the field effect transistors Ti 1 , Ti 2 and T t3 of the output stage 11, form an inverter stage. The Trans'sior Tn acts as a storage element for the temporary storage of an electrical charge, which represents bit information. The transistors Tn and Tu serve as a charging resistor for the storage medium Tu. The source-drain paths (SD paths) of the transistors Tu, T 12 and Ti j are connected in series. The S electrode of the transistor Tu is grounded, and the D electrode of the transistor Tu is connected to a negative voltage source Vdd . The gate electrode of the transistor Tn is connected to the input signal source, the gate electrodes of the two transistors T12 and Tu are commonly connected to the clock signal source.
Unterschiedliche binäre Datensignale 7ä, Th, 7c und Td werden den als Inverterstufen arbeitenden Ausgangsstufen 11, 12, 13 und 14 über die Gateelektroden der Speichertransistoren Tn, Tu, Tn und T20 zugeführt. Jede Ausgangsstufe 11,12,13 und 14 bildet eine letzte Stufe in der integrierten Schaltung 10, und natürlich gehen jeweils verschiedene Stufen vom MOS-FET-Typ diesen Ausgangsstufen voran.Different binary data signals 7a, Th, 7c and Td are fed to the output stages 11, 12, 13 and 14, which operate as inverter stages, via the gate electrodes of the memory transistors Tn, Tu, Tn and T20 . Each output stage 11, 12, 13 and 14 forms a final stage in the integrated circuit 10, and of course different stages of the MOS-FET type precede these output stages.
Taktgeberimpulsfolgen Φ\, ΦΙ, Φ3 und <M werden den Gateelektroden der Ladeiransistoren Tu, T11, T1^ Ti6, Ti8, Tm, T21 und Tn zugeführt. Wie F i g. 2 zeigt, sind die Taktgeberimpulse Φ\ bis ΦΛ gegeneinander phasenverschoben und überlappen sich nicht gegenseitig. Die Verbindungspunkte aller Ladetransistorpaare sind miteinander verbunden und bilden dadurch eine ODER-Schaltung in der integrierten Schaltung 10. Die zusammengeschalteten Verbindungspunkte führen über eine einzige Ausgangskontaktstelle 15 nach außen, die auf der Unterseite des Gehäuses für die integrierte Schaltung 10 angebracht sein kann.Clock pulse trains Φ \, ΦΙ, Φ3 and <M are fed to the gate electrodes of the charging transistors Tu, T 11 , T 1 ^ Ti6, Ti8, Tm, T21 and Tn . Like F i g. 2 shows, the clock pulses Φ \ to ΦΛ are out of phase with one another and do not overlap one another. The connection points of all charging transistor pairs are connected to one another and thereby form an OR circuit in the integrated circuit 10. The interconnected connection points lead to the outside via a single output contact point 15, which can be attached to the underside of the housing for the integrated circuit 10.
Jede der Eingangsstufen 16,17,18 und 19 der zweiten integrierten Schaltung 20 weist eine Inverterstufe und eine Übertragungsstufe auf. Die Inverterstufen bestehen aus wenigstens einem MOS-FET T21, T24, Tr„ T2h, « der als Speicherelement zur vorübergehenden Speicherung wirkt. Ein Ladetran>istor ist für diesen Speichertransistor vorgesehen, jedoch nicht gezeigt.Each of the input stages 16, 17, 18 and 19 of the second integrated circuit 20 has an inverter stage and a transmission stage. The inverter stages consist of at least one MOS-FET T 21 , T 24 , T r "T 2h , " which acts as a storage element for temporary storage. A charging transistor is provided for this memory transistor, but not shown.
Die S-Elektroden der Speichertransistoren T23 bis T26 sind geerdet, und die D-Elektroden sind mit einer negativen Spannungsquelle Vqd verbunden. Die Übertragungsstufen weisen je einen FET Tu, Tn, Tn und Τχ auf. Taktimpulse Φ\, Φ2, Φ3, und (M werden den Gateelektroden der Übertragungstransistoren Tu bis Tm zugeführt Dabei werden dem Übertragungstransistor einer Eingangsstufe Taktimpulse derselben Phase zugeführt wie der zugehörigen Ausgangsstufe der integrierten Schaltung 10.The S electrodes of the memory transistors T 23 to T 26 are grounded, and the D electrodes are connected to a negative voltage source Vqd. The transmission stages each have a FET Tu, Tn, Tn and Τχ. Clock pulses Φ \, Φ2, Φ3, and (M are fed to the gate electrodes of the transfer transistors Tu to Tm. Clock pulses of the same phase as the associated output stage of the integrated circuit 10 are fed to the transfer transistor of an input stage.
Die S-Elektroden der Übertragungstransistoren Tn bis Tx sind mit den Gateelektroden der zugehörigen Speichertransistoren Ta bis T» verbunden, und die D-Elektroden sind zusammengeschaltet und werden über eine gemeinsame Eingangskontaktstelle 21 nach außen geführt, die an dem Gehäuse der zweiten integrierten Schaltung 20 angeordnet ist. Ferner sind beide Kontaktstellen 15 und 21 miteinander über eine gemeinsame Leitung 22 verbunden, die allein die wechselseitige Verbindung zwischen allen Eingangs-AuFP.angs-Stufenpaaren bewirktThe S electrodes of the transfer transistors Tn to Tx are connected to the gate electrodes of the associated memory transistors Ta to T », and the D electrodes are interconnected and are led to the outside via a common input contact point 21 which is arranged on the housing of the second integrated circuit 20 is. Furthermore, both contact points 15 and 21 are connected to one another via a common line 22, which alone effects the mutual connection between all input-AuFP.angs stage pairs
In der folgenden Beschreibung der Arbeitsweise der Anordnung wird angenommen, daß die verschiedenen binären Datensignale 7ä, 75, Tc, Td, den Gateelekttoden der Speichertransistoren Tn, Ti·», Tu, T20 zugeführt werden. Diese Speichertransistoren bewirken dann eine vorübergehende Speicherung der binären Information, und zwar auf Grund der Streukapazität zwischen ihren Gateelektroden und dem Substrat.In the following description of the mode of operation of the arrangement, it is assumed that the various binary data signals 7a, 75, Tc, Td are fed to the gate electrodes of the memory transistors Tn, Ti · », Tu, T20. These memory transistors then effect a temporary storage of the binary information due to the stray capacitance between their gate electrodes and the substrate.
Beim Auftreten der Taktimpulse Φ\ werden die Ladetransistoren T12 und Tn in der ersten integrierten Schaltung 10 sowie dei Übertragungstransistor T27 gleichzeitig leitend. Demzufolge ist ein Weg zur Übertragung der in dem Transistor Tn gespeicherten Information geschlossen. Für den Fall, daß das an der D-Elektrode des Transistors Tn auftretende Ausgangssignal negativ ist, wird die Streukapazität des Transistors Tu negativ geladen. Damit befindet sich der Transistor Tn :ni nichtleitenden Zustand. Dieser Zustand hält bis zum Auftreten des nächsten Taktimpulses Φ\ an. Unter diesen Bedingungen befinden sich alle anderen Ladetransistoren T15, Tie, Tm, Tie, T21 und T22 und die anderen Übertragungstransistoren Tjs, T29 und Tm in nichtleitenden Zustand, und die in dem Speichertransistor Tn gespeicherte Information wird nur dem zugeordneten Speichertransistor T2J zugeführt. Das Ausgangssignal von der D-Elektrode des Speichertransistors T2i wird zur Schaltungsbetätigung der folgenden Stufen in der zweiten integrierten Schaltung 20 verwendet.When the clock pulses Φ \ occur , the charging transistors T12 and Tn in the first integrated circuit 10 and the transfer transistor T27 are simultaneously conductive. As a result, one way of transmitting the information stored in the transistor Tn is closed. In the event that the output signal occurring at the D electrode of the transistor Tn is negative, the stray capacitance of the transistor Tu is negatively charged. The transistor Tn : ni is thus in the non-conductive state. This state lasts until the occurrence of the next clock pulse Φ \ . Under these conditions, there are all the other load transistors T15, Tie, Tm, Tie, T21 and T22 and the other transfer transistors Tjs, T29 and Tm in non-conductive state, and stored in the memory transistor Tn information only the associated memory transistor T 2 J is supplied. The output signal from the D electrode of the memory transistor T 2 i is used to operate the circuit of the following stages in the second integrated circuit 20.
Werden dann den Ladetransistoren Ti5 und T6 sowie dem Übertragungstransistor T28 Taktimpulse Φ1 zugeführt, dann werden diese Transistoren leitend. In diesem Moment wird ein Übertragungsweg für die in dem Transistor T|4 gespeicherte Information geschlossen. Auf die gleiche Webe wird anschließend die In den Speichertransistoien Ti7 und T20 gespeicherte Information zu den zugehörigen Transistoren T25 und T26 übertragen, ohne daß die jeweils übertragene Information auf die anderen Stufen einwirkt. If clock pulses Φ1 are then fed to the charging transistors Ti 5 and T 6 and to the transfer transistor T28, these transistors become conductive. At this moment, a transmission path for the in the transistor T | 4 stored information closed. The information stored in the storage transistors Ti 7 and T20 is then transmitted to the associated transistors T25 and T26 on the same web without the respectively transmitted information affecting the other stages.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1476959A (en) * | 1966-01-28 | 1967-04-14 | North American Aviation Inc | Multi-phase conditioning system |
US3461312A (en) * | 1964-10-13 | 1969-08-12 | Ibm | Signal storage circuit utilizing charge storage characteristics of field-effect transistor |
DE1904886A1 (en) * | 1968-02-01 | 1969-09-11 | Telephone Mfg Co Ltd | Dynamic logic circuit |
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1970
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3461312A (en) * | 1964-10-13 | 1969-08-12 | Ibm | Signal storage circuit utilizing charge storage characteristics of field-effect transistor |
FR1476959A (en) * | 1966-01-28 | 1967-04-14 | North American Aviation Inc | Multi-phase conditioning system |
DE1904886A1 (en) * | 1968-02-01 | 1969-09-11 | Telephone Mfg Co Ltd | Dynamic logic circuit |
Non-Patent Citations (3)
Title |
---|
H.W.Geschwind, Design of Digital Computers, 1967, S.347-367 * |
Hölzler, Holzwarth, Theorie und Technik der Puls- modulation, 1957, S.54,111 * |
Siemens-Bauteile Informationen 7 (1969) H.1 * |
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Publication number | Publication date |
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