DE2063895C1

DE2063895C1 - Transmission system for the interference-insensitive transmission of binary-coded data

Info

Publication number: DE2063895C1
Application number: DE19702063895
Authority: DE
Inventors: Reinhard 2800 Bremen; Freytag Jürgen Dipl.-Phys 2000 Hamburg; Rönsberg Hans-J Dipl.-Ing.; 2800 Bremen Barfuß
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1970-12-24
Filing date: 1970-12-24
Publication date: 1977-12-22

Description

Die Erfindung bezieht sich auf ein Simplex-Übertragungssystem mit Umtastmodulation für pulscodierte Nachrichten bzw. Daten mit innerhalb eines Hochfrequenzbandes wählbaren Übertragungskanälen, bei dem die Auswahl der einzelnen Übertragungskanäle zufallsstatistisch erfolgt, und der Sender innerhalb jedes ausgewählten Übertragungskanals zusätzliche Information für die Einstellung des Empfängers auf die zeitlich nächstfolgenden Übertragungskanäle gibt.The invention relates to a simplex transmission system with keying modulation for pulse-coded Messages or data with transmission channels that can be selected within a high frequency band, in which the selection of the individual transmission channels is done randomly, and the transmitter within each selected transmission channel additional information for setting the receiver to the time the next following transmission channels.

Es ist bereits ein Simplex-Datenübertragungssystem mit ständig wechselnder Übertragungsfrequenz vorgeschlagen worden (DT-PS 15 41 534).A simplex data transmission system with a constantly changing transmission frequency has already been proposed (DT-PS 15 41 534).

Bei diesem System werden jedes Datenbit und zusätzliche Redundanz-Bits mehrmals nacheinander auf jeweils einer — aus mehreren Frequenzen nach statistischen Gesichtspunkten ausgewählten — Übertragungsfrequenz ausgesandt. Im Empfänger findet eine Korrektur der redundant übertragenden Daten mit Hilfe einer digitalen Majoritätsentscheidung statt.In this system, each data bit and additional redundancy bits appear several times in succession each one - selected from several frequencies according to statistical criteria - transmission frequency sent out. The receiver also corrects the redundantly transmitted data With the help of a digital majority decision.

Dem Empfänger wird die jeweils ausgewählte Übertragungsfrequenz im voraus durch eine Bitkombination innerhalb der Redundanzbits mitgeteilt.The respective selected transmission frequency is given to the receiver in advance by a bit combination communicated within the redundancy bits.

Das Verfahren weist nur eine Sicherheit gegenüber bestimmten Störarten, wie etwa Linienstörern, auf, nicht jedoch gegenüber breitbandigen Störsignalen. Damit" wird dieses Verfahren nur unvollkommen der mit dem Frequenzsprungverfahren beabsichtigten Strategie gerecht, den potentiellen Störer zum Aussenden einer im Vergleich zur Nutzleistung hohen Störleistung zu zwingen.The method only provides security against certain types of disturbance, such as line disturbance, but not however, compared to broadband interference signals. Thus "this procedure is only imperfectly with the Frequency hopping process does justice to the intended strategy, preventing the potential interferer from sending an im To force high interference power compared to the useful power.

Eine möglichst große Störleistung wird erzwungen, wenn Nutzsignalleistung und Zahl der Übertragungsfrequenzen möglichst hoch sind und/oder im Empfänger ein Fehlerkorrekturverfahren verwendet wird, das möglichst hohe Bitfehlerraten zu korrigieren erlaubt. Bei gegebener Datengeschwindigkeit ist es aus Gründen des Aufwandes bzw. der Bandbreitenökonomie nicht möglich, die Nutzsignalleistung und die Zahl der Übertragungsfrequenzen beliebig groß zu machen.The greatest possible interference power is enforced if the useful signal power and the number of transmission frequencies are as high as possible and / or an error correction method is used in the receiver that Correcting the highest possible bit error rates is allowed. Given the data speed, it's for reasons the effort or the bandwidth economy is not possible, the useful signal power and the number of Make transmission frequencies as large as you want.

Eine Möglichkeit der Fehlerkorrektur ist die redundante Kodierung, wozu vorgeschlagen worden ist (DT-PS 15 41 534), jedes Datenbit in drei aufeinanderfolgenden Sendungen zu übertragen. Diese Maßnahme erlaubt es, im Empfänger mit Hilfe einer Mehrheitslogikschaltung einen Fehler innerhalb der Bits zu korrigieren. Die redundante Kodierung besteht also hier in einer zweifachen Wiederholung jedes Datenbits. Sind z.B. 10% des Übertragungsfrequenzbandes gestört, ergäbe sich bei Dreifachübertragung nach der Korrektur immer noch eine Restfehlerwahrscheinlichkeit vonOne possibility of error correction is redundant coding, for which purpose it has been proposed (DT-PS 15 41 534) to transmit each data bit in three successive transmissions. This measure allows an error within the bits to be allowed in the receiver with the aid of a majority logic circuit correct. The redundant coding here consists of a double repetition of each data bit. Are E.g. 10% of the transmission frequency band disturbed, would result from triple transmission after the correction still a residual error probability of

ca. 1%. Typische Anwendungsfälle gehen aber davon aus, daß mehr als 50% der Bandbreite gestört sein können und daß eine Restfehlerwahrscheinlichlceit von kleiner als 10~⁵ gefordert wird. Solche Werte würden bei dem vorgeschlagenen Verfahren eine mehr als 50fache Übertragung der Daten erfordern. Eine derart unökonomische Ausnutzung der Übertragungskapazität ist in vielen Fällen nicht tragbar und führt darüber hinaus zu einer sonst nicht notwendigen Verminderung der Anzahl Übertragungsfrequenzen oder der Übertragungsrate. approx. 1%. Typical applications assume, however, that more may be disturbed than 50% of the bandwidth and in that a Restfehlerwahrscheinlichlceit is required of less than 10 ~. ⁵ With the proposed method, such values would require the data to be transmitted more than 50 times. Such an uneconomical use of the transmission capacity is in many cases unsustainable and also leads to an otherwise unnecessary reduction in the number of transmission frequencies or the transmission rate.

Es sind zwar fehlerkorrigierende Codes bekannt. Diese kommen aber für den vorliegenden Anwendungs-■ fall ebensowenig in Betracht, da sie nur bis zu Bit-Fehlerraten von ca. 20% die Coderedundanz günstig ausnutzen. Außerdem erfordert die bei solchen Codes nötige Blocksynchronisation großen Aufwand auf der Empfängerseite.Error-correcting codes are known. However, these come for the present application ■ just as little consideration, since they only benefit the code redundancy up to bit error rates of approx. 20% exploit. In addition, the block synchronization required for such codes requires a great deal of effort on the Recipient side.

Die Erfindung umgeht diese Beschränkungen und Nachteile dadurch, daß die auszusendenden Datenbits in Gruppen gleicher Bitanzahl b zusammengefaßt werden, die in Abhängigkeit vom relativen Anteil gestörter Bandbreite ρ so gewählt wird, daß die Wahrscheinlichkeit 1 — w dafür, daß mindestens eine der identischen ' Gruppen ungestört empfangen wird, gleich einer vorgegebenen Übertragungssicherheit ist, und jede Gruppe gemäß der gewählten Bitanzahl b wiederholt hintereinander jeweils auf einem der statistisch ausgewählten Übertragungskanäle unterschiedlicher Frequenz übertragen wird, wobei jede Gruppe zu einem Block ergänzt wird durch eine zufallsstatistisch ausgewählte, eine bestimmte Folge von Frequenzsteuerinformation kennzeichnende Adresse für den Empfang nachfolgender neue Datenbitgruppen enthaltende Blökke und die Folgen der Frequenzsteuerinformation sowohl im Sender als auch im Empfänger abgespeichert wird.The invention circumvents these limitations and disadvantages in that the data bits to be sent are combined in groups of the same number of bits b , which are selected depending on the relative proportion of disturbed bandwidth ρ so that the probability 1 - w that at least one of the identical 'groups is undisturbed is received, is equal to a predetermined transmission security, and each group according to the selected number of bits b is repeatedly transmitted one after the other on one of the statistically selected transmission channels of different frequencies, each group being supplemented to a block by a randomly selected, a specific sequence of frequency control information characterizing Address for the reception of the following blocks containing new data bit groups and the consequences of the frequency control information is stored both in the transmitter and in the receiver.

Die Ergänzung von Bitgruppenblöcken durch Kontrollschritte und Adressen ist an sich bekannt, aber nicht im Zusammenhang mit einer zufallsstatistischen Auswahl(K. Steinbuch »Taschenbuch der Nachrichtenverarbeitung«, 1967, S. 73 - 83).The addition of control steps and addresses to bit group blocks is known per se, but not in connection with a random statistical selection (K. Steinbuch "Taschenbuch der Nachrichtenverarbeitung", 1967, pp. 73-83).

Für eine angestrebte Störwahrscheinlichkeit von z. B. IO-⁵ entsprechend einer Übertragungssicherheit von 99,999% und 50% gestörter Bandbreite genügt eine 17f ache Übertragung einer Gruppe von 17 Datenbits, da die Häufigkeit b, mit der ein Bit übertragen werden muß, damit es bei einer Störwahrscheinlichkeit ρ jeder einzelnen Übertragung (relativer Anteil der gestörten Nutzbandbreite) mit der Wahrscheinlichkeit w (vorgegebene oder angestrebte Störwahrscheinlichkeit) empfangen wird, durch die Beziehung gegeben ist:For a desired interference probability of z. B. IO ⁵ in accordance with a transmission reliability of 99.999% and 50% of disturbed bandwidth satisfies a surface 17f transfer of a group of 17 data bits, because the frequency b, with which a bit has to be transmitted, so that it ρ each transmitting at a probability of interference ( relative proportion of the disturbed usable bandwidth) is received with the probability w (specified or desired disturbance probability), which gives the relationship:

b =b =

log w
log ρ log w
log ρ

5555

1-W=I-P⁶=die Wahrscheinlichkeit dafür, daß das Bit mindestens einmal ungestört empfangen wird.1-W = IP ⁶ = the probability that the bit will be received undisturbed at least once.

Voraussetzung ist dabei, daß gestörte Blöcke im Empfänger mit hoher Sicherheit als solche erkannt und unterdrückt werden. Eine Erkennung ist in bekannter Weise möglich durch analoge Störungsdetektoren und/oder fehlererkennende Codierung.The prerequisite for this is that disturbed blocks are recognized as such and with a high degree of certainty in the receiver be suppressed. Detection is possible in a known manner by means of analog fault detectors and / or error-detecting coding.

Die Erfindung führt zu einem günstigen Kompromiß zwischen der Forderung nach geringer Übertragungsredundanz und Gleichverteilung sowie Unentdeckbarkeit der Frequenzsteuerinformation. Sender und Empfänger verfügen gemeinsam über eine abgespeicherte Folge unregelmäßiger Frequenzinformation. Im Sender wird zu periodischen oder unregelmäßigen Zeitpunkten eine Anfangsadresse innerhalb dieser Folge nach statistischen Gesichtspunkten ausgewählt, z. B. mit Hilfe der Ausgangsspannung eines Rauschgenerators. Sowohl diese Adresse als auch der Zeitpunkt, von dem ab fortlaufend Frequenzinformation aus der adressierten Teilfolge entnommen werden soll, werden dem Empfänger zusammen mit den Datenbitgruppen im voraus übermittelt. Damit ist es möglich, daß der Empfänger sich auf die im Sender für die Zukunft ausgewählten Frequenzen abstimmt.The invention leads to a favorable compromise between the requirement for low transmission redundancy and uniform distribution and undetectability the frequency control information. Both the transmitter and the receiver share a stored Result of irregular frequency information. In the transmitter is at periodic or irregular times a start address within this sequence is selected from a statistical point of view, e.g. B. with help the output voltage of a noise generator. Both this address and the time from which frequency information is to be taken continuously from the addressed partial sequence, the Receiver together with the data bit groups transmitted in advance. So it is possible that the Receiver tunes to the frequencies selected in the transmitter for the future.

In einer bevorzugten Ausführung kann die abgespeicherte Folge die Ausgangsbitfolge eines rückgekoppelten Schieberegisters sein. Es ist bekannt, daß solche Schieberegister Bitfolgen erzeugen, die, über — im Vergleich zur Wiederholungsperiode — kurze Zeiten betrachtet, sich in nichts von echt nach statistischen Gesichtspunkten erzeugten Bitfolgen unterscheiden. Eine Unentdeekbarkeit von Schieberegister-Bitfolgen ist dadurch gewährleistet, daß man aus einer großen Menge bekannter Rückkopplungsbedingungen eine bestimmte auswählen kann. Der Vorteil eines solchen Schieberegisters ist der, daß sich mit η Schieberegisterstufen eine Folge von 2"-l Bit erzeugen läßt. Eine Teilfolge innerhalb dieser Folge wird so erzeugt, daß sämtliche Stufen mit einer der Adresse entsprechenden Anfangsbedingung in eine bestimmte Stellung gebracht werden und daß anschließend ein Schiebetakt an das Schieberegister gelegt wird. Sind Sender und Empfänger mit der gleichen Schieberegisteranordnung ausgerüstet und werden die im Sender eingestellte Anfangsbedingung und der Zeitpunkt, zu dem sie aktiviert wird, im voraus dem Empfänger übermittelt und dort ebenfalls eingestellt, dann läßt sich im Sender und Empfänger synchron die gleiche Bitfolge erzeugen und zur Abstimmung eines steuerbaren Oszillators verwenden. In a preferred embodiment, the stored sequence can be the output bit sequence of a feedback shift register. It is known that such shift registers generate bit sequences which, over short times compared to the repetition period, do not differ in any way from bit sequences genuinely generated according to statistical criteria. The fact that shift register bit sequences cannot be undetectable is ensured by the fact that one can select a specific one from a large number of known feedback conditions. The advantage of such a shift register is that a sequence of 2 "-1 bits can be generated with η shift register stages If the transmitter and receiver are equipped with the same shift register arrangement and the initial condition set in the transmitter and the time at which it is activated are transmitted to the receiver in advance and also set there, then the transmitter and receiver synchronously generate the same bit sequence and use it to tune a controllable oscillator.

Ferner ist im Hinblick auf Störungen, die ihre spektralen Eigenschaften sehr schnell ändern (Wobbeistörungen, kurze Störimpulse), eine zusätzliche redundante Codierung jedes aus Daten und Steuerfrequenzinformation bestehenden Blockes möglich. Eine solche Codierung erlaubt auf der Empfangsseite eine Korrektur von einzelnen gestörten Bits und/oder kurzen Störbündeln.Furthermore, with regard to interferences that change their spectral properties very quickly (wobble interference, short glitches), an additional redundant coding, each consisting of data and control frequency information existing block possible. Such a coding allows a correction on the receiving side of individual disturbed bits and / or short bursts of disturbance.

Weitere Einzelheiten der Erfindung werden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels erläutert. Es zeigtFurther details of the invention are based on an embodiment shown in the drawing explained. It shows

F i g. 1 das Blockschaltbild eines Senders undF i g. 1 the block diagram of a transmitter and

F i g. 2 dasjenige eines Empfängers.F i g. 2 that of a recipient.

Die Daten liegen am Ausgang einer Datenquelle 10 seriell an. Die Datengeschwindigkeit kann z. B. 5 kHz betragen. Die Daten werden in einen Pufferspeicher 11 mit dem Takt der Datenquelle seriell eingeschrieben und parallel mit dem im Sendegerät erzeugten Datenübernahmetakt in das Datenregister 12 eingeschrieben, und zwar jeweils in Gruppen zu je b Bit (z. B. 6=30). Das Sendegerät enthält ferner ein Blocknummerregister 15 und ein Frequenzsteuerregister 18. Die im Register 18 stehende Bitkombination (z. B. 30 Bits) dient dazu, zu bestimmten Zeiten ein rückgekoppeltes Schieberegister 113 in einen dieser Bitkombination entsprechenden Zustand zu setzen; die im Register 15 stehende Bitkombination (z. B. 8 Bits) ist ein Maß für die Zeit bis zum nächstfolgenden Setzvorgang. Die Ausgänge der Schieberegisterstufen von 113 werdenThe data are available serially at the output of a data source 10. The data speed can e.g. B. 5 kHz. The data are written serially into a buffer memory 11 with the clock of the data source and written into the data register 12 in parallel with the data transfer clock generated in the transmitter, in groups of b bits each (e.g. 6 = 30). The transmitting device also contains a block number register 15 and a frequency control register 18. The bit combination in register 18 (e.g. 30 bits) is used to set a feedback shift register 113 at certain times to a state corresponding to this bit combination; the bit combination in register 15 (e.g. 8 bits) is a measure of the time until the next setting process. The outputs of the shift register stages of 113 become

einerseits nach einem bekannten Schema über modulo-2-Addierer verknüpft, wobei das Verknüpfungsergebnis wieder auf den Eingang der letzten Stufe zurückgekoppelt wird, andererseits werden die Ausgangssignale von zunächst frei wählbaren Stufen zur Steuerung eines in der Frequenz steuerbaren Oszillators 120 verwendet. Werden z. B. für die Übertragung 64 Kanäle verwendet, dann wird das erforderliche binäre Steuersignal an beliebigen 6 Ausgängen des Registers 113 abgegriffen. Die an den Ausgängen der Register 12, 13 und 18 parallel anstehenden Bits werden zu bestimmten Zeiten über den Zuordner 19 (Klemmbrett) in das Blockregister 110 parallel eingeschrieben. Von dort aus wird der Block einem Codierer 115 seriell zugeführt mit einem Takt von z. B. 1 mHz Impulsfolgefrequenz. Im Codierer 115 werden nach einer bekannten Vorschrift (z. B. FIRE-Code) aus den eingelesenen Informationszeichen Prüfzeichen abgeleitet. Der um die Prüfzeichen ergänzte Block (z. B. 100 Bits) wird am Ausgang des Codierers 115 seriell abgegeben und steuert den Frequenzmodulator 116. Den beiden Binärzuständen entspricht je eine Frequenzlage (FSK). Bei einer Taktfrequenz des modulierenden Binärsignals von z. B. 1 mHz wird ein Frequenzhub von 500 kHz gewählt; die Mittenfrequenz kann im Gebiet von einigen 100 mHz liegen und ist quarzstabil. Das frequenzmodulierte Signal wird einem Mischer 117 zugeführt und mit dem Ausgangssignal des steuerbaren Oszillators 120 gemischt. Der steuerbare Oszillator 120 besteht aus einer Phasenregelschleife mit einem einstellbaren Frequenzteiler. Der Oszillator arbeitet in einem Frequenzgebiet um 500 mHz; er ist nach Änderung der binären Steuerinformation in weniger als 100 με auf den Sollwert mit einer relativen Abweichung von kleiner ±10~⁵ eingeschwungen. Das Ausgangssignal des Mischers 117 wird im Vervielfacher 118 frequenzvervielfacht. Das ausgangsseitige Signal kann z. B. im S-Band liegen; es wird in einem Sendeverstärker 119 auf die erforderliche Sendeleistung verstärkt. Der Sendeverstärker wird nach Aussendung eines Blockes zugetastet; die Sendepause dient als Einschwingzeit für den steuerbaren Oszillator 120. Bei einer Datenrate von 5 kHz ist ein Tastverhältnis von 1 :1 typisch, d. h., während 100 μβ wird der Sender für die Aussendung eines Blocks von 100 Bits aufgetastet und anschließend für 100 μβ zugetastet. Die Austastung kann auch vor dem Vervielfacher 118 geschehen.on the one hand linked according to a known scheme via modulo-2 adder, the linking result being fed back to the input of the last stage; on the other hand, the output signals from initially freely selectable stages are used to control an oscillator 120 that can be controlled in frequency. Are z. If, for example, 64 channels are used for the transmission, the required binary control signal is tapped at any 6 outputs of the register 113. The bits pending in parallel at the outputs of registers 12, 13 and 18 are written in parallel into block register 110 via allocator 19 (clipboard) at certain times. From there, the block is serially fed to an encoder 115 with a clock rate of e.g. B. 1 mHz pulse repetition frequency. In the coder 115 , check characters are derived from the information characters read in according to a known rule (e.g. FIRE code). The block supplemented by the check characters (e.g. 100 bits) is output serially at the output of the encoder 115 and controls the frequency modulator 116. A frequency position (FSK) corresponds to each of the two binary states. At a clock frequency of the modulating binary signal of z. B. 1 mHz a frequency deviation of 500 kHz is selected; the center frequency can be in the region of a few 100 mHz and is crystal-stable. The frequency-modulated signal is fed to a mixer 117 and mixed with the output signal of the controllable oscillator 120. The controllable oscillator 120 consists of a phase locked loop with an adjustable frequency divider. The oscillator works in a frequency range around 500 mHz; after changing the binary control information, it has settled in less than 100 με to the target value with a relative deviation of less than ± 10 ~ ⁵ . The output signal of the mixer 117 is frequency-multiplied in the multiplier 118. The output signal can, for. B. lie in the S-band; it is amplified in a transmission amplifier 119 to the required transmission power. The transmitter amplifier is keyed after a block has been sent; the transmission pause serves as a settling time for the controllable oscillator 120. At a data rate of 5 kHz, a pulse duty factor of 1: 1 is typical, i.e. during 100 μβ the transmitter is keyed to transmit a block of 100 bits and then keyed to 100 μβ. The blanking can also take place before the multiplier 118 .

Der Betriebsablauf im Sender ist der folgende: Der Quarzoszillator 122 erzeugt den Sendeschrittakt Po (z. B. 1 MHz), der über die UND-Schaltung 114 an das Blockregister 110 und den Codierer 115 gelegt wird. Der Teiler 121 teilt den Takt Po auf den Takt P herunter, dieser hat bei einem Teilerverhältnis von 200 eine Frequenz von 5 kHz. Weiterhin erzeugt der Teiler 121 die Taktsignale Fi, Pz und P3, die gegenüber P um beispielsweise 1 μβ, 2 μ5 bzw. 3 μβ verzögert sind.The operation in the transmitter is the following: The quartz oscillator 122 generates the transmit timing Po, of the above, the AND circuit 114 to the block register 1 10 and sent to the encoder 115 is (for example, 1 MHz.). The divider 121 divides the clock Po down to the clock P , which has a frequency of 5 kHz with a divider ratio of 200. Furthermore, the divider 121 generates the clock signals Fi, Pz and P3, which are delayed with respect to P by, for example, 1 μβ, 2 μ5 and 3 μβ, respectively.

Das Taktsignal P sperrt die UND-Schaltung 114, tastet den Sender zu, schiebt den Registerinhalt von Register 113 um eine Stelle weiter (dieses liefert »neue Steuerinformation« für 120) und zählt den Blockzähler 14 um eine Einheit weiter. Der Blockzähler 14 ist ein Rückwärtszähler, der die Zahl der auszusendenden Blöcke bis zum nächstfolgenden Setzen von Register 113 angibt Das Taktsignal P\ prüft über die UND-Schaltung 112, ob der Blockzähler 14 auf Null zurückgezählt hat. Ist dies der Fall, dann gibt UND-Schaltung 112 einen Impuls ab, der die im Frequenzregister 18 stehende Bitkombination parallel in das Register 113 überträgt und der, mittels der Verzögerungsschaltung • 111 um weniger als 1 \ls verzögert, erstens das quantisierte Ausgangssignal des Rauschgenerators 17 in das Frequenzregister 18 parallel einschreibt und zweitens das quantisierte Ausgangssignal des Rauschgenerators 13 in den Blockzähler 14 einschreibt. Der Blockzähler enthält jetzt anstelle der Null die Zahl der auszusendenden Blöcke bis zu dem Zeitpunkt, wo die gleichzeitig in Register 18 eingeschriebene Bitkombination als Anfangsbedingung für das rückgekoppelte Schieberegister 113 wirksam werden soll. Das binäre Ausgangssignal des Rauschgenerators 13 ist so vorgespannt, daß die resultierende Blocknummer immer größer als b sein wird.The clock signal P blocks the AND circuit 114, keys the transmitter, shifts the register contents of register 113 by one place (this supplies "new control information" for 120) and counts the block counter 14 one unit further. The block counter 14 is a down counter which indicates the number of blocks to be sent out until the next setting of register 113. The clock signal P \ checks via the AND circuit 112 whether the block counter 14 has counted down to zero. If this is the case, the AND circuit 112 emits a pulse which transfers the bit combination in the frequency register 18 in parallel to the register 113 and which, by means of the delay circuit 111, delays the quantized output signal of the noise generator by less than 1 \ ls 17 writes in parallel into the frequency register 18 and, secondly, writes the quantized output signal of the noise generator 13 into the block counter 14 . Instead of zero, the block counter now contains the number of blocks to be transmitted up to the point in time when the bit combination simultaneously written into register 18 is to become effective as an initial condition for the feedback shift register 113. The binary output signal of the noise generator 13 is biased so that the resulting block number will always be greater than b .

Das Taktsignal Pi bewirkt die Übernahme der Blocknummer aus dem Zähler 14 in das Register 15 und zählt gleichzeitig den Zähler 16 mit dem Teilerverhältnis b um eine Einheit weiter. Zählt der Zähler zu diesem Zeitpunkt gerade auf b Einheiten, dann gibt er einen Ausgangsimpuls ab, der eine Übernahme einer Datenbitgruppe von b Bit aus dem Pufferregister 11 in das Datenregister 12 bewirkt Diese Gruppe bleibt während der Aussendung von b Blöcken unverändert in Register 12 stehen.The clock signal Pi causes the block number to be transferred from the counter 14 to the register 15 and, at the same time, counts the counter 16 with the division ratio b by one unit. If the counter counts to b units at this point in time, it emits an output pulse which causes a data bit group of b bits to be transferred from buffer register 11 to data register 12. This group remains unchanged in register 12 while b blocks are being sent out.

Durch das Taktsignal P3 wird die Übernahme der Inhalte der Register 12,15 und 18 über den Zuordner 19 in das Blockregister 110 bewirkt.By the clock signal P3 to take over the contents of the registers is effected 12,15 and 18 via the sequencer 19 in the block registers 110th

Mit der inversen Taktflanke von P(im obigen Beispiel nach 100 μβ) wird der Sendeverstärker 119 auf getastet und die UND-Schaltung 114 freigegeben. Damit gelangen Taktimpulse Pq an das Blockregister 110 und den Codierer 115. Der Inhalt des Blockregisters 110 wird anschließend seriell in den Codierer 115 geschoben; dieser schaltet die ankommenden Informationszeichen an den Modulator 116 durch und leitet gleichzeitig daraus Prüfzeichen ab. Nachdem der Codierer 115 sämtliche Informationszeichen aufgenommen hat, sperrt er seinen Eingang und gibt anschließend die Prüfzeichen an den Modulator 116 ab. Nach Abgabe des letzten Prüfzeichens gibt der Teiler 121 wieder eine Taktflanke ρ ab; damit wiederholt sich der oben geschilderte Betriebsablauf.With the inverse clock edge of P (in the above example after 100 μβ) the transmission amplifier 119 is keyed and the AND circuit 114 is enabled. Clock pulses Pq thus reach the block register 110 and the encoder 115. The content of the block register 110 is then shifted serially into the encoder 115; this switches the incoming information characters through to the modulator 116 and at the same time derives test characters therefrom. After the encoder 115 has received all information characters, it blocks its input and then outputs the check characters to the modulator 116 . After the last check character has been output, the divider 121 again outputs a clock edge ρ ; the operating sequence described above is thus repeated.

Das Wirkschaltbild des Empfängers zeigt F i g. 2. In diesem Beispiel ist der Empfänger als Doppelsuperhet-Empfänger ausgeführt Das empfangene Signal gelangt von der Antenne in einen ersten Mischer 20; das Überlagerungssignal für den ersten Mischer 20 wird von einem steuerbaren Oszillator 215 geliefert, der in seiner Funktion dem steuerbaren Oszillator 120 im Sender entspricht. Das heruntergemischte Signal, dessen Mittenfrequenz im Bereich von einigen 100 MHz liegen kann, wird in einem ersten Zwischenfrequenzverstärker 21 selektiv verstärkt und einem zweiten Mischer 22 zugeführt. Dort wird es mit dem Ausgangssignal eines quarzstabilen Oszillators 214 heruntergemischt. Das Ausgangssignal des zweiten Mischers 22 kann im Bereich von einigen 10 MHz liegen; es wird in einem regelbaren zweiten Zwischenfrequenzverstärker 23 selektiv verstärkt und sowohl einem Frequenzdiskriminator 24 als auch über einen Bandpaß 212 einem Einhüllendengleichrichter 211 zugeführt Aus dem Ausgangssignal dieses Gleichrichters wird die Regelspannung für den zweiten Zwischenfrequenzverstärker 23 gewonnen und über den Regelverstärker 213 zugeführt. Die Regelzeitkonstante beträgt wenige μβ. Das Ausgangssignal des Einhüllendengleichrichters 211 wird einerseits dem Stördetektor 28 zugeführt und andererseits in einer Schwellwertschaltung 210 quanti-The circuit diagram of the receiver is shown in FIG. 2. In this example, the receiver is designed as a double superhet receiver. The received signal passes from the antenna into a first mixer 20; the superimposition signal for the first mixer 20 is supplied by a controllable oscillator 215 , the function of which corresponds to the controllable oscillator 120 in the transmitter. The down-mixed signal, the center frequency of which can be in the range of a few 100 MHz, is selectively amplified in a first intermediate frequency amplifier 21 and fed to a second mixer 22. There it is mixed down with the output signal of a quartz-stable oscillator 214. The output signal of the second mixer 22 can be in the range of a few 10 MHz; it is selectively amplified in a controllable second intermediate frequency amplifier 23 and obtained both a frequency discriminator 24 and fed via a bandpass filter 212, a Einhüllendengleichrichter 211 from the output of this rectifier is the control voltage for the second intermediate frequency amplifier 23 and supplied via the control amplifier 213th The control time constant is a few μβ. The output signal of the envelope rectifier 211 is fed to the interference detector 28 on the one hand and quantified in a threshold circuit 210 on the other.

siert; dieses quantisierte binäre Signal bildet den »Vergleichstakt« Iy, der im Stördetektor 28 und in der Taktsteuerschaltung 234 weiter verarbeitet wird. Das Ausgangssignal des Frequenzdiskriminators 24 wird ebenfalls dem Stördetektor 28 zugeführt und in einer weiteren Schwellwertschaltung 25 quantisiert; deren binäres Ausgangssignal stellt den ausgesendeten Datenblock in serieller Form dar. Es wird einerseits zur weiteren Auswertung dem Decodierer 26 zugeführt, andererseits zum Vergleich der Zeichenwechsel der |₀ Steuerschaltung 234 als Impulsflanke h und dem Stördetektor 28. Der Stördetektor 28 gibt nach Empfang eines ungestörten Blockes eine Spannung an die UND-Schaltungen 226 und 228 sowie an den elektronischen Schalter 27 ab. Der Stördetektor geht dabei nach folgenden Kriterien vor: erstens prüft er, ob der Vergleichstakt innerhalb eines definierten Intervalls vor und nach dem im Empfangsgerät erzeugten Blockbeginnimpulses P* erscheint, zweitens, ob der Ausgangssignalpegel des Frequenzdiskriminators 24 den Ausgangssignalpegel des Einhüllendengleichrichters 211 überschreitet und schließlich drittens, ob die Zeichenwechsel des empfangenen Blocks innerhalb einer definierten Toleranzschranke synchron mit den im Empfänger selbst erzeugten Taktimpulsen P₀* auftreten. Schaltungen, die diese Funktion ausüben, sind bekannt (NTZ, 1969, H. 2, S. 113-119); eine weitere Erörterung des Stördetektors ist daher hier nicht erforderlich. Über den elektronischen Schalter 27 gelangen die Datenblöcke seriell in das Blockregister 216, wobei die Korrektur während des Ausschreibens aus dem Decodierer 26 stattfindet. Die Schaltung des verwendeten Decodierers für einen FIRE-Code ist in (Peterson) beschrieben und kann daher als bekannt vorausgesetzt werden. Über den Zuordner (Klemmbrett) 217, der genauso beschaltet ist wie der Zuordner 19 im Sender, werden die Informationsbits parallel in das Datenpufferregister 218, den Blockzähler 219 bzw. das Frequenzregister 221 übertragen. Die Weiterverarbeitung der Blocknummer- und Frequenzinformation geschieht in gleicher Weise wie im Sender: Blockzähler 219 entspricht Blockzähler 14, UND-Schaltung 223 entspricht 112, das rückgekoppelte Schieberegister 224 entspricht 113. Die Datenbits werden aus dem Datenpufferregister 218 seriell in die Datensenke 222 (z. B. Anzeigetableau für alphanumerische Zeichen) ausgelesen, wobei der Ausschreibetakt vom Empfänger bestimmt wird. Die übrigen Untereinheiten des Empfängers werden bei der folgenden Beschreibung des Betriebsablaufs erläutert.siert; this quantized binary signal forms the “comparison clock” Iy, which is processed further in the interference detector 28 and in the clock control circuit 234. The output signal of the frequency discriminator 24 is also fed to the interference detector 28 and quantized in a further threshold value circuit 25; its binary output signal represents the transmitted data block in serial form. On the one hand, it is fed to the decoder 26 for further evaluation and, on the other hand, to compare the character changes of the | ₀ control circuit 234 as the pulse edge h and the interference detector 28. The interference detector 28 outputs a voltage to the AND circuits 226 and 228 and to the electronic switch 27 after receiving an undisturbed block. The interference detector works according to the following criteria: firstly, it checks whether the comparison clock appears within a defined interval before and after the block start pulse P * generated in the receiving device, secondly, whether the output signal level of the frequency discriminator 24 exceeds the output signal level of the envelope rectifier 211 and, thirdly, whether the character changes of the received block occur within a defined tolerance limit synchronously with the clock pulses P ₀ * generated in the receiver itself. Circuits that perform this function are known (NTZ, 1969, H. 2, pp. 113-119); no further discussion of the clutter detector is necessary here. The data blocks arrive serially via the electronic switch 27 in the block register 216, the correction taking place during the writing from the decoder 26. The circuit of the decoder used for a FIRE code is described in (Peterson) and can therefore be assumed to be known. The information bits are transferred in parallel to the data buffer register 218, the block counter 219 and the frequency register 221 via the allocator (clipboard) 217, which is wired in exactly the same way as the allocator 19 in the transmitter. The further processing of the block number and frequency information is done in the same way as in the transmitter: Block counter 219 corresponds to block counter 14, AND circuit 223 corresponds to 112, the feedback shift register 224 corresponds to 113. B. display panel for alphanumeric characters) read out, the writing cycle is determined by the recipient. The remaining sub-units of the receiver are explained in the following description of the operational sequence.

Der Quarzoszillator 232 erzeugt ein Taktsignal, dessen Frequenz zwischen 50 und 100 MHz liegen kann. Dieses wird einem Frequenzteiler 232 zugeführt, dessen Teilerverhältnis durch Anlegen eines äußeren Steuersignals um eine Einheit erhöht oder vermindert werden kann. Das Ausgangssignal des Frequenzteilers 232 ist der Zeichenschrittakt Po (1 MHz Schrittgeschwindigkeit). Dieses Taktsignal wird einem weiteren_Frequenzteiler 233 zugeführt, der den Blocktakt P* (5 kHz) erzeugt, sowie weitereJTaktsignale P\*, P2*, P3* und Pa*- Die Schaltflanke von /"kennzeichnet den Beginn eines empfangenen Blocks. Der Torimpuls P\* beginnt 100 μ5 nach P*, also unmittelbar nach Empfang eines vollständigen Blocks, und schaltet k Taktimpulse P₀ durch die UND-Schaltung 226 über ODER-Schaltung 29 an den Decodierer 26 und das Blockregister 216 durch. Diese Taktimpulse P_c dienen dazu, die k Informationsbits eines Blocks in das Blockregister 216 einzuschrei ben, wobei sie während des Auslesens aus Decodierer 26 korrigiert werden. Die Schaltimpulse P2*, Pz* und P4* können nach Ende des Torimpulses P\* in je einer μδ Abstand auftreten. Die Taktimpulse P_c haben eine wesentlich höhere Impulsfolgefrequenz als die Taktimpulse Po*. The crystal oscillator 232 generates a clock signal, the frequency of which can be between 50 and 100 MHz. This is fed to a frequency divider 232, the division ratio of which can be increased or decreased by one unit by applying an external control signal. The output signal of the frequency divider 232 is the symbol step rate Po (1 MHz step rate). This clock signal is fed to a further frequency divider 233, which generates the block clock P * (5 kHz), as well as further clock signals P \ *, P2 *, P3 * and Pa * - the switching edge of / "marks the beginning of a received block. The gate pulse P \ * starts 100 μ5 after P *, i.e. immediately after receiving a complete block, and switches k clock pulses P ₀ through the AND circuit 226 via OR circuit 29 to the decoder 26 and the block register 216. These clock pulses P _c are used to to write the k information bits of a block into the block register 216, whereby they are corrected during the read-out from decoder 26. The switching pulses P2 *, Pz * and P4 * can occur after the end of the gate pulse P \ * in a μδ interval P _c have a much higher pulse repetition frequency than the clock pulses Po *.

Die Steuerschaltung 234 hat zwei Funktionen: Erstens hält sie nach Auftreten eines Normierimpulses aus ODER-Schaltung 235 den Teiler 233 fest, normiert den Teiler 230 und gibt den Oszillator 238 frei. Damit gibt der Teiler 233 keine Taktimpulse ab. Dieser Zustand dauert so lange, bis der erste Vergleichstakt I_v wirksam wird. Des weiteren leitet die Steuerschaltung 234 aus dem Zeitunterschied zwischen dem Zeichenwechsel des empfangenen Signals und dem intern erzeugten Taktsignal Fo* ein Steuersignal ab, das das Teilerverhältnis des Teilers 232 so ändert, daß dem obengenannten Zeitunterschied entgegengewirkt wird.The control circuit 234 has two functions: first, after a normalizing pulse from the OR circuit 235 occurs, it holds the divider 233, normalizes the divider 230 and enables the oscillator 238. The divider 233 therefore does not emit any clock pulses. This state lasts until the first comparison cycle I _{v takes} effect. Furthermore, the control circuit 234 derives a control signal from the time difference between the character change of the received signal and the internally generated clock signal Fo * which changes the division ratio of the divider 232 so that the above-mentioned time difference is counteracted.

Ein Normierimpuls wird entweder von der Normierimpulsschaltung 237 nach dem Einschalten des Empfangsgerätes oder von der Speicherschaltung 236 abgegeben, die einen Impuls dann erzeugt, wenn während eines Blocknummerzyklus kein ungestörter Block und damit auch keine neue Frequenzinformation empfangen würde.A normalizing pulse is either sent by the normalizing pulse circuit 237 after the receiver has been switched on or output from memory circuit 236 which generates a pulse when no undisturbed block during a block number cycle and therefore no new frequency information either would receive.

Wie oben erwähnt, werden im normierten Zustand keine Taktimpulse erzeugt, es wird auf den ersten Vergleichstaktimpuls /_v gewartet. Dieser wird bei einem zufälligen Frequenztreff (Übereinstimmung von Sende- und Empfangsfrequenz) von Sender und Empfänger aus einem scheinbar oder wirklich empfangenen Block abgeleitet. Um zu verhindern, daß der Empfänger auf eine ständig gestörte Frequenz abgestimmt ist und damit keinen Block empfangen kann, enthält der Empfänger einen Taktoszillator 238, der den Eingangsspeicherinhalt des steuerbaren Oszillators 215 periodisch ändert. Die Taktfrequenz des Oszillators 238 kann eine Größenordnung niedriger sein als die Blocktaktfrequenz P*. Das gleiche Steuersignal, das die Teilerschaltung 233 festhält, gibt den Oszillator 238 frei, während des normalen Empfangsbetriebes wird er festgehalten.As mentioned above, no clock pulses are generated in the normalized state; the first comparison clock pulse / _{v is} waited for. This is derived from a seemingly or actually received block in the event of a random frequency hit (match between transmission and reception frequency) by the transmitter and receiver. In order to prevent the receiver from being tuned to a constantly disturbed frequency and thus not being able to receive a block, the receiver contains a clock oscillator 238 which changes the input memory content of the controllable oscillator 215 periodically. The clock frequency of the oscillator 238 can be an order of magnitude lower than the block clock frequency P *. The same control signal that is held by the divider circuit 233 enables the oscillator 238 and is held during normal reception operation.

Der erste empfangene Vergleichstakt I_v läßt über die Steuerschaltung 234 den Teiler 233_loslaufen. Unmittelbar darauf wird eine Taktflanke P* abgegeben, die im Zähler 230 einen Impuls einzählt; dieser Zähler wurde bis dahin in seiner Ausgangsschaltung festgehalten. Weiterhin wird P* der Steuerschaltung 234 zugeführt, wo dieser Impuls zum Zeitvergleich mit der Vorderflanke des /y-Impulses verwendet wird; dieser Vergleich ist für den ersten /v-Impuls nur formaler Natur. Außerdem schaltet P* als Torimpuls über die UND-Schaltung 227 und die ODER-Schaltung 29 den Schrittakt P₀* an den Decodierer durch. Schließlich bewirkt P* das öffnen des Schalters 27. Während der folgenden 100 μβ läuft der empfangene Block in den Decodierer 26 ein, wobei Prüfzeichen abgeleitet werden, die durch Vergleich mit den empfangenen Prüfzeichen erkennen lassen, ob dieser Block (erkennbar) gestört ist. Gleichzeitig führt der Stördetektor 28 eine Störungserkennung durch. Nach Empfang des vollständigen ersten Blocks wird die UND-Schaltung 227 wieder gesperrt, da der Torimpuls P* abfällt. Unmittelbar danach gibt der Teiler 233 den Torimpuls Pi* ab, der den Takt P_c über die UND-Schaltung 226 an den Decodierer 26 und das Blockregister 216 durchschaltet, sofern die UND-Schaltung 226 nach Erkennung eines ungestörten Blocks durch den Stördetektor 28 freigegeben wurde. Außerdem schließt das Ausgangssignal von 28 den Schalter 27 und schaltetThe first received comparison clock I _v causes the divider 233_los to run via the control circuit 234. Immediately thereafter, a clock edge P * is emitted, which counts a pulse in counter 230; this counter was kept in its output circuit until then. Furthermore, P * is fed to control circuit 234, where this pulse is used to compare the time with the leading edge of the / y pulse; this comparison is only of a formal nature for the first / v impulse. In addition, P * as a gate pulse switches through the AND circuit 227 and the OR circuit 29 the step rate P ₀ * to the decoder. Finally, P * opens the switch 27. During the following 100 μβ, the received block enters the decoder 26, with test characters being derived which, by comparison with the received test characters, show whether this block is (recognizably) disturbed. At the same time, the fault detector 28 carries out a fault detection. After the complete first block has been received, the AND circuit 227 is blocked again since the gate pulse P * drops out. Immediately thereafter, the divider 233 emits the gate pulse Pi *, which switches the clock P _c through to the decoder 26 and the block register 216 via the AND circuit 226, provided that the AND circuit 226 has been enabled by the interference detector 28 after an undisturbed block has been detected . In addition, the output signal from 28 closes switch 27 and switches

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den Decodierer 26 auf die Betriebsart »Korrigieren« um. Das verwendete Korrekturverfahren erlaubt es allerdings, erst während des (iterativen) Korrekturprozesses zu erkennen, ob ein Block korrigierbar ist oder nicht. Der im Decodierer 26 stehende Informationsteii > des empfangenen Blocks wird über den Schalter 27 seriell in das Blockregister 216 übertragen, wobei gegebenenfalls die als gestört erkannten Zeichen während des Auslesens korrigiert werden. Wird zu irgendeinem Zeitpunkt während des Ausschreibens ι ο festgestellt, daß eine Korrektur möglich ist, dann gibt der Decodierer 26 einen Impuls an die UND-Schaltung 228 ab, Hat der Decodierer schon nach Abschluß des Decodiervorganges festgestellt, daß der Block ungestört ist, dann wird ein Impuls mit dem ersten π Taktimpuls aus UND-Schaltung 226 abgegeben. Der Ausgangsimpuls aus UND-Schaltung 228 setzt die Speicherschaltung 236 in den Ausgangszustand und den Zähler 230 auf Null und wird außerdem in der Speicherschaltung 229 festgehalten. Das Ausgangssignal dieser Schaltung zeigt an, daß der zuvor empfangene Block vom Stördetektor als ungestört erkannt wurde und daß eventuell vorhandene, vom Stördetektor nicht erkannte Fehler korrigiert waren. Dieses Ausgangssignal gibt die UND-Schaltung 225 frei, die den Impuls Pi* durchschaltet. Der Ausgangsimpuls bewirkt erstens ein Löschen der Speicherschaltung 229 und zweitens über den Zuordner 217 eine parallele Übernahme der Daten-, Frequenz- und Blocknummerbits in die entsprechenden Register 218 und 221 sowie jo den Blockzähler 219.' Anschließend schiebt der Taktimpuls P₂* den Inhalt des rückgekoppelten Schieberegisters 224 um eine Stelle weiter (in diesem Zustand nur formal), zählt im Blockzähler 219 um eine Einheit nach unten und schiebt Datenregister 218 und Datensenke 222. Der darauffolgende Taktimpuls P₄* fragt mittels der UND-Schaltung 223 den Inhalt des Blockzählers 219 ab. Wäre die soeben empfangene Blocknummer eine »1«, dann würde infolge des inzwischen erfolgten. Zählvorganges jetzt eine »0« im Zähler stehen und die UND-Schaltung 223 freigeben. Der Ausgangsimpuls von 223 führt zu einer Übernahme der im Frequenzregister 221 stehenden Frequenzinformation in das rückgekoppelte Schieberegister 224. Außerdem prüft dieser Impuls in Speicherschaltung 236, ob seit der letzten »O«-Stellung des Blockzählers ein ungestörter Block und damit neue Frequenzinformation empfangen wurde. Ist dies nicht der Fall, dann gibt die Speicherschaltung 236 einen Normierimpuls I_n an die Steuerschaltung 234.the decoder 26 to the "correct" operating mode. The correction method used, however, makes it possible to recognize whether a block can be corrected or not only during the (iterative) correction process. The information part of the received block in the decoder 26 is transferred serially to the block register 216 via the switch 27, the characters recognized as disturbed being corrected during the read-out if necessary. If at any point in time during writing ι ο it is determined that a correction is possible, then the decoder 26 emits a pulse to the AND circuit 228 emitted a pulse with the first π clock pulse from AND circuit 226. The output pulse from the AND circuit 228 sets the memory circuit 236 to the initial state and the counter 230 to zero and is also retained in the memory circuit 229. The output signal of this circuit indicates that the previously received block was recognized as undisturbed by the interference detector and that any errors that were not recognized by the interference detector were corrected. This output signal enables the AND circuit 225, which switches the pulse Pi * through. The output pulse first causes the memory circuit 229 to be cleared and, secondly, via the allocator 217, a parallel transfer of the data, frequency and block number bits to the corresponding registers 218 and 221 as well as the block counter 219. ' Subsequently, the clock pulse P ₂ pushes * the contents of the feedback shift register 224 to the next position (only formally in this state), is one in the block counter 219 by one unit down and pushes data register 218 and data sink 222. The subsequent clock pulse P ₄ * requested by the AND circuit 223 from the content of the block counter 219. If the block number just received were a "1", then it would follow in the meantime. The counting process now has a "0" in the counter and the AND circuit 223 is enabled. The output pulse from 223 leads to the transfer of the frequency information in the frequency register 221 to the feedback shift register 224. This pulse also checks the memory circuit 236 whether an undisturbed block and thus new frequency information has been received since the last "0" position of the block counter. If this is not the case, then the memory circuit 236 sends a normalizing pulse I _n to the control circuit 234.

Der zweite Block kann abgesehen vom zufälligen Empfang erst empfangen werden, nachdem der Blockzähler 219 das erste Mal auf Null gelaufen und das rückgekoppelte Schieberegister 224 in eine definierte Ausgangslage gebracht worden ist. Die Steuerungsvorgänge laufen beim Empfang des zweiten und aller weiteren Blöcke ab wie oben beschrieben, bis auf den Umstand, daß die Taktsignale jetzt fortlaufend erzeugt werden und nicht wie beim Empfang des ersten Blocks vom Vergleichstakt /vgetriggert werden.The second block can only be received after the Block counter 219 ran to zero for the first time and the feedback shift register 224 was in a defined Starting position has been brought. The control processes run when the second and all are received further blocks as described above, except for the fact that the clock signals are now continuously generated and are not triggered by the comparison clock as when the first block was received.

Die Teilerschaltung 230 gibt dann ein Ausgangssignal an die Datensenke 222, wenn innerhalb von b Blöcken kein ungestörter Block empfangen wurde. Dieses Signal signalisiert damit eine Lücke innerhalb der im Datenregister 218 stehenden Bitfolge.The divider circuit 230 then gives an output signal to the data sink 222 if no undisturbed block has been received within b blocks. This signal thus signals a gap within the bit sequence in the data register 218.

Zur Erkennung und Unterdrückung gestörter Blöcke können auch weitere an sich bekannte Mittel, z. B. quittierende Wiederholer und/oder Störerkennungskanalauswahl im Übertragungssystem nach der Erfindung vorgesehen werden, womit sich die Sicherheit der Datenübertragung ohne Minderung des unbefugten Zugriffs erhöht.For the detection and suppression of disturbed blocks, other known means, e.g. B. acknowledging repeaters and / or interference detection channel selection in the transmission system according to the invention be provided, thereby ensuring the security of data transmission without diminishing the unauthorized Increased access.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1.Simplex transmission method with keying modulation for pulse-coded messages or data with transmission channels that can be selected within a high-frequency band, in which the selection of the individual transmission channels is random and the transmitter provides additional information within each selected transmission channel for setting the receiver to the next following transmission channels, characterized in that the data bits to be transmitted are combined in groups of the same number of bits b , which are selected depending on the relative proportion of disturbed bandwidth ρ so that the probability 1 - w that at least one of the identical groups is received undisturbed, equal to a predetermined transmission security is, and each group according to the selected number of bits b is repeatedly transmitted one after the other on one of the statistically selected transmission channels of different frequencies, each group being a block er It is complemented by a randomly selected address, which characterizes a certain sequence of frequency control information, for the reception of subsequent blocks containing new data bit groups and the sequence of the frequency control information is stored both in the transmitter and in the receiver.

2 circuit arrangement for performing the method according to claim 1, characterized in that that for generating address bits a noise generator (17) with frequency register (18) and to provide information about the point in time from which the address marked by this address Sub-sequence of the frequency control information is to be used, a noise generator (13), block counter (14) and a block number register (15) are provided.

3. Circuit arrangement according to claim 2, characterized in that the data register (12), block number register (15) and frequency register (18) of the transmitter are linked via an allocator (19) with a block register (HO), the output of which is sent to an encoder (115 ) is connected.

4. Circuit arrangement according to claim 2 or 3, characterized in that the outputs of the frequency register (18) are at the inputs of a feedback shift register (113) which controls the frequency of the oscillator (120) of the transmitter.

5. Circuit arrangement according to Claim 2 or one of the following, characterized in that an identically constructed shift register (224) is provided in the receiver for controlling the receiver oscillator (215) .

6. Circuit arrangement for carrying out the method according to claim 1, characterized in that the receiver (F i g. 2) has an envelope detector stage (2111), an interference detector stage (28) and a decoding stage (26).

7. The circuit arrangement according to claim 6, characterized in that the outputs of the Stördetektorstufe (28) and said decoding stage (26) connected to an electronic switch (27) controlled by a device connected to a clock oscillator (231) frequency divider (232) over a further frequency divider (233) is controlled in a defined starting position (open).

8. Circuit arrangement according to claim 6, characterized in that a clock oscillator (238) is provided for the frequency controllable receiver oscillator (215) which is connected to a control stage (234) which is connected to the envelope detector stage (211) and the FM discriminator (24) is connected.

9. Circuit arrangement according to claim 6, characterized in that a crystal oscillator (231) is provided as a clock generator in the receiver (Fig.2), from which all control pulses for all stages to be controlled with control pulses are derived.