DE2056402C2 - Circuit arrangement for the zero line correction - Google Patents

Circuit arrangement for the zero line correction

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DE2056402C2
DE2056402C2 DE2056402A DE2056402DA DE2056402C2 DE 2056402 C2 DE2056402 C2 DE 2056402C2 DE 2056402 A DE2056402 A DE 2056402A DE 2056402D A DE2056402D A DE 2056402DA DE 2056402 C2 DE2056402 C2 DE 2056402C2
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    • H03F1/303Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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Description

a) Ein erster Integrator (28,30), der von dera) A first integrator (28,30), from the

verstärkten anliegenden Spannung beauf- Die Erfindung bezieht sich auf eine Schaltungs-amplified applied voltage The invention relates to a circuit

schlagt ist, erzeugt ein analoges Korrektur- anordnun„ für die Nullinienkorrektur bei einemis hit, generates an analog correction arrangement "for the zero line correction in one

signal, welches der anliegenden Spannung peakintegratorsignal which of the applied voltage p ea kintegrator

entgegengeschaltet ist, und der erste Integra- Peakirftegratoren werden beispielsweise verwendet,is connected in the opposite direction, and the first Integra peak integrators are used, for example,

tor (28, 30) ist von einem Taktgeber (34) dJe d ^ die einzelnen Probenbestandteile her-The gate (28, 30) is produced by a clock (34) that controls the individual components of the sample.

penodisch zur Korrektu'signalbildung ein- rgerufenen Signalpeaks bei einem Gas-Chromato-penodisch to Korrektu'signalbildung mono- rgerufene n signal peaks in a gas chromatograph

schafebar wobei diese Einschaltung durch 1^ ^ integrieren. Durch verschiedene Einflüsseschafebar whereby this inclusion by 1 ^ ^ integrate. Through various influences

einen Peakdetektor (Fig. 2) bei Auftreten *raP ^ Nuuiniendrift auftreten, deren Ein-a peak detector (Fig. 2) when * ra P ^ Nu uiniendrift occur whose input

eines Peaks verhindert wird.. f,uß durch eine Nullinienkorrektur in dem Zeitrauma peak is prevented .. f, uss by a zero line correction in the period

b) Der Peakdetektor enthalt einen durch den zwischen den einzelnen Signalpeaks beseitigt werden Taktgeber (34) periodisch ruckstellbaren Zu diesem Zweck wird damii wenn die signal. zweuen Integrator (68,70) dessen Ausgang an!itie)israte umerhalb eines bestimmten geringen über einen Schwellwertschalter (74 bzw. 76) Schv,,ellwertes liegt, ein dann auftretendes Meßsignal em Gatter (36) so steuert, daß es bei An- ^n Kor4tursignai auf Null abgeglichen, sprechen des Schwellwertschalters (74 76) Neigungsdetektor eine Signalanstiegsrate das Emschaltsignal des Taktgebers (34) fur Schwellwertes feststellt, dann zeigt dies den ersten Integrator (30 28) spern. Erscheinen eines Peaks an, und jetzt darf natür-b) The peak detector contains a clock (34) that can be reset periodically between the individual signal peaks. For this purpose, when the signal . zweuen integrator (68,70) whose output is connected! itie) israte umer half of a certain small a threshold value switch (74 and 76) SChv ,, ellwertes is, e controls in then occurring test signal em gate (36) so that it at arrival ^ n Cor 4 tursigna i au f zero calibrated, the threshold talk (74 76) a tilt detector signal slew rate, the Emschaltsignal of the clock generator (34) for determining the threshold value, then this indicates the first integrator (30 28) flyback. Appearance of a peak, and now, of course,

c) Am Emgang des zweiten Integrators (68,70 h , ich mcht mehr erfo,c) At the entrance of the second integrator (68.70 h , I want more

ist der anliegenden Spannung (MeBsignal) verschiedene Schaltungsanordnungen diemittels einer yom Taktgeber 34) gesteuerten ^ üblicherweise wird bei bekannten Abgleichschaltung (48 bis 64) eine Korrek- Ordnungen das Korrektursignal an einem Potenturspannung entgegengeschaltet, so daß die jno an | welches ^ einem Servomotor Integratoremgangsspannung bei jedem Takt- „b ^ B Der Servomotor wird von dem Impulssignal auf Null abgeglichen wird. ^gang dnes Spanmmgs-Frequenz-UmsetzersVis the applied voltage (measuring signal) different circuit arrangements diemittels a yom clock 34) controlled ^ usually is a correction counter connected in known systems adjustment circuit (48 to 64) the correction signal at a Potenturspannung so that the jno an | which ^ a servomotor integrator output voltage at each cycle " b ^ B The servomotor is adjusted to zero by the pulse signal. ^ Gang dnes Spanmmgs frequency UmsetzersV

2. Schaltungsanordnung nach Anspruch 1, da- steuert. Dieser Impulsausgang wird gleichzeitig einem durch gekennzeichnet, daß das Meßsignal über 35 Zähler für die Integration zugeführt. Ein Neigungseinen Summierverstärker (14) und einen In- detektor in Gestalt eines Differenziergliedes ist ebenvertivverstärker (20) zugeführt wird, daß das Aus- falls von der Eingangsspannung beaufschlagt, und gangssignal des Invertivverstärkers (20) außer- der Differentialausgang liegt an Schmitt-Triggern für dem auf eine analoge Integrierstufe (24, 28, 30) positive und negative Steigung an. Bei Ansprechen geschaltet ist, deren Ausgangssignal zusammen 40 dieser Schmitt-Trigger wird der Servomotor abmit dem Meßsignal am Eingang des Summier- geschaltet (USA.-Patentschrift 3 359 410).
Verstärkers (14) liegt, daß im Kreis der Integrier- Diese vorbekannten Anordnungen sind relativ aufstufe ein Schalter (26) liegt, welcher durch ein wendig. Sie erfordern einen Stellmotor, durch wel-Steuersignal von einem Programmgeber (24) peri- chen ein Potentiometer mechanisch verstellt wird,
odisch geschlossen wird, und daß das Steuersignal 45 Es ist eine Anordnung bekannt (französische über ein Gatter (36) geleitet ist, welches von dem Patentschrift 1 448 815), bei welcher zur Nullinien-Neigungsdetektor (F i g. 2, 40) bei Auftreten eines korrektur die Spannung mittels eines Spannungsden Schwellwert übersteigenden Signalanstiegs ge- Frequenz-Wandlers in eine Impulsfrequenz umsperrt wird. gesetzt wird, welche einen Zähler beaufschlagt. Der
2. Circuit arrangement according to claim 1, controls. This pulse output is also characterized by the fact that the measurement signal is supplied via 35 counters for integration. An inclination, a summing amplifier (14) and an detector in the form of a differentiating element is also supplied to the vertive amplifier (20) that the failure is acted upon by the input voltage, and the output signal of the invertive amplifier (20) is also applied to Schmitt triggers for the differential output the positive and negative slope on an analog integration stage (24, 28, 30). When it is activated, the output signal of which is together 40 this Schmitt trigger, the servomotor is switched off with the measurement signal at the input of the summing device (USA patent 3 359 410).
Amplifier (14) is that in the circle of integrating These previously known arrangements are relatively up-stage a switch (26), which is agile through a. They require a servomotor through which a potentiometer is mechanically adjusted by a wel control signal from a programmer (24),
odically is closed, and that the control signal 45. An arrangement is known (French via a gate (36) which is derived from the patent specification 1 448 815), in which the zero line inclination detector (Fig. 2, 40) at Occurrence of a correction, the voltage by means of a signal increase that exceeds the threshold value. Frequency converter is converted into a pulse frequency. is set, which acts on a counter. Of the

3. Schaltungsanordnung nach Anspruch 1 50 Zählerstand wird zwischen den Meßügnalen über ein oder 2, dadurch gekennzeichnet, daß der Nei- Gatter periodisch auf einen Speicher übertragen, wogungsdetektor einen zweiten Summierverstärker bei das Gatter von einem Taktgeber und einem Peak-(46) und einen zweiten Invertivverstärker (52) detektor gesteuert ist. Der Speicher enthält einen enthält, daß das Ausgangssignal des zweiten In- Digital-Analog-Wandler, welcher der anliegenden vertivverstärkers (52) einmal über einen zweiten 55 Spannung eine Korrekturspannung überlagert. Die Schalter (62) auf eine zweite Integrierstufe (56, Nullinie wird auf diese Weise gesteuert durch den 58, 60) geschaltet ist, deren Ausgang zusammen Taktgeber jeweils am Ende gleicher Meßzeitintervalle mit dem Meßsignal an dem zweiten Summier- korrigiert, wenn nicht der Peakdetektor am Ende des verstärker (46) anliegt und zum anderen auf eine Meßzeitintervalles das Auftreten eines Meßsignals dritte Integrierstufe (66, 68, 70), die durch einen 60 feststellt.3. Circuit arrangement according to claim 1 50 count is between the Meßügnalen over a or 2, characterized in that the Nei gate is periodically transmitted to a memory, weighing detector a second summing amplifier at the gate of a clock and a peak (46) and a second invertive amplifier (52) is detector controlled. The memory contains a contains that the output signal of the second in-digital-to-analog converter, which of the applied vertive amplifier (52) once superimposed a correction voltage via a second voltage. the Switch (62) to a second integration stage (56, zero line is controlled in this way by the 58, 60) is switched, the output of which together clocks at the end of the same measuring time intervals corrected with the measurement signal at the second summing, if not the peak detector at the end of the amplifier (46) is applied and on the other hand on a measuring time interval the occurrence of a measuring signal third integration stage (66, 68, 70), which is determined by a 60.

dritten Schalter (72) auf Null rückstellbar ist und Es ist weiterhin durch die französische Patentderen Ausgang Komparatoren (74,76) zum Ver- schrift 1 460 550 eine Schaltungsanordnung zur gleich mit vorgegebenen positiven und negativen Steuerung eines Peakintegrators bekannt. Es wird Schwellwerten beaufschlagt, daß von dem Pro- dort die anliegende Spannung auf einen Spannungsgrammgeber (34) der erste (26) und der zweite 65 Frequenz-Wandler gegeben. Die Ausgangsimpulse Schalter (62) periodisch während kurzer Ab- des Spannungs-Frequenz-Wandlers beaufschlagen gleichzeitintervalle und der dritte Schalter (72) zu einmal einen Hilfszähler und werden außerdem über Beginn der dazwischenliegenden Meßzeitinter- ein Gatter auf einen Ausgang gegeben, an dem einthird switch (72) is resettable to zero and it is still by the French patent whose Output comparators (74,76) for Verschrift 1 460 550 a circuit arrangement for known with predetermined positive and negative control of a peak integrator. It will Threshold values acted upon, that from the pro there the applied voltage to a voltage programmer (34) given the first (26) and second 65 frequency converters. The output pulses Switch (62) periodically act on the voltage-frequency converter for a short time simultaneous intervals and the third switch (72) to once an auxiliary counter and are also over Beginning of the intervening measuring time interval a gate is given to an output at which a

3 43 4

Hauptzahler für die Integration der Peaks Üegt Der sprechen des Schwellwertschalters das Einschalt-Main payer for the integration of the peaks. The speaking of the threshold switch the switch-on

Hilfszählerwird durch einen Taktgeber periodisch auf signal des Taktgebers für den ersten IntegratorAuxiliary counter is periodically generated by a clock on the signal of the clock for the first integrator

Null zurückgestellt und hat eine solche Kapazität sperrtReset zero and has such a capacity locks

daß er bei normalem Referenzsignal (Nullinie) am c) Am Eingang des zweiten Integrators ist der anEingang gerade noch keinen Übertragimpuls zwischen 5 liegenden Spannung (Meßsignal) mittels einer den Nullrückstellungen liefert Bei einer Abweichung vom Taktgeber gesteuerten Abgleichschaltung des Signals von der Nullinie liefert der Zähler dnen eine Korrekturspannucg entgegengeschaltet so Übertragimpuls jedesmal bevor er auf Null zurück- daß die Integratoreingangsspannung bei jedem gestellt wird. Dieser Übertragimpuls kippt eine bi- Taktsignal auf Null abgeglichen wird,
stabile Kippstufe. Dadurch wird ein Gatter von dem io
that with a normal reference signal (zero line) at the c) At the input of the second integrator the at input is just no carry pulse between 5 lying voltage (measuring signal) by means of a zero reset If a correction voltage is switched in the opposite direction, the carry pulse is always set before it goes back to zero, so that the integrator input voltage is set for each. This carry pulse flips a bi-clock signal is adjusted to zero,
stable tilting stage. This will add a gate to the io

einen Ausgang der bistabilen Kippstufe gesperrt und Die Erfindung kann in der Weise verwirklicht wer-an output of the bistable multivibrator is blocked and the invention can be implemented in the manner

ein zweites Gatter durch den anderen Ausgang der den, daß das Meßsignal über einen Summierverstär-a second gate through the other output of the that the measurement signal via a summing amplifier

bistabilen Kippstufe geöffnet. Ein Taktgeber liegt ker und einen Invertiwerstärker zugeführt wird, daßbistable flip-flop open. A clock is ker and an inverter amplifier is fed that

parallel an den jeweils anderen Eingängen der beiden das Ausgangssignal des Invertiwerstärkers außerdemIn addition, the output signal of the inverter amplifier is parallel to the other inputs of the two

Gatter an, und die Ausgänge der beiden Gatter be- 15 auf eine analoge Integrierstufe geschaltet ist, derenGate on, and the outputs of the two gates are connected to an analog integrating stage, whose

pufschlagen je einen Eingang einer weiteren bistabilen Ausgangssignal zusammen mit dem Meßsignal ambuffer each input of a further bistable output signal together with the measurement signal on

Kippstufe. Ein Ausgang dieser weiteren bistabilen Eingang des Summierverstärkers liegt, daß im KreisTilting stage. An output of this further bistable input of the summing amplifier is that in a circle

Kippstufe steuert das Gatter, über welches die Im- der Integrierstufe ein Schalter liegt welcher durch einThe flip-flop controls the gate, via which the im- the integrating stage is a switch which is through

pulse des Spannungs-Frequenz-Wandlers auf den Steuersignal von einem Programmgeber periodischpulse of the voltage-frequency converter on the control signal from a programmer periodically

Hauptzähler gegeben werden. Der Taktgeber kippt 20 geschlossen wird, und daß das Steuersignal über einMain counter are given. The clock toggles 20 is closed, and that the control signal is over

auch die erste bistabile Kippstufe in ihren Ausgangs- Gatter geleitet ist, welches von dem Neigungsdetektorthe first bistable multivibrator is also passed into its output gate, which is from the inclination detector

zustand zurück. Wenn ein Übertragimpuls erscheint, bei Auftreten eines den Schwellwert übersteigendencondition back. When a carry pulse appears, when one occurs that exceeds the threshold value

dann wird am Ende des zugehörigen Meßzeitraumes. Signalanstiegs gesperrt wird.then at the end of the associated measurement period. Signal rise is blocked.

d. h. bei Erscheinen des Taktimpulses, die zweite bi- Durch den Invertiwerstärker erfolgt eine Vorstabile Kippstufe gekippt und damit das Gatter für a$ zeichenumKehr des Eingangssignals. Wenn also durch die Impulse des Spannungs-Frequenz-Wandlers für eine Nulliniendrift ein beispielsweise positives Einden nächsten Meßzeitraum geöffnet. Das geschieht gangssigna! entsteht und der Neigungsdetektor noch wiederholt, bis das Meßsignal wieder auf die Null- nicht das Auftreten eines Peaks feststellt, dann wird linie absinkt. Dann fällt der Übertragimpuls vom dieses positive Eingangssignal als negatives Signal an Zähler weg und der nächste Taktimpuls kippt auch 30 dem Ausgang des Invertiwerstärkers integriert, und die zweite bistabile Kippstufe in ihren Ausgangs- es entsteht am Ausgang der analogen Integrierstufe zustand zurück, wodurch der Hauptzähler gesperrt ein ansteigendes Korrektursignal, bis das resultierende wird. Signal am Eingang des Summierverstärkers ver-d. H. When the clock pulse appears, the second bi- Through the inverter amplifier there is a pre-stable Flip-flop tilted and thus the gate for a $ sign reversal of the input signal. So if by the pulses of the voltage-frequency converter for a zero line drift, for example positive grounding open for the next measurement period. That happens gangssigna! arises and the tilt detector is still repeated until the measurement signal returns to zero - not the occurrence of a peak then becomes line descends. Then the carry pulse from this positive input signal occurs as a negative signal Counter off and the next clock pulse also toggles 30 integrated into the output of the inverter, and the second bistable multivibrator in its output - it arises at the output of the analog integrating stage state back, whereby the main counter blocked an increasing correction signal until the resulting will. Signal at the input of the summing amplifier

Bei diesem bekannten Peakdetektor hängt die Ein- schwindet. Dieser Abgleich erfolgt periodisch durchThe shrinkage depends on this known peak detector. This comparison is carried out periodically

und Ausschaltung der Integration von der absoluten 35 Schließen des im Kreis der Integrierstufe liegendenand switching off the integration of the absolute closing of the one in the circle of the integration stage

Abweichung zwischen Meßsignal und Nullinie ab. Schalters. Dieser Schalter kann natürlich ein elek-Deviation between the measurement signal and the zero line. Switch. This switch can of course be an elec-

Die Integration wird dabei nicht unterbrochen, wenn tronischer Schalter sein. Wenn der NeigungsdetektorThe integration is not interrupted if there is a tronic switch. When the tilt detector

z. B. ein Peak nicht auf Null zurückgeht, sondern mit das Auftreten eines Peaks feststellt, dann wird überz. B. a peak does not go back to zero, but determines the occurrence of a peak, then over

einem Sattel gleich in den nächsten Peak übergeht. das Gaiicr das Steuersignal für den Schalter gesperrt.a saddle goes straight to the next peak. the Gaiicr locked the control signal for the switch.

Der Erfindung liegt die Aufgabe zugrunde, eine 4° Der Schalter bleibt dann geöffnet, so daß ein weitererThe invention is based on the object of a 4 ° The switch then remains open, so that another

Schaltungsanordnung für die Nullinienkorrektur bei Nullinienabgleich nicht erfolgt,Circuit arrangement for the zero line correction in the case of zero line adjustment does not take place,

einem Peakintegrator zu schaffen, bei welcher eine Vorteilhafterweise ist vorgesehen, daß der Nei-to create a peak integrator, in which an advantageous provision is made that the

Verfälschung der Messung dadurch, daß bis zum gungsdetektor einen zweiten Summierverstärker undFalsification of the measurement in that a second summing amplifier and up to the movement detector

Ansprechen des Peakdetektors der Anfangsteil des einen zweiten Invertiwerstärker enthält, daß das Aus-Response of the peak detector contains the initial part of a second inverter amplifier that the output

Peaks mit abgeglichen wird und damit eine Verschie- 45 gangssignal des zweiten Invertiwerstärkers einmalPeaks is also balanced and thus a shift 45 output signal of the second inverter amplifier once

bung der Nullinie erfolgt, ausgeschlossen ist, bei wel- über einen zweiten Schalter auf eine zweite Integrier-exercise of the zero line takes place, is excluded in which a second switch to a second integrating

cher nicht durch Rauschen od. dgl. ein Peak vor- stufe geschaltet ist, deren Ausgang zusammen mitcher not due to noise or the like. A peak is switched in front, the output of which together with

getäuscht werden kann aber doch der Peakdetektor dem Meßsignal an dem zweiten SummierverstärkerHowever, the peak detector for the measurement signal at the second summing amplifier can be fooled

auf den Signalanstieg und nicht auf die absolute anliegt und zum anderen auf eine dritte Integrier-on the signal rise and not on the absolute and on the other hand on a third integrating

Signalamplitude anspricht und welche ferner einfach 50 stufe, die durch einen dritten Schalter auf Null rück-Signal amplitude responds and which furthermore simply step 50, which is reset to zero by a third switch.

und mit rein elektronischen Mitteln aufgebaut werden stellbar ist und deren Ausgang Kompensatoren zumand can be set up with purely electronic means and whose output is compensators for

kann. Vergleich mit vorgegebenen positiven und negativencan. Comparison with given positive and negative

Erfindungsgemäß wird das erreicht durch die Ver- Schwellwerten beaufschlagt, daß von dem Programm-According to the invention, this is achieved by acting on the threshold values that the program

einigung der nachstehenden Merkmale: geber der erste und der zweite Schalter periodischAgreement of the following features: Transmitter the first and the second switch periodically

55 während kurzer Abgleichzeitintervalle und der dritte55 during short calibration time intervals and the third

a) Ein erster Integrator, der von der verstärkten Schalter zu Beginn der dazwischenliegenden Meßanliegenden Spannung beaufschlagt ist, erzeugt zeitintervalle geschlossen wird und daß die Komparaein analoges Korrektursignal, welches der an- toren eine Auswerter-Logikschaltung steuern, die das liegenden Spannung entgegengeschaltet ist, und Gatter bei Auftreten eines Peaks sperrt.a) A first integrator from the amplified switch at the beginning of the intervening measurement Voltage is applied, time intervals are generated and the Komparaein is closed analog correction signal, which of the an- tors control an evaluator logic circuit that controls the lying voltage is connected in the opposite direction, and the gate blocks when a peak occurs.

der erste Integrator ist von einem Taktgeber 60 Eine solche Schaltungsanordnung bringt einenthe first integrator is from a clock generator 60. Such a circuit arrangement brings one

periodisch zur Korrektursignalbildung einschalt- wesentlichen Vorteil: Die Nullinienkorrektur erfolgtswitch-on periodically to generate the correction signal - significant advantage: The zero line correction takes place

bar, wobei diese Einschaltung durch einen Peak- jeweils periodisch, und zwar nachdem in dem davor-bar, whereby this activation by a peak - periodically, namely after in the previous

detektor (F i g. 2) hei Auftreten eines Peaks ver- liegenden Meßzeitintervall von dem Neigungsdetektordetector (FIG. 2) when a peak occurs, measuring time interval from the inclination detector

hindert wird. festgestellt worden ist, daß der Signalanstieg den vor-is prevented. it has been determined that the signal rise corresponds to the previous

b) Der Peakdetektor enthält einen durch den Takt- 65 gegebenen Schwellwert noch nicht überschritten hat. geber periodisch rückstellbaren zweiten Integra- Während des Meßzeitintervalles selbst erfolgt keine tor, dessen Ausgang über einen Schwellwert- Nullinienkorrektur. Wenn während des Meßzeitinterschalter ein Gatter so steuert, daß es bei An- valles der Schwellwert überschritten wird, und dasb) The peak detector contains a threshold value given by the clock 65 has not yet exceeded. encoder periodically resettable second integra- During the measuring time interval itself there is no gate, the output of which is via a threshold value zero line correction. If during the measuring time switch controls a gate in such a way that the threshold value is exceeded when it occurs, and that

Auftreten eines Peaks festgestellt wird, dann unter- Widerstand 64 zusammen mit der Meßspanttung am bleibt die Nullinienkorrektur. Es wird dabei durch Eingang des Summierverstärkers 46. die dritte integrierstufe von dem mittleren Signal- Das Signal im Punkte B liegt außerdem an einerIf a peak occurs, the zero line correction remains under resistance 64 together with the measuring frame on. It is thereby through the input of the summing amplifier 46. the third integrating stage of the middle signal. The signal at point B is also at one

anstieg in dem Meßzeitintervall ausgegangen. Im dritten Integrierstufe an, bestehend aus einem WiderGegensatz zu vorbekannten Anordnungen, die mit 5 stand 66, einem Verstärker 68 und einem ]£ondeh-> einem differenzierenden Neigungsdetektor arbeiten, sator70 im Gegenkopplungskreis. Parallel zu dem wird bei der erfindungsgemäßen Schaltungsanordnung Kondensator 70 liegt ein Schalter 72. Das integrierte auch der untere Anfangsteil des Peaks bis zum An- Signal im Punkte C am Ausgang der dritten Integrier^ sprechen des Nelgüngsdetektors schon erfaßt und stufe 66, 68, 70 beaufschlagt zwei Komparatoren 74; nicht durch die Nullinienkorrektur unterdrückt. Ein io 76, die \on Schaltstufen gebildet sein können, welche hierdurch bei vorbekannten Einrichtungen entstehen- kippen, wenn das Signal im Punkte C einen vor- j der systematischer Fehler wird vermieden. gegebenen positiven bzw. negativen Schwellwert er- ;increase in the measuring time interval assumed. In the third integration stage, consisting of a contradiction to previously known arrangements, which stood with 5 66, an amplifier 68 and a] £ ondeh-> a differentiating inclination detector work, sator70 in the negative feedback circuit. In parallel with that If the circuit arrangement according to the invention capacitor 70 is a switch 72. The integrated also the lower starting part of the peak up to the on signal at point C at the output of the third integrator ^ speak of the Nelgüngsdetektors already detected and stage 66, 68, 70 applied to two comparators 74; not suppressed by the zero line correction. An io 76, which \ on switching stages can be formed, which this results in tilting in previously known devices when the signal at point C has a previous j the systematic error is avoided. given positive or negative threshold value;

Die Erfindung ist nachstehend an einem Ausfüh- reicht. Die Komparatoren 74 und 76 steuern die j rungsbeispiel unter Bezugnahme auf die Zeichnungen Logik-Schaltung 40. jThe invention is based on one embodiment below. The comparators 74 and 76 control the j approximate example with reference to the drawings logic circuit 40. j

näher erläutert: 1S ^'e Logik-Schaltung kann beispielsweise nach Art ' explained in more detail: 1 S ^ ' e logic circuit can, for example, like '

Fig. I zeigt die Schaltung für die Nullinienkorrek- der deutschen Oficnlegungsschrift 1 903698, Fig. 3, ! tur; aufgebaut sein.Fig. I shows the circuit for the zero line correction of the German Offenlegungsschrift 1 903698, Fig. 3,! door; be constructed.

F i g. 2 zeigt den zugehörigen Neigungsdetektor. Die Schalter 62 und 72 werden ebenfalls von demF i g. 2 shows the associated tilt detector. The switches 62 and 72 are also of the

In Fig. 1 liegt das Meßsignal an einer Klemme 10 Programmgeber34 gesteuert, und zwar so, daß der über einen Widerstand 12 am Eingang eines Summier- ao Schalter 62 zusammen mit dem Schalter 26 während Verstärkers 14 an. Mit 16 ist der Gegenkopplungs- relativ kurzer Abgleich/.eitintervalle geschlossen wird, widerstand des Summierverstärkers 14 bezeichnet. während der Schalter 72 kurzzeitig zu Beginn jedes Das Ausgangssignal des Verstärkers 14 liegt über Meßzeitintervalles, also das Intervall zwischen zwei einen Widerstand 18 an einem Invertivverstärker 20 aufeinanderfolgenden Abgleichzeitintervallen, gemit einem Gegenkopplungswiderstand 22 an. Das as schlossen wird und die Integrierstufe 66.68,70 auf Signal im Punkte A am Ausgang des Invertivverstär- Null zurückstellt.In FIG. 1, the measurement signal is controlled at a terminal 10, program generator 34, in such a way that the amplifier 14 is present via a resistor 12 at the input of a summing ao switch 62 together with the switch 26. With 16 the negative feedback relatively short adjustment / .eitintervalle is closed, resistance of the summing amplifier 14 is designated. while the switch 72 for a short time at the beginning of each the output signal of the amplifier 14 so the interval is greater than the measuring time interval, between two a resistor 18 to a Invertivverstärker 20 consecutive adjustment time intervals, GEMIT a negative feedback resistor 22 at. The AS is closed and the integrating stage 66.68.70 resets to the signal at point A at the output of the invertive amplifier zero.

kers 20 wird einem Analog-Digital-Wandler zu- Die Wirkungsweise der beschriebenen Anordnungkers 20 is an analog-to-digital converter. The mode of operation of the arrangement described

geführt, d. h. einer Schaltung, welcher das Signal in ist wie folgt: Solange der vorgegebene Grenzwert der eine dazu proportionale Impulsfrequenz umsetzt. Signalanstiegsrate noch nicht überschritten wird, also Diese Impulsfrequenz wird einem von dem Neigungs- 30 noch kein Peak sondern Nulliniendrift vorliegt, wird detektor in bekannter Weise gesteuerten Zähler zu- über den Schalter 26 und den Integrator 24,28, 30 geführt, wobei der Zählerstand dann dem Integral die Nullinie periodisch auf Null korrigiert, so daß des Meßsignals über der Zeit proportional ist. also das Signal im Punkte A verschwindet. In gleicherout, ie a circuit which the signal in is as follows: As long as the predetermined limit value converts a pulse frequency proportional to it. Signal rate of increase is not yet exceeded, i.e. this pulse frequency is not yet a peak but zero line drift from the slope 30, the detector is fed to the counter controlled in a known manner via the switch 26 and the integrator 24, 28, 30, the counter reading then the integral corrects the zero line periodically to zero, so that the measurement signal is proportional to the time. so the signal at point A disappears. In the same

Das Signal im Punkte A wird außerdem über einen Weise wird periodisch während der Abgleichzeitinter-Widerstand 24 und einen Schalter 26 einer Integrier- 35 valle über den Schalter 62 und den Integrator 56,58, stufe zugeführt, bestehend aus einem Verstärker 28, 60 das Meßsignal am Eingang des Summierverstäreinem Kondensator 30 im Gegenkopplungszweig und kers 46 bei dem Neigungsdetektor kompensiert. Es dem Widersland 24, die zusammen einen Miller- wird also zu Beginn jedes Meßzeitinlervalles das Integrator bilden. Der Ausgang des Miller-Integrators Signal im Punkte B auf Null gebracht. Zu Beginn ist über einen Widerstand 32 ebenfalls auf den Ein- 40 jedes Meßzeitintervalles wird durch Schließen des gang des Summierverstärkers 14 geschaltet. Der Schalters 72 auch die Integrierstufe 66,68,70 aur Schalter 26 wird von einem Programmgeber 34 über Null zurückgestellt. Wenn während des Meßzeitinterein Gatter 36 und eine Treiberstufe 38 gesteuert. Das valles ein Signalanstieg über diesen abgeglichenen Gatter 36 wird außerdem von einer Logik-Schaltung Wert hinaus stattfindet, so wird das dadurch im 40 des Neigungsdetektors gesteuert. 45 Punkte B entstehende Signal von der IntegrierstufeThe signal at point A is also fed periodically during the adjustment time interval resistor 24 and a switch 26 of an integrating valle via switch 62 and integrator 56, 58, stage, consisting of an amplifier 28, 60 the measurement signal at the input of the summing amplifier a capacitor 30 in the negative feedback branch and kers 46 in the inclination detector. It the contradiction 24, which together form a Miller interval, that is, the integrator at the beginning of each measuring time interval. The output of the Miller integrator signal at point B is brought to zero. At the beginning, a resistor 32 is also used to switch to the input 40 of each measuring time interval by closing the output of the summing amplifier 14. The switch 72 and the integrating stage 66, 68, 70 aur switch 26 is reset by a programmer 34 above zero. If a gate 36 and a driver stage 38 are controlled during the measuring time. The valles a signal increase via this balanced gate 36 is also carried out by a logic circuit value, so this is controlled in the 40 of the inclination detector. 45 points B resulting signal from the integration stage

Der Neigungsdetektor ist in Fig. 2 dargestellt. An 66,68,70 über das Meßzeitintervall integriert und einem Eingang 42 des Neigungsdetektors liegt eben- es entsteht ein Signal im Punkte C. Wenn dieses falls das Meßsignal. Dieses Meßsignal liegt über Signal den vorgegebenen Schwellwert überschreitet einem Widerstand 44 an einem Summierverstärker und damit das Auftreten eines Peaks anzeigt, kippt 46 mit einem Gegenkopplungswiderstand 48. Der 50 die Schaltstufe 74. Die Logikschaltung 40 liefert ein Ausgang des SenaaieTverstärkers liegt über einen entsprechendes Signal, welches die Integration der Widerstand 59 m einem Invertivverstärker 52 mit Ausgangsfrequenz des Analog-Digital-Wandlers einem Gegenkoppleagswiderstand 54. Am Ausgang durch den (nicht dargestellten) Zähler erntetet und des Invertrwerstärkers 52 entsteht im Punkte B ein außerdem über das Gatter 36 das Steeersigaal fürThe tilt detector is shown in FIG. Integrated at 66, 68, 70 over the measuring time interval and an input 42 of the inclination detector, a signal is generated at point C. If this is the measuring signal. This measurement signal is above the predetermined threshold value, exceeds a resistor 44 on a summing amplifier and thus indicates the occurrence of a peak, 46 toggles with a negative feedback resistor 48. The 50 switches the switching stage 74. The logic circuit 40 supplies an output of the Senaaie amplifier is via a corresponding signal, which harvests the integration of the resistor 59 m an invertive amplifier 52 with output frequency of the analog-digital converter a negative feedback resistor 54. At the output through the counter (not shown) and the inverter 52 arises at point B also via the gate 36 the Steeersigaal for

des I gof the I g

Signal, dessen Polarität der Polarität des Signais am ss den Schalter 26 sperrt. Der Schalter 26 WeMM daher Eingang des Samsnerverstarkers gleichgerichtet ist. dann geöffnet, so daß keine weitere NuHinienkorrek-Dieses Signal en Punkte B wird einmal einer Inte- tür erfolgt. Bei der beschriebenen Anordnung ergibt grierstufe zugeführt, die einen Widerstand 56, einen sich der Vorteil, daß in diesem FaH auch Ae Korrek-VerstärkerSS and einen Kondensatoren im Gegen- tür des Signalanstiegs in dem letzten, den Beginn kopphmgskreis enthält und ebenfalls einen Milter- 6» eines Peaks anzeigenden Mefietres unter-Integrator bildes. Zwischen dem Widerstand 56 and bleibt. Das ist richtig, deaa dieser Signalanstieg ist dem Verstärker 58 Hegt em Schalter 62. Der Ausgang nicht auf Nullmiendrift zurückzufebrea sondern bedes MiRer-integrators 56,58,69 liegt über einen reits der Beginn des η messeaden Peaks.Signal, the polarity of which blocks the polarity of the signal on the ss switch 26. The switch 26 WeMM is therefore rectified input of the Samsner amplifier. then opened, so that no further line correction This signal at points B is made once to an internal door. In the described arrangement, a resistor 56 is supplied which has the advantage that, in this case, Ae Korrek amplifier SS and a capacitor in the opposite door of the signal rise in the last, the beginning of the coupling circuit, and also a milter circuit »Of a peaks indicating mefietres under integrator image. Between the resistor 56 and remains. That is correct, but this signal rise is due to the amplifier 58. It has a switch 62. The output does not return to zero drift but rather the MiRer integrator 56,58,69 is above the beginning of the η measuring peak.

Hierzu 2 Blatt ZeichFor this 2 sheets of characters

Claims (1)

valle geschlossen wird und daß die Komparatoreuvalle is closed and that the Komparatoreu Patentansprüche: (74, 76) eine Auswerttff-Logikschaltung (40)Claims: (74, 76) an evaluation logic circuit (40) steuern, die das Gatter (36) bei Auftreten einescontrol the gate (36) when a L Schaltungsanordnung für die Nullinien- Peaks sperrt,L circuit arrangement for the zero line peaks blocks, korrektur bei einem Peakintegrator, gekenn- 5Correction for a peak integrator, marked 5 zeichnet durch die Vereinigung der nach- is characterized by the association of the stehenden Merkmaie:standing characteristics:
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