DE2052671A1 - Integrated semiconductor circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 238000011109 contamination Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VMPVEPPRYRXYNP-UHFFFAOYSA-I antimony(5+);pentachloride Chemical compound Cl[Sb](Cl)(Cl)(Cl)Cl VMPVEPPRYRXYNP-UHFFFAOYSA-I 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 241000881711 Acipenser sturio Species 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
20528712052871
Nippon Electric Coap&nr, Ltd. P 2298 7-15. Shiba Gochom, Minato-ku Tokio , JapanNippon Electric Coap & nr, Ltd. P 2298 7-15. Shiba Gochom, Minato-ku Tokyo, Japan
Vertreter:Representative:
7OOO Stuttgart 17OOO Stuttgart 1
Di· Erfindan* betrifft eine integrierte Halbleiterschaltung.The inventor relates to a semiconductor integrated circuit.
tilt integrierte Halbleiterschaltung besteht aus aktiven and passiven Elementen, die in eine Haupteberfliehe eine» Halbleitersubstrats eingebaut sind. Dies· Eleeente werdentilt integrated semiconductor circuit consists of active and passive elements, which in a main overflow a » Semiconductor substrate are built. This will become an element
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BAD OnIGiNALBAD ONIGiNAL
über eine Metallschicht, die eich auf einem Isolierfilm befindet, miteinander verbunden, wodurch eine elektronische Schaltung geschaffen wird, die Schalt- oder Verstärkungsvorgänge durchführen kann· Bei einer derartigen integrierten Halbleiterschaltung treten verschiedene störende Effekte auf, da verschiedene Eleneme in eines Substrat eingebaut sind. Dadurch kann ein Betriebsausfall verursacht werden. Zu* Beispiel sind bei einer integrierten MOS-Halbleitorschaltung die Schaltungselemente elektrisch voneinander isoliert und die Schaltungselemente werden durch eine Verdrahtung betrieben. In der Praxis vird jedoch ein Störkanal zwischen den Elementen erzeugt, die voneinander isoliert sein sollten, wenn eine Yerdrahtungsmetallschicht, an die eine hohe Spannung gelegt wird, auf dem Isolierfilm vorhanden ist, der sich zwischen den Elementen befindet. I/ah er tritt eic 5törieckstrom auf.via a metal layer that is calibrated on an insulating film is connected to each other, thereby creating an electronic circuit that can perform switching or amplifying operations Integrated semiconductor circuit occur various disruptive effects, since different Eleneme in one Substrate are built in. This can cause a break in operation. To * example are for a Integrated MOS semiconductor circuit, the circuit elements are electrically isolated from one another and the circuit elements are operated by wiring. In the In practice, however, an interfering channel is created between the elements which should be isolated from each other if one Wiring metal layer to which a high voltage is applied is present on the insulating film that is located between the elements. I / ah it occurs with a triangular current.
Der Grund für den Störleckstrom ist eine Inversionsschicht, die auf der Halbleiteroberfläche infolge einer hohen Spannung, die an den Bereich an des Isolierfilm zwischen den Elementen angelegt wird, induziert wird, und so ein leitender Kanal zwischen den Elementen gebildet vird.The cause of the parasitic leakage current is an inversion layer which is induced on the semiconductor surface due to a high voltage applied to the area of the insulating film between the elements to form a conductive channel between the elements.
Lie Schwellenspannung V_ des >*05—Feldeffekttraneistors, der für die integrierte MOS-Kalbleiterschaltung verwendet wird, kann ausgedrückt werden durch:Lie threshold voltage V_ of the> * 05 field-effect transistor, which is used for the integrated MOS semiconductor circuit can be expressed by:
wobei η cc ctie effektive Oberf lazhenlaäungsd:. :h:t pro Placheneinnei t,where η cc ctie the effective surface area :. : h: t pro Placheneinnei t,
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BAD ORIGINALBATH ORIGINAL
'·.. die Ladung pro Flächeneinheit in der Kanalverarmungsrandschicht, '· .. the charge per unit area in the canal depletion edge layer,
die Dielektrizitätskonstante des Isolierfilms und t die Dicke des Isolierfilms ist.the dielectric constant of the insulating film and t is the thickness of the insulating film.
Im allgemeinen ist der Isolierfilm, der in einer integrierten MOS-Halbleiterschaltung, deren aktives Element gewöhnlich ein p-Kanal-MOS-Transistor ist, ein thermisch oxidierter Siliciumoxidf ilm. Die Schwell en spannung V desIn general, the insulating film that is integrated in a MOS semiconductor circuit, its active element is usually a p-channel MOS transistor, a thermal oxidized silica film. The threshold voltage V des
ä MOS-Transistors wird durch die Dicke des Silidm oxidf ilms f ä MOS transistor is through the thickness of the Silidm oxide film f
seines Steuerbereichs gesteuert. Wenn der Siliciueoxidfilm des Steuerbereichs etwa 0,2 Mikron dick ist, beträgt die Schvellenspannung VT1 etwa 3 bis 5 V.(Die Schwellenspannung V in dem Steuerbereich wird mit V1 bezeichnet. Alle im folgenden angegebenen Werte sind absolute Werte.)controlled by its control area. When the Siliciueoxidfilm the control range is about 0.2 microns thick, the S c hvellenspannung V T1 is (is denoted by V 1, the threshold voltage V in the control region. All values below are absolute values.) From about 3 to 5 V.
Gewöhnlich ist der silleiimoxidfilm zwischen den Elementen etwa 1,5 Mikron dick und die Schwellenspannung V_2 in diesem Bereich beträgt etwa 20 V. (Die Schwellenspannung V zwischen den Elementen wird mit V_„ bezeichnet.)Usually the silicon oxide film between the elements is about 1.5 microns thick and the threshold voltage V_ 2 in this area is about 20 V. (The threshold voltage V between the elements is denoted by V_ ".)
Wenn eine Spannung, die grosser als V_„ ist, an die Ver- g When a voltage larger than V_ "is the encryption g
drahtungsmetallschicht auf dem Silicium1.oxid film zwischen den Elementen angelegt wird, wird ein Störkanal unmittelbar unter der Verdrahtungsmetallschicht gebildet, und ein Störstrom fließt zwischen den Elementen« Diese Erscheinung wird allgemein als Stör-MOS-Effekt bezeichnet. Wenn eine Verdrahtungsmetallschicht, an die eine hohe Spannung angelegt wird, in der Nähe des Bereichs zwischen den Elementen vorhanden ist, wird die Ladung von der Verdrahtungs-drahtungsmetallschicht is applied on the silicon film 1 .oxid between the elements, an interference channel is formed immediately below the wiring metal layer, and a noise current flows between the elements "This phenomenon is generally referred to as sturgeon MOS effect. When a wiring metal layer to which a high voltage is applied is present near the area between the elements, the charge from the wiring
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metallschicht auf den SiliciuMoxidf ilm in der Nähe des Bereichs zwischen den Elementen verteilt und das Potential des Siliciumoxidfiltns nahe der Verdrahtungsinetallschicht steigt an. Dadurch wird ein Störkanal an der Substratoberfläche zwischen den Elementen gebildet und es tritt ein Leckstrom auf. Da diese Erscheinung insbesondere in dem Randbereich der Verdrahtungsmetallschicht auftritt, wird sie auch als Randeffekt bezeichnet. Das Auftreten des Randeffekte hängt von der äußeren Atmosphäre und der angelegten Spannung ab. Je größer die Feuchtigkeit und Je höher die angelegte Spannung ist, desto häufiger tritt der Randeffekt auf. Dies ist als eine der Ursachen bekannt, die zu einem Ausfall der integrierten MOS-Halbleiterschaltung führen.metal layer on the silicon oxide film near the Area distributed between the elements and the potential of the silicon oxide filter near the wiring metal layer rises. As a result, an interference channel is formed on the substrate surface between the elements and a leakage current occurs. As this phenomenon occurs particularly in the edge area of the wiring metal layer occurs, it is also known as the edge effect. The occurrence of the edge effect depends on the external atmosphere and the applied voltage. The greater the humidity and the higher the applied voltage, the more often the edge effect occurs. This is known as one of the causes leading to failure of the lead integrated MOS semiconductor circuit.
Ein solcher Ausfall kann verhindert werden, wenn die Schwellenspannung V_„ auf einen Wert über der Spannung der verwendeten Energiequelle erhöht wird. Zum Zwecke der Erhöhung der Schwellenspannung VT„ ist ein Verfahren bekannt, bei dem die Substratoberflächendichte wenigstens eines Teils zwischen den Elementen erhöht wird. Dieses Verfahren ist beispielsweise in der US-Patentschrift 3 456 I69 beschrieben. Der Randeffekt kann jedoch durch dieses Verfahren nicht verhindert werden.Such a failure can be prevented if the threshold voltage V_ "is increased to a value above the voltage of the energy source used. For the purpose of increasing the threshold voltage V T i, a method is known in which the substrate surface density of at least a part between the elements is increased. This process is described, for example, in US Pat. No. 3,456,169. However, the edge effect cannot be prevented by this method.
Im allgemeinen ist bei einer integrierten MOS-Halbleiterschaltung der Abstand zwischen den Elementen klein und beträgt etwa 15 Mikron. In der Praxis ist es sehr schwer, zu erreichen, daß die Verunreinigung, deren Leitungstyp der gleiche ist wie der des Substrats in dem schmalen Bereich zwischen den Elementen tief diffundiert ist, daIn general, in an MOS semiconductor integrated circuit, the distance between the elements is small and is about 15 microns. In practice it is very difficult to obtain the impurity, its conductivity type is the same as that of the substrate in the narrow area between the elements is deeply diffused because
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dem Photoätzverfahren Grenzen, gesetzt; sind. Es ist daher sehr wahrscheinlich, daß sich der tief diffundierte Bereich zwischen den Elementen mit der Quelle, dem Abfluß usw. des Elements überlappt, dessen Leitungstyp von dem des Substrats verschieden ist. Daher wird die Stehinversion s spannung an dem pn-übergang niedrig. Im Betriebszustand der integrierten MOS-Schaltung wird eine Sperrvorspannung an einen derartigen Überlappten pn-übergang angelegt, der eine niedrige Stehinversionsspannung besitzt. Daher muß die Stehinversionsspannung an dem pn-übergang größer als die der verwendeten Spannungsquelle sein. Um jthere are limits to the photo-etching process; are. It is therefore very likely that the deeply diffused area between the elements is with the source, the drain etc. of the element whose conductivity type is different from that of the substrate. Hence the standing inversion s voltage at the pn junction is low. In the operating state of the integrated MOS circuit, a reverse bias voltage is applied applied to such an overlapped pn junction, which has a low withstand inversion voltage. Therefore, the withstand inversion voltage must be applied to the pn junction greater than that of the voltage source used. To j
eine Stehinversionsspannung zu erhalten, die größer ist ™obtain a withstand inversion stress that is greater ™
als die Spannung der Energiequelle, ist es nötig, daß die Oberflächendichte der Schicht, die in den Bereich zwischen den Elementen diffundiert ist, nicht so groß ist. Andererseits muß die Oberflächendichte so groß wie möglich sein, um die Schwellenspannung V^2 zu erhöhen. Es ist daher sehr schwer, eine vollkommene Isolierung zwischen den Elementen und eine hohe Schwellenspannung V durch Diffusion eines Bereiche mit hoher Oberflächendichte nur in dem notwendigen Bereich auf der Substratoberfläche zwischen den Elementen zu erhalten.as the voltage of the power source, it is necessary that the surface density of the layer diffused in the area between the elements is not so great. On the other hand, the surface density must be as large as possible in order to increase the threshold voltage V ^ 2 . It is therefore very difficult to obtain perfect isolation between the elements and a high threshold voltage V by diffusing a high surface density area only in the necessary area on the substrate surface between the elements.
Der Erfindung liegt daher die Aufgabe zugrunde, eine ä The invention is therefore the object of a similar
integrierte Halbleiterschaltung zu schaffen, bei der kein Leckstrom auftritt.to create integrated semiconductor circuit in which no leakage current occurs.
Gelöst wird diese Aufgabe durch ein Halbleitersubstrat alt einem bestimmten Leitungstyp, Bereiche für Schaltungselemente, die durch Diffusion einer Verunreinigung gebildet sind, deren Leitungstyp von dem des SubstratsThis task is solved by a semiconductor substrate of a certain conductivity type, areas for circuit elements, formed by diffusion of an impurity whose conductivity type is different from that of the substrate
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verschieden ist, einen stark diffundierten Bereich, der durch Diffusion einer Verunreinigung mit dem Leitungstyp des Substrats in de« Bereich mit Ausnahme der Bereiche der Schaltungselemente gebildet ist, wobei die Oberflächendichte des stark diffundierten Bereichs größer ist als die des Substrats und kleiner als die Oberflächendichte, deren entsprechende Stehinversionsspannung an einem pn-übergang, der durch Überlappung mit den Schaltungselementbereichen gebildet ist, so groß ist wie die Spannung der Energiequelle, eine Isolierschicht, die auf einem ausgewählten Bereich des Substrats gebildet ist, und einen Verdrahtungsmetalleiter, der auf einem vorbestimmten Bereich des Subirate und der Elemente gebildet ist und die Elemente verbindet.is different, a highly diffused area that by diffusion of an impurity with the conductivity type of the substrate in the area with the exception of the areas of the circuit elements is formed, the surface density of the highly diffused area being greater is than that of the substrate and smaller than the surface density, its corresponding withstand inversion stress a pn junction formed by overlapping with the circuit element regions is as large as that Voltage of the power source, an insulating layer formed on a selected area of the substrate and a wiring metal conductor formed on a predetermined area of the substrate and the elements is and connects the elements.
Die Oberflächendichte des stark diffundierten Bereichs sollte etwa das 10- bis 100-fache der des Substrats betragen· The surface density of the heavily diffused area should be about 10 to 100 times that of the substrate
Durch Diffusion der Verunreinigung in dem Bereich mit Ausnahme der Elemente kann der Sperrstrom, der durch den Stör-MOS-Effekt erzeugt wird, beseitigt werden. Insbesondere wird der Randeffekt wirksam verhindert« Außerdem kann die Zuverlässigkeit der integrierten Halbleiterschaltung verbessert und die effektive Leistungsfähigkeit erhöht werden.By diffusing the impurity in the area with Except for the elements, the reverse current generated by the noise MOS effect can be eliminated. In particular the edge effect is effectively prevented «In addition, the reliability of the semiconductor integrated circuit improved and the effective performance increased.
Da die Erfindung insbesondere auf eine integrierte MOS-ilalbleiterschaltung anwendbar ist, wird nachstehend ein Aueführungebeispiel einer derartigen Schaltung gemäß der Erfindung anhand der Figuren 1 bis k erläutert. Es zeigtiSince the invention can be applied in particular to an integrated MOS semiconductor circuit, an exemplary embodiment of such a circuit according to the invention is explained below with reference to FIGS. 1 to k. It shows
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Fig. 1 ein Schaltbild eines Ein-Bit-Schieberegisters unter Verwendung von MOS-Transistoren,Fig. 1 is a circuit diagram of a one-bit shift register below Use of MOS transistors,
Fig. 2 den üblichen Aufbau einer integrierten Schaltung unter Zugrundelegung des Schaltbildes der Fig. 1,FIG. 2 shows the usual structure of an integrated circuit on the basis of the circuit diagram of FIG. 1,
Fig. 3 den Aufbau einer integrierten MOS-Halbleiterschaltung gemäß der Erfindung und3 shows the structure of an integrated MOS semiconductor circuit according to the invention and
Fig. k ein Diagramm mit Kennlinien der integrierten MOS-Halbleiterschaltung gemäß der Erfindung.FIG. K is a diagram showing characteristics of the MOS semiconductor integrated circuit according to the invention.
Fig. 1 zeigt ein Schaltbild eines Ein-Bit-Schieberegisters, das auf einem p-Kanal-MOS-Transistor aufgebaut ist. Q1 und tj, sind die Haupt-MOS-Transistoren, Q2 und Q_ die Last-MOS-Transistoren, die als Widerstände betrieben werden, Q„ und Q,- die Steuer-MOS-Transistoren, die durch Taktimpulse 0.. und 0 betätigt werden, V™ die Energiequelle für diese Transistoren und V. ein Eingangs- und V , ein Ausgangs-1 shows a circuit diagram of a one-bit shift register which is constructed on a p-channel MOS transistor. Q 1 and tj are the main MOS transistors, Q 2 and Q_ are the load MOS transistors, which are operated as resistors, Q "and Q, - the control MOS transistors, which are triggered by clock pulses 0 .. and 0 are actuated, V ™ the energy source for these transistors and V. an input and V, an output
xn outxn out
signal.signal.
Fig. 2 ist eine Aufsicht eines Beispiels einer integrierten Schaltung, die du:nch Diffusion einer p-Verunreinigung der Oberflächendichte 10 ' (1/cnr) als Quellen- und Abfluß-Fig. 2 is a top plan view of an example of an integrated circuit formed by diffusing a p-type impurity of the Surface density 10 '(1 / cnr) as source and drainage
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bereich in ein η-Substrat der Oberflächendichte 2 χ 10 . (l/cm ) aus der in Fig. 1 gezeigten Schaltung hergestellt ist. 1 ist eine Versorgungsleitung, 2 ein Verdrahtungsmetal leiter für den Taktimpuls 0-, 3 der Last~MOS-Transii?tor Q , '4 der Transistor Q , der als durch den Taktimpuls 0. betriebene Steuerelektrode dient, 5 eine Eingangsleitung, 6 der Haupt-HOS-Transistor Q.j , 7 der Last-MOS-Transistor Q , 8 der Haupt-MOS-Transistor Q, , 9 der Transistor Q,,area into an η substrate with a surface density of 2 χ 10. (l / cm) is made from the circuit shown in FIG. 1 is a supply line, 2 a wiring metal conductor for the clock pulse 0-, 3 the load MOS transistor Q, 4 the transistor Q, which serves as a control electrode operated by the clock pulse 0, 5 an input line, 6 the main -HOS transistor Qj, 7 the load MOS transistor Q, 8 the main MOS transistor Q,, 9 the transistor Q ,,
der ale durch den Impuls 02 betätigte Steuerelektrode dient, 10 eine Ausgangeleitung, 11 ein Verdrahtungsmetallleiter für den Taktimpuls 02 und 12 eine Erdungsleitung.the all control electrode actuated by the pulse 0 2 is used, 10 an output line, 11 a wiring metal conductor for the clock pulse 0 2 and 12 a grounding line.
In dieser in Fig. 2 gezeigten integrierten Schaltung wird ein Eingangsinformation auf die Eingangsleitung 5 gegeben und zu dem Haupt-MOS-Transistor 6 und dann weiter zu dem Haupt-MOS-Transistor 8 durch den Taktimpuls 01 geleitet, der dem Transistor 4 zugeführt wird. Die Information wird dann zu der Ausgangsleitung 10 durch den Taktimpuls 0„ übertragen, der dem Transistor 9 zugeführt wird. In diesem Fall werden die Transistoren 3 und 7 als Last-MOS-Transistoren betrieben. In einer derartigen integrierten MOS-Halbleiterschaltung stellt der Störleckstrom infolge des Stör-MOS-Effekts bzw. des Randeffekts einen wesentlichen Grund für die Verschlechterung der Eigenschaften dar. Insbesondere wird die Information an der Stelle A zwischen den Transistoren k und 8 gehalten, bis die Steuerelektrode des Transistors 9 durch den Taktimpuls 02 geöffnet ist. Venn ein Leckstrom zwischen den Stellen A und B erzeugt wird, der durch eine gestrichelte Linie angegeben ist, näalich zwischen den Stellen A und B zwischen den Transistoren 6 und 8, fließt der Strom in die Stelle B und die Information wird nicht mehr an der Stelle A gehalten. In Fig. 2 befindet sich die VerdrahtungstnetalIschicht 11 für den Taktimpuls 0_ nahe dem Bereich von A und B, wie die gestrichelte Linie angibt. Die Spannung der Schicht 11 ist impulsförmig und stark negativ. Daher wird eine negative Ladung auf dem Oxidfilm von der Metallschicht 11 her verteilt und der entsprechende Bereich an dem Silicüiar oxidf ilm weist ein ein-In this integrated circuit shown in FIG. 2, input information is given on the input line 5 and passed to the main MOS transistor 6 and then further to the main MOS transistor 8 by the clock pulse 0 1 which is supplied to the transistor 4 . The information is then transmitted to the output line 10 by the clock pulse 0 ″, which is fed to the transistor 9. In this case, the transistors 3 and 7 are operated as load MOS transistors. In such an integrated MOS semiconductor circuit, the interference leakage current due to the interference MOS effect or the edge effect is a major reason for the deterioration in the properties. In particular, the information is held at the point A between the transistors k and 8 until the control electrode of the transistor 9 is opened by the clock pulse 0 2 . If a leakage current is generated between the points A and B, which is indicated by a dashed line, namely between the points A and B between the transistors 6 and 8, the current flows into the point B and the information is no longer there A held. In Fig. 2, the wiring metal layer 11 for the clock pulse 0_ is located near the area of A and B, as indicated by the dashed line. The voltage of the layer 11 is pulse-shaped and strongly negative. Therefore, a negative charge is distributed on the oxide film from the metal layer 11, and the corresponding area on the silicon oxide film has a slight
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heitliches stark negatives Potential auf. Wenn das negative Potential größer als die Schwellenspannung VT2 des gleichen Bereichs ist, wird ein Stb'rleckstrom in dem durch die gestrichelte Linie zwischen den Stellen A und B angegebenen Bereich erzeugt. Die Information wird folglich nicht mehr an der Stelle A gehalten.uniform, strongly negative potential. If the negative potential is greater than the threshold voltage V T2 of the same range, a stem leakage current is generated in the range indicated by the dashed line between points A and B. The information is therefore no longer held at position A.
Fig. k zeigt verschiedene Kennlinien, die bei verschiedenen Substratdichten erhalten werden, wobei die Abszisse die n-Silie±tMfsubstratdichte, die linke Ordinate die Schwellenspannung V__ des 1,5 /U dicken Oxidfilms und die rechte Ordinate die Inversionsspitzenspannung des \ Fig. K shows various characteristic curves that are obtained at different substrate densities, the abscissa being the n-silicon ± tMf substrate density, the left ordinate the threshold voltage V__ of the 1.5 / U thick oxide film and the right ordinate the inversion peak voltage of the \
Diffusionsschichtübergangs ist. Wie die Kurven zeigen, wird die Oxidfilm-Schwellenspannung V_,„ proportional zu der n-Diffusionsoberflächendichte erhöht. Dagegen wird die Inversionsspitzenspannung an dem Diffusionsschichtübergang proportional zu der n-Diffusionsoberflächendichte vermindert und läuft in einer konkaven Kurve aus. Die praktisch verwendbare n-Diffusionsoberflächendichte liegt um den Schnittpunkt der beiden Kurven.Diffusion layer transition is. As the curves show, the oxide film threshold voltage V_, “becomes proportional to the n-diffusion surface density increases. Against it will the inversion peak voltage at the diffusion layer junction proportional to the n-diffusion surface density diminishes and tapers off in a concave curve. The practical n-diffusion surface density lies around the intersection of the two curves.
Die Oberflächendichte des n-Silic&ueubstrats, das für diese integrierte MOS-Schaltung verwendet wird, beträgtThe surface density of the n-type silicon substrate used for this MOS integrated circuit is used is
etwa 2 χ 10 ° (i/cmJ). Bei diesem Aufbau beträgt die g about 2 χ 10 ° (i / cm J ). In this setup, the g
Schwellenspannung V etwa 20 V, wie in Fig. k gezeigt ist, wenn die Dicke des Silictaaoxidf ilma 1,5 /U ist.Threshold voltage V is about 20 V as shown in Fig. K when the thickness of the silica film is 1.5 / U.
Die Stehinversionsspannung des pn-Übergangs beträgt etwa 150 V. Im Hinblick darauf, daß die n-Verunreinigungsdiffusionsschicht in dem Bereich zwischen den Elementen an der ρ -Quellen- und Abflußdiffusionsschicht überlappt ist, ist es bekannt, dafl die DiffusionsoberflächendichteThe withstand inversion voltage of the pn junction is approximately 150 V. In view of the fact that the n-type impurity diffusion layer overlaps in the area between the elements at the ρ source and drain diffusion layers it is known that the diffusion surface density
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etwa 1 χ 1O16 (1/cm3) bis 10 χ 1Ο16 (1/cm3) in dem Bereich beträgt, in dem die Stehinversionsspannung mehr als 30 V und die Schwellenspannung V_,2 ebenfalls mehr als 30 V der Spannung der Energiequelle beträgt. about 1 χ 1O 16 (1 / cm 3 ) to 10 χ 1Ο 16 (1 / cm 3 ) in the range in which the withstand inversion voltage is more than 30 V and the threshold voltage V_, 2 is also more than 30 V of the voltage of the energy source amounts to.
Fig. 3 zeigt den Bereich für die n-Diffusion, in dem die Diffusion auf der gesamten Oberfläche des Bereichs in einem Abstand von 5/U von den Quellen-, Abfluß- und Steuerbereichen durchgeführt wurde. In diesem Fall ist zu erwarten, daß die n-Diffusionsschicht an der ρ -Diffusionsschicht des Elements überlappt ist, wenn die Abdeckgenauigkeit und die Musterkoinzidenzgenauigkeit und dergleichen berücksichtigt werden. Deshalb muß die Diffusion mit niedriger Dichte so durchgeführt werden, daß die Stehinversionsspannung des Übergangs des Elements größer als die Spannung der Energiequelle ist.Fig. 3 shows the area for the n-diffusion in which the Diffusion over the entire surface of the area at a distance of 5 / U from the source, drain and Tax areas has been carried out. In this case, the n diffusion layer is expected to be overlapped at the ρ diffusion layer of the element when the Coverage accuracy and the pattern coincidence accuracy and the like are taken into account. Therefore must Low density diffusion can be performed so that the withstand inversion voltage of the junction of the element is greater than the voltage of the energy source.
Folgende Einrichtung wurde verwendet, um eine n-Diffusion mit einer niedrigen Oberflächendichte von z.B. 1 χ 10 (l/cm3) bis 10 χ 1016 (1/cm3) in einem n-Siliciuasubetrat herzustellen, dessen Oberflächendichte 2 χ 10 (1/cm ) beträgt.The following device was used to produce an n-diffusion with a low surface density of e.g. 1 χ 10 (l / cm 3 ) to 10 χ 10 16 (1 / cm 3 ) in an n-silicon substrate whose surface density was 2 χ 10 (1 / cm).
Im folgenden wird beispielsweise die Diffusion aus einer Glasschicht beschrieben. Entsprechend diesem Verfahren wird eine Glasschicht, die Phosphor enthält, das eine η-Verunreinigung hervorruft, In «in n-SilicJumsubstrat mit einem DIffueionefenater durch ein Dampfwachstumsverfahren diffundiert. Der Phosphor in der Glasschicht wird auf einer niedrigen Dichte gehalten, so daß eine Diffusion niedriger Dichte z.B. von 10 (l/cm3) ermög-In the following, for example, the diffusion from a glass layer is described. According to this method, a glass layer containing phosphorus, which causes η-impurity, is diffused into n-type silicon substrate with a diffusion filter by a vapor growth method. The phosphorus in the glass layer is kept at a low density, so that a low density diffusion of e.g. 10 (l / cm 3 ) is possible.
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licht wird. Das sich ergebende Plättchen wird in einen Ofen mit einer Atmosphäre eines inaktiven Gases gebracht, worin die Diffusion durch Wärmebehandlung durchgeführt wird. Wenn man dann die Glasschicht entfernt, ist es möglich, eine Diffusion niedriger Dichte durchzuführen. Bei einem anderen Diffusionsverfahren wird Antimonpentachlorid als Quelle verwendet. Die η-Schicht, bei der Antimonpentachlorid verwendet wird, diffundiert kaum in ein Silici^ieubstrat und" wird daher zur Diffusion niedriger Dichte verwendet. Anstelle des vorherigen Diffusionsverfahrens zur Bildung eines Bereichs mit niedriger spezifischer Dichte kann das Epitaxialverfahren für den \ light becomes. The resulting wafer is placed in a furnace with an atmosphere of an inactive gas, in which diffusion is carried out by heat treatment. If one then removes the glass layer, it is possible to perform a low density diffusion. Another diffusion method uses antimony pentachloride as a source. Is used in the antimony pentachloride, the η-layer hardly diffuses in a Silici ^ ieubstrat and "therefore is used for the diffusion of low density. Instead of the previous diffusion method to form an area with a low specific density, the epitaxial method for the \
gleichen Zweck angewandt werden.same purpose.
Es wurde angegeben, daß die integrierte MOS-Schaltung gemäß der Erfindung einen η -Bereich aufweist, dessen Dichte größer ist als die des Siliciriisubstrats und dessen Stehinversionsspannung des pn-Übergangs, der durch Überlappung des η-Bereichs mit dem p-Bereich des Elements gebildet wird, ausreichend größer ist als die Spannung der Energiequelle, selbst wenn der pn-übergang in einem anderen Bereich als dem der Elemente gebildet wird, wodurch die Schwellenspannung V ? zwischen denIt has been stated that the MOS integrated circuit according to the invention has an η region, the density of which is greater than that of the silicon substrate and the withstand inversion voltage of the pn junction formed by overlapping the η region with the p region of the element is sufficiently larger than the voltage of the power source even if the pn junction is formed in a region other than that of the elements, whereby the threshold voltage V ? between
Elementen erhöht werden kann. Zu diesem Zweck sollte μ Elements can be increased. For this purpose, μ
die Oberflächendichte des η-Bereiche vorzugsweise mehr als das 10- bis 100-fache der des Substrats betragen. Dadurch wird der Stör-MOS-Effekt bzw. der Randeffekt, der bisher der wesentliche Grund für die Verschlechterung der Eigenschaften des integrierten MOS-Schaltung war, beseitigt, und die Leistungsfähigkeit verbessert. Aufgrund der Erfindung ist es daher möglich, zuverlässige integrierte MOS-Halbleiterschaltungen herzustellen.the surface density of the η region is preferably more than 10 to 100 times that of the substrate. This causes the interference MOS effect or the edge effect, which has hitherto been the main reason for the deterioration in the characteristics of the MOS integrated circuit was eliminated and performance improved. Due to the invention it is therefore possible to make reliable to manufacture integrated MOS semiconductor circuits.
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Obwohl die Erfindung anhand einer integrierten MOS-HaIbleiterschaltung
erläutert wurde, ist sie auch auf andere integrierte Halbleiterschaltungen anwendbar. In einem
solchen Fall wird die Verunreinigung der gleichen Leitungeart wie der des Substrats tief in den Bereich mit
Ausnahme des Elements, z.B. des Kollektorbereichs eines
bipolaren Transistors, und des Widerstandselements od.dgl, diffundiert.Although the invention has been explained on the basis of an integrated MOS semiconductor circuit, it can also be applied to other integrated semiconductor circuits. In one
such case, the contamination will be deep in the area with the same line type as that of the substrate
Exception of the element, e.g. the collector area of a
bipolar transistor, and the resistance element or the like, diffused.
Der Abstand zwischen dem Schaltungselementbereich und dem stark diffundierten Bereich, der bei der Ausführungsform gezeigt ist, kann durch eine geeignete Auswahl der Oberflächendichte des stark diffundierten Bereichs beseitigt werden.The distance between the circuit element area and the highly diffused area shown in the embodiment can be achieved by appropriately selecting the surface density of the highly diffused area can be eliminated.
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Claims (1)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590369A JPS5034914B1 (en) | 1969-10-27 | 1969-10-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2052671A1 true DE2052671A1 (en) | 1971-05-27 |
Family
ID=13871796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19702052671 Pending DE2052671A1 (en) | 1969-10-27 | 1970-10-27 | Integrated semiconductor circuit |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5034914B1 (en) |
| DE (1) | DE2052671A1 (en) |
| GB (1) | GB1334686A (en) |
| HK (1) | HK28776A (en) |
| MY (1) | MY7600040A (en) |
| NL (1) | NL178461C (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2648646A1 (en) * | 1975-10-29 | 1977-05-05 | Tokyo Shibaura Electric Co | INTEGRATED SEMI-CONDUCTOR CIRCUIT |
-
1969
- 1969-10-27 JP JP8590369A patent/JPS5034914B1/ja active Pending
-
1970
- 1970-10-15 NL NL7015188A patent/NL178461C/en not_active IP Right Cessation
- 1970-10-23 GB GB5048470A patent/GB1334686A/en not_active Expired
- 1970-10-27 DE DE19702052671 patent/DE2052671A1/en active Pending
-
1976
- 1976-05-20 HK HK28776A patent/HK28776A/en unknown
- 1976-12-30 MY MY7600040A patent/MY7600040A/en unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2648646A1 (en) * | 1975-10-29 | 1977-05-05 | Tokyo Shibaura Electric Co | INTEGRATED SEMI-CONDUCTOR CIRCUIT |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1334686A (en) | 1973-10-24 |
| NL7015188A (en) | 1971-04-29 |
| NL178461B (en) | 1985-10-16 |
| HK28776A (en) | 1976-05-28 |
| MY7600040A (en) | 1976-12-31 |
| JPS5034914B1 (en) | 1975-11-12 |
| NL178461C (en) | 1986-03-17 |
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