DE2043339A1 - Transistor and ancestors for making it - Google Patents
Transistor and ancestors for making itInfo
- Publication number
- DE2043339A1 DE2043339A1 DE19702043339 DE2043339A DE2043339A1 DE 2043339 A1 DE2043339 A1 DE 2043339A1 DE 19702043339 DE19702043339 DE 19702043339 DE 2043339 A DE2043339 A DE 2043339A DE 2043339 A1 DE2043339 A1 DE 2043339A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- transistor
- drain
- base layer
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 28
- 108091006146 Channels Proteins 0.000 description 13
- 239000013078 crystal Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Description
DIPL.-ING. KLAUS BEHN D1PL.-PHYS. ROBERT MÜNZHUBER 2043339 DIPL.-ING. KLAUS BEHN D1PL.-PHYS. ROBERT MÜNZHUBER 2043339
PATENTANWÄLTE 8MUNCHENSS Wl DEN MAYERST RASSE 5PATENT LAWYERS 8MUNCHENSS Wl DEN MAYERST BREED 5
A 28970/ Do 1β September 1970A 28970 / Thu 1 β September 1970
Firma KOGYO GIJUTSIOT, 3-1, 1-0home, Kasumigaseki, Chiyoda-Company KOGYO GIJUTSIOT, 3-1, 1-0home, Kasumigaseki, Chiyoda-
Ku, Tokyo-To, Japan«,Ku, Tokyo-To , Japan ",
Transistor und Verfahren zu dessen HerstellungTransistor and process for its manufacture
Die Erfindung betrifft Seiten- und Feldeffekttransistoren (FET), welche sich für integrierte Schaltungen sov/ie für Verfahren zur Herstellung derselben eignen.The invention relates to side and field effect transistors (FET), which are suitable for integrated circuits so / ie for processes for producing the same.
Bisher gibt es Höchstfrequenz-FET, in welchen ihre kurzen Kanallängen durch die Diffusionsentfernungen bestimmt werden« Da in diesen Transistoren eine Halbleiterschicht zum Drainbereich wird, ist es erforderlich, eine Stufe vorzusehen, um den Drainbereich von anderen Bereichen zu isolieren, wodurch ein für integrierte Schaltungen geeignetes Halbleitergefüge erhalten wirdo Demgemäß werden die obenSo far there are ultra-high frequency FETs in which their short Channel lengths are determined by the diffusion distances «There is a semiconductor layer in these transistors becomes the drain area, it is necessary to provide a step to isolate the drain area from other areas, whereby a semiconductor structure suitable for integrated circuits is obtained. Accordingly, the above
10 98 18/ 1 2 Λ 510 98 18/1 2 Λ 5
beschriebenen Stufen zur Herstellung eines FET genauso kompliziert wie die der bipolaren, integrierten Schaltungen. Dabei wird eine zwischen Drain und Erde wirkende Kapazität groß, wodurch verschiedene Mängel beim Betrieb hervorgerufen werden, besonders bei seinen Geschwindigkeitseigenschaften usw. Um diese Probleme zu lösen, wird gleichzeitig bei der Herstellung der Transistoren, in Hinblick auf die Herstellungsstufe, vorzugsweise eine Isolierung des Drainbereichs bewirkt, während eine zwischen Drain und Erde wirkende Kapazität vermindert werden muß durch einen nun verkleinerten Drainbereich, und zwar wegen seinen Hochfrequenzeigenschaf ten«steps described for the production of an FET are just as complicated as those of the bipolar integrated circuits. At this time, a capacitance acting between the drain and the earth becomes large, causing various deficiencies in operation especially in its speed characteristics etc. In order to solve these problems, at the same time in the manufacture of the transistors, in view of the Manufacturing stage, preferably causes an insulation of the drain region, while one acting between the drain and ground Capacity must be reduced by a now reduced drain area because of its high frequency properties ten «
Darüberhinaus lassen sich in einem FEQ? mit einem Bereich, in welchem ein Kanal ausgeformt wird,- das heißt» daß der hauptsächliche Wirkungsbereich duröh ein Diffusionsverfahren gebildet wird,- ausgezeichnete Hochfrequenzeigenschaften erhalten, da es sehr einfach ist, kurze Kanallängen zu machen» Jedoch mußten viele Schwierigkeiten beseitigt werden, bezüglich der Gefügebildung bei integrierten Schaltungen.In addition, an FEQ? with an area in which a channel is formed, - that is, "that the main area of action is formed by a diffusion process - excellent high frequency properties are obtained, since it is very easy to make short channel lengths » However, many difficulties had to be overcome with regard to structure formation in integrated circuits.
Auch können in einem FET, dessen Kanallänge durch die Differenz zwischen Diffusionsentfernungen der Verunreinigungen bestimmt wird, eine kleinere Kanallänge als 1 2t und ausge-Also, in an FET, its channel length can be determined by the difference between diffusion distances of the impurities is determined, a duct length smaller than 1 2t and
0 8 l : -' i 2 U 0 8 l: - 'i 2 U
zeichnete Hochfrequenzlinien erhalten werden, während ein
Halbleitergefüge, in welchem der gesamte Basisbereich an der Halbleiteroberfläche als Transistorkanal ausgenützt
wird," zur Herstellung eines FET mit vier Elektroden bzw<
>
von Elektrodenzuleitungskontakten ungeeignet ist.drawn high-frequency lines are obtained, while a semiconductor structure in which the entire base area on the semiconductor surface is used as a transistor channel
is, "for the production of a FET with four electrodes or <>
of electrode lead contacts is unsuitable.
Deshalb ist es eine Aufgabe der Erfindung, einen guten PET und einen Seitentransistor zu schaffen, die sich für integrierte Schaltungen eignen und durch wenige Verfahrensstufen hergestellt werden können.Therefore, it is an object of the invention to provide a good PET and to provide a side transistor suitable for integrated circuits and through a few process steps can be produced.
Eine weitere Aufgabe der Erfindung besteht darin, eine leicht ausführbare Herstellungsstufe für Drain- oder Kollektoriso- · lierung bei integrierten Schaltungen zu schaffen und, insbesondere, ein Verfahren zu schaffen, in welchem gleichzeitig ein PET hergestellt und sein Drainbereich isoliert wir-d«Another object of the invention is to provide an easy feasible manufacturing stage for drain or collector insulation lation to create integrated circuits and, in particular, to create a method in which at the same time a PET is produced and its drain area is insulated «
Auch ist es eine Aufgabe der Erfindung, einen PET oder einen Seitentransistor zu schaffen, bei welchem sein Drain- oder Kollektorbereich und seine zwischen Erde und Drain wirkende Drainkapazität gering ist; und er dabei besonders gute Hochfrequenzkennlinien aufweist. »It is also an object of the invention to provide a PET or a side transistor in which its drain or Collector area and its drain capacity acting between earth and drain is low; and he has particularly good high-frequency characteristics having. »
Eine andere Aufgabe der Erfindung besteht darin, einen PET zu schaffen, dessen Kanallänge durch die Differenz dAnother object of the invention is to provide a PET to create the channel length of which by the difference d
109818/1245109818/1245
der einzelnen Diffusionsentfernungen auf Grund der Verunreinigungen "bestimmt wird, und wobei Zuleitungsanschliisse der Elektroden und ein G-efüge aus vier Elektroden leicht zu erhalten ist bzw. sind.the individual diffusion distances due to the impurities "is determined, and with lead connections of the electrodes and a joint of four electrodes easily is or are to be obtained.
Eine weitere Aufgabe der Erfindung besteht in der Schaff/ung eines für integrierte Schaltungen geeigneten FET mit besonders guten Höchstgeschwindigkeits- sowie statischen Eigenschaften, ohne daß dabei auf Grund der isolierten Drainschicht, die Dichte des Elementes verringert werden muß οAnother object of the invention is to provide an FET suitable for integrated circuits with particularly good maximum speed and static properties, without the density of the element having to be reduced owing to the insulated drain layer
Die besonderen Merkmale, Prinzipien und Funktionen sowie die Verwendbarkeit der Erfindung gehen aus der nachfolgenden Beschreibung hervor.The particular features, principles and functions as well as the usefulness of the invention emerge from the following description emerged.
Ausführungsformen der Erfindung sind in den Zeichnungen beispielsweise dargestellt, und zwar zeigen:Embodiments of the invention are in the drawings for example shown, namely show:
Fig. 1 bis 4 ähnliche Schnitte durch ein FET-Gefüge mit den anschließenden Herstellungsstufen einer Ausführungsform der Erfindung,Sections similar to FIGS. 1 to 4 through an FET structure with the subsequent production stages of an embodiment the invention,
Fig. 5 einen ähnlichen Schnitt zur Erläuterung eines bekannten FET mit eingebautem, integrierten S chaltungsg efüg e,5 shows a similar section to explain a known FET with a built-in, integrated Circuit features,
Fig. 6 einen ähnlichen Schnitt durch ein integriertes Schaltungsgefüge in einem Ausführungsbeispiel der Erfindung,6 shows a similar section through an integrated circuit structure in an exemplary embodiment the invention,
109818/12 Λ 5109818/12 Λ 5
Fig. 7a bis 7c Schnitte, in welchen in einem weiteren Ausführungsbeispiel anschließende Herstellungsstufen des integrierten SchaltungsgefUges erläutert werden,FIGS. 7a to 7c show sections in which, in a further exemplary embodiment subsequent manufacturing stages of the integrated circuit structure are explained will,
fig. 8a bis 8e ähnliohe Schnitte zur Erläuterung eines FET-fig. 8a to 8e similar sections to explain a FET
Grefüges mit den, in einem weiteren Ausführungsbeispiel der Erfindung dargestellten Herstellungsstufen und seiner entsprechenden Schaltanordnung ; undGrefüges with the manufacturing stages shown in a further embodiment of the invention and its corresponding circuit arrangement; and
Fig. 9a und 9b eine Draufsicht und einen Schnitt auf bzw·9a and 9b show a plan view and a section on or
durch ein FET-Gefüge einer weiteren, erfindungsgemäßen Ausführungsform.by a FET structure of another, according to the invention Embodiment.
In einem Beispiel der Fig. 1 - 4 wird ein Kanal leitender FET gezeigt, in welchem eine dünne, η-leitende Halbleiterkristallschicht 100 auf einem p-leitenden Halbleiterkristallbereich 200 gebracht wird, und zwar durch epitaxiales Wachstum oder durch Diffusion. Wie in Fig. 2 dargestellt, wird eine Diffusionsmaske 400 auf die Oberfläche der in Fig. 1 gezeigten, η-leitenden Kristallschicht 100 gebracht. Dann wird eine Diffusion an der Oberfläche des Halbleiters ausgeführt, wobei eine Basisschicht 2A, in welche ein Kanal ausgeführt wird, entsteht. Diese Diffusion wird in der Weise ausgeführt, daß ein diffundierter Beriich einen p-leitenden Kristallbereich 200 durch die η-leitende Kristallschicht 100, wie die gestrichelten linien zeigen, erreicht, wodurch am diffundierten Bereich ein p-leitender Bereich 2A gebildet wird. Ein Bereich 1A, in welchem ein Drainbereich gebildet wird, entsteht an dem mitIn an example of Figures 1-4, a channel becomes more conductive FET is shown in which a thin, η-conducting semiconductor crystal layer 100 is placed on a p-conducting semiconductor crystal region 200, namely by epitaxial growth or by diffusion. As shown in Fig. 2, a Diffusion mask 400 is brought onto the surface of the η-conductive crystal layer 100 shown in FIG. 1. Then one will Diffusion carried out on the surface of the semiconductor, wherein a base layer 2A, in which a channel is carried out, arises. This diffusion is carried out in such a way that a diffused region has a p-type crystal region 200 through the η-conductive crystal layer 100, as the dashed lines show, achieved, whereby the diffused area a p-type region 2A is formed. A region 1A in which a drain region is formed is formed at the with
109818/1245109818/1245
der Diffusionsmaske 400 "bedeckten Teil,the part covered by the diffusion mask 400 ",
Als nächstes, (Mg.3), wird in der Diffusionsmaske 400 ein Fenster geöffnet, durch welches de» Bereich 1A, in welchem die Drainschicht gebildet wird, eindiffundiert wird, um so einen Bereich 1 mit niedrigem Widerstand zu erhalten. In diesem Fall wird, durch die Benutzung einer gleichen Diffusionsmaske wie der bei der Diffusion der Basischicht 2A verwendeten, eine Diffusion der Sourceschicht 3A durchgeführt.Next, (Mg.3), a diffusion mask 400 becomes a Window opened through which the »Area 1A, in which the drain layer is formed, is diffused so as to obtain a low resistance region 1. In this Case, by using a diffusion mask same as that used in the diffusion of the base layer 2A, diffusion of the source layer 3A is carried out.
Danach wird ein Teil des als Diffusionsmaske verwendeten Isolierfilms 400 entfernt und eine Gateisolierschicht 4A auf der gesamten Oberfläche des Bereichs 1 mit niedrigem Widerstand gebildet» Die Drainschicht 1A, die Basisschicht 2A, die Sourceschicht 3A und eine G-ateelektrode 5A werden daran angebracht, um einen FET zu erhalten, dessen Gefüge im Schnitt in Fig. 4 dargestellt ist. In einem FET nach der Erfindung werden demzufolge Source- uüL·: Drainschicht gleichzeitig mit der Herstellung des Transistors von der Unterschicht isoliert, so daß die Isolierstufe wegfallen kann und ein integriertes Schaltungsgefüge einfach herzustellen ist.Thereafter, a part of the insulating film 400 used as a diffusion mask is removed, and a gate insulating layer 4A is formed on the entire surface of the low resistance region 1. The drain layer 1A, the base layer 2A, the source layer 3A, and a gate electrode 5A are attached thereto to form a To obtain FET, the structure of which is shown in section in FIG. In an FET according to the invention, the source and drain layers are consequently isolated from the lower layer simultaneously with the manufacture of the transistor, so that the isolation step can be omitted and an integrated circuit structure can be produced easily.
Wenn eine Unterschicht aus einem n-p-leitendem Gefüge im oben beschriebenen Beispiel besteht und durch ein n-p-nleitendes Gefüge ersetzt wird, kann vorzugsweise nicht nurIf an underlayer of an n-p conductive structure in the The example described above consists and is replaced by an n-p-n-conducting structure, can preferably not only
109818/mS109818 / mS
eine Drains chiclrfc sondern auch, eine Basis schicht durch einen η-leitende Yerunreinigungsdiffusion isoliert werden. Natürlich kann ein p-leitender Kanal-FET ähnlich, verwendet werden, wenn im oben beschriebenen Beispiel statt einer η-Leitung eine p-Leitung verwendet wird. Auch lassen sich Verunreinigungen.in eine Halbleiterunterschicht durch Ionendotierungsverfahren einbringen. Diese Erklärungen gelten auch für Seitentransistoren. .a drains chiclrfc but also, a base layer through an η-conductive impurity diffusion can be isolated. Of course, a p-type channel FET can similarly be used if, in the example described above, a p-line is used instead of an η-line. Let too impurities are introduced into a semiconductor underlayer by ion doping processes. These declarations also apply to side transistors. .
lim einen weiteren Aspekt der Erfindung ganz zu verstehen, werden die wesentlichen Funktionen und Schwierigkeiten des bekannten FET mit eingebauter, integrierter Schaltung, unter Hinweis auf Fig. 5, später noch ausführlich beschrieben. Wie aus Fig. 5 hervorgeht, wird eine Schicht 100 auf einer Unterschicht 200 gebildet, und zwar durch Diffusion oder durch epitaxialges Wachstum eines dünnen Halbleiters mit entgegengesetzter Leitfähigkeit als die der Unterschicht 20Oo Eine Basisschicht 2L und eine Sourceschicht 3Ii werden in eine Halbleiterschicht 100 (, die als Drainschicht wirkt,) eindiffundiert und eine Elektrode 5L wird durch einen Gateisolierfilm 4Ii auf die Basisschicht 21 eingeformt, wodurch ein Lasttransistor T-r entsteht. Ähnlich wird ein Transistor für ein aktives Element, das eine Drainschicht 1A, eine Basisschicht 2A, eine Sourceschicht 3A, einen Gateisolierfilm 4A und eine Elektrode 5A aufweist durch eine Trennschicht 2Slim to fully understand another aspect of the invention, the main functions and difficulties of the known FET with built-in integrated circuit are shown below Reference to Fig. 5, described in detail later. As can be seen from Fig. 5, a layer 100 is on a Underlayer 200 is formed by diffusion or by epitaxial growth of a thin semiconductor with opposite conductivity than that of the sub-layer 20Oo. A base layer 2L and a source layer 3Ii become is diffused into a semiconductor layer 100 (functioning as a drain layer), and an electrode 5L is through a gate insulating film 4Ii molded onto the base layer 21, whereby a load transistor T-r arises. A transistor becomes similar for an active element that has a drain layer 1A, a base layer 2A, a source layer 3A, a gate insulating film 4A and an electrode 5A are formed by a separation layer 2S
109818/1245109818/1245
getrennt und hergestellt» Ein Bereich 2d stellt den eindiffundierten Bereich für den Kontakt zur Basis dar» In einer guten, integrierten Schaltung, in welcher die Basisschicht 2L des Lasttransistors T , wie oben beschrie-separated and manufactured »A region 2d represents the diffused Area for contact with the base is »In a good integrated circuit, in which the base layer 2L of the load transistor T, as described above
ben, von der Unterschicht 200 getrennt wird, ist es erforderlich, daß die Isolierschicht 2S elektrisch einen isolierten Bereich oder eine Drainschicht von anderen Teilen des integrierten Schaltungsgefüges trennen kann, so daß keine·.-sehr dichtes Element geschaffen wird. Durch diesen Aufbau muß die Gesamtflache der Drainschicht 1A groß werden des als aktives Element verwendeten Transistors T., wodurch sich die Drainkapazität erhöht und sich die Hochfrequenzeigenschaften der Schaltung verschlechtern,,ben, is separated from the underlayer 200, the insulating layer 2S is required to be electrically connected isolated area or a drain layer can separate from other parts of the integrated circuit structure, so that no very dense element is created. Through this Structure, the total area of the drain layer 1A must be large become of the transistor T used as the active element, whereby the drain capacity increases and the high-frequency properties are increased deteriorate the circuit,
Im allgemeinen wird ein Transistor T als aktives ElementIn general, a transistor T is used as the active element
A in einer gebräuchlichen Sourcegestalt verwendet, und zwar im Hinblick darauf, daß der Transistor auf kleine Signale ansprechen kann, wodurch Störungen vermieden werden können, selbst dann, wenn das Potential der Basisschicht und das der Unterschicht gleich sind,,A is used in a common source shape, in view of the fact that the transistor is sensitive to small signals can respond, whereby interference can be avoided even if the potential of the base layer and the are equal to the lower class,
Um die Dichte des Elementes der integrierten Schaltung zu erhöhen, kann in dem Beispiel der Fig. 6 ein Teil der Trennschicht 2S unterhalb der Sourceschicht 3A angebracht sein» Das heißt, (Mg.6), ein solches Gefüge ist vorgesehen, soTo increase the density of the integrated circuit element increase, in the example of FIG. 6, a part of the separating layer 2S can be attached below the source layer 3A » That is, (Mg.6), such a structure is provided so
109818/1245109818/1245
daß die Trennschicht 2S des Transistors T. als aktives EIe-that the separating layer 2S of the transistor T. as an active EIe-
ment zum diffundierten Teil 2d, um einen Kontakt mit der Basis herzustellen, (Fig. 5)» verschoben wird. In diesem Fall, obwohl ein Potential der Basisschicht 2A des Transistors T. für das aktive Element gleioh dem der Unterschicht 200 wird, wirkt es sich nicht ungünstig auf die Schaltungskennlinien aus und der Umfang der Drainsohicht 1A verkleinert sich beachtlich, im Vergleich zu dem in Fig. 5 dargestellten Gefüge. Die Trennschicht 2S des Lasttransistors T-^ kann als Trennschicht 2S unter der Sourceschicht 3A des Transistors T. als aktives Bauelement hergestellt seine Da in dieser Last eine Drainschicht mit der Stromzuleitung verbunden ist, wird die Drainschicht 1L des Lasttransistors T^ geerdet, im Hinblick auf seinen Wechaeistrombetrieb; und ein Teil der Dräinschicht, wie in Fig. 6 dargestellt, kann dann größer gemacht werden.ment to the diffused part 2d to make contact with the base (Fig. 5) »is shifted. In this case, although a potential of the base layer 2A of the transistor T. for the active element becomes the same as that of the underlayer 200, it does not adversely affect the circuit characteristics and the amount of the drain layer 1A is remarkably reduced as compared with that shown in FIG 5 structure shown. The separating layer 2S of the load transistor T ^ can be produced as a separating layer 2S under the source layer 3A of the transistor T. As an active component its Wechaeistrombetrieb ; and a portion of the drainage layer as shown in Figure 6 can then be made larger.
Ein weiteres Beispiel der Erfindung wird in den Figo 7a - 7c dargestellt, in welchem eine Basisschicht 2A des Transistors TA als aktives Bauelement nicht geerdet ist. Der Umfangsbereich der Drainschicht TA ist dann geringjund, wie noch beschrieben wird, kann der Transistor besonders dicht und raumsparend hergestellt werden. In den Fig. 7a - 7o wird ein Teil der Isolierschicht 2S ähnlich zwischen der Sourceschicht 3A des Transistors T. als aktives Bauelement und der UnterschichtA further example of the invention is shown in FIGS. 7a-7c, in which a base layer 2A of the transistor T A, as an active component, is not grounded. The circumferential area of the drain layer TA is then small, and, as will be described below, the transistor can be produced in a particularly tight and space-saving manner. In Figs. 7a-7o, a part of the insulating layer 2S is similar between the source layer 3A of the transistor T. as an active component and the underlayer
- 10 -- 10 -
109818/1245109818/1245
200 angebracht. Zuerst wird die Isolierschicht 2S, (Mg. 7a), durch selektive Diffusion oder durch selektives, epitaxiales Wachstum in die Unterschicht 200 eingebracht« Die Isolierschicht 2S ist ein Halbleiterbereich mit entgegengesetzter Leitfähigkeitsart gegenüber der, der Unterschicht 200» Nachdem, wie in Pig. 7b dargestellt, ein Halbleiterbereich 100 der gleichen Leitfähigkeitsart wie die der Unterschicht 200 durch epitaxiales Wachstum daran gebildet wird, wird ein als Diffusionsmaske wirkender Isolierfilm 400 daran angebracht. Danach wird, (Fig.7c), ein Fenster im Isolierfilm 400 zur Diffusion geöffnet, durch welches zwei Verunreinigungsarten mittels Diffusion in die Halbleiterschicht 100 so tief eingeführt werden, daß sie die Isolierschicht 2S erreichen. Dadurch bildet sich die Drainschictyt 1A, die Hauptbasisschicht 2A und die Sourceschicht 3A des Transistors T. als aktives Element. Gleichzeitig mit der oben beschriebenen Herstellung des Transistors T* wird eine Basisschicht 2L und eine Sourceschicht 3L des Lasttransistors T-r auf ähnliche Weise hergestellte In den anschließenden Herstellungsstufen werden ein Gateisolierfilm und sämtliche Elektroden angebracht, so daß sich der IET besonders gut für integrierte Schaltungsgefüge eignet» In diesem Beispiel wird die Unterschicht 200 an eine gebräuchliche, mit jedem der Lasttransistoren verbundene Souroespan-200 attached. First, the insulating layer 2S, (Mg.7a), introduced into the underlayer 200 by selective diffusion or by selective epitaxial growth. The insulating layer 2S is a semiconductor region with the opposite type of conductivity to that of the sublayer 200 »After, like in Pig. 7b, a semiconductor region 100 of the same conductivity type as that of the underlayer 200 is formed thereon by epitaxial growth, an insulating film 400 functioning as a diffusion mask is attached thereto. Thereafter, (FIG. 7c), a window is opened in the insulating film 400 for diffusion, through which two types of contamination be introduced so deeply into the semiconductor layer 100 by diffusion that they reach the insulating layer 2S. Through this the drain layer 1A, the main base layer 2A and the source layer 3A of the transistor T. are formed as active Element. Simultaneously with the above-described manufacture of the transistor T *, a base layer 2L and a source layer are created 3L of the load transistor T-r manufactured in a similar manner In the subsequent manufacturing stages, a gate insulating film and all electrodes attached, so that the IET is particularly suitable for integrated circuit structures » In this example, the underlayer 200 is connected to a common source span connected to each of the load transistors.
- 11 -- 11 -
109818/1245109818/1245
nung vorgespannt. Außerdem kann dieses Verfahren auoh bei einem Lasttransistor verwendet werden, in welchem seine Basisschicht von anderen Teilen des Transistors getrennt ist.· ■preloaded. In addition, this procedure can also be used a load transistor can be used in which his Base layer is separated from other parts of the transistor. · ■
Eine weitere Ausfülirungsform der Erfindung wird in den Figo 8a - 8e dargestellt. Der hier beschriebene Transistor ist sehr leistungsfähig und hat ein Element zur selbsttätigen Verstärkungsregelung oder ein Element zur Umwandlung der Frequenz, und zwar dann, wenn ein Eingangssignal und eine Verstärkungsregelungssteuerspannung oder ein Frequenzsignal für örtliche Oszillation und ein zu ermittelndes Signal an die beiden Gateelektroden 5A-1 und 5A-2 gebracht werden«. In diesem Fall wird der halbe Bereich, der an die Oberfläche der Basisschicht angrenzenden Schicht durch die Einbringung einer Verunreinigungsart mit entgegengesetzter Leitfähigkeit als die der Basisschicht, verkürzt. In den Fig. 8a - 8e wird die Herstellung eines η-leitenden Kanal-FET dargestellt. Zuerst wird eine η-leitende, dünne Halbleiterechicht 100, siehe Fig. 8a, auf einer p-leitenden Unterschicht 200 gebildet und ein als Diffusionsmaske wirkender Isolierfilm 400, (Fig. 8b), wird darüber gebracht, und zwar durch Aufdampfungswachstum, Niederschlagung oder thermische Oxydation.A further Ausfülirungsform of the invention is shown in Figs 8a-8e. The transistor described here is very powerful and has an element for automatic gain control or an element for converting the Frequency when an input signal and a Gain control control voltage or a frequency signal for local oscillation and a signal to be determined the two gate electrodes 5A-1 and 5A-2 are brought «. In this case, half the area of the layer adjoining the surface of the base layer is reduced by the introduction a type of contamination with the opposite conductivity than that of the base layer. In Figures 8a-8e the production of an η-conducting channel FET is shown. First, an η-conducting, thin semiconductor layer 100, see FIG. 8 a, is formed on a p-conducting sublayer 200 and an insulating film 400, acting as a diffusion mask, (Fig. 8b), is placed over it by vapor deposition growth, Precipitation or thermal oxidation.
Anschließend wird im Isolierfilm 4oo ein Fenster zur Diffu-Then a window for diffusion is made in the insulating film 4oo
- 12 -- 12 -
109818/1245109818/1245
sicm geöffnet, wobei durch eine p-leitende Verunreinigung in die Halbleiterschicht 100, und zwar bis zur Unterschicht 200 eindiffundiert wird, so daß nun ein Bereich gebildet wird, welcher die Schichten 2A-1 und 2A-2 enthält, die so zur Basisschicht werden0 Wie Mg. 8c zeigt, wird ein Teil der Fenster zur Diffusion selektiv vergrößert, um eine Seite der Oberfläche der Basisschicht zu verkleinern. Danach wird eine η-leitende Verunreinigung in die Schichten 2A-1, 2A-2 sowie durch die Halbleiterschicht 100 eindiffundiert. Die gestrichelten linien der Fig. 8c im Isolierfilm 400 stellen die gerade entfernten Teile dar und die schrägen, gestrichelten Linien in den η-leitenden, diffundierten Schichten 3A-1 und 3A-2 zeigen die Endteile der n-leitenden, eindiffundierten Schicht, wobei die gleiche Diffusionsmaske, wie in Pig. 8b, verwendet wird. Anschließend wird ein Teil der Diffusionsmaske 4-00 entfernt, woraufhin auf dem ganzen Bereich der diffundierten Schichten 3A-1, 3A-2, der Basisschichten 2A-1, 2A-2, der Schichten 3A-11, 3A-21 sowie der Schicht 1A eine Gateisolierschicht 4A gebildet wird, und zwar durch Aufdampfungswachsturn, Niederschlagung oder thermische Oxydation. Die Gateelektroden 5A-1,5A-2 werden dabei durch Aufdampfung angebracht, wodurch man den in Fig. 8d dargestellten FET erhält. Die Ziffern 3A-11, 3A-21 bzw. 1A der Fig. 8d beziehen sich auf Sourceschicht, Zwischenschicht und einem Drainschichtteil des Transistors,sicm is opened, diffusion into the semiconductor layer 100 through a p-conductive impurity up to the lower layer 200, so that an area is now formed which contains the layers 2A-1 and 2A-2, which thus become the base layer 0 As Mg. 8c shows, a part of the windows for diffusion is selectively enlarged to reduce one side of the surface of the base layer. An η-conductive impurity is then diffused into layers 2A-1, 2A-2 and through semiconductor layer 100. The dashed lines of FIG. 8c in the insulating film 400 represent the parts just removed, and the oblique dashed lines in the η-type diffused layers 3A-1 and 3A-2 show the end parts of the n-type diffused layer, the same diffusion mask as in Pig. 8b is used. A part of the diffusion mask 4-00 is then removed, whereupon the entire area of the diffused layers 3A-1, 3A-2, the base layers 2A-1, 2A-2, the layers 3A-11, 3A-21 and the layer 1A a gate insulating layer 4A is formed by vapor deposition growth, deposition or thermal oxidation. The gate electrodes 5A-1,5A-2 are attached by vapor deposition, whereby the FET shown in Fig. 8d is obtained. The numerals 3A-11, 3A-21 and 1A of FIG. 8d relate to the source layer, intermediate layer and a drain layer part of the transistor,
- 13 -- 13 -
109813/1245109813/1245
welche alle von den anderen Teilen der Haltileitersohickt an der Unterschicht isoliert sind* Fig. 8e stellt eine der Mg. 8d entsprechende Schaltung des FET dar.all of which are isolated from the other parts of the support conductors at the back of the backsheet Mg. 8d represents the corresponding circuit of the FET.
Darüberhinaus wird der Aufbau und die Wirkungsweise des FET unter einem weiteren Blickpunkt der Erfindung erläutert, wobei eine zwischen Gate- und Drainschicht wirkende Kapazität und der Anzapfstrom sehr gering sind«, Fig. 9b zeigt einen " Schnitt durch einen Hauptteil des in Fig« 9a dargestellten Transistors, und zwar entlang der linien S - S. Da bei dem, siehe Fig, 9a und 9b, dargestellten Transistor, die Hauptteile 2A der Baaisschicht in der Weise geformt sind, daß ρ- und η-leitende Verunreinigungen entsprechend eindiffundiert werden, unter Verwendung der gleichen Diffusionsmaske, um die Basisschicht 2A und die Sourceschicht 3A zu bilden, wobei die Breite L der Basisschicht durch die Differenz der Diffusionsentfernungen zwischen zwei Verunreinigungen bestimmt wird und die Breite L einer Kanallänge entspricht* In einem Sperrschicht-FET, in welchem Strom zwischen Drain- und Sourceschicht selbst dann fließt, wenn die Spannung zwi- ™ sehen Grateelektrode 5A und Sourceschichten 3A gleich Null ist, fließt der Strom in eine, außerhalb der Sourceschicht-(ein Teil davon ist durch die gestrichelte Linie dargestellt)-befindliche Basisschicht, und zwar auch dann, wenn der diffundierte Teil 2B fehlt. Wenn, um den Strom auszugleichen, amIn addition, the structure and the mode of operation of the FET are explained from a further point of view of the invention, with a capacitance acting between the gate and drain layers and the tap current being very low, FIG. 9b shows a “section through a main part of the one shown in FIG Transistor, along the lines S - S. Since in the transistor shown, see Figs. 9a and 9b, the main parts 2A of the base layer are shaped in such a way that ρ- and η-conductive impurities are diffused in, using the same diffusion mask to form the base layer 2A and the source layer 3A, where the width L of the base layer is determined by the difference in diffusion distances between two impurities and the width L corresponds to a channel length * In a junction FET, in which current between drain - And the source layer flows even if the voltage between the burr electrode 5A and the source layers 3A are the same h is zero, the current flows into a base layer outside the source layer (part of which is shown by the dashed line), even if the diffused part 2B is absent. If, to balance the current, on
-H--H-
1 0 9 8 1 8 / 1 2 4 S1 0 9 8 1 8/1 2 4 p
-H--H-
a» Gateisolierfilm 4A eine Gateelektrode angebracht ist, muß ein Bereich, in welchem sich die Gateelektode befinde^ größer sein, und zwar um die Größe der auftretenden Fehler, die nicht nur auf die Dimensionsgenauigkeit beim Photoätzverfahren, sondernc.auch auf die Positionsgenauigkeit zurückzuführen sind. Demzufolge wird ein zwischen Drainschioht und Gateelektrode befindlicher Bereich größer als der zwischen Drainschicht 1A und Gateelektrode 5A innerhalb der Sourceschicht 3A befindliche Bereich, um die zwischen Drainschicht und Gateelektrode wirkende Kapazität pro g-Übertragungsleitfähigkeitseinheit zu erhöhen und die Frequenzkennlinie zu verschlechtern. Da sich .außerdem keine Gateelektrode an einem Kanal befindet, welcher an einen Bereich 25 angrenzt, in welchem eine Soureeausgangselektrode entfernt wird, fließt der Strom immer so, als wäre er ein Reststrom zwischen Drain und Source, wodurch sich die Frequenzkennlinie verschlechterteWhen a gate electrode is attached to the gate insulating film 4A, there must be an area in which the gate electrode is located be larger, by the size of the errors that occur, which not only affect the dimensional accuracy Photo-etching process, but also due to positional accuracy. As a result, there is an intermediate drainage gap and the gate electrode area larger than that between the drain layer 1A and the gate electrode 5A within of the source layer 3A in order to reduce the amount between Drain layer and gate electrode acting to increase capacitance per g-transmission conductivity unit and the To worsen frequency characteristic. Since there are no Gate electrode is located on a channel which adjoins a region 25 in which a source output electrode is removed, the current always flows as if it were a residual current between the drain and source, whereby the Frequency characteristic deteriorated
Wenn andererseits, wie in Fig. 9a und 9b dargestellt, eine Verunreinigung gleichen Leitfähigkeitstyps wie der ,der Basisschicht i in einen Bereich 2B eindiffundiert wird, welcher an den, außerhalb der Sourceschicht 3A befindlichen Bereich angrenzt, und zwar in der Weise, daß eine genügend hohe Verunreinigungskonzentration an der Oberfläche des Kanals vorhanden ist, der dann nicht gebildet wird, wenn die Gate-If, on the other hand, as shown in FIGS. 9a and 9b, an impurity of the same conductivity type as that of the base layer i is diffused into a region 2B which is adjacent to the region outside the source layer 3A, in such a way that a sufficient high concentration of impurities is present on the surface of the channel, which is not formed when the gate
- 15 -- 15 -
109818/1245109818/1245
spannung gleich Nulüjist; und eine am Bereich 2B angebrachte
Gateelektrode dann überflüßig ist, an dem unter der Sourceausgangselektrode
befindlichen Bereich kein Kanal gebildet wird, dann wird auch kein Reststrom erzeugt, lolglich kann
ein vorzüglicher FET, in welchem eine zwischen G-ateelektrode
und Drain wirkende Kapazität pro g-Leitfähigkeitseinheit
besonders gering ist, einfach hergestellt werden,.voltage equals Nulüjist; and a gate electrode attached to area 2B is then superfluous, in the area under the source output electrode no channel is formed, then no residual current is generated either. Conductivity unit
is particularly small, easy to manufacture.
-16 --16 -
109818/1245109818/1245
Claims (1)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174369A JPS4947314B1 (en) | 1969-10-14 | 1969-10-14 | |
| JP44092511A JPS4914391B1 (en) | 1969-11-20 | 1969-11-20 | |
| JP44092512A JPS4928791B1 (en) | 1969-11-20 | 1969-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2043339A1 true DE2043339A1 (en) | 1971-04-29 |
Family
ID=27303684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19702043339 Pending DE2043339A1 (en) | 1969-10-14 | 1970-09-01 | Transistor and ancestors for making it |
Country Status (3)
| Country | Link |
|---|---|
| DE (1) | DE2043339A1 (en) |
| GB (2) | GB1325116A (en) |
| NL (1) | NL153375B (en) |
-
1970
- 1970-08-26 GB GB324970A patent/GB1325116A/en not_active Expired
- 1970-08-26 GB GB4107670A patent/GB1327423A/en not_active Expired
- 1970-09-01 DE DE19702043339 patent/DE2043339A1/en active Pending
- 1970-10-07 NL NL7014700A patent/NL153375B/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| NL7014700A (en) | 1971-04-16 |
| GB1327423A (en) | 1973-08-22 |
| NL153375B (en) | 1977-05-16 |
| GB1325116A (en) | 1973-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2312414C2 (en) | Process for the manufacture of integrated MOSFET circuits | |
| DE69029942T2 (en) | Method of manufacturing vertical current MOS power transistors | |
| DE2607940A1 (en) | Multiple layer semiconductor element with potential barriers - has trough layer between each two barrier layers with contacts for field application | |
| DE1464390B2 (en) | Field effect transistor | |
| DE1614144A1 (en) | Field effect transistor with isolated gates | |
| DE2028146A1 (en) | Transistors and processes for their manufacture | |
| DE3850309T2 (en) | High-frequency bipolar transistor and its manufacturing process. | |
| DE4424738A1 (en) | Semiconductor device of the type having high breakdown voltage | |
| DE2064886A1 (en) | Integrated circuit with field effect transistors separation from 2047672 | |
| DE1811492A1 (en) | Field effect transistor | |
| DE3940388C2 (en) | ||
| DE2833068A1 (en) | INTEGRATED SEMI-CONDUCTOR DEVICE | |
| DE1514017A1 (en) | Semiconductor device | |
| DE2236897B2 (en) | ||
| DE1514263B2 (en) | FIELD EFFECT TRANSISTOR WITH INSULATED CONTROL ELECTRODE | |
| DE3230510A1 (en) | VARIABLE MIS RESISTANCE | |
| DE2842589A1 (en) | FIELD EFFECT TRANSISTOR WITH REDUCED SUBSTRATE CONTROL OF CHANNEL WIDTH | |
| DE1639349B2 (en) | Field effect transistor with an insulated gate electrode, method for its production and use of such a field effect transistor in an integrated circuit | |
| DE3709124C2 (en) | NPN equivalent structure with increased breakdown voltage | |
| DE2800363C2 (en) | Semiconductor device and method for the production thereof | |
| DE1297233B (en) | Field effect transistor | |
| DE1614250C3 (en) | Semiconductor arrangement with groups of intersecting connections | |
| DE2507038C3 (en) | Inverse planar transistor and process for its manufacture | |
| DE3139169A1 (en) | METHOD FOR PRODUCING FIELD EFFECT TRANSISTORS WITH INSULATED GATE ELECTRODE | |
| DE2652103C2 (en) | Integrated semiconductor arrangement for a logical circuit concept and method for their production |