DE2042783A1

DE2042783A1 - Logical circuit

Info

Publication number: DE2042783A1
Application number: DE19702042783
Authority: DE
Inventors: Santa Clara Thompson Andrew Victor Sunnyvale Cahf Leighton Gordon Ernest (VStA) P
Original assignee: American Microsystems Holding Corp
Current assignee: American Microsystems Holding Corp
Priority date: 1969-12-08
Filing date: 1970-08-28
Publication date: 1971-06-16

Description

Logische Schaltung Die Erfindung bezieht sich auf eine "verhältnislose" (ratioless) logische Schaltung, geeignet zur Verwendung in Digitalrechnern und Datenverarbeitungssystemen. Logical circuit The invention relates to a "proportionless" (ratioless) logic circuit suitable for use in digital computers and data processing systems.

Als verhältnislose logische Systeme können solche definiert werden, die eine bedingte Entladung einer unbedingten Vorladung zur Darstellung der beiden möglichen logischen Zustände anwenden, während die logische Schaltung der Verhältnisart das Spannungsteilerprinzip der beiden genannten Zustände benutzt. Bisher wurden verschiedene Arten von verhältnislosen Schaltungen verwendet, z. B. die bekannte Vierphasen-Echaltung. Die Schaltungen, die dieses Verfahren durch unbedingtes Vorladen des Schaltungsausgangs negativ während einer Taktgeberphase und während einer späteren Taktgeberphase anwenden, ermöglichen den logischen Transistoren ein Entladen des Ausgangs positiv unabhängig von den Eingaben (unter der Annahme von P-Kanalvorrichtungen).Relational logical systems can be defined as the one conditional discharge of an unconditional subpoena to represent the two apply possible logic states while the logic switching of the relationship type uses the voltage divider principle of the two states mentioned. So far have been various types of proportionless circuits are used, e.g. B. the well-known Four-phase circuit. The circuits that perform this procedure by unconditional preloading of the circuit output negative during one clock phase and during a later one Applying the clock phase allows the logic transistors to discharge the Output positive regardless of inputs (assuming P-channel devices).

Dieses Verfahren erfordert vier verschiedene Zuführungen Je Paar logischer Speicherzellen oder zwei Taktgeber für Jede Zelle, und es hat wesentliche Beschränkungen und Nachteile.This procedure requires four different feeds per pair more logical Storage cells or two clocks for each Cell, and it has essentials Limitations and Disadvantages.

Bei dem Entwurf und der Herstellung von logische Schaltungen liefernden Halbleitervorrichtungen beeinflusst die benutzte Schaltungstechnik, insbesonderehinsichtlich der Anzahl der erforderlichen Taktgeberphasen, unmittelbar die Grösse und die Kosten der Vorrichtung. Das gilt vor allem für die Herstellung von isolierten Tor-Feldeffektvorrichtungen, weil Jede dieser Taktphasen zu der Zelle geleitet werden muss, was einen unvermeidbaren Verbrauch wertvoller Substratfläche auf der Vorrichtung zur Folge hat.Supplying in the design and manufacture of logic circuits Semiconductor devices affects the circuit technology used, particularly with regard to it the number of clock phases required, directly the size and costs the device. This is especially true for the manufacture of insulated gate field effect devices, because each of these clock phases has to be routed to the cell, which is an inevitable Consumption of valuable substrate surface on the device results.

Es ist daher eine Aufgabe der Erfindung, die Probleme und Beschränkungen der beschriebenen Schaltungen, z. B. der Vierphasenschaltung zu überwinden und zwar durch Schaffung einer verhältnislosen Zweiphasen-Schaltung, die dieselben Funktionen wie die Vierphasen-Schaltung erfüllt, Jedoch nicht mehr als zwei Taktphasen erfordert, wobei noch gefordert wird, dass die Schaltung in eine Halbleitervorrichtung mit einer grösseren Packungsdichte eingebaut werden kann, d.he mit einer grösseren anzahl von Schaltungen Je 0,0254 mm2 Fläche. Dadurch kann eine solche Schaltung billiger hergestellt werden als eine Halb-1 eit ervorrichtung mit einer Vierphasenschaltung.It is therefore an object of the invention to solve the problems and limitations the circuits described, e.g. B. to overcome the four-phase circuit and that by creating a proportionless two-phase circuit that performs the same functions as fulfilled by the four-phase circuit, but does not require more than two clock phases, it is still required that the circuit be incorporated into a semiconductor device a greater packing density can be installed, i.e. with a greater number of circuits Each 0.0254 mm2 area. This makes such a circuit cheaper are manufactured as a half-circuit device with a four-phase circuit.

Darüberhinaus soll eine logische Zelle unter Verwendung eines einzigen Taktgebereingangs geschaffen werden, die implementiert werden kann, um sowohl eine "NichtiUnd"- oder eine "Oder/Nicht"-Funktion als auch umgekehrte Funktionen in einem Binärsystem zu liefern. Die Schaltung soll ausserdem in einer Halbleitervorrichtung mit isolierten Tor-Feldeffekttransistoren (gate field effect) verwendbar sein. Schliesslich soll ein verhältnisloses Einbit-Verzögerungs-Schieberegister geschaffen werden, das durch nur zwei synchronisierte und voneinander getrennte Taktgeberimpulse betrieben wird.In addition, a logical cell using a single Clock input can be implemented which can be implemented to have both a "NotiUnd" - or an "Or / Not" function as well as reverse functions in one Supply binary system. The circuit is also intended to be used in a semiconductor device be used with isolated gate field effect transistors. In the end a ratioless one-bit delay shift register is to be created, operated by only two synchronized and separate clock pulses will.

Die Lösung besteh-t gemäss der Erfindung darin, dass logische Zellen verwendet werden, bei denen ein vorladendes Element, ein logisches Element und ein element (gating element) alle mit demselben Taktgebereingang verbunden sind. Das Torelement, das eine Dateneingabe empfängt, ist mit dem logischen Element und einem, eine Ladung speichernden Element oder einer parasitären Kapazität verbunden. Der an einer Verbindung zwischen dem vorladenden und dem logischen Element liegende Ausgang der Zelle wird von demselben Taktgeber vorgeladen, der an dem Torelement anliegt. Wenn so der Taktgeber zu seinem Erdungspegel zurückkehrt, geht der Ausgang in seinen positiven oder negativen Zustand über, der vom Zustand des Eingangs abhängt. Eine Form der Zelle oder der Schaltung nach der Erfindung ist eine Inverter-Schaltung, die eine 1/2 Bit Verzögerung mit einer Umkehrung unter Verwendung nur eines einzigen Taktgebereingangs erzeugt. Der einzige Taktgeber tastet so die Eingabe an die Schaltung ab und ladet gleichzeitig den Ausgang auf einen negativen Zustand auf. Nachdem der Taktgeber einen positiven oder einen Erdungszustand eingenommen hat, bleibt der Ausgang entweder negativ oder er wird positiv, was von dem Zustand der abgetasteten Dateneingabe abhängt. Wenn der Ausgang einer ersten Zelle den Eingang an eine gleiche Zelle liefert, die mit einem zweiten Phasentaktgeber (phase clock) verbunden ist, liefert die Kombination derselben ein nicht umgekehrtes verzögertes Bit an den Ausgang ader ein Bit an das Schieberegister.According to the invention, the solution is that logical cells be used in which a summoning element, a logical one Element and one element (gating element) all connected to the same clock input are. The gate element that receives data input is with the logical element and a charge storing element or a parasitic capacitance. The one due to a connection between the summoning and the logical element The output of the cell is precharged from the same clock that is used on the gate element is present. So when the clock returns to its ground level, the output goes changes to its positive or negative state, which depends on the state of the input. One form of cell or circuit according to the invention is an inverter circuit, the 1/2 bit delay with an inversion using only a single one Clock input generated. The single clock thus scans the input to the circuit and at the same time charges the output to a negative state. After the Clock has assumed a positive or a ground state, remains the Output either negative or it will be positive, depending on the state of the sampled Data entry depends. If the output of a first cell has the input to an equal Cell that is connected to a second phase clock, the combination of these provides a non-reversed delayed bit at the output or one bit to the shift register.

Das logische Element jeder Zelle. kann ein einzelner Transistor sein oder, bei anderen Ausführungsformen der Erfindung, kann das logische Element die Form eines '1Nicht/Und"- oder "Nicht/Oder"-Tores haben oder ein anderes übliches Netzwerk sein. The logical element of each cell. can be a single transistor or, in other embodiments of the invention, the logic element may be the Have the form of a '1Not / And "or" Not / Or "gate or another common one Be network.

Weitere Einzelheiten und Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung der in den Zeichnungen dargestellten Ausfdhrungsformen und den Anspruchs Es zeigt: Fig. 1 eine schematische Darstellung eines Elnbit-Verzögerungs-Schieberegisters gemäss der Erfindung; Fig. 2 eine graphische Darstellung des die Signale und das Dateneingabesignal synchronisierenden, dem Schiebregister der Fig. 1 zugeführten Taktgeberimpulses; Fig. 3 ein Schaltschame eines Nicht/Und-2ors einer logischen Zelle gemäss der Erfindung; Fig. 4 ein Schaltschema eines Nicht/Oder-Tors einer logischen Zelle gemäss der Erfindung. Further details and features of the invention emerge from the following description of the embodiments shown in the drawings and the claim. It shows: Fig. 1 a schematic representation of an Elnbit delay shift register according to the invention; Fig. 2 is a graphical representation of the signals and the Data input signal synchronizing clock pulse supplied to the shift register of FIG. 1; 3 shows a circuit diagram of a not / and 2or of a logic cell according to the invention; 4 shows a circuit diagram of a not / or gate of a logic cell according to the invention.

Fig. 1 zeigt ein Einbit-Schieberegister 10 mit zwei miteinander verbundenen Stufen oder Speicherzellen 12 und 12a, von denen Jede die Eingabedaten um 1/2 Bit verzögert und sie umkehrt; die beiden Zellen liefern dadurch ein volles, nicht umgekehrtes Verzögerungs-Bit. Das Schieberegister ist vorzugsweise in einem einzigen Halbleiterkörper, z. B. einem einkristallinen Substrat oder einer Waffel der P- oder N-Art verkörpert, und zwar unter Verwendung von isolierten Xor-Feldeffekttransistoren. Solche Transistoren enthalten die übliche Torelekqtrode, die Quellenelektrode, die Abflusselektrode und die bekannten Verbindungen.Fig. 1 shows a one-bit shift register 10 with two interconnected Stages or memory cells 12 and 12a, each of which increases the input data by 1/2 bit delayed and she reversed; the two cells thereby supply a full, not inverted one Delay bit. The shift register is preferably in a single semiconductor body, z. B. embodied a monocrystalline substrate or a P- or N-type wafer, using isolated Xor field effect transistors. Such transistors contain the usual gate electrode, the source electrode, the drain electrode and the known connections.

Die erste oder Eingabezelle 12 enthält einen ersten oder vorladenden Transistor 14 mit einer Torelektrode 14g, einer Abflusselektrode 14d und einer Quellenelektrode 14s. Mit der Quellenelektrode ist in Reihe ein zweiter oder logischer Transistor 16 verbunden, ebenfalls mit einer Torelektrode 16g, einer Abflusselektrode 16d und einer Quellenelektrode 16s. Ein dritter oder Tortransistor (gating transistor) 18 der Zelle 12 weist gleichfalls Jeweils eine Abfluss-, eine Quellen- und eine Torelektrode 18d, 18s und 18g auf. Eine Phase eines die Spannung 1 synchronisierenden Taktgeberimpulses wird der Torelektrode 14g und der Abflusselektrode 14d des Transistors 14, der Torelektrode 18g des Tor-Transistors 18 und ferner der Quellenelektrode 16s des logischen Transistors 16 zugeführt.The first or input cell 12 contains a first or precharging Transistor 14 having a gate electrode 14g, a drain electrode 14d and a source electrode 14s. In series with the source electrode is a second or logic transistor 16 connected, also with a gate electrode 16g, a drain electrode 16d and a source electrode 16s. A third or gating transistor 18 The cell 12 also has a drain, a source and a gate electrode 18d, 18s and 18g on. A phase of a clock pulse synchronizing voltage 1 becomes the gate electrode 14g and the drainage electrode 14d of the transistor 14, the gate electrode 18g of the gate transistor 18 and also the source electrode 16s of the logic transistor 16 supplied.

Die Quellenelektrode 18s des Transistors 18 ist mit einem Datensignal-Eingabeleiter 20 verbunden, der der Ausgang einer anderen gleichen oder ungleichen logischen Speicherzelle sein kann. Zwischen dem zur Torelektrode 18g des Transistors 18 gehenden Zuführungsleiter 22 und seinem Datensignaleingabeleiter 20 liegt ein Leiter 24 mit einem Kondensator 26. Von dem Verbindungspunkt der Leiter 20 und 24 führt ein Leiter 28 zu einem parasitären Kondensator 30, dessen andere Klemme geerdet ist. Von einem die bflusselektrode 18d des Transistors 18 und die Torelektrode des Transistors 16 verbindenden Leiter 32 führt ein Leiter 34 zu der Klemme eines anderen parasitären Kondensators 36, dessen andere Klemme ebenfalls geerdet ist.The source electrode 18s of the transistor 18 is connected to a data signal input conductor 20, which is the output of another identical or different logical memory cell can be. Between the lead going to the gate electrode 18g of the transistor 18 22 and its data signal input conductor 20 is a conductor 24 with a capacitor 26. A conductor leads from the junction of conductors 20 and 24 28 to a parasitic capacitor 30, the other terminal of which is grounded. Of a the flow electrode 18d of the transistor 18 and the gate electrode of the transistor 16 connecting conductor 32 leads a conductor 34 to the terminal of another parasitic Capacitor 36, the other terminal of which is also grounded.

Die zweite oder Ausgangszelle 12a des Schieberegisterkreises 10 ist identisch mit der Eingangszelle 12. Sie enthält einen vorladenden Transistor 14a, einen logischen Transistor 16a und einen Tor-Transistor 18a. Die Verbindung zwischen den Zellen stellt ein Ausgangsleiter 38 her, der von einem Leiter 40 abzweigt; letzterer stellt die Quelle-Abfluss-Verbindung zwischen den Transistoren 14 und 16 her. Der Ausgangsleiter liefert den Eingang zur zweiten Zelle und ist über den Verbindungspunkt 42 mit dem Tor-Transistor 18a verbunden. Mit dem Abzweigplmkt sind Kondensatoren 26a und 30 a verbunden, die den Kondensatoren 26 und 30 entsprechen. Von der zweiten Zelle 12 erstreckt sich, ausgehend von dem die Transistoren 14a und 16& verbindenden Leiter 40a ein Ausgangsleiter 38a, der das volle Verzögerungsbit des Kreises liefert. Eine Phase eines die Spannung 2 synchronisierenden Zweitaktgeberimpulses wird der Torelektrode 14ag und der Abflusselektrode 14ad des Transistors 14a, der Torelektrode 18ag des Transistors 18 und ferner der Quellenelektrode 16as des Transistors 16 zugeführt. Wie die Fig. 2 zeigt, pulsieren die zwei Taktgeterphasen mit der gleichen Frequenz abwechselnd während Jedes Arbeitszyklus.The second or output cell 12a of the shift register circuit 10 is identical to input cell 12. It contains a precharging transistor 14a, a logic transistor 16a and a gate transistor 18a. The connection between the cells are made by an output conductor 38 which branches off from a conductor 40; the latter provides the source-drain connection between transistors 14 and 16. Of the Output conductor provides input to the second cell and is via the connection point 42 connected to the gate transistor 18a. With the branching point are capacitors 26a and 30a, which correspond to the capacitors 26 and 30. From the second Cell 12 extends from where transistors 14a and 16 & are connected Conductor 40a has an output conductor 38a which provides the full delay bit of the circuit. A phase of a two clock pulse synchronizing the voltage 2 becomes the Gate electrode 14ag and the drainage electrode 14ad of transistor 14a, the gate electrode 18ag of the transistor 18 and furthermore the source electrode 16as of the transistor 16 fed. As shown in Fig. 2, the two clock phases pulsate with the same Frequency alternates during each duty cycle.

Das Daten-Eingabesignal zur Eingangszelle 12 des Kreises 10 kann ein Ausgangssignal sein, das dem Ausgangssignal des Kreises von einem Schieberegister in Kaskade solcher Kreise gleicht, oder es kann eines der verschiedenen anderen Daten-Eingabesignale von anderen Arten von Zellen in einem logischen System sein. Bei einem normal betriebenen logischen System nimmt die Zelle 12 auch synchronisierende Phasen-Eintaktimpulse 1 auf, die an alle drei Transistoren 14, 16 und 18 angelegt werden.The data input signal to input cell 12 of circuit 10 may be a Output signal that is the output of the circuit from a shift register in cascade such circles resembles, or it can be one of the various others Data input signals from other types of cells in a logical system. In a normally operated logic system, the cell 12 also takes synchronizing Phase single-ended pulses 1 on, those to all three transistors 14, 16 and 18 are created.

Wenn dieser erste Takt negativ wird (bei Benutzung einer P-Kanalanordnung)1 werden die Torelektroden der Transistoren 14 und 18 eingeschaltet und stellen Quelle-Abfluss-Leitung her. Bei eingeschaltetem Transistor 18 wird ein Daten-Eingangssignal im Zuführungsleiter 20 zu einem Knoten B geleitet, der den Leiter 32 zwischen den Transistoren 16 und 18 enthält, und dieses Signal wird dem Tor des Transistors 16 aufgedrückt und in einem Kondensator 36 gespeichert. Wenn der Transistor 14 eingeschaltet ist, empfängt und leitet er die Spannung von dem Phasen-Eintakt 01 und ladet dabei unbedingt einen Knoten C auf, der den Ausgangsleiter 38 der Zelle 12 einschliesst, und ladet gleichzeitig die Kondensatoren 26a und 30a der Ausgangszelle 12a auf. Weil die Quellenelektrode 16s des Transistors 16 mit dem zu dieser Zeit negativen Phasen-Eintakt 1 verbunden ist, ist der Transistor 16 ausgeschaltet oder nichtleitend und er wird solange ausgeschaltet bleiben, bis der Phasen-Eintakt 1 zurückkehrt und geerdet wird, wie in Fig. 2 gezeigt ist. Der Grund dafür ist, dass, wenn der Phasen-Eintakt negatives Potential hat, die an die Quelle des Transistors 16 angelegte Spannung negativer als die Spannung an seiner Torelektrode 16g ist, und daher ist sie nichtleitend. Wenn Jetzt die Phasen-Eintaktspannung auf Null zurückkehrt, wird entweder der Transistor 16 einschalten, wenn er eine negative Daten-Eingangsspannung durch den Tor-Transistor 18 aufnimmt, die im Kondensator 36 gespeichert war, oder er bleibt ausgeschaltet, wenn er bei eingeschaltetem Taktgeber ein positives Bingangs-Datensignal erhält. Wenn der Transistor 16 ausgeschaltet bleibt, wird die Spannung am Ausgangsknoten C gleich bleiben, bis der Taktgeber der lusgangszelle 12a negativ wird. Wenn der Transistor 16 einschaltet, wird die Spannung am Knoten C entladen oder bis auf die Spannung des Phase Eintaktgebers vermindert, der jetzt im wesnellichen auf Erdpotential liegt.If this first clock goes negative (when using a P-channel arrangement) 1 the gate electrodes of transistors 14 and 18 are switched on and provide source-drain conduction here. With transistor 18 turned on, a data input signal is applied to the lead wire 20 routed to a node B, which connects conductor 32 between transistors 16 and 18 contains, and this signal is impressed on the gate of transistor 16 and in a capacitor 36 is stored. When transistor 14 is on, receive and he conducts the voltage from the single phase 01 and loads one absolutely Node C, which includes output conductor 38 of cell 12, and charges at the same time capacitors 26a and 30a of output cell 12a. Because the source electrode 16s of the transistor 16 is connected to the phase single-ended 1 which is negative at this time is, the transistor 16 is turned off or non-conductive and it is turned off while remain until phase single ended 1 returns and is grounded, as shown in FIG is. The reason for this is that when the phase single-ended has negative potential, the voltage applied to the source of transistor 16 is more negative than the voltage is on its gate electrode 16g, and therefore it is non-conductive. If Now the phase single ended voltage returns to zero, either transistor 16 will turn on if it has a negative data input voltage through gate transistor 18 picks up in capacitor 36 was saved, or it remains switched off if it is switched on with the clock generator receives a positive input data signal. When the transistor 16 is off remains, the voltage on output node C will remain the same until the clock the output cell 12a becomes negative. When transistor 16 turns on, the Discharge voltage at node C or up to the voltage of the phase single-ended encoder decreased, which is now in Wesnellichen on earth potential.

Wenn der Transistor 16 nicht eingeschaltet ist, nachdem der Phasen-Eintaktgeber 1 zum Brdpotential zurückkehrt, bleibt das negative Potential des Knotens G an den Kondensatoren 26a und 3Oa bestehen.When transistor 16 is not on after the phase single-ended clock 1 returns to the Brdpotential remains the negative potential of the Node G exist on capacitors 26a and 30a.

Wenn Jetzt der Taktgeber 2 negativ wird, wird der dusgangsknoten der zweiten Zelle 12a über den Transistor 14a bis zum negativen Pegel geladen, und die Spannung des Taktgebers 2 im Leiter 22a wird auch an den Kondensator 26a angelegt. Wenn der Phasen-Taktgeber 2 seinen negativen Ubergang ausführt, wird die Spannung an dem Knoten C angehoben oder negativer gemacht durch den Ladestrom, der vom geerdeten Leiter 28a durch die Kondensatoren 30a und 26a zum Phasen-2aktgeber-Zweipol fliesst.Now if the clock 2 goes negative, the output node becomes the second cell 12a charged through the transistor 14a to the negative level, and the Clock 2 voltage on conductor 22a is also applied to capacitor 26a. When the phase clock 2 makes its negative transition, the voltage at node C raised or made more negative by the charging current from the grounded Conductor 28a flows through capacitors 30a and 26a to the two-pole phase 2-pulse generator.

Mit anderen Worten, wenn der Phasen-Taktgeber-Zweipol am Kondensator 3Oa negativ wird, entsteht durch die Eondensatoren 3oa und 26a ein Stromfluss, der den Knoten C auf eine Spannung auflädt, die höher als der erwähnte Pegel ist.In other words, if the phase clock generator two-terminal on the capacitor 3Oa becomes negative, a current flow arises through the capacitors 3oa and 26a, which charges the node C to a voltage which is higher than the mentioned level.

Wennder Transistor 16 ausgeschaltet oder nichtleitend ist, wird während dieser Zeit (2 negativ) die angehobene Spannung am Knoten C über den Transistor 18a zum Knoten D übertragen. Wenn der Transistor 16 leitend ist, wird die angehobene Spannung am Knoten C und irgendeine Spannung an dem Snoten D bis zur positiven oder bis nahe an das Brdpotential der Taktgeberphase entladen.When transistor 16 is off or non-conductive, during this time (2 negative) the increased voltage at node C via the transistor 18a transmitted to node D. When the transistor 16 is conductive, the is raised Voltage on node C and any voltage on node D up to positive or discharged to close to the Brdpotential of the clock phase.

Wenn die Taktgeberphase ins Positive geht, wird der Ausgang (Knoten E) der zweiten Zelle 12a bis zum positiven Potential des Phasen-Zweitaktgebers über den Transistor 16a entladen, wenn der Knoten D ein negatives Potential während der Zeit erhalten hat, in der der Phasen-Zweitaktgeber 2 negativ war.When the clock phase goes positive, the output (node E) the second cell 12a to the positive potential of the two-phase clock generator discharge the transistor 16a when the node D has a negative potential during the Time when the 2 Phase Two Clock was negative.

Wenn der Knoten D ein positives Potential während der Zeit erhalten hat, in der der Phasen-Zweitaktgeber eingeschaltet oder negativ war, dann ist der Transistor 16a ausgeschaltet und die Vorladungsspannung am Knoten E, dem Ausgang, wird bestehen bleiben.If the node D received a positive potential during the time in which the phase two-clock generator was switched on or negative, then that is Transistor 16a turned off and the precharge voltage at node E, the output, will persist.

Obwohl die Zellen 12 und 12a in der Schaltung der Fig. 1 einen einzigen Transistor 16 verwenden, der eine umgekehrte Funktion erlaubt, kann die Implementierung der Nicht/Und- oder Nicht/ Oder-Tore unter Anwendung des Grundgedankens der Erfindung erreicht werden. Fig. 3 zeigt eine Nicht/Und-Torschaltung 12b mit einem vorladenden Transistor 41, dessen Tor- und Abflusselektrode 41g und 41d beide mit einer Phase eines Eintaktgebereingangs 01 verbunden sind. Hier enthält der logische Teil der Zelle 12b zwei Transistoren 42 und 44, die in Reihe liegen.Although cells 12 and 12a in the circuit of FIG single The implementation can use transistor 16, which allows an inverse function the not / and or not / or gates using the basic idea of the invention can be achieved. 3 shows a N / And gate circuit 12b with a precharging Transistor 41, its gate and drain electrodes 41g and 41d both with one phase a single clock input 01 are connected. Here contains the logical part of the Cell 12b has two transistors 42 and 44 connected in series.

Der Transistor 42 ist mit dem vorladenden Transistor 41 in die Quellenelektrode 44d des anderen Transistors 44 is mit dem Phasen-Eintaktgeber 1 verbunden. Die Torelektrode des Transistors 42 ist mit einer Quellen- oder ibflusselektrode eines ersten Tor-Transistors 46 und die Torelektrode des anderen Transistors 44 ist mit der Nichttorelektrode des anderen Tor-Transistors 48 verbunden. Zwei Datenzuführungsleiter 50 und 52 sind Jeweils mit den anderen Quellen- oder Abflusselektroden der Tor-Transistoren 46 und 48 verbunden.Die Torelektroden dieser Tor-Transistoren sind ausserdem durch einen Leiter 54 miteinander und mit dem Phasen-Eintaktgeber 1 verbunden.The transistor 42 is with the precharging transistor 41 in the source electrode 44d of the other transistor 44 is connected to the phase single-ended clock generator 1. The gate electrode of transistor 42 is with a source or flow electrode of a first gate transistor 46 and the gate electrode of the other transistor 44 is with the non-gate electrode of the other gate transistor 48 connected. Two data feed conductors 50 and 52 are Each with the other source or drain electrodes of the gate transistors 46 and 48 are connected. The gate electrodes of these gate transistors are also through a conductor 54 connected to one another and to the phase single-ended clock generator 1.

Zwischen den Zuführungsteilen 50 und 52 der Zelle 12b liegt ein Leiter 56 mit in Reihe ges keten Kondensatoren 58 und 60.A conductor lies between the feed parts 50 and 52 of the cell 12b 56 with capacitors 58 and 60 connected in series.

Der Verbindungspunkt der Kondensatoren liegt an einem Leiter 54 und damit an der Phase des Eintaktgebers 1. Verbunden mit jedem von den Transistoren 46 und 48 zu den Toren der Transistoren 42 und 44 sich erstriRenden Leiter ist jeweils ein Speicherkondensator 36, der, an Erde liegend, genau so wirkt wie der Kondensator 36 in Fig. 1. Der Ausgang der Zelle 12b wird über einen Leiter 62 geliefert, der sich von einem Verbindungsleiter 64 zwischen den Transistoren 41 und 42 aus erstreckt. Vom Ausgangsleiter 62 zweigt ein Leiter 66 mit einem geerdeten Kondensator 65 ab.The connection point of the capacitors is on a conductor 54 and thus at the phase of the single-ended generator 1. Connected to each of the transistors 46 and 48 to the gates of the transistors 42 and 44 are failing conductors, respectively a storage capacitor 36 which, when connected to earth, acts exactly like the capacitor 36 in Fig. 1. The output of cell 12b is provided over a conductor 62 which extends from a connecting conductor 64 between transistors 41 and 42. A conductor 66 with a grounded capacitor 65 branches off from the output conductor 62.

Der Kreis 12b funktioniert im wesentlichen genau so wie die Zellen 12 und 12a hinsichtlich der Vorladung, des .18bfühlens der Eingabe, der Ladungsspeicherung und der Übertragung. Der kritische Unterschied ist der, dass in diesem die beiden Eingänge A und B negativ sein müssen, während der Zeit, in der der Phasen-Eintaktgeber negativ für den Ausgang ist, der bis auf einen positiven Pegel entladen werden soll, nachdem der Phasen-Eintaktgeber zu einem positiven Pegel zurückkehrt. Wenn entweder der Eingang A oder B positiv während der Zeit ist, in der der Phasen-Eintaktgeber negativ ist, wird der entsprechende Transistor nicht einschalten W!t der Ausgang wird negativ bleiben. Auf diese Weise führt der Kreis die logische ?1umgekehrt und"- oder die 11Nicht/Und11-Funktion, A.B, am Ausgang aus.The circle 12b functions in much the same way as the cells 12 and 12a with regard to the precharge, the sensing of the input, the charge storage and the transfer. The critical difference is that in this the two Inputs A and B must be negative during the time in which the Phase single-ended clock is negative for the output, which is down to a positive level should be discharged after the phase clock returns to a positive level. When either input A or B is positive during the time that the phase single-ended clock is negative, the corresponding transistor will not turn on W! t the output will remain negative. In this way the circle leads the logical? 1inversely and "- or the 11Not / And11 function, A.B, at the output off.

Die in Fig. 4 gezeigte "Nicht/Oder-Torzelle 12d stellt eine andere Verkörperung der Erfindung dar, die den bereits beschriebenen Verkörperungen hinsichtlich des Vorladens, des Abfühlen des Eingangs, der Ladungsspeicherung und der Übertragungseigenschaften ähnlich ist. Hier besteht der logische Abschnitt der Zelle aus zwei logischen Transistoren 42a und 44a, die parallel zueinander liegen und einerseits mit dem vorladenden Transistor 4Oa durch einen Leiter 64a verbunden sind.The “not / or gate cell 12d shown in FIG. 4 represents a different one Embodiment of the invention represents the embodiments already described with regard to precharge, input sensing, charge storage and transfer properties is similar. Here the logical section of the cell consists of two logical transistors 42a and 44a, which are parallel to each other and on the one hand with the precharging transistor 4Oa are connected by a conductor 64a.

Andererseits sind diese Transistoren mit dem Eingang eines Phasen-Eintaktgebers 1 verbunden. Wie bei der Zelle 12b sind zwei Tor-Transistoren 46a und 48a vorgesehen, die durch Quelle-Abfluss von den Daten-Zuführungsleitern 50a und 52a her mit der Torelektrode des einen logischen Transistors verbunden sind. Jeder der Leiter,der die Transistoren 46a und 48a mit den Toren der Transistoren 42a und 44a jeweils verbindet, liegt an einem geerdeten Speicherkondensator 36. Wiederum sind die Torelektroden der Tor-Transistoren 46a und 48a durch einen gemeinsamen Leiter 54a verbunden, der zugleich mit dem Eingang des Phasen-Eintaktgebers verbunden ist. Dieser Verbindungsleiter ist ferner mit dem einen Leiter Jedes der Kondensatoren 58a und 60a verbunden, deren anderen Leiter 56a und 57a jewejis mit den Eingängen A und B in Verbindung stehen. In diesem Kreis liefern die s und B Eingang zu den parallel geschalteten Transistoren 42a und 44a eine "Nicht/Oder"-logische Funktion durch Erzeugung eines positiven Ausgangs, wenn entweder A oder B an ihren Torelektroden negative Eingangsimpulse erhält. Die Kreise nachder Erfindung können auch zusammengesetzt sein, indem sie entweder "Nicht/Und" - oder "Nicht/Oder"- ebenso wie umgekehrte Funktionen in sich vereinigen.On the other hand, these transistors are with the input of a phase single-ended generator 1 connected. As with cell 12b, two gate transistors 46a and 48a are provided, by source drainage from the data supply conductors 50a and 52a with the Gate electrode of a logic transistor are connected. Each of the leaders who transistors 46a and 48a to the gates of transistors 42a and 44a, respectively connects, is connected to a grounded storage capacitor 36. Again, the gate electrodes of gate transistors 46a and 48a are connected by a common conductor 54a, the is also connected to the input of the phase clock generator. This connection conductor is also connected to the one conductor of each of the capacitors 58a and 60a, their other conductors 56a and 57a are connected to inputs A and B, respectively. In this circuit, the S and B provide input to the transistors connected in parallel 42a and 44a a "not / or" logic function by generating a positive one Output when either A or B have negative input pulses on their gate electrodes receives. the Circles according to the invention can also be composed be by using either "not / and" - or "not / or" - as well as reverse Unite functions.

Patentansprüche:Patent claims:

Claims

New demands Logical component, the clock pulses supplied by it can be controlled in such a way that it receives a binary input signal for each clock pulse forms the corresponding binary output signal and until the next one arrives Clock pulse stores, characterized by a hadpt memory, by a first from the clock pulses controlled input circuit part, which in the main memory enters a binary sine value during each clock pulse, through a buffer, by a gate circuit part also controlled by the clock pulses, via which the buffer with the instantaneous value of the input signal during each clock pulse is acted upon, and by a logic circuit part, which the buffer after each clock pulse and the main memory corresponding to that in the buffer stored digital signal value is discharged or not.

2. Logical module according to claim 1, characterized in that the main memory is formed by at least one condensate set (30a, 65).

3. Logical module according to claim 1 or 2, characterized in that that the buffer is formed by at least one capacitor (36).

4. Logical module according to claim 2, characterized in that the input circuit part of a MOS field effect transistor (14, 14a, 40a, 41) is formed, whose source electrode and gate 3'electrode the clock pulses are supplied, and its drain electrode with the main memory forming Capacitor (30a, 65) is connected so that the MOS-1'ieldeffekttransitor (14, 14a, 40a, 41) forms a charging circuit for the capacitor, such that the capacitor is charged to the clock pulse voltage during a clock pulse.

5. Logical module according to claim 3 and 4, characterized in that that the gate circuit part of at least one 0S field effect transistor (18, 18a) is formed, whose source electrode is fed the binary input signal, whose gate electrode receives the clock pulses and whose drain electrode is connected to the capacitor (36, 36a) forming the buffer, wherein the clock pulses have such a polarity and amplitude that they the gate circuit part making field effect transistor (18, 18a) conductive, so that the buffer forming capacitor (36, 36a) during each key pulse to the instantaneous value the input signal voltage is charged.

6. Logical module according to claim 2 and 3, characterized in that that the logic circuit part of at least one MOS field effect transistor (16, 16a) is formed, whose source electrode the clock pulses are supplied, whose gate electrode is connected to the capacitor (36, 36a) forming the buffer and its drain electrode connected to the capacitor (30a) forming the main memory is, the clock pulses have such a polarity and amplitude that they the the IvIOS field effect transistor (16, 16a) forming the logic circuit part independently of the voltage across the capacitor (36, 36a) forming the intermediate store make conductive.

7. Logical building block with nand character according to claim 5 and 6, characterized characterized in that the gate circuit part of two lvIOS field effect transistors (46, 48) is formed, the source electrode of which is supplied with a binary input signal and whose gate electrode the clock pulses are fed to that of the buffer is formed by two capacitors (36), one of which each with the drain electrode of the two SIOS field effect transistors (46, 48) forming the gate circuit part is connected that the logic circuit part of two MOS field effect transistors (42, 44) - is formed, the source electrode of the one to the logic circuit part belonging MOS field effect transistor (44), the clock pulses are supplied, wherein the gate electrode of this one DIOS field effect transistor (44) to the one the buffer belonging to the capacitor is connected, the drain electrode this one IIOS field effect transistor (44) with the source electrode of the other to the logic circuit part belonging MOS field effect transistor (42) is connected, wherein the gate electrode of this other MOS field SE transistor (42) with the other is connected to the intermediate storage capacitor (36) and wherein the drain lead electrode of this other MOS field effect transistor (42) with the main memory forming capacitor (65) is connected.

8. Logical building block with nor character according to claim 5 and 6, characterized characterized in that the gate circuit part has two MOS field effect transistors (46a, 48a), the source electrode of which is supplied with a binary input signal and whose gate eleWt; rode the '1' clock pulses are fed to the buffer is formed by two capacitors (36), one of which each with the drain electrode of the two MOS field effect transistors (46a, 48a) belonging to the gate circuit part tied together is that the logic circuit part has two IiOS Veldeffekttransistors (42a, 44a), whose source metal electrodes are supplied with the clock pulses, their drain electrodes are connected to the capacitor forming the main memory are and their gate electrodes also with one of the two the buffer forming capacitors (36) is connected.

9. Logical module according to one of claims 1 to 6, characterized in that that to form a shift register ibin at least one further logic module of the same type is connected downstream.

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