DE202022105580U1 - System for developing and analyzing a parameter of a Bohm quantum potential device (BQP) - Google Patents

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Abstract

System (100) zum Entwickeln und Analysieren mindestens eines Parameters einer Bohm-Quanten-Potential (BQP)-Vorrichtung, wobei die BQP-Vorrichtung des Systems (100) Folgendes umfasst:
ein Gate (102) aus einem ersten Material zur Vermeidung von Verarmungseffekten;
einen Source- und einen Drainkontakt (104a, 104b), die jeweils aus einem zweiten Material bestehen; und
ein Paar dielektrischer Schichten (106), die aus einem dritten Material bestehen, wobei das Paar dielektrischer Schichten auf beiden Seiten des Source- und Drainkontakts (104a, 104b) angeordnet ist, was zur Bildung eines Kanals führt.

Figure DE202022105580U1_0000
A system (100) for developing and analyzing at least one parameter of a Bohm quantum potential (BQP) device, the BQP device of the system (100) comprising:
a gate (102) of a first material to avoid depletion effects;
a source and a drain contact (104a, 104b), each made of a second material; and
a pair of dielectric layers (106) composed of a third material, the pair of dielectric layers being disposed on either side of the source and drain contacts (104a, 104b), resulting in the formation of a channel.
Figure DE202022105580U1_0000

Description

BEREICH DER ERFINDUNGFIELD OF THE INVENTION

Die vorliegende Erfindung bezieht sich auf ein Gebiet von Multi-Gate-Feldeffekttransistoren (FinFET). Insbesondere bezieht sich die vorliegende Erfindung auf ein System zur Analyse von Effekten von Anpassungsparametern in Bohm-Quantenpotential (BQP) Geräten von Double-Gate n-FinFET und Y-Parameter-Extraktion im THz-Bereich.The present invention relates to a field of multi-gate field effect transistors (FinFET). In particular, the present invention relates to a system for analyzing effects of matching parameters in Bohm quantum potential (BQP) devices of double-gate n-FinFET and Y-parameter extraction in the THz range.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Bei der heutigen Halbleitertechnologie sind die Gate-Längen auf unter 20 nm gesunken. Daher werden Quanteneffekte wichtig. Die Notwendigkeit, die Transistorgröße zu verringern, ist ein immerwährendes Problem, das es in der Kunst der integrierten Schaltungen zu lösen gilt. Eine Möglichkeit zur Verringerung der Transistorgröße besteht darin, die Länge des Kanals zu reduzieren. Auf diese Weise lässt sich die Gesamtfläche des Transistors effektiv verringern. Allerdings wurde dann eine minimale Kanallänge (im Verhältnis zu anderen physikalischen Parametern des Transistors) erreicht, was zu Problemen mit Kurzkanaleffekten führte. Die Skalierung von Bauelementen hat aufgrund von Kurzkanaleffekten (SCEs) und dem Quantenverhalten von Ladungsträgern eine Grenze erreicht. Aufgrund der Skalierung wird durch den Gate-Isolator getunnelt, so dass eine Änderung der Gate-Steuerung erforderlich ist, die eine Funktion von Vgs ist. Hier führen Quanteneinschränkungen zu einer Verschiebung der Vth und damit zu einer deutlichen Erhöhung der Tox der Bauelemente. Auf dieser Ebene wurde die Quantenmechanik leistungsfähiger als die klassische Mechanik. Die aggressive Skalierung der Gatterabstände zwang die Designs für die 22-nm-Technologie von Intel zur Verwendung selbstausrichtender Kontakte. An der Seite des Kontakts füllen die Breite und die Länge der Abstandshalter des Gates den verbleibenden Gate-Abstand auf. Wenn die Breite zwischen zwei Gate-Spacern verringert wird, steigt der Kontaktwiderstand exponentiell an. Daher wird die Gate-Länge verkleinert. Aufgrund dieses Bereichs ist die Skalierbarkeit der Gate-Länge bei planaren Bauelementen begrenzt.With today's semiconductor technology, gate lengths have dropped below 20 nm. Therefore, quantum effects become important. The need to reduce transistor size is a perennial problem to be solved in the integrated circuit art. One way to reduce transistor size is to reduce the length of the channel. In this way, the total area of the transistor can be effectively reduced. However, a minimum channel length (relative to other physical parameters of the transistor) was then achieved, leading to problems with short channel effects. Device scaling has reached a limit due to short channel effects (SCEs) and the quantum behavior of charge carriers. Because of the scaling, there is tunneling through the gate insulator, requiring a change in gate control, which is a function of Vgs. Here, quantum confinement leads to a shift in the Vth and thus to a significant increase in the Tox of the devices. At this level, quantum mechanics became more powerful than classical mechanics. Aggressive scaling of gate spacing has forced designs for Intel's 22nm technology to use self-aligned contacts. At the side of the contact, the width and length of the gate spacers fill up the remaining gate spacing. If the width between two gate spacers is reduced, the contact resistance increases exponentially. Therefore, the gate length is reduced. This range limits gate length scalability for planar devices.

Daher ist eine alternative Bauelementestruktur erforderlich, um die Kontrollierbarkeit der Kanäle zu verbessern.Therefore, an alternative device structure is required to improve the controllability of the channels.

Multi-Gate-FETs (wie FinFET) bieten eine bessere Kurzkanalsteuerung und sehr niedrige Dotierungsanforderungen im Kanal; deshalb ist das transversale Feld im Kanal niedriger, was den Sub-Threshold Swing (SS) verbessert und die Schwellenspannung senkt, wodurch sich die Leistung der Bauelemente verbessert. Eine weitere wichtige Eigenschaft eines niedrig dotierten Kanals ist die geringere Streuung der Dotierstoffionen. Sie sorgt für einen besseren Antriebsstrom und geringere Fluktuationen bei zufälligen Dotierungen.Multi-gate FETs (like FinFET) offer better short-channel control and very low in-channel doping requirements; therefore, the transverse field in the channel is lower, which improves the sub-threshold swing (SS) and lowers the threshold voltage, improving device performance. Another important property of a lightly doped channel is the lower scattering of the dopant ions. It provides better drive current and lower fluctuations in random doping.

In der Vergangenheit wurden verschiedene Arbeiten zu Doppel-Gate-Fin-FETs durchgeführt.Various work has been done on dual gate fin FETs in the past.

KR100748261B1 offenbart einen Fin-Feldeffekttransistor mit geringem Leckstrom und ein Verfahren zur Herstellung des Fin-FET. KR100748261B1 discloses a low leakage current fin field effect transistor and a method of fabricating the fin FET.

US6812119B1 offenbart ein Verfahren zur Bildung von Rippen für einen Doppel-Gate-Fin-Feldeffekttransistor (FinFET), das die Bildung einer zweiten Schicht aus halbleitendem Material über einer ersten Schicht aus halbleitendem Material und die Bildung von Doppelkappen in der zweiten Schicht aus halbleitendem Material umfasst. Das Verfahren umfasst ferner das Ausbilden von Abstandshaltern an den Seiten jeder der Doppelkappen und das Ausbilden von Doppelrippen in der ersten Schicht aus Halbleitermaterial unterhalb der Doppelkappen. Das Verfahren umfasst auch das Ausdünnen der Doppellamellen, um schmale Doppellamellen zu erzeugen. US6812119B1 discloses a method of forming fins for a dual gate fin field effect transistor (FinFET) comprising forming a second layer of semiconducting material over a first layer of semiconducting material and forming double caps in the second layer of semiconducting material. The method further includes forming spacers on the sides of each of the double caps and forming double fins in the first layer of semiconductor material beneath the double caps. The process also includes thinning out the twin laminae to produce narrow twin laminae.

US6885055B2 offenbart ein Doppel-Gate-FinFET-Bauelement und ein Verfahren zu seiner Herstellung. Insbesondere bezieht sich die Erfindung auf ein elektrisch stabiles Doppel-Gate-FinFET-Bauelement und das Herstellungsverfahren, bei dem der aktive Fin-Bereich auf einem Siliziumsubstrat, in dem der Bauelementekanal und der Körper gebildet werden sollen, eine Breite im Nanobereich aufweist, mit dem Substrat verbunden ist und mit der Form einer Wand entlang der Kanallängsrichtung ausgebildet ist. US6885055B2 discloses a dual gate FinFET device and method of fabricating same. More particularly, the invention relates to an electrically stable dual-gate FinFET device and method of fabrication in which the active fin region on a silicon substrate in which the device channel and body are to be formed is nanoscale in width with which substrate is bonded and formed in the shape of a wall along the channel longitudinal direction.

Bei einem FinFET wickelt sich das Gate um ein dünnes Stück (vorzugsweise undotiertes) Silizium, das auch als „Finne“ bezeichnet wird, und die Drain-Ströme fließen mit den Seiten- und Oberseiten der Finne. Das um den Kanal gewickelte Gate erhöht die elektrostatische Kontrolle über den Kanal. Dadurch werden SCEs und Leckströme reduziert. Der FinFET bietet Strukturparameter wie Rippenbreite, Rippenhöhe und Gatelänge.In a FinFET, the gate wraps around a thin piece of (preferably undoped) silicon, also known as the "fin", and the drain currents flow with the side and top surfaces of the fin. The gate wrapped around the channel increases electrostatic control over the channel. As a result who reduces the SCEs and leakage currents. The FinFET offers structural parameters such as fin width, fin height and gate length.

Herkömmliche MOS-Bauelemente mit doppeltem Gate werden mit SOI-Wafern hergestellt, die teurer sind als Silizium-Wafer. Außerdem gibt es Probleme, wie z. B. den Floating-Body-Effekt, einen größeren parasitären Source-/Drain-Widerstand, einen Anstieg des Ruhestroms und eine Verschlechterung der Wärmeübertragung auf das Substrat.Conventional double-gate MOS devices are made with SOI wafers, which are more expensive than silicon wafers. In addition, there are problems such as B. the floating body effect, a larger parasitic source / drain resistance, an increase in quiescent current and a deterioration in heat transfer to the substrate.

Die Skalierung ist jedoch erforderlich, um die digitale Leistung von Bauelementen nach dem Mooreschen Gesetz zu verbessern, aber durch die Skalierung wird auch die analoge und HF-Leistung in vielerlei Hinsicht beeinträchtigt.However, scaling is required to improve the digital performance of devices according to Moore's Law, but scaling also degrades analog and RF performance in many ways.

Daher besteht die Notwendigkeit, ein System zu entwickeln und die Auswirkungen von Anpassungsparametern in Bohm-Quantenpotential-Geräten (BQP) zu analysieren.Therefore, there is a need to develop a system and analyze the effects of fitting parameters in Bohm quantum potential (BQP) devices.

Der technische Fortschritt, der durch die vorliegende Erfindung offenbart wird, überwindet die Einschränkungen und Nachteile bestehender und konventioneller Systeme und Methoden.The technical advance disclosed by the present invention overcomes the limitations and disadvantages of existing and conventional systems and methods.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Die vorliegende Erfindung bezieht sich allgemein auf ein System zur Entwicklung und Analyse eines Parameters einer Bohm-Quanten-Potential (BQP)-Vorrichtung.

  • Ein Ziel der vorliegenden Erfindung ist es, einen Parameter der BQP-Vorrichtung zu entwickeln und zu analysieren;
  • Ein weiteres Ziel der vorliegenden Erfindung ist die Analyse der Auswirkungen von Anpassungsparametern in einer Bohm-Quantenpotential-Vorrichtung (BQP);
  • Ein weiteres Ziel der vorliegenden Erfindung ist die Untersuchung und der Vergleich des Sub-Threshold Swing (SS)-Werts für verschiedene High-k-Gate-Dielektrikum-Materialien in Abhängigkeit vom Anpassungsparameter (a);
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, die Leistung des vorgeschlagenen Systems in Abhängigkeit von der physikalischen Gate-Länge des TiO2-basierten DG n-Fin FET zu analysieren; und
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, Elemente des Kleinsignal-Schaltungsmodells zu analysieren, indem der Y-Parameter bei Frequenzen bis zu 2.5 THz verwendet wird.
The present invention relates generally to a system for developing and analyzing a parameter of a Bohm Quantum Potential (BQP) device.
  • An object of the present invention is to develop and analyze a parameter of the BQP device;
  • Another object of the present invention is to analyze the effects of adjustment parameters in a Bohm Quantum Potential Device (BQP);
  • Another objective of the present invention is to study and compare the sub-threshold swing (SS) value for different high-k gate dielectric materials as a function of the matching parameter (a);
  • Another aim of the present invention is to analyze the performance of the proposed system depending on the physical gate length of the TiO 2 -based DG n-Fin FET; and
  • Another object of the present invention is to analyze elements of the small-signal circuit model using the Y-parameter at frequencies up to 2.5 THz.

In einer Ausführungsform ein System zum Entwickeln und Analysieren mindestens eines Parameters einer Bohm-Quanten-Potential (BQP)-Vorrichtung, wobei das System Folgendes umfasst:

  • ein Gate aus einem ersten Material zur Vermeidung von Verarmungseffekten;
  • einen Source- und einen Drain-Kontakt, die jeweils aus einem zweiten Material bestehen; und
  • ein Paar dielektrischer Schichten, die aus einer dritten Schicht bestehen, wobei das Paar dielektrischer Schichten auf beiden Seiten des Source- und Drainkontakts angeordnet ist, was zur Bildung eines Kanals führt.
In one embodiment, a system for designing and analyzing at least one parameter of a Bohm quantum potential (BQP) device, the system comprising:
  • a gate made of a first material to avoid depletion effects;
  • a source and a drain contact each made of a second material; and
  • a pair of dielectric layers consisting of a third layer, the pair of dielectric layers being arranged on either side of the source and drain contact, resulting in the formation of a channel.

In einer Ausführungsform ist das erste Material für die Bildung des Gates Titannitrid (TiN) mit einer Austrittsarbeit von 4-5eV.In one embodiment, the first material to form the gate is titanium nitride (TiN) with a work function of 4-5eV.

In einer Ausführungsform ist das zweite Material für die Bildung der Source- und Drainkontakte eine Aluminiumelektrode mit einer n-Dotierungskonzentration (1019 cm-3), während der Kanal eine leicht dotierte p-Dotierung (1016 cm-3) aufweist.In one embodiment, the second material for forming the source and drain contacts is an aluminum electrode with an n-doping concentration (10 19 cm -3 ), while the channel has a lightly doped p-doping (10 16 cm -3 ).

In einer Ausführungsform wird der Gate-Widerstand analysiert, indem entweder der Y- oder der Z-Parameter bei hoher Frequenz von einem nicht quasistatischen (NQS) Kleinsignalgerät ermittelt wird.In one embodiment, gate resistance is analyzed by determining either the Y or Z parameters at high frequency from a small signal non-quasi-static (NQS) device.

In einer Ausführungsform besteht die NQS-Kleinsignalvorrichtung aus einem intrinsischen und einem extrinsischen Teil, wobei der intrinsische Teil vorspannungsabhängige Elemente und der extrinsische Teil vorspannungsunabhängige Elemente enthält.In one embodiment, the NQS small signal device consists of an intrinsic and an extrinsic part, where the intrinsic part contains bias dependent elements and the extrinsic part contains bias independent elements.

In einer Ausführungsform wird zunächst eine Vielzahl von extrinsischen Parametern von einem Berechnungsmodul berechnet, um Gate-Source- und Gate-Drain-Kapazitäten bei Nullvorspannung zu erhalten, wobei der intrinsische Y-Parameter im stark invertierten Bereich berechnet wird.In one embodiment, a plurality of extrinsic parameters are first calculated by a calculation module to obtain zero-bias gate-source and gate-drain capacitances, where the intrinsic Y parameter is calculated in the strongly inverted region.

Um die Vorteile und Merkmale der vorliegenden Erfindung weiter zu verdeutlichen, wird eine genauere Beschreibung der Erfindung durch Bezugnahme auf spezifische Ausführungsformen davon, die in den beigefügten Figuren dargestellt ist, gemacht werden. Es wird davon ausgegangen, dass diese Figuren nur typische Ausführungsformen der Erfindung zeigen und daher nicht als Einschränkung ihres Umfangs zu betrachten sind. Die Erfindung wird mit zusätzlicher Spezifität und Detail mit den beigefügten Figuren beschrieben und erläutert werden.In order to further clarify the advantages and features of the present invention, a more detailed description of the invention will be made by reference to specific embodiments thereof illustrated in the accompanying figures. It is understood that these figures show only typical embodiments of the invention and therefore should not be considered as limiting its scope. The invention will be described and illustrated with additional specificity and detail with the accompanying figures.

Figurenlistecharacter list

Diese und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden besser verstanden, wenn die folgende detaillierte Beschreibung mit Bezug auf die beigefügten Figuren gelesen wird, in denen gleiche Zeichen gleiche Teile in den Figuren darstellen, wobei:

  • 1 ein Blockdiagramm eines Systems zur Entwicklung und Analyse von mindestens einem Parameter eines Bohm-Quanten-Potential-Geräts (BQP) zeigt, und
  • 2 zeigt ein schematisches Layout des nicht quasistatischen Kleinsignal-Ersatzschaltbildes von DG n-FinFETs. Yint gibt die Y -Parameter nach dem De-Embedding von Cgs0, Cgd0, Rs und Rd an.
These and other features, aspects and advantages of the present invention will be better understood when the following detailed description is read with reference to the accompanying figures, in which like characters represent like parts throughout the figures, wherein:
  • 1 shows a block diagram of a system for development and analysis of at least one parameter of a Bohm Quantum Potential (BQP) device, and
  • 2 shows a schematic layout of the non-quasi-static small-signal equivalent circuit of DG n-FinFETs. Y int specifies the Y parameters after de-embedding Cgs0, Cgd0, Rs, and Rd.

Der Fachmann wird verstehen, dass die Elemente in den Figuren der Einfachheit halber dargestellt sind und nicht unbedingt maßstabsgetreu gezeichnet wurden. Die Flussdiagramme veranschaulichen beispielsweise das Verfahren anhand der wichtigsten Schritte, um das Verständnis der Aspekte der vorliegenden Offenbarung zu verbessern. Darüber hinaus kann es sein, dass eine oder mehrere Komponenten der Vorrichtung in den Figuren durch herkömmliche Symbole dargestellt sind, und dass die Figuren nur die spezifischen Details zeigen, die für das Verständnis der Ausführungsformen der vorliegenden Offenbarung relevant sind, um die Figuren nicht mit Details zu überfrachten, die für Fachleute, die mit der vorliegenden Beschreibung vertraut sind, leicht erkennbar sind.Those skilled in the art will understand that the elements in the figures are presented for simplicity and are not necessarily drawn to scale. For example, the flow charts illustrate the method of key steps to enhance understanding of aspects of the present disclosure. In addition, one or more components of the device may be represented in the figures by conventional symbols, and the figures only show the specific details relevant to understanding the embodiments of the present disclosure, not to encircle the figures with details to overload, which are easily recognizable to those skilled in the art familiar with the present description.

DETAILLIERTE BESCHREIBUNG:DETAILED DESCRIPTION:

Um das Verständnis der Erfindung zu fördern, wird nun auf die in den Figuren dargestellte Ausführungsform Bezug genommen und diese mit bestimmten Worten beschrieben. Es versteht sich jedoch von selbst, dass damit keine Einschränkung des Umfangs der Erfindung beabsichtigt ist, wobei solche Änderungen und weitere Modifikationen des dargestellten Systems und solche weiteren Anwendungen der darin dargestellten Grundsätze der Erfindung in Betracht gezogen werden, wie sie einem Fachmann auf dem Gebiet der Erfindung normalerweise einfallen würden.For the purposes of promoting an understanding of the invention, reference will now be made to the embodiment illustrated in the figures and specific language will be used to describe the same. It should be understood, however, that no limitation on the scope of the invention is intended, and such alterations and further modifications to the illustrated system and such further applications of the principles of the invention set forth therein are contemplated as would occur to those skilled in the art invention would normally come to mind.

Der Fachmann wird verstehen, dass die vorstehende allgemeine Beschreibung und die folgende detaillierte Beschreibung beispielhaft und erläuternd für die Erfindung sind und nicht als einschränkend angesehen werden.Those skilled in the art will understand that the foregoing general description and the following detailed description are exemplary and explanatory of the invention and are not to be taken as limiting.

Wenn in dieser Beschreibung von „einem Aspekt“, „einem anderen Aspekt“ oder ähnlichem die Rede ist, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die im Zusammenhang mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Daher können sich die Ausdrücke „in einer Ausführungsform“, „in einer anderen Ausführungsform“ und ähnliche Ausdrücke in dieser Beschreibung alle auf dieselbe Ausführungsform beziehen, müssen es aber nicht.When this specification refers to "an aspect," "another aspect," or the like, it means that a particular feature, structure, or characteristic described in connection with the embodiment is present in at least one embodiment of the present invention. Therefore, the phrases "in one embodiment," "in another embodiment," and similar phrases throughout this specification may or may not all refer to the same embodiment.

Die Ausdrücke „umfasst“, „enthaltend“ oder andere Variationen davon sollen eine nicht ausschließliche Einbeziehung abdecken, so dass ein Verfahren oder eine Methode, die eine Liste von Schritten umfasst, nicht nur diese Schritte einschließt, sondern auch andere Schritte enthalten kann, die nicht ausdrücklich aufgeführt sind oder zu einem solchen Verfahren oder einer solchen Methode gehören. Ebenso schließen eine oder mehrere Vorrichtungen oder Teilsysteme oder Elemente oder Strukturen oder Komponenten, die mit „umfasst...a“ eingeleitet werden, nicht ohne weitere Einschränkungen die Existenz anderer Vorrichtungen oder anderer Teilsysteme oder anderer Elemente oder anderer Strukturen oder anderer Komponenten oder zusätzlicher Vorrichtungen oder zusätzlicher Teilsysteme oder zusätzlicher Elemente oder zusätzlicher Strukturen oder zusätzlicher Komponenten aus.The terms "comprises," "including," or other variations thereof are intended to cover non-exclusive inclusion, such that a method or method that includes a list of steps includes not only those steps, but may also include other steps that are not expressly stated or pertaining to any such process or method. Likewise, any device or subsystem or element or structure or component preceded by "comprises...a" does not, without further limitation, exclude the existence of other devices or other subsystem or other element or other structure or other component or additional device or additional subsystems or additional elements or additional structures or additional components.

Sofern nicht anders definiert, haben alle hierin verwendeten technischen und wissenschaftlichen Begriffe die gleiche Bedeutung, wie sie von einem Fachmann auf dem Gebiet, zu dem diese Erfindung gehört, allgemein verstanden wird. Das System, die Methoden und die Beispiele, die hier angegeben werden, dienen nur der Veranschaulichung und sind nicht als Einschränkung gedacht.Unless otherwise defined, all technical and scientific terms used herein have the same meaning as commonly understood by one skilled in the art to which this invention pertains. The system, methods, and examples provided herein are for purposes of illustration only and are not intended to be limiting.

Ausführungsformen der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die beigefügten Figuren im Detail beschrieben.Embodiments of the present invention are described in detail below with reference to the attached figures.

1 zeigt ein Blockdiagramm eines Systems (100) zum Entwickeln und Analysieren mindestens eines Parameters einer Bohm-Quanten-Potential (BQP)-Vorrichtung, wobei die BQP-Vorrichtung des Systems (100) umfasst: ein Gate (102), einen Source- und einen Drain-Kontakt (104a, 104b) und ein Paar einer dielektrischen Schicht (106). 1 Figure 1 shows a block diagram of a system (100) for developing and analyzing at least one parameter of a Bohm quantum potential (BQP) device, the BQP device of the system (100) comprising: a gate (102), a source and a drain contact (104a, 104b) and a pair of dielectric layer (106).

Das Gate (102) besteht aus einem ersten Material, um Verarmungseffekte zu vermeiden. Das erste Material für die Bildung des Gates (102) ist Titannitrid (TiN) mit einer Austrittsarbeit von 4-5eV.The gate (102) consists of a first material in order to avoid depletion effects. The first material to form the gate (102) is titanium nitride (TiN) with a work function of 4-5eV.

Der Source- und ein Drainkontakt (104a, 104b) bestehen jeweils aus einem zweiten Material. Das zweite Material für die Bildung der Source- und Drainkontakte (104a, 104b) ist eine Aluminiumelektrode mit einer n-Dotierungskonzentration (1019 cm-3), während der Kanal eine leicht dotierte p-Dotierungskonzentration (1016 cm-3) aufweist.The source and a drain contact (104a, 104b) each consist of a second material. The second material for forming the source and drain contacts (104a, 104b) is an aluminum electrode with an n-type doping concentration (10 19 cm -3 ), while the channel has a lightly doped p-type doping concentration (10 16 cm -3 ).

Das Paar dielektrischer Schichten (106) besteht aus einem dritten Material, wobei das Paar dielektrischer Schichten auf beiden Seiten des Source- und Drainkontakts (104a, 104b) angeordnet ist, was zur Bildung eines Kanals führt.The pair of dielectric layers (106) is made of a third material, the pair of dielectric layers being disposed on either side of the source and drain contacts (104a, 104b), resulting in the formation of a channel.

Der Gate-Widerstand wird analysiert, indem entweder der Y- oder der Z-Parameter bei hoher Frequenz von einer nicht quasistatischen (NQS) Kleinsignalvorrichtung ermittelt wird. Die NQS-Kleinsignalvorrichtung besteht aus einem intrinsischen und einem extrinsischen Teil, wobei der intrinsische Teil vorspannungsabhängige Elemente und der extrinsische Teil vorspannungsunabhängige Elemente enthält. Die Vielzahl von extrinsischen Parametern wird anfänglich von einem Berechnungsmodul berechnet, um Gate-Source- und Gate-Drain-Kapazitäten bei Nullvorspannung zu erhalten, wobei der intrinsische Y-Parameter im starken Inversionsbereich berechnet wird. Tabelle 1. Parameter des TiO2 DG n-FinFET Parameter Werte Tor Länge (Lg) 20 nm BOX-Dicke (tbox) 5 nm Höhe der Flosse (Hfin) 10 nm Breite der Flosse (Wfin) 5 nm Dotierung der Geräteschicht (Nd) 1019 cm-3 Funktion Torarbeit 4.65 ev Gate-Oxid-Dicke (tox) 1 nm Gate resistance is analyzed by determining either the Y or Z parameter at high frequency from a small-signal non-quasi-static (NQS) device. The NQS small-signal device consists of an intrinsic and an extrinsic part, with the intrinsic part containing bias-dependent elements and the extrinsic part containing bias-independent elements. The plurality of extrinsic parameters are initially calculated by a calculation module to obtain gate-source and gate-drain capacitances at zero bias, where the intrinsic Y parameter is calculated in the strong inversion region. Table 1. Parameters of the TiO2 DG n-FinFET parameter Values Gate length (L g ) 20nm BOX thickness (t box ) 5nm Height of fin (H fin ) 10nm Width of fin (W fin ) 5nm Device layer doping (N d ) 10 19cm -3 Goal work function 4.65 possibly Gate Oxide Thickness (tox) 1nm

2 zeigt ein schematisches Layout des nicht quasistatischen Kleinsignal-Ersatzschaltbildes von DG n-FinFETs. Yint gibt die Y -Parameter nach dem De-Embedding von Cgs0, Cgd0, Rs und Rd. 2 shows a schematic layout of the non-quasi-static small-signal equivalent circuit of DG n-FinFETs. Y int returns the Y parameters after de-embedding Cgs0, Cgd0, Rs, and Rd.

Cgd0 und Cgs0 bezeichnen die extrinsischen Kapazitäten von Gate zu Drain bzw. von Gate zu Source. Rs und Rd sind der Source- bzw. Drain-Widerstand. Die verteilten Kanalwiderstände sind Rgs und Rgd. Lsd ist die Source-Drain-Induktivität. Es wird die Wirkung der Zeitkonstante in der Source-Drain-Admittanz (-ysd) berücksichtigt. Csdx ist die Kapazität aufgrund des DIBL-Effekts in einem Kurzkanal-FIN-FET-Bauelement.C gd0 and C gs0 denote the extrinsic capacitances from gate to drain and from gate to source, respectively. R s and R d are the source and drain resistances, respectively. The distributed channel resistances are Rgs and Rgd . L sd is the source-drain inductance. The effect of the time constant in the source-drain admittance (-y sd ) is taken into account. C sdx is the capacitance due to the DIBL effect in a short channel FIN FET device.

Die genaue Berechnung der intrinsischen Parameter des Fin-FET erfolgt erst, nachdem die extrinsischen Parameter Cgs0 und Cgd0 aus den simulierten Y-Parametern entfernt wurden. Daher werden zunächst die extrinsischen Parameter berechnet. Für die Berechnung der Gate-Source- und Gate-Drain-Kapazitäten bei Nullvorspannung wird der intrinsische Teil der Schaltung ignoriert. I 1 = Y 11 V 1 + Y 12 V 2 I 2 = Y 12 V 1 + Y 22 V 2

Figure DE202022105580U1_0001
The exact calculation of the intrinsic parameters of the fin FET is only done after the extrinsic parameters C gs0 and C gd0 have been removed from the simulated Y parameters. Therefore, the extrinsic parameters are calculated first. For the calculation of the gate-source and gate-drain capacitances at zero bias, the intrinsic part of the circuit is ignored. I 1 = Y 11 V 1 + Y 12 V 2 I 2 = Y 12 V 1 + Y 22 V 2
Figure DE202022105580U1_0001

Analyse von Y11 = I1/V1 bei V2 = 0 V 1 = I 1 [ ( R s + 1 / SC gs0 ) ( R d + 1 / SC gd0 ) ] / [ ( R s + 1 / SC gs0 ) ] / [ ( R s + 1 / SC gs0 ) + ( R d + 1 / SC gd0 ) ]

Figure DE202022105580U1_0002
V 1 = I 1 [ ( 1 + SR 5 SC gs0 ) ( 1 + S R d  C gd0 ) ] / [ SC gd0 ( 1 + SR s C gs0 ) ] + SC gs0 ( 1 + S R d C gd0 ) ]
Figure DE202022105580U1_0003
So ,Y 11 = I 1 / V 1 = [ SC gd0 ( 1 + SR s C gs0 ) ] + [ SC gs0 ( 1 + S R s C gs0 ) ]
Figure DE202022105580U1_0004
S = j ω , Y 11 = [ ( j ω C gd0 / ( 1 + j ω R d C gd0 ) ] + [ j ω C gd0 ] + [ ( j ω C gs0 / ( 1 + j ω R s C gs0 ) ]
Figure DE202022105580U1_0005
Analysis of Y 11 = I 1 /V 1 at V 2 = 0 V 1 = I 1 [ ( R s + 1 / SC gs0 ) ( R i.e + 1 / SC gd0 ) ] / [ ( R s + 1 / SC gs0 ) ] / [ ( R s + 1 / SC gs0 ) + ( R i.e + 1 / SC gd0 ) ]
Figure DE202022105580U1_0002
V 1 = I 1 [ ( 1 + SR 5 SC gs0 ) ( 1 + S R i.e C gd0 ) ] / [ SC gd0 ( 1 + SR s C gs0 ) ] + SC gs0 ( 1 + S R i.e C gd0 ) ]
Figure DE202022105580U1_0003
So ,Y 11 = I 1 / V 1 = [ SC gd0 ( 1 + SR s C gs0 ) ] + [ SC gs0 ( 1 + S R s C gs0 ) ]
Figure DE202022105580U1_0004
S = j ω , Y 11 = [ ( j ω C gd0 / ( 1 + j ω R i.e C gd0 ) ] + [ j ω C gd0 ] + [ ( j ω C gs0 / ( 1 + j ω R s C gs0 ) ]
Figure DE202022105580U1_0005

Entfernt man den Imaginärteil aus dem Nenner, so erhält man nach der Berechnung die endgültige Lösung von Y11 in Form des Real- und Imaginärteils: Y 11 = ω 2 ( R d C 2 gd0 + R s C 2 gs0 ) + j ω [ { C gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) } + { C gs0 / ( 1 + ω 2 R 2 s C 2 gs0 ) } ]

Figure DE202022105580U1_0006
Vergleichbar, Berechnung von Y12 = I1/V2 at V1 = 0, Y21 = I2/V1 at V2 = 0, Y22 = I2/V2 at V1 = 0 Y 12 = [ ω 2 R d C 2 gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ] j ω [ C gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ]
Figure DE202022105580U1_0007
Y 21 = [ ω 2 R d C 2 gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ] j ω [ C gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ]
Figure DE202022105580U1_0008
Y 22 = [ ω 2 R d C 2 gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ] + j ω [ C gd0 / ( 1 + ω 2 R 2 d C 2 gd0 ) ]
Figure DE202022105580U1_0009
If you remove the imaginary part from the denominator, you get the final solution of Y 11 in the form of the real and imaginary parts after the calculation: Y 11 = ω 2 ( R i.e C 2 gd0 + R s C 2 gs0 ) + j ω [ { C gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) } + { C gs0 / ( 1 + ω 2 R 2 s C 2 gs0 ) } ]
Figure DE202022105580U1_0006
Comparable, calculation of Y 12 = I 1 /V 2 at V 1 = 0, Y 21 = I 2 /V 1 at V 2 = 0, Y 22 = I 2 /V 2 at V 1 = 0 Y 12 = [ ω 2 R i.e C 2 gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ] j ω [ C gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ]
Figure DE202022105580U1_0007
Y 21 = [ ω 2 R i.e C 2 gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ] j ω [ C gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ]
Figure DE202022105580U1_0008
Y 22 = [ ω 2 R i.e C 2 gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ] + j ω [ C gd0 / ( 1 + ω 2 R 2 i.e C 2 gd0 ) ]
Figure DE202022105580U1_0009

Die Gate-Überlappungskapazität Cgd0 und Cgs0 kann berechnet werden, wenn Rs und Rd im ausgeschalteten Zustand nahezu Null sind. Y 11 = j ω [ C gd0 + C gs0 ]

Figure DE202022105580U1_0010
Y 21 = j ω C gd0
Figure DE202022105580U1_0011
C gd0 = Im ( Y 21 ) / ω
Figure DE202022105580U1_0012
C gs0 = [ Im ( Y 11 ) + Im ( Y 21 ) ] / ω
Figure DE202022105580U1_0013
The gate overlap capacitance C gd0 and C gs0 can be calculated when R s and R d are almost zero in the off state. Y 11 = j ω [ C gd0 + C gs0 ]
Figure DE202022105580U1_0010
Y 21 = j ω C gd0
Figure DE202022105580U1_0011
C gd0 = in the ( Y 21 ) / ω
Figure DE202022105580U1_0012
C gs0 = [ in the ( Y 11 ) + in the ( Y 21 ) ] / ω
Figure DE202022105580U1_0013

Y-Parameter des extrinsischen Teils der Schaltung bei Nullvorspannung, unter der Annahme, dass Rd und Rs gleich Null sind [ Y 11 Y 12 Y 21 Y 22 ] = [ j ω ( Cgd0 + Cgs0 ) j ω Cgd0 j ω Cgd0 j ω Cgd0 ]

Figure DE202022105580U1_0014
Y parameters of the extrinsic part of the circuit at zero bias, assuming R d and R s equal zero [ Y 11 Y 12 Y 21 Y 22 ] = [ j ω ( Cgd0 + Cgs0 ) j ω Cgd0 j ω Cgd0 j ω Cgd0 ]
Figure DE202022105580U1_0014

Nach Entfernung des extrinsischen Anteils wird der intrinsische Yint-Parameter analysiert. Die Schaltung wird im Bereich der starken Inversion betrieben.After removing the extrinsic part, the intrinsic Y int parameter is analyzed. The circuit is operated in the region of strong inversion.

Berechnung für Y 11 i n t , Y 11 i n t = I 1 / V 1  at V 2 = 0

Figure DE202022105580U1_0015
V 1 = I 1 [ ( R gs + 1 / SC gs ) ( R gd + 1 / SC gd ) ] / [ ( R gs + 1 / SC gs ) ] / [ ( R gd + 1 / SC gd ) ]
Figure DE202022105580U1_0016
V 1 = I 1 [ ( 1 + SR gs SC gs ) ( 1 + SR gd  C gd ) ] / [ SC gd ( 1 + SR gs C gs ) ] + SC gs ( 1 + S  R gd C gd ) ]
Figure DE202022105580U1_0017
I 11 i n t = I 1 / V 1 = [ SC gd ( 1 + SR gd C gd ) ] + [ SC gs ( 1 + S R s C gs0 ) ]
Figure DE202022105580U1_0018
S = j ω ,Y 11 i n t = [ j ω C gd / ( 1 + j ω R gd C gd ) ] + [ j ω C gd / ( 1 + j ω R gs C gs ) ]
Figure DE202022105580U1_0019
Calculation for Y 11 i n t , Y 11 i n t = I 1 / V 1 at V 2 = 0
Figure DE202022105580U1_0015
V 1 = I 1 [ ( R gs + 1 / SC gs ) ( R gd + 1 / SC gd ) ] / [ ( R gs + 1 / SC gs ) ] / [ ( R gd + 1 / SC gd ) ]
Figure DE202022105580U1_0016
V 1 = I 1 [ ( 1 + SR gs SC gs ) ( 1 + SR gd C gd ) ] / [ SC gd ( 1 + SR gs C gs ) ] + SC gs ( 1 + S R gd C gd ) ]
Figure DE202022105580U1_0017
I 11 i n t = I 1 / V 1 = [ SC gd ( 1 + SR gd C gd ) ] + [ SC gs ( 1 + S R s C gs0 ) ]
Figure DE202022105580U1_0018
S = j ω ,Y 11 i n t = [ j ω C gd / ( 1 + j ω R gd C gd ) ] + [ j ω C gd / ( 1 + j ω R gs C gs ) ]
Figure DE202022105580U1_0019

Entfernt man den Imaginärteil aus dem Nenner, so erhält man nach der Berechnung die endgültige Lösung von Y 11 i n t

Figure DE202022105580U1_0020
in Form des Real- und Imaginärteils: Y 11 i n t = ω 2 ( R gd C 2 gd + R gs C 2 gs ) + j ω [ { C gd / ( 1 + ω 2 R 2 gd C 2 gd ) } + { C gs / ( 1 + ω 2 R 2 gs C 2 gs ) } ]
Figure DE202022105580U1_0021
Removing the imaginary part from the denominator gives the final solution of after calculation Y 11 i n t
Figure DE202022105580U1_0020
in the form of the real and imaginary parts: Y 11 i n t = ω 2 ( R gd C 2 gd + R gs C 2 gs ) + j ω [ { C gd / ( 1 + ω 2 R 2 gd C 2 gd ) } + { C gs / ( 1 + ω 2 R 2 gs C 2 gs ) } ]
Figure DE202022105580U1_0021

Ähnlich verhält es sich bei Y 12 i n t

Figure DE202022105580U1_0022
, Y 21 i n t
Figure DE202022105580U1_0023
and Y 22 i n t
Figure DE202022105580U1_0024
Y 12 i n t = [ ω 2 R gd C 2 gd / ( 1 + ω 2 R 2 gd C 2 gd ) ] [ j ω C gd / ( 1 + ω 2 R 2 d C 2 gd ) ]
Figure DE202022105580U1_0025
Y 21 i n t = [ ( g m j ω g m τ m ) / ( 1 + ω 2 τ m 2 ) ] [ ( ω 2 R gd C 2 gd + j ω C gd ) / ( 1 + ω 2 R 2 gd C 2 gd ) ]
Figure DE202022105580U1_0026
Y 22 i n t = [ ω 2 R gd C 2 gd + j ω C gd / ( 1 + ω 2 R 2 d C 2 gd ) ] + j ω C sdx + [ g d s j ω g d s 2 L s d ) / ( 1 + ω 2 g d s 2 L s d 2 ) ]
Figure DE202022105580U1_0027
The situation is similar with Y 12 i n t
Figure DE202022105580U1_0022
, Y 21 i n t
Figure DE202022105580U1_0023
other Y 22 i n t
Figure DE202022105580U1_0024
Y 12 i n t = [ ω 2 R gd C 2 gd / ( 1 + ω 2 R 2 gd C 2 gd ) ] [ j ω C gd / ( 1 + ω 2 R 2 i.e C 2 gd ) ]
Figure DE202022105580U1_0025
Y 21 i n t = [ ( G m j ω G m τ m ) / ( 1 + ω 2 τ m 2 ) ] [ ( ω 2 R gd C 2 gd + j ω C gd ) / ( 1 + ω 2 R 2 gd C 2 gd ) ]
Figure DE202022105580U1_0026
Y 22 i n t = [ ω 2 R gd C 2 gd + j ω C gd / ( 1 + ω 2 R 2 i.e C 2 gd ) ] + j ω C sdx + [ G i.e s j ω G i.e s 2 L s i.e ) / ( 1 + ω 2 G i.e s 2 L s i.e 2 ) ]
Figure DE202022105580U1_0027

Alle Parameter werden im EIN-Zustand des Geräts berechnet. Nun wird der Yint-Parameter vereinfacht, indem einige Annahmen getroffen werden: 1 > > > > ω2 R2 gd C2 gd, 1 >> ω2R2 gs C2 gs, 1 > > ω 2 r m 2

Figure DE202022105580U1_0028
and 1 > > ω 2 g d s 2 L s d 2
Figure DE202022105580U1_0029
dann sind die neuen Yint-Parameter-Matrizen in reeller und imaginärer Form. Y 11 i n t = ω 2 ( R gd C 2 gd + R gd C 2 gs ) + j ω ( C gd + C gs )
Figure DE202022105580U1_0030
Y 12 i n t = ω 2 R gd C 2 gd j ω C gd
Figure DE202022105580U1_0031
Y 21 i n t = g m ω 2 R gd C 2 gd j ω ( C gd + g m τ m )
Figure DE202022105580U1_0032
Y 22 i n t = ω 2 R gd C 2 gd + g d s + j ω ( C gd + C sdx g d s 2 L s d )
Figure DE202022105580U1_0033
All parameters are calculated in the ON state of the device. Now the Y int parameter is simplified by making some assumptions: 1 >>>> ω 2 R 2 gd C 2 gd , 1 >> ω 2 R 2 gs C 2 gs , 1 > > ω 2 right m 2
Figure DE202022105580U1_0028
other 1 > > ω 2 G i.e s 2 L s i.e 2
Figure DE202022105580U1_0029
then the new Y int parameter matrices are in real and imaginary form. Y 11 i n t = ω 2 ( R gd C 2 gd + R gd C 2 gs ) + j ω ( C gd + C gs )
Figure DE202022105580U1_0030
Y 12 i n t = ω 2 R gd C 2 gd j ω C gd
Figure DE202022105580U1_0031
Y 21 i n t = G m ω 2 R gd C 2 gd j ω ( C gd + G m τ m )
Figure DE202022105580U1_0032
Y 22 i n t = ω 2 R gd C 2 gd + G i.e s + j ω ( C gd + C sdx G i.e s 2 L s i.e )
Figure DE202022105580U1_0033

Die obigen Gleichungen enthalten die Parameter für alle Kleinsignale des vorgeschlagenen Fin-FET im Bereich der starken Inversion. Die intrinsischen Parameter werden aus den Simulationsergebnissen der Y-Parameter extrahiert. Der Wert der intrinsischen Parameter kann wie folgt ermittelt werden: C gd = Im ( Y 12 i n t ) / ω

Figure DE202022105580U1_0034
The above equations contain the parameters for all small signals of the proposed fin FET in the strong inversion regime. The intrinsic parameters are extracted from the Y-parameter simulation results. The value of the intrinsic parameters can be determined as follows: C gd = in the ( Y 12 i n t ) / ω
Figure DE202022105580U1_0034

Für die Berechnung der Gate-Source-Kapazität (Cgs), C gd = Im ( Y 12 i n t ) / ω

Figure DE202022105580U1_0035
For the calculation of the gate-source capacitance (C gs ), C gd = in the ( Y 12 i n t ) / ω
Figure DE202022105580U1_0035

Ähnliches gilt für die Berechnung von Rgd, Rgs, gm ,gds , τm , Csdx and Lsd R gd = Re ( Y 12 i n t ) / ω 2 C 2 gd

Figure DE202022105580U1_0036
R gs = 1 C g s 2 [ R e ( Y 11 i n t ) ω 2 R gd C 2 gd ]
Figure DE202022105580U1_0037
g m = Re ( Y 21 i n t )  at  ω 2 = 0
Figure DE202022105580U1_0038
g d s = Re ( Y 22 i n t )  at  ω 2 = 0
Figure DE202022105580U1_0039
τ m = 1 g m [ I m ( Y 21 i n t ) ω C gd ]
Figure DE202022105580U1_0040
L s d = τ m / g d s
Figure DE202022105580U1_0041
C sdx = I m ( Y 22 i n t ) ω C gd L s d g d s 2
Figure DE202022105580U1_0042
The same applies to the calculation of R gd , R gs , g m ,g ds , τ m , C sdx and L sd R gd = re ( Y 12 i n t ) / ω 2 C 2 gd
Figure DE202022105580U1_0036
R gs = 1 C G s 2 [ R e ( Y 11 i n t ) ω 2 R gd C 2 gd ]
Figure DE202022105580U1_0037
G m = re ( Y 21 i n t ) at ω 2 = 0
Figure DE202022105580U1_0038
G i.e s = re ( Y 22 i n t ) at ω 2 = 0
Figure DE202022105580U1_0039
τ m = 1 G m [ I m ( Y 21 i n t ) ω C gd ]
Figure DE202022105580U1_0040
L s i.e = τ m / G i.e s
Figure DE202022105580U1_0041
C sdx = I m ( Y 22 i n t ) ω C gd L s i.e G i.e s 2
Figure DE202022105580U1_0042

Das BQP-Modell ist aus der reinen Physik abgeleitet und ermöglicht eine Annäherung an das Quantenverhalten verschiedener Bauelementeklassen sowie einer Reihe von Materialien. Die Auswirkungen des Quanteneinschlusses auf die Leistung der Bauelemente, einschließlich der I-U-Eigenschaften, werden dann in guter Näherung berechnet.The BQP model is derived from pure physics and allows an approximation of the quantum behavior of different device classes and a range of materials. The effects of quantum confinement on device performance, including I-V properties, are then calculated to a good approximation.

Hier zeigen positive Werte von EBQP die höhere Elektronendichte in der Mitte des Kanals und negative Werte von EBQP die niedrigere Elektronendichte am Rand des Kanals an. Die Elektronen- und Löcherkonzentration für das BQP-Modell ist durch die folgende Gleichung gegeben: n = N c exp ( E c + q Q k T )  und p = N v exp ( q Q E v k T )

Figure DE202022105580U1_0043
wobei Q das Bohmsche Quantenpotential und n und p die Elektronen- bzw. Lochkonzentration sind.Here, positive values of EBQP indicate higher electron density at the center of the channel and negative values of EBQP indicate lower electron density at the edge of the channel. The electron and hole concentration for the BQP model is given by the following equation: n = N c ex ( E c + q Q k T ) and p = N v ex ( q Q E v k T )
Figure DE202022105580U1_0043
where Q is the Bohmian quantum potential and n and p are the electron and hole concentrations, respectively.

Der DG n-FinFET wird für verschiedene High-k-Materialien unter α = 0.22, 0.24 und α = 0.26 auf der logarithmischen Skala bewertet. Die High-k-Gate-Materialien haben eine gute Kontrollierbarkeit des Kanals, weshalb der Drainstrom bis zur Übersteuerungsspannung (Vgs-Vth) ansteigt und danach in die Sättigung geht. Die Drain-Spannung wird bei 600 mV gehalten, um das I auf /I aus -Stromverhältnis zu messen. ION wird bei einer Gate-Spannung (Vgs) = 0.9 V untersucht und IOFF wird bei Vgs = 0 V gemessen. Die Treiberfähigkeit des Bauelements beträgt etwa 0.2 mA bei einer Gate-Übersteuerungsspannung (Vov = Vgs-Vth) von 0.53 V für TiO2 DG n-FinFET bei α = 0.24. Der TiO2 DG n-Fin FET hat im Vergleich zu SiO2 DG n-Fin FET und HfO2 DG n-Fin FET bessere SS, DIBL und ein höheres IAUF/IAUS-Verhältnis.The DG n-FinFET is rated at α=0.22, 0.24, and α=0.26 on the logarithmic scale for various high-k materials. The high-k gate materials have good channel controllability, which is why the drain current ramps up to the clipping voltage (V gs -V th ) and then saturates. The drain voltage is held at 600 mV to measure the I on /I off current ratio. I ON is examined at a gate voltage (V gs ) = 0.9 V and I OFF is measured at V gs = 0 V. The device drive capability is about 0.2 mA at a gate overdrive voltage (V ov =V gs -V th ) of 0.53 V for TiO 2 DG n-FinFET at α = 0.24. The TiO 2 DG n-Fin FET has better SS, DIBL and higher I ON /I OFF ratio compared to SiO 2 DG n-Fin FET and HfO 2 DG n-Fin FET.

Der Subschwellenhub für verschiedene Gate-Dielektrikumsmaterialien mit der Gate-Oxiddicke als festem Parameter. Mit zunehmender Dielektrizitätskonstante nimmt der Sub-Threshold-Hub ab. Mit zunehmender Dielektrizitätskonstante nimmt die Änderungsrate des Subschwellenhubs mit der Änderungsrate der Gate-Oxidschichtdicke ab. Der Grund dafür ist, dass der Aus-Strom mit zunehmender Dielektrizitätskonstante abnimmt. Daher steigt das Ein-Aus-Stromverhältnis mit zunehmender Dielektrizitätskonstante und die Transistorleistung wird verbessert. Der Subschwellenhub variiert für verschiedene Gate-Dielektrikumsmaterialien, nämlich Siliziumoxid (SiO2, k = 3.9), Hafniumoxid (HfO2, k = 21) und Titandioxid (TiO2, k = 80). In diesem Bauelement nehmen SS und DIBL ab, wenn der Wert des Gate-Dielektrikums steigt. Die SS- und DIBL-Werte sind in Tabelle 2 im Vergleich dargestellt. Tabelle 2: Vergleich des SS-, DIBL- und ION/IOFF-Stromverhältnisses für DG n-Fin FET bei verschiedenen Gate-Dielektrikumsmaterialien. Dielektris che Gate-Materialien Passende Parameter (a) Sub-Threshold Swing (mV/Dek ade) DIBL (mV/ V) Schwellwertspannung (Vth) in volt I ON /I OF F Verhältnis SiO2 (k=3.9) α = 0.22 70.48 32 0.334 2.4x 108 α = 0.24 70.97 32 0.333 1.92 × 108 α = 0.26 71.46 30.4 0.332 1.45x 108 HfO2 (k=21) α = 0.22 58.04 12 0.365 0.64x 1010 α = 0.24 55.03 11.2 0.363 0.45x 1010 α = 0.26 51.84 10.8 0.364 0.32x 1010 TiO2 (k=80) α = 0.22 51.49 10 0.370 0.11× 1011 α = 0.24 46.46 10 0.369 0.85x 1010 α = 0.26 46.5 8 0.369 0.32x 1010 The sub-threshold swing for various gate dielectric materials with the gate oxide thickness as a fixed parameter. As the dielectric constant increases, the sub-threshold excursion decreases. As the dielectric constant increases, the rate of change of the subthreshold swing decreases with the rate of change of the gate oxide film thickness. This is because the off current decreases as the dielectric constant increases. Therefore, the on-off current ratio increases with increasing dielectric constant and transistor performance is improved. The sub-threshold swing varies for different gate dielectric materials, namely silicon oxide (SiO 2 , k=3.9), hafnium oxide (HfO 2 , k=21) and titanium dioxide (TiO 2 , k=80). In this device, SS and DIBL decrease as the value of the gate dielectric increases. The SS and DIBL values are shown in Table 2 in comparison. Table 2: Comparison of SS, DIBL and I ON /I OFF current ratio for DG n-Fin FET with different gate dielectric materials. Dielectric gate materials Matching parameters (a) Sub-Threshold Swing (mV/decade) DIBL (mV/V) Threshold voltage (Vth) in volts I ON /I OFF ratio SiO2 ( k =3.9) α = 0.22 70.48 32 0.334 2.4x10 8 α = 0.24 70.97 32 0.333 1.92× 108 α = 0.26 71.46 30.4 0.332 1.45x10 8 HfO 2 (k=21) α = 0.22 58.04 12 0.365 0.64x10 10 α = 0.24 55.03 11.2 0.363 0.45x10 10 α = 0.26 51.84 10.8 0.364 0.32x10 10 TiO2 (k=80) α = 0.22 51.49 10 0.370 0.11×10 11 α = 0.24 46.46 10 0.369 0.85x10 10 α = 0.26 46.5 8th 0.369 0.32x10 10

Die Änderung des Sub-Threshold Swing in Bezug auf den Anpassungsparameter variiert von α = 0.2 bis 0.3. In der BQP-Modellgleichung hängt der Anpassungsparameter (α) im Wesentlichen von der Größe des Bauelements sowie der Versorgungsspannung ab, und SS ist auch von Vgs abhängig. Es wurde beobachtet, dass der Sub-Threshold Swing von 58.36 mV/dec auf 33.6 mV/dec abnimmt, wenn α zwischen 0.2 und 0.3 für das dielektrische TiO2-Gate-Material variiert. Der beste Wert für α ist jedoch 0.24 für den Unterschwellenstrom. Bei α gleich 0.24 ist der SS-Wert 46.46 mV/Dekade für die dielektrischen TiO2-Gate-Materialien besser als der SS-Wert 55.03 mV/Dekade für die dielektrischen HfO2-Gate-Materialien.The change in sub-threshold swing with respect to the adjustment parameter varies from α = 0.2 to 0.3. In the BQP model equation, the fitting parameter (α) essentially depends on the device size as well as the supply voltage, and SS also depends on Vgs. It was observed that the sub-threshold swing decreases from 58.36 mV/dec to 33.6 mV/dec when α varies between 0.2 and 0.3 for the TiO 2 gate dielectric material. However, the best value for α is 0.24 for the subthreshold current. With α equal to 0.24, the SS value of 46.46 mV/decade for the TiO 2 gate dielectric materials is better than the SS value of 55.03 mV/decade for the HfO 2 gate dielectric materials.

Die nicht-quasistatischen Kleinsignalparameter des DG n-Fin FET werden mit der direkten Extraktionsmethode extrahiert. Die extrinsischen Gate-Source- (Cgs0) und Gate-Drain-Kapazitäten (Cgd0) werden aus den Y-Parameterdaten mit dem 3D-Silvaco-Simulator bei Nullvorspannung extrahiert. Der Wert von Cgs0 ist 19.7 aF und Cgd0 ist 27aF. Die anderen intrinsischen Parameter wie intrinsische Kapazitäten (Cgs, Cgd, Csdx), verteilte Kanalwiderstände (Rgs, Rgd), τm und Lsd wurden bei Vgs = IV, Vds = 0.6V extrahiert. Diese aus den Y-Parametern extrahierten intrinsischen Parameter sind nahezu konstant mit der Frequenz. Tabelle.3: Extrahierte Parameter von DG n-FinFET at Vgs = IV, Vds = 0.6V. Parameter Werte (Einheiten) Parameter Werte (Einheiten) gm 2.52 mS Cgd 50.7 aF gds 0.204 mS Rgs 95 Ω Cgs0 19.7aF Rgd 56 Ω Cgd0 27.0 aF τm 9.25fsec Csdx 2.08 aF Lsd 0.045 nH Cgs 48.1 aF The non-quasi-static small-signal parameters of the DG n-Fin FET are extracted using the direct extraction method. The extrinsic gate-source (C gs0 ) and gate-drain capacitances (C gd0 ) are extracted from the Y-parameter data using the 3D Silvaco simulator at zero bias. The value of C gs0 is 19.7 aF and C gd0 is 27aF. The other intrinsic parameters such as intrinsic capacitances (C gs , C gd , C sdx ), distributed channel resistances (R gs , R gd ), τ m and L sd were extracted at Vgs = IV, Vds = 0.6V. These intrinsic parameters extracted from the Y parameters are nearly constant with frequency. Table.3: Extracted parameters of DG n-FinFET at Vgs = IV, Vds = 0.6V. parameter values (units) parameter values (units) gm 2.52mS C gd 50.7 aF g ds 0.204mS R gs 95Ω C gs0 19.7aF R gd 56Ω Cgd0 27.0 aF τ m 9.25fsec C sdx 2.08 aF L sd 0.045nH C gs 48.1 old version

Die Werte von ω2R2 gd C2 gd, ω2R2 gs C2 gs, ω 2 τ m 2

Figure DE202022105580U1_0044
and ω 2 g d s 2 L s d 2
Figure DE202022105580U1_0045
werden wie folgt berechnet 1.4×10-3, 4.8×10-3, 15.63×10-3, and 15.3×10-3 unter 2500 GHz, bzw.. Diese Ergebnisse bestätigen die Annahme, dass die Werte im obigen Abschnitt gültig sind. Der Fehler zwischen berechneten und simulierten Y-Parametern beträgt nur 1.5 % bis 2500 GHz im Sättigungsbereich, was mehr als das Zweifache der Grenzfrequenz ist.The values of ω 2 R 2 gd C 2 gd , ω 2 R 2 gs C 2 gs , ω 2 τ m 2
Figure DE202022105580U1_0044
other ω 2 G i.e s 2 L s i.e 2
Figure DE202022105580U1_0045
are calculated as 1.4×10 -3 , 4.8×10 -3 , 15.63×10 -3 , and 15.3×10 -3 below 2500 GHz, respectively. These results confirm that the values in the section above are valid. The error between calculated and simulated Y-parameters is only 1.5% up to 2500 GHz in the saturation region, which is more than twice the cut-off frequency.

Das Verhalten der Transkonduktanz (gm) des DG n-Fin FET wird mit den silvaco-Tools unter Verwendung des BQP-Modells bei Vds = 0.6 V simuliert. Anfänglich steigt die gm bis zu Vgs = 0.66 Volt. Aufgrund des Inversionsstroms (Iinv) beginnt er zu Ids beizutragen. Nach Vgs = 0.66 Volt nimmt er ab, weil die Übersteuerungsspannung (Vgs - Vth) bei konstantem Ids ansteigt, was bedeutet, dass gm umgekehrt proportional zur Übersteuerungsspannung (Vgs-Vth) ist. Die Transkonduktanz von TiO2 ist höher als die Transkonduktanz von HfO2 und SiO2 basierten DG n-Fin FET.The transconductance (g m ) behavior of the DG n-Fin FET is simulated with the silvaco tools using the BQP model at Vds = 0.6 V. Initially the gm increases up to Vgs = 0.66 volts. Due to the inversion current (Iinv), it starts contributing to Ids. After Vgs = 0.66 volts it decreases because the overdrive voltage (V gs - V th ) increases at constant Ids, which means that gm is inversely proportional to the overdrive voltage (V gs -V th ). The transconductance of TiO 2 is higher than the transconductance of HfO 2 and SiO 2 based DG n-Fin FET.

Die Hochfrequenzkapazitäten wie Gate-to-Source-Kapazität (Cgs) und Gate-to-Drain-Kapazität (Cgd) für n-Fin-FET in Abhängigkeit von der Gate-to-Source-Spannung bei einer Drain-Spannung von Vds= 600mV. Die simulierten Ergebnisse der Gate-to-Source-Kapazität (Cgs) und der Gate-to-Drain-Kapazität (Cgd) betragen 78.5 aF bzw. 83.4 aF für das vorgeschlagene Bauelement. Für die Analog-/RF-Leistung (likes, fτ und intrinsische Verzögerung) der Bauelemente sollte der Kapazitätswert (Cgg) niedriger sein. Eine geringere Kapazität (Cgg) sorgt für eine bessere intrinsische Grenzfrequenz (fτ).The high-frequency capacitances such as gate-to-source capacitance (C gs ) and gate-to-drain capacitance (C gd ) for n-fin FET versus gate-to-source voltage at a drain voltage of V ds = 600mV. The simulated gate-to-source capacitance (C gs ) and gate-to-drain capacitance (C gd ) results are 78.5 aF and 83.4 aF, respectively, for the proposed device. For the analog/RF performance (likes, f τ and intrinsic delay) of the devices, the capacitance value (C gg ) should be lower. A lower capacitance (C gg ) provides a better intrinsic cutoff frequency (f τ ).

Für HF-Anwendungen ist die Grenzfrequenz (fτ) mit Einheitsverstärkung ein sehr wichtiger zu untersuchender Parameter. Die fτ-Gleichung ist gegeben f T = g m 2 π c g g

Figure DE202022105580U1_0046
For RF applications, the unity gain cutoff frequency (f τ ) is a very important parameter to study. The f τ equation is given f T = G m 2 π c G G
Figure DE202022105580U1_0046

Es ist bekannt, dass g m = I d s V g s = μ n C ox W e f f L ( V gs V th )

Figure DE202022105580U1_0047
, wenn f T = μ n Cox W e f f L ( Vgs Vth ) 2 π c g g
Figure DE202022105580U1_0048
f T = μ n ( Vgs Vth ) 2 π L 2 , ( where C gg = C ox WL )
Figure DE202022105580U1_0049
f T = μ n E ch 2 π L = v d 2 π L = 1 2 π τ t
Figure DE202022105580U1_0050
It is known that G m = I i.e s V G s = µ n C ox W e f f L ( V gs V th )
Figure DE202022105580U1_0047
, if f T = µ n cox W e f f L ( vs Vth ) 2 π c G G
Figure DE202022105580U1_0048
f T = µ n ( vs Vth ) 2 π L 2 , ( where C vs = C ox WL )
Figure DE202022105580U1_0049
f T = µ n E ch 2 π L = v i.e 2 π L = 1 2 π τ t
Figure DE202022105580U1_0050

Dabei ist gm die Transkonduktanz und cgg die Gate-to-Gate-Kapazität. Der Wert von cgg ist die Summe von cgs und cds, Weff ist die effektive Lamellenbreite (Weff = 2Hfin) und τt die Laufzeit. Die höhere fτ eignet sich für die hohe Geschwindigkeit des Bauelements, da eine geringe Gate-Länge eine niedrige Transitzeit ermöglicht.where gm is the transconductance and c gg is the gate-to-gate capacitance. The value of c gg is the sum of c gs and c ds , Weff is the effective blade width (W eff = 2H fin ) and τ t is the transit time. The higher f τ is suitable for the high speed of the device, since a small gate length enables a low transit time.

Ein weiterer wichtiger Parameter ist die intrinsische Gate-Verzögerung (τint). Sie stellt die Grenzfrequenz des Transistorbetriebs dar. Die Gleichung für τint wird für den n-FinFET in Bezug auf die parasitäre Gate-Kapazität (Cgg) wie folgt geschrieben T int = C g g × V d d I d s

Figure DE202022105580U1_0051
Another important parameter is the intrinsic gate delay (τ int ). It represents the cut-off frequency of transistor operation. The equation for τ int is written for the n-type FinFET in terms of the parasitic gate capacitance (C gg ) as follows T internal = C G G × V i.e i.e I i.e s
Figure DE202022105580U1_0051

Wo τint die intrinsische Gate-Verzögerung darstellt, zeigt sich, dass die Verzögerung für n-Fin-FETs mit hohem k-Wert (k= 80) bei α = 0.24 geringer ist als α = 0.22 und 0.26 bei niedrigen Vds-Werten. Bei diesem Vds-Wert wird ION höher. Nach diesem Vds-Wert wird der Drain-Strom konstant, wenn Vds wieder ansteigt, und auch Cgg erreicht seinen Maximalwert im Akkumulationsmodus bei Flachbandspannung (VFB). Dadurch erhöht sich die Eigenverzögerung ein wenig. Für Anwendungen mit geringem Stromverbrauch ist dieses Modell mit α = 0.24 gut geeignet, da es eine geringere intrinsische Gate-Verzögerung aufweist als andere Werte von α.Where τ int represents the intrinsic gate delay, it can be seen that the delay for high-k (k= 80) n-fin FETs at α = 0.24 is less than α = 0.22 and 0.26 at low V ds values . At this V ds value, ION increases. After this V ds value, the drain current becomes constant as V ds increases again, and also Cgg reaches its maximum value in accumulation mode at flat band voltage (V FB ). This increases the inherent delay a little. For low-power applications, this α = 0.24 model is well suited because it has a lower intrinsic gate delay than other values of α.

Ein weiterer wichtiger Parameter ist die Off-State-Verlustleistung. Die Verlustleistung im Aus-Zustand wird berechnet durch PD = IAUS × Vdd. Dieser Parameter zeigt an, dass Geräte mit hohem Vdd eine höhere Verlustleistung aufweisen. Tabelle 4 zeigt den Vergleich der Analog/RF-Parameter (d.h. fτ, Tint und PD) mit verschiedenen Werten von α. Tabelle 4: Vergleich von fτ, PD und τint für TiO2 n-FinFET bei verschiedenen Werten von α Passende Parameter (α) Grenzfrequenz, f τ (GHz) Verlustleistung im Aus-Zustand, PD (fW) Intrinsische Gate-Verzögerung, τ int (ps) α = 0.22 1392.60 12 0.95 α = 0.24 1394.5 8.04 0.42 α = 0.26 1390 11 0.94 Another important parameter is the off-state power dissipation. The off-state power dissipation is calculated by PD = I OFF × V dd . This parameter indicates that high V dd devices have higher power dissipation. Table 4 shows the comparison of the analog/RF parameters (ie f τ , Tint and PD) with different values of α. Table 4: Comparison of f τ , PD and τ int for TiO 2 n-FinFET at different values of α Matching parameters (α) cut-off frequency , (GHz ) Off-state power dissipation , PD (fW) Intrinsic gate delay , τ int (ps) α = 0.22 1392.60 12 0.95 α = 0.24 1394.5 8.04 0.42 α = 0.26 1390 11 0.94

Es wurde festgestellt, dass das BQP-Modell im Physikteil des 3D-Devedit-Silvaco-Simulators verwendet wird, um den Sub-Threshold Swing, DIBL, gm, die intrinsische Gate-Verzögerung und die Off-State-Verlustleistung bei verschiedenen Werten eines Anpassungsparameters (a = 0.22, 0.24 und 0.26) zu bewerten.In dem vorgeschlagenen System ist der Kanal leicht dotiert, da der dotierte Kanal die Wirkung der Stoßionisation reduziert; daher verringert sich der Sub-Threshold Swing. Bei 1 nm Gate-Oxid-Dicke wird für den TiO2 DG n-Fin FET bei α = 0.24 ein niedriger DIBL-Wert von 10 mV/V, ein Sub-Threshold-Swing von 46.46 mV/dec, ein Treiberstrom von 0.2 mA und ein Leckstrom von 13fA erreicht. Im Vergleich zu Dichtegradienten-Methoden liegen die Hauptvorteile dieses BQP-Modells darin, dass sowohl Maxwell-Boltzmannals auch Fermi-Dirac-Statistiken einbezogen wurden, ein unabhängiges Transportmodell verwendet wird und eine bessere Anpassung und Kalibrierung erfolgt.It has been found that the BQP model is used in the physics part of the 3D Devedit Silvaco simulator to calculate the sub-threshold swing, DIBL, gm, intrinsic gate delay and off-state power dissipation at different values of a fitting parameter (a = 0.22, 0.24 and 0.26). In the proposed system, the channel is lightly doped since the doped channel reduces the effect of impact ionization; hence the sub-threshold swing decreases. At 1 nm gate oxide thickness, the TiO 2 DG n-Fin FET at α = 0.24 has a low DIBL of 10 mV/V, a sub-threshold swing of 46.46 mV/dec, a drive current of 0.2 mA and a leakage current of 13fA is achieved. Compared to density gradient methods, the main advantages of this BQP model are that both Maxwell-Boltzmann and Fermi-Dirac statistics are included, an independent transport model is used, and there is better fitting and calibration.

Die NQS-Modellierung eines DG n-Fin-FET im Bereich der starken Inversion wurde ebenfalls erfolgreich durchgeführt. Die intrinsischen Parameter wurden aus den Y-Parametern extrahiert, nachdem die Cgs0, Cgd0, Rs und Rd entfernt wurden. Der Fehler zwischen dem berechneten und dem simulierten Y-Parameter beträgt 2 % im Sättigungsbereich bis zu 2.500 THz. Das vorgeschlagene System wird aufgrund des geringen Unterschwellenschwingens für digitale Schaltanwendungen und auch für HF-Anwendungen bis zur Grenzfrequenz verwendet.NQS modeling of a DG n-fin FET in the strong inversion region was also successfully performed. The intrinsic parameters were extracted from the Y parameters after removing the C gs0 , C gd0 , Rs and Rd. The error between the calculated and the simulated Y-parameter is 2% in the saturation range up to 2500 THz. The proposed system is used for digital switching applications and also for RF applications up to the cut-off frequency due to the low subthreshold swing.

Die Figuren und die vorangehende Beschreibung geben Beispiele für Ausführungsformen. Der Fachmann wird verstehen, dass eines oder mehrere der beschriebenen Elemente durchaus zu einem einzigen Funktionselement kombiniert werden können. Alternativ dazu können bestimmte Elemente in mehrere Funktionselemente aufgeteilt werden. Elemente aus einer Ausführungsform können einer anderen Ausführungsform hinzugefügt werden. So kann beispielsweise die Reihenfolge der hier beschriebenen Prozesse geändert werden und ist nicht auf die hier beschriebene Weise beschränkt. Darüber hinaus müssen die Aktionen eines Flussdiagramms nicht in der gezeigten Reihenfolge ausgeführt werden; auch müssen nicht unbedingt alle Aktionen durchgeführt werden. Auch können diejenigen Handlungen, die nicht von anderen Handlungen abhängig sind, parallel zu den anderen Handlungen ausgeführt werden. Der Umfang der Ausführungsformen ist durch diese spezifischen Beispiele keineswegs begrenzt. Zahlreiche Variationen sind möglich, unabhängig davon, ob sie in der Beschreibung explizit aufgeführt sind oder nicht, wie z. B. Unterschiede in der Struktur, den Abmessungen und der Verwendung von Materialien. Der Umfang der Ausführungsformen ist mindestens so groß wie in den folgenden Ansprüchen angegeben.The figures and the preceding description give examples of embodiments. Those skilled in the art will understand that one or more of the elements described may well be combined into a single functional element. Alternatively, certain elements can be broken down into multiple functional elements. Elements from one embodiment may be added to another embodiment. For example, the order of the processes described herein may be changed and is not limited to the manner described herein. Additionally, the actions of a flowchart need not be performed in the order shown; Also, not all actions have to be carried out. Also, those actions that are not dependent on other actions can be performed in parallel with the other actions. The scope of the embodiments is in no way limited by these specific examples. Numerous variations are possible, regardless of whether they are explicitly mentioned in the description or not, e.g. B. Differences in structure, dimensions and use of materials. The scope of the embodiments is at least as broad as indicated in the following claims.

Vorteile, andere Vorzüge und Problemlösungen wurden oben im Hinblick auf bestimmte Ausführungsformen beschrieben. Die Vorteile, Vorzüge, Problemlösungen und Komponenten, die dazu führen können, dass ein Vorteil, ein Nutzen oder eine Lösung auftritt oder ausgeprägter wird, sind jedoch nicht als kritisches, erforderliches oder wesentliches Merkmal oder Komponente eines oder aller Ansprüche zu verstehen.Advantages, other benefits, and solutions to problems have been described above with respect to particular embodiments. However, the benefits, advantages, problem solutions, and components that can cause an advantage, benefit, or solution to occur or become more pronounced are not to be construed as a critical, required, or essential feature or component of any or all claims.

Bezugszeichenlistereference list

100100
Ein System zur Entwicklung und Analyse von mindestens einem Parameter einer Bohm-Quanten-Potential (Bqp)-Vorrichtung.A system for developing and analyzing at least one parameter of a Bohm quantum potential (Bqp) device.
102102
TorGoal
104104
Source-Kontaktsource contact
104b104b
Drain-Kontaktdrain contact
106106
Dielektrische Schichtdielectric layer
202202
Rückseitiges GateBack gate
204204
Kanalchannel
206206
Vorderes GateFront gate
208208
Quellesource
210210
Draindrainage
212212
Intrinsische Schichtintrinsic layer

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN DESCRIPTION

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Zitierte PatentliteraturPatent Literature Cited

  • KR 100748261 B1 [0006]KR 100748261 B1 [0006]
  • US 6812119 B1 [0007]US 6812119 B1 [0007]
  • US 6885055 B2 [0008]US 6885055 B2 [0008]

Claims (6)

System (100) zum Entwickeln und Analysieren mindestens eines Parameters einer Bohm-Quanten-Potential (BQP)-Vorrichtung, wobei die BQP-Vorrichtung des Systems (100) Folgendes umfasst: ein Gate (102) aus einem ersten Material zur Vermeidung von Verarmungseffekten; einen Source- und einen Drainkontakt (104a, 104b), die jeweils aus einem zweiten Material bestehen; und ein Paar dielektrischer Schichten (106), die aus einem dritten Material bestehen, wobei das Paar dielektrischer Schichten auf beiden Seiten des Source- und Drainkontakts (104a, 104b) angeordnet ist, was zur Bildung eines Kanals führt.A system (100) for developing and analyzing at least one parameter of a Bohm quantum potential (BQP) device, the BQP device of the system (100) comprising: a gate (102) of a first material to avoid depletion effects; a source and a drain contact (104a, 104b), each made of a second material; and a pair of dielectric layers (106) composed of a third material, the pair of dielectric layers being disposed on either side of the source and drain contacts (104a, 104b), resulting in the formation of a channel. System nach Anspruch 1, wobei das erste Material zur Bildung des Gates (102) Titannitrid (TiN) mit einer Austrittsarbeit von 4-5eV ist.system after claim 1 wherein the first material to form the gate (102) is titanium nitride (TiN) having a work function of 4-5eV. System nach Anspruch 1, wobei das zweite Material zur Bildung der Source- und Drainkontakte (104a, 104b) eine Aluminiumelektrode mit einer n-Dotierungskonzentration (1019 cm-3) ist, während der Kanal eine leicht dotierte p-Dotierungskonzentration (1016 cm-3) aufweist.system after claim 1 , wherein the second material for forming the source and drain contacts (104a, 104b) is an aluminum electrode with an n-type doping concentration (10 19 cm -3 ), while the channel has a lightly doped p-type doping concentration (10 16 cm -3 ). . System nach Anspruch 1, wobei der Gate-Widerstand analysiert wird, indem entweder der Y- oder der Z-Parameter bei hoher Frequenz von einem nicht quasistatischen (NQS) Kleinsignalgerät ermittelt wird.system after claim 1 , where the gate resistance is analyzed by determining either the Y or Z parameter at high frequency from a small-signal non-quasi-static (NQS) device. System nach Anspruch 4, wobei die NQS-Kleinsignalvorrichtung aus einem intrinsischen und einem extrinsischen Teil besteht, wobei der intrinsische Teil vorspannungsabhängige Elemente und der extrinsische Teil vorspannungsunabhängige Elemente enthält.system after claim 4 , where the NQS small-signal device consists of an intrinsic and an extrinsic part, where the intrinsic part contains bias-dependent elements and the extrinsic part contains bias-independent elements. System nach Anspruch 5, wobei eine Vielzahl von extrinsischen Parametern zunächst von einem Berechnungsmodul berechnet wird, um Gate-Source- und Gate-Drain-Kapazitäten bei Nullvorspannung zu erhalten, wobei der intrinsische Y-Parameter bei starker Inversion berechnet wird.system after claim 5 , where a variety of extrinsic parameters are first calculated by a calculation module to obtain gate-source and gate-drain capacitances at zero bias, where the intrinsic Y parameter is calculated at strong inversion.
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