DE202021107069U1

DE202021107069U1 - High performance reference clock system to support generation of both an external clock and an internal clock

Info

Publication number: DE202021107069U1
Application number: DE202021107069.2U
Authority: DE
Original assignee: Marvell Asia Pte Ltd
Current assignee: Marvell Asia Pte Ltd
Priority date: 2021-12-23
Filing date: 2021-12-23
Publication date: 2022-05-02
Anticipated expiration: 2031-12-24

Abstract

Integrierte Schaltungsvorrichtung (IC), die einen Funktionsschaltkreis aufweist, der durch ein Taktsignal angesteuert wird, wobei die IC umfasst:
einen ersten Taktpfad zum Akzeptieren eines externen Taktsignals, wobei der erste Taktpfad einen ersten Vorspannungsschaltkreis umfasst, der so konfiguriert ist, dass er das externe Taktsignal steuerbar durchlässt;
einen zweiten Taktpfad zum Akzeptieren eines externen Frequenzreferenzsignals, wobei der zweite Taktpfad umfasst:
eine interne Takterzeugungsschaltung, die zum Erzeugen eines internen Taktsignals aus dem externen Frequenzreferenzsignal konfiguriert ist, und
einen zweiten Vorspannungsschaltkreis, der so konfiguriert ist, dass er das externe Frequenzreferenzsignal steuerbar an die interne Takterzeugungsschaltung weiterleitet; und
einen Auswahlschaltkreis, der so konfiguriert ist, dass er auf Grundlage einer Benutzereingabe einen Taktausgang auswählt, um den Funktionsschaltkreis des IC zu treiben, wobei der Taktausgang zwischen (i) einem Ausgang des ersten Taktpfades und (ii) einem Ausgang des zweiten Taktpfades ausgewählt wird.

An integrated circuit device (IC) having functional circuitry driven by a clock signal, the IC comprising:
a first clock path for accepting an external clock signal, the first clock path including a first biasing circuit configured to controllably pass the external clock signal;
a second clock path for accepting an external frequency reference signal, the second clock path comprising:
an internal clock generation circuit configured to generate an internal clock signal from the external frequency reference signal, and
a second bias circuit configured to controllably forward the external frequency reference signal to the internal clock generation circuit; and
a selection circuit configured to select a clock output based on user input to drive the functional circuitry of the IC, the clock output being selected between (i) an output of the first clock path and (ii) an output of the second clock path.

Description

Anwendungsbereichscope of application

Diese Offenbarung betrifft Taktschaltkreise für integrierte Schaltungen. Insbesondere betrifft diese Offenbarung drahtgebundene Sendeempfänger, insbesondere drahtgebundene Hochgeschwindigkeits-Hochleistungs-Sendeempfänger, die sowohl interne als auch externe Taktsignalerzeugung unterstützen.This disclosure relates to clock circuits for integrated circuits. More particularly, this disclosure relates to wired transceivers, particularly high speed, high performance wired transceivers that support both internal and external clock signal generation.

Hintergrundbackground

Die hierin enthaltene Hintergrundbeschreibung dient dazu, den Kontext der Offenbarung allgemein darzustellen. Arbeiten der Erfinder, soweit sie in diesem Hintergrundabschnitt beschrieben sind, sowie Aspekte der Beschreibung, die zum Zeitpunkt der Anmeldung nicht als Stand der Technik gelten, werden weder ausdrücklich noch stillschweigend als Stand der Technik im Hinblick auf den Gegenstand der vorliegenden Offenbarung anerkannt.The background description contained herein is provided for the purpose of generally presenting the context of the disclosure. Works of the inventors described in this background section, as well as aspects of the description which are not considered prior art at the time of filing, are not admitted to be prior art, either express or implied, with respect to the subject matter of the present disclosure.

Genaue und stabile Takte sind wichtig für Kommunikationskanäle, wie beispielsweise drahtgebundene Hochgeschwindigkeits-Kommunikationskanäle, die beispielsweise Ethernet-Kanäle umfassen. In einigen Sendeempfängern mit integriertem Schaltkreis werden externe Taktquellen verwendet. Externe Taktquellen, insbesondere solche von zuverlässiger Qualität, können jedoch teuer sein und erhöhen die Gesamtgröße des Geräts und den Stromverbrauch, wenn sie mit der Schaltung des Sendeempfängers selbst kombiniert werden.Accurate and stable clocks are important for communication channels, such as high-speed wired communication channels, including, for example, Ethernet channels. External clock sources are used in some integrated circuit transceivers. However, external clock sources, particularly those of reliable quality, can be expensive and increase the overall size of the device and power consumption when combined with the circuitry of the transceiver itself.

Zusammenfassungsummary

Gemäß Implementierungen des Gegenstands dieser Offenbarung weist eine integrierte Schaltungsvorrichtung, die einen von einem Taktsignal angesteuerten Funktionsschaltkreis aufweist, einen ersten Taktpfad zum Akzeptieren eines externen Taktsignals auf, wobei der erste Taktpfad einen ersten Vorspannungsschaltkreis umfasst, der so konfiguriert ist, dass er das externe Taktsignal steuerbar weiterleitet, einen zweiten Taktpfad zum Akzeptieren eines externen Frequenzreferenzsignals, wobei der zweite Taktpfad eine interne Takterzeugungsschaltung umfasst, die so konfiguriert ist, dass er ein internes Taktsignal aus dem externen Frequenzreferenzsignal erzeugt, und einen zweiten Vorspannungsschaltkreis, der so konfiguriert ist, dass er das externe Frequenzreferenzsignal steuerbar an die interne Takterzeugungsschaltung weiterleitet, und einen Auswahlschaltkreis, der so konfiguriert ist, dass er auf Grundlage einer Benutzereingabe einen Taktausgang auswählt, um die Funktionsschaltkreise der integrierten Schaltungsvorrichtung anzusteuern. Der Taktausgang wird ausgewählt aus (i) einem Ausgang des ersten Taktpfades und (ii) einem Ausgang des zweiten Taktpfades.According to implementations of the subject matter of this disclosure, an integrated circuit device having a functional circuit driven by a clock signal has a first clock path for accepting an external clock signal, wherein the first clock path includes a first biasing circuit configured to control the external clock signal forwards, a second clock path for accepting an external frequency reference signal, the second clock path comprising an internal clock generation circuit configured to generate an internal clock signal from the external frequency reference signal and a second biasing circuit configured to generate the external frequency reference signal controllably forwards to the internal clock generation circuitry, and a selector circuit configured to select a clock output based on user input to enable the functional circuitry of the integra to control first circuit device. The clock output is selected from (i) an output of the first clock path and (ii) an output of the second clock path.

In einer ersten Implementierung einer solchen integrierten Schaltungsvorrichtung kann der zweite Taktpfad so konfiguriert sein, dass er ein passives Resonatorsignal als externes Frequenzreferenzsignal akzeptiert.In a first implementation of such an integrated circuit device, the second clock path may be configured to accept a passive resonator signal as an external frequency reference signal.

In einer zweiten Implementierung einer solchen integrierten Schaltungsvorrichtung können der erste Taktpfad und der zweite Taktpfad wenigstens einen Eingangsanschluss der integrierten Schaltungsvorrichtung gemeinsam nutzen.In a second implementation of such an integrated circuit device, the first clock path and the second clock path may share at least one input terminal of the integrated circuit device.

Gemäß einem Aspekt dieser zweiten Implementierung können der erste Taktpfad und der zweite Taktpfad jeweils ein Differenzialsignalweg sein, und der erste Taktpfad und der zweite Taktpfad können sich zwei Eingangsanschlüsse der integrierten Schaltungsvorrichtung teilen.According to an aspect of this second implementation, the first clock path and the second clock path may each be a differential signal path, and the first clock path and the second clock path may share two input terminals of the integrated circuit device.

In einer dritten Implementierung einer solchen integrierten Schaltungsvorrichtung kann der erste Vorspannungsschaltkreis wenigstens einen Abschlusswiderstand und einen ersten Vorspannungsstromgenerator umfassen, der so konfiguriert ist, dass er Strom durch den wenigstens einen Abschlusswiderstand erzeugt.In a third implementation of such an integrated circuit device, the first bias circuit may include at least one terminator and a first bias current generator configured to generate current through the at least one terminator.

Gemäß einem ersten Aspekt dieser dritten Implementierung kann der zweite Vorspannungsschaltkreis einen zweiten Vorspannungsstromgenerator umfassen, der den ersten Vorspannungsstromgenerator spiegelt.According to a first aspect of this third implementation, the second bias circuit may include a second bias current generator that mirrors the first bias current generator.

In einem Fall dieses ersten Aspekts der dritten Implementierung kann der erste Vorspannungsschaltkreis wenigstens einen ersten Aktivierungsschalter umfassen, der so konfiguriert ist, dass er den ersten Vorspannungsstromgenerator aktiviert, der zweite Vorspannungsschaltkreis kann wenigstens einen zweiten Aktivierungsschalter umfassen, der so konfiguriert ist, dass er den zweiten Vorspannungsstromgenerator aktiviert, und der wenigstens eine erste Aktivierungsschalter und der wenigstens eine zweite Aktivierungsschalter können so konfiguriert sein, dass sie den zweiten Vorspannungsstromgenerator deaktivieren, wenn der erste Vorspannungsstromgenerator aktiviert ist, und dass sie den ersten Vorspannungsstromgenerator deaktivieren, wenn der zweite Vorspannungsstromgenerator aktiviert ist.In an instance of this first aspect of the third implementation, the first bias circuit may include at least a first activation switch configured to activate the first bias current generator, the second bias circuit may include at least a second activation switch configured to activate the second Bias current generator is activated, and the at least one first activation switch and the at least one second activation switch can be configured to deactivate the second bias current generator when the first bias current generator is activated and to deactivate the first bias current generator when the second bias current generator is activated.

Gemäß einem zweiten Aspekt dieser dritten Implementierung kann der erste Taktpfad ein Differenzialsignalpfad sein, der wenigstens eine Abschlusswiderstand kann einen jeweiligen Abschlusswiderstand für jeden jeweiligen Schenkel des Differenzialsignalpfads umfassen, und der erste Vorspannungsstromgenerator kann so konfiguriert sein, dass er Strom durch den jeweiligen Abschlusswiderstand jedes jeweiligen Schenkels des Differenzialsignalpfads in einer Gleichtaktanordnung zieht.According to a second aspect of this third implementation, the first clock path may be a differential signal path, the at least one terminating resistor may have a respective terminating resistor for each respective leg of the differential signal path, and the first bias current generator may be configured to draw current through the respective terminating resistor of each respective leg of the differential signal path in a common mode arrangement.

In einem Fall dieses zweiten Aspekts der dritten Implementierung kann der zweite Vorspannungsschaltkreis einen zweiten Vorspannungsstromgenerator umfassen, der den ersten Vorspannungsstromgenerator spiegelt, wobei der erste Vorspannungsschaltkreis wenigstens einen ersten Aktivierungsschalter umfassen kann, der so konfiguriert ist, dass er den ersten Vorspannungsstromgenerator aktiviert, und einen jeweiligen zusätzlichen ersten Aktivierungsschalter, der so konfiguriert ist, dass er jeden jeweiligen ersten Abschlusswiderstand schaltbar mit dem ersten Vorspannungsstromgenerator koppelt, der zweite Vorspannungsschaltkreis kann wenigstens einen zweiten Aktivierungsschalter umfassen, der so konfiguriert ist, dass er den zweiten Vorspannungsstromgenerator aktiviert, und der wenigstens eine erste Aktivierungsschalter und der wenigstens eine zweite Aktivierungsschalter können so konfiguriert sein, dass sie den zweiten Vorspannungsstromgenerator deaktivieren, wenn der erste Vorspannungsstromgenerator aktiviert ist, und dass sie den ersten Vorspannungsstromgenerator deaktivieren und jeden jeweiligen ersten Abschlusswiderstand abschalten, wenn der zweite Vorspannungsstromgenerator aktiviert ist.In an instance of this second aspect of the third implementation, the second biasing circuit may include a second biasing current generator that mirrors the first biasing current generator, wherein the first biasing circuitry may include at least a first activation switch configured to activate the first biasing current generator and a respective one additional first activation switch configured to switchably couple each respective first terminator to the first bias current generator, the second bias circuit may include at least one second activation switch configured to activate the second bias current generator, and the at least one first activation switch and the at least one second activation switch may be configured to deactivate the second bias current generator when the first bias current generator is generated generator is activated and that they deactivate the first bias current generator and turn off each respective first terminating resistor when the second bias current generator is activated.

Eine vierte Implementierung einer solchen integrierten Schaltungsvorrichtung kann ferner einen ersten Verstärkungsschaltkreis in dem ersten Taktpfad umfassen, der so konfiguriert ist, dass er Taktsignale in dem ersten Taktpfad verstärkt, und einen zweiten Verstärkungsschaltkreis in dem zweiten Taktpfad, der so konfiguriert ist, dass er Taktsignale in dem zweiten Taktpfad verstärkt.A fourth implementation of such an integrated circuit device may further include a first amplification circuit in the first clock path, configured to amplify clock signals in the first clock path, and a second amplification circuit in the second clock path, configured to amplify clock signals in the second clock path amplified.

Gemäß einem Aspekt dieser vierten Implementierung kann der erste Taktpfad ein Differenzialsignalweg sein, und der erste Taktschaltkreis kann einen entsprechenden Verstärker in jedem entsprechenden Schenkel des ersten Taktpfades umfassen.According to an aspect of this fourth implementation, the first clock path may be a differential signal path, and the first clock circuitry may include a respective amplifier in each respective leg of the first clock path.

Gemäß einem ersten Aspekt dieser zweiten Implementierung, bei der sowohl der erste Taktpfad als auch der zweite Taktpfad ein jeweiliger Differenzialsignalweg ist, kann die gemeinsame Nutzung wenigstens eines Eingangsanschlusses der integrierten Schaltungsvorrichtung zwischen dem ersten Taktpfad und dem zweiten Taktpfad die gemeinsame Nutzung von zwei Eingangsanschlüssen der integrierten Schaltungsvorrichtung zwischen dem ersten Taktpfad und dem zweiten Taktpfad umfassen.According to a first aspect of this second implementation, in which both the first clock path and the second clock path are respective differential signal paths, the sharing of at least one input terminal of the integrated circuit device between the first clock path and the second clock path may involve the sharing of two input terminals of the integrated Include circuitry between the first clock path and the second clock path.

Gemäß einem ersten Aspekt dieser dritten Implementierung kann das Vorspannen des zweiten Taktpfads das Erzeugen eines zweiten Vorspannungsstroms umfassen, der den ersten Vorspannungsstrom spiegelt.According to a first aspect of this third implementation, biasing the second clock path may include generating a second bias current that mirrors the first bias current.

Ein Fall dieses ersten Aspekts der dritten Implementierung kann das Deaktivieren der Erzeugung des zweiten Vorspannungsstroms umfassen, wenn der erste Vorspannungsstrom erzeugt wird, und das Deaktivieren der Erzeugung des ersten Vorspannungsstroms, wenn der zweite Vorspannungsstrom erzeugt wird.An instance of this first aspect of the third implementation may include disabling generation of the second bias current when the first bias current is generated and disabling generation of the first bias current when the second bias current is generated.

Gemäß einem zweiten Aspekt der dritten Implementierung, wenn der erste Taktpfad ein Differenzialsignalpfad ist, kann das Ziehen des ersten Vorspannungsstroms durch wenigstens einen Abschlusswiderstand das Ziehen von Strom durch einen jeweiligen Abschlusswiderstand jedes jeweiligen Schenkels des Differenzialsignalpfads umfassen.According to a second aspect of the third implementation, when the first clock path is a differential signal path, drawing the first bias current through at least one terminating resistor may include drawing current through a respective terminating resistor of each respective leg of the differential signal path.

Gemäß einem ersten Aspekt der vierten Implementierung, wenn der erste Taktpfad ein Differenzialsignalweg ist, kann das Verstärken von Taktsignalen in dem ersten Taktpfad das Verstärken von Taktsignalen in jedem jeweiligen Schenkel des ersten Taktpfades umfassen.According to a first aspect of the fourth implementation, when the first clock path is a differential signal path, amplifying clock signals in the first clock path may comprise amplifying clock signals in each respective leg of the first clock path.

Gemäß Implementierungen des Gegenstands dieser Offenbarung weist eine integrierte Schaltungsvorrichtung (IC) mit Funktionsschaltkreisen, die von einem Taktsignal angesteuert werden, eine integrierte Takterzeugungsschaltung auf. Die Takterzeugungsschaltung umfasst einen Eingang, der so konfiguriert ist, dass er ein Frequenzreferenzsignal akzeptiert, wenigstens einen variablen Ladekondensator, der mit dem Eingang gekoppelt ist, um das Kristallresonatorsignal in ein kalibriertes Taktsignal umzuwandeln, und eine Kalibrierungsschaltung, die so konfiguriert ist, dass sie den wenigstens einen variablen Ladekondensator auf Grundlage einer Referenzspannung kalibriert.According to implementations of the subject matter of this disclosure, an integrated circuit (IC) device having functional circuitry driven by a clock signal includes an integrated clock generation circuit. The clock generation circuit includes an input configured to accept a frequency reference signal, at least one variable loading capacitor coupled to the input to convert the crystal resonator signal to a calibrated clock signal, and a calibration circuit configured to accept the calibrates at least one variable charge capacitor based on a reference voltage.

In einer ersten Implementierung einer solchen integrierten Schaltungsvorrichtung kann der Eingang, der so konfiguriert ist, dass er ein Frequenzreferenzsignal akzeptiert, so konfiguriert sein, dass er ein Kristallresonator-Signal akzeptiert.In a first implementation of such an integrated circuit device, the input configured to accept a frequency reference signal may be configured to accept a crystal resonator signal.

In einer zweiten Implementierung einer solchen integrierten Schaltungsvorrichtung kann das Frequenzreferenzsignal ein Differenzsignal sein, der wenigstens eine variable Ladekondensator kann einen jeweiligen variablen Ladekondensator umfassen, der mit jedem jeweiligen differenziellen Schenkel des Frequenzreferenzsignals gekoppelt ist, und die Kalibrierungsschaltung ist so konfiguriert, dass sie beide der jeweiligen variablen Ladekondensatoren kalibriert.In a second implementation of such an integrated circuit device, the frequency reference signal may be a differential signal, the at least one variable loading capacitor may include a respective variable loading capacitor coupled to each respective differential leg of the frequency reference signal, and the calibration circuit is configured to that it calibrates both of the respective variable charge capacitors.

In einer dritten Implementierung einer solchen integrierten Schaltungsvorrichtung kann der Kalibrierungsschaltkreis eine Quelle einer konstanten Referenzspannung, eine Quelle eines konstanten Stroms, ein Paar komplementärer Schalter, die mit der Konstantstromquelle und mit einem variablen Referenzkondensator gekoppelt sind, umfassen, wobei die komplementären Schalter so konfiguriert sind, dass sie entsprechend dem Frequenzreferenzsignal getaktet werden, um als ein Widerstand zu wirken, um den konstanten Strom in eine abgeleitete Spannung umzuwandeln, die einen ausgewählten variablen Kondensator lädt, eine Kalibrierungslogikschaltung, die so konfiguriert ist, dass sie eine Kapazitätseinstellung des ausgewählten variablen Kondensators verändert, und einen Komparator, der so konfiguriert ist, dass er seinen Zustand ändert, wenn die abgeleitete Spannung die Referenzspannung durchläuft, wobei die Kalibrierungslogikschaltung den wenigstens einen variablen Ladekondensator auf die Kapazität des ausgewählten variablen Kondensators einstellt, wenn der Komparator seinen Zustand ändert.In a third implementation of such an integrated circuit device, the calibration circuit may include a constant reference voltage source, a constant current source, a pair of complementary switches coupled to the constant current source and to a variable reference capacitor, the complementary switches being configured so that they are clocked according to the frequency reference signal to act as a resistor to convert the constant current into a derived voltage that charges a selected variable capacitor, a calibration logic circuit configured to change a capacitance setting of the selected variable capacitor, and a comparator configured to change state when the derived voltage crosses the reference voltage, wherein the calibration logic circuit adjusts the at least one variable charging capacitor to the capacitance de s of the selected variable capacitor when the comparator changes state.

Gemäß einem ersten Aspekt der dritten Implementierung kann der ausgewählte variable Kondensator einer des wenigstens einen variablen Ladekondensators sein.According to a first aspect of the third implementation, the selected variable capacitor may be one of the at least one variable charging capacitor.

In einem Fall des ersten Aspekts der dritten Implementierung kann das Frequenzreferenzsignal ein Referenzsignal sein, der wenigstens eine variable Ladekondensator kann einen jeweiligen variablen Ladekondensator umfassen, der mit jedem jeweiligen Schenkel des Frequenzreferenzsignals gekoppelt ist, und die Kalibrierungslogikschaltung kann jeden jeweiligen variablen Ladekondensator auf die Kapazität des ausgewählten variablen Kondensators einstellen, wenn der Komparator seinen Zustand ändert.In an instance of the first aspect of the third implementation, the frequency reference signal may be a reference signal, the at least one variable loading capacitor may include a respective variable loading capacitor coupled to each respective leg of the frequency reference signal, and the calibration logic circuit may adjust each respective variable loading capacitor to the capacitance of the selected variable capacitor when the comparator changes state.

Gemäß einem zweiten Aspekt der dritten Implementierung kann der ausgewählte variable Kondensator eine Nachbildung eines der wenigstens einen variablen Ladekondensatoren sein.According to a second aspect of the third implementation, the selected variable capacitor may be a replica of one of the at least one variable charging capacitor.

In einem Fall dieses zweiten Aspekts der dritten Implementierung kann das Frequenzreferenzsignal ein Referenzsignal sein, der wenigstens eine variable Ladekondensator kann einen jeweiligen variablen Ladekondensator umfassen, der mit jedem jeweiligen Schenkel des Frequenzreferenzsignals gekoppelt ist, und die Kalibrierungslogikschaltung kann jeden jeweiligen variablen Ladekondensator auf die Kapazität des Nachbaukondensators einstellen, wenn der Komparator seinen Zustand ändert.In an instance of this second aspect of the third implementation, the frequency reference signal may be a reference signal, the at least one variable loading capacitor may include a respective variable loading capacitor coupled to each respective leg of the frequency reference signal, and the calibration logic circuit may adjust each respective variable loading capacitor to the capacitance of the Set the replica capacitor when the comparator changes state.

Gemäß einem dritten Aspekt der dritten Implementierung kann sich die Kalibrierungslogikschaltung auf der integrierten Schaltungsvorrichtung befinden.According to a third aspect of the third implementation, the calibration logic circuitry may reside on the integrated circuit device.

Gemäß einem vierten Aspekt der dritten Implementierung kann die Kalibrierungslogikschaltung extern zu der integrierten Schaltungsvorrichtung sein.According to a fourth aspect of the third implementation, the calibration logic circuit may be external to the integrated circuit device.

Gemäß einem fünften Aspekt der dritten Implementierung kann die Kalibrierungslogikschaltung eine Finite-State-Machine implementieren.According to a fifth aspect of the third implementation, the calibration logic circuit may implement a finite state machine.

Gemäß einem sechsten Aspekt der dritten Implementierung können die komplementären Schalter so konfiguriert sein, dass sie mit einer Frequenz des Frequenzreferenzsignals getaktet werden.According to a sixth aspect of the third implementation, the complementary switches may be configured to be clocked at a frequency of the frequency reference signal.

Gemäß einem siebten Aspekt der dritten Implementierung können die komplementären Schalter so konfiguriert sein, dass sie mit einer Frequenz getaktet werden, die von dem Frequenzreferenzsignal abgeleitet ist.According to a seventh aspect of the third implementation, the complementary switches may be configured to be clocked at a frequency derived from the frequency reference signal.

Gemäß einem ersten Aspekt der dritten Implementierung kann das Takten der komplementären Schalter gemäß dem Frequenzreferenzsignal, um als der Widerstand zu wirken, um den konstanten Strom in die abgeleitete Spannung umzuwandeln, die den ausgewählten variablen Kondensator lädt, das Takten der komplementären Schalter gemäß dem Frequenzreferenzsignal umfassen, um als der Widerstand zu wirken, um den konstanten Strom in die abgeleitete Spannung umzuwandeln, die den wenigstens einen variablen Ladekondensator lädt.According to a first aspect of the third implementation, clocking the complementary switches according to the frequency reference signal to act as the resistor to convert the constant current into the derived voltage that charges the selected variable capacitor may include clocking the complementary switches according to the frequency reference signal to act as the resistor to convert the constant current to the derived voltage that charges the at least one variable charging capacitor.

In einem ersten Fall dieses ersten Aspekts der dritten Implementierung, wenn das Frequenzreferenzsignal ein Referenzsignal ist, kann das Einstellen des wenigstens einen variablen Ladekondensators auf die Kapazität des ausgewählten variablen Kondensators, wenn die Größe der abgeleiteten Spannung eine Referenzspannung durchläuft, das Einstellen der Kapazität jedes eines jeweiligen variablen Ladekondensators, der mit jedem jeweiligen Schenkel des Kristallresonator-Differenzsignals verbunden ist, auf die Kapazität des ausgewählten variablen Kondensators umfassen, wenn die Größe der abgeleiteten Spannung die Referenzspannung durchläuft.In a first case of this first aspect of the third implementation, when the frequency reference signal is a reference signal, adjusting the at least one variable charging capacitor to the capacitance of the selected variable capacitor when the magnitude of the derived voltage crosses a reference voltage, adjusting the capacitance of each one respective variable charging capacitor associated with each respective leg of the crystal resonator differential signal to the capacitance of the selected variable capacitor as the magnitude of the derived voltage crosses the reference voltage.

Gemäß einem zweiten Aspekt der dritten Implementierung kann das Koppeln des Paars komplementärer Schalter mit der Konstantstromquelle und mit dem variablen Referenzkondensator das Koppeln des Paars komplementärer Schalter mit der Konstantstromquelle und mit einer Replik von einem des wenigstens einen variablen Ladekondensators umfassen.According to a second aspect of the third implementation, coupling the pair of complementary switches to the constant current source and to the variable reference capacitor may include coupling the pair of complementary switches to the constant current source and to a replica of one of the at least one variable charging capacitor.

In einem ersten Fall dieses zweiten Aspekts der dritten Implementierung, wenn das Frequenzreferenzsignal ein Referenzsignal ist, kann das Einstellen des wenigstens einen variablen Ladekondensators auf die Kapazität des ausgewählten variablen Kondensators, wenn die Größe der abgeleiteten Spannung die Referenzspannung durchläuft, das Einstellen eines jeweiligen variablen Ladekondensators, der mit jedem jeweiligen Schenkel des Frequenzreferenzsignals gekoppelt ist, auf die Kapazität des Replikationskondensators umfassen, wenn die Größe der abgeleiteten Spannung die Referenzspannung durchläuft.In a first case of this second aspect of the third implementation, when the frequency reference signal is a reference signal, adjusting the at least one variable charging capacitor to the capacitance of the selected variable capacitor when the magnitude of the derived voltage crosses the reference voltage, adjusting a respective variable charging capacitor , which is coupled to each respective leg of the frequency reference signal, on the capacitance of the replication capacitor as the magnitude of the derived voltage crosses the reference voltage.

Gemäß einem dritten Aspekt der dritten Implementierung kann das Takten der komplementären Schalter gemäß dem Frequenzreferenzsignal das Takten der komplementären Schalter mit einer Frequenz des Frequenzreferenzsignals umfassen.According to a third aspect of the third implementation, clocking the complementary switches according to the frequency reference signal may include clocking the complementary switches at a frequency of the frequency reference signal.

Gemäß einem vierten Aspekt der dritten Implementierung kann das Takten der komplementären Schalter gemäß dem Frequenzreferenzsignal das Takten der komplementären Schalter mit einer von dem Frequenzreferenzsignal abgeleiteten Frequenz umfassen.According to a fourth aspect of the third implementation, clocking the complementary switches according to the frequency reference signal may include clocking the complementary switches at a frequency derived from the frequency reference signal.

Figurenlistecharacter list

Weitere Merkmale der Offenbarung, ihr Wesen und ihre verschiedenen Vorteile werden bei Betrachtung der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich, in denen sich gleiche Bezugszeichen durchgehend auf gleiche Teile beziehen und in denen gilt:

1 ist ein vereinfachtes Blockdiagramm einer integrierten Schaltungsvorrichtung in Übereinstimmung mit Implementierungen des Gegenstands dieser Offenbarung;
2 zeigt Details des Taktfunktionswahlschaltkreises der integrierten Schaltungsvorrichtung von 1;
3 ist ein Flussdiagramm gemäß Implementierungen des Gegenstands dieser Offenbarung zur Auswahl eines Taktsignals;
4 zeigt Details der On-Board-Takterzeugungsschaltung gemäß einer ersten Implementierung des Gegenstands dieser Offenbarung;
5 ist ein Flussdiagramm, das in einer Implementierung einer Finite-State-Machine ausgeführt wird, die in 4 umfasst ist;
6 zeigt Einzelheiten einer On-Board-Takterzeugungsschaltung gemäß einer zweiten Implementierung des Gegenstands dieser Offenbarung; und
7 ist ein Flussdiagramm gemäß Implementierungen des Gegenstands dieser Offenbarung zum Erzeugen eines Taktsignals.

Other features of the disclosure, its nature and its various advantages will become apparent upon consideration of the following detailed description in conjunction with the accompanying drawings, in which like reference characters refer to like parts throughout, and in which:

1 1 is a simplified block diagram of an integrated circuit device in accordance with implementations of the subject matter of this disclosure;
2 FIG. 12 shows details of the clock function selection circuit of the integrated circuit device of FIG 1 ;
3 Figure 12 is a flowchart for selecting a clock signal, according to implementations of the subject matter of this disclosure;
4 12 shows details of onboard clock generation circuitry according to a first implementation of the subject matter of this disclosure;
5 is a flowchart executed in a finite state machine implementation contained in 4 includes;
6 10 shows details of an on-board clock generation circuit according to a second implementation of the subject matter of this disclosure; and
7 1 is a flow chart according to implementations of the subject matter of this disclosure for generating a clock signal.

Ausführliche BeschreibungDetailed description

Einen genauen Referenztakt aufzuweisen ist wichtig für einen leistungsstarken, drahtgebundenen Hochgeschwindigkeits-Sendeempfänger wie einen PAM 4-Sendeempfänger. Eine genaue Referenztaktfrequenz wird beispielsweise zur Steuerung der Übertragungsdatenrate verwendet, um die Normen für drahtgebundene Kommunikation einzuhalten. Ein gutes Jitter-Verhalten des Referenztaktes ist auch wichtig, um die Verbindungsspanne in einem drahtgebundenen Hochgeschwindigkeitssystem aufrechtzuerhalten.Having an accurate reference clock is important for a high-performance, high-speed wired transceiver such as a PAM 4 transceiver. For example, an accurate reference clock frequency is used to control the transmission data rate to comply with wired communications standards. Good reference clock jitter performance is also important to maintain link margin in a high-speed wired system.

Wie bereits erwähnt, kann die Verwendung einer externen Taktquelle, insbesondere einer von zuverlässiger Qualität, mit einem drahtgebundenen Sendeempfänger mit integriertem Schaltkreis teuer sein und die Gesamtgröße des Geräts und den Stromverbrauch erhöhen, wenn sie mit dem Sendeempfängerschaltkreis selbst kombiniert wird. Andererseits erhöht die Bereitstellung einer Takterzeugungsschaltung auf dem integrierten Sendeempfänger selbst die Kosten, die Größe und den Stromverbrauch dieses integrierten Schaltkreises. Implementierungen des Gegenstands dieser Offenbarung bieten ein Gleichgewicht zwischen diesen beiden Ansätzen.As previously mentioned, using an external clock source, particularly one of reliable quality, with a wired integrated circuit transceiver can be expensive and increase the overall size of the device and power consumption when combined with the transceiver circuitry itself. On the other hand, providing clock generation circuitry on the integrated transceiver itself increases the cost, size, and power consumption of that integrated circuit. Implementations of the subject matter of this disclosure offer a balance between these two approaches.

Insbesondere umfasst ein Sendeempfänger mit integriertem Schaltkreis für einen drahtgebundenen Hochgeschwindigkeitsdatenkanal gemäß den Implementierungen des Gegenstands dieser Offenbarung einen Schaltkreis zum Akzeptieren des Eingangs eines extern erzeugten Taktsignals sowie einen Onboard-Schaltkreis, der ein Taktsignal auf Grundlage einer externen Frequenzreferenzsignalquelle (beispielsweise eines passiven Kristallresonators) erzeugt. Je nach Anwendung kann der Benutzer ein extern erzeugtes Taktsignal verwenden, indem er die Schaltung zum Akzeptieren des Eingangs eines extern erzeugten Taktsignals aktiviert und die Onboard-Takterzeugungsschaltung deaktiviert, oder er kann die Onboard-Takterzeugungsschaltung aktivieren und die Schaltung zum Akzeptieren des Eingangs eines extern erzeugten Taktsignals deaktivieren.In particular, an integrated circuit transceiver for a high-speed wired data channel according to implementations of the subject matter of this disclosure includes circuitry for accepting input of an externally generated clock signal and onboard circuitry that generates a clock signal based on an external frequency reference signal source (e.g., a passive crystal resonator). Depending on the application, the user can use an externally generated clock signal by enabling the circuitry to accept input of an externally generated clock signal and disabling the onboard clock generation circuitry, or by enabling the onboard clock generation circuitry and enabling circuitry to accept input of an externally generated one Disable clock signal.

In einigen Implementierungen weist der Taktschaltkreis zum Akzeptieren der Eingabe eines extern erzeugten Taktsignals seinen eigenen Eingangsanschluss oder seine eigenen Eingangsanschlüsse auf (beispielsweise Pins, Pads oder Bumps, je nach der im Gerät verwendeten speziellen Topologie), um das extern erzeugte Taktsignal zu akzeptieren, während die bordseitige Takterzeugungsschaltung ihren eigenen Eingangsanschluss oder seine eigenen Eingangsanschlüsse für die Eingabe der externen Frequenzreferenzsignalquelle aufweist. In anderen Implementierungen werden derselbe Eingangsanschluss bzw. dieselben Eingangsanschlüsse verwendet, unabhängig davon, ob die Schaltung zum Akzeptieren des Eingangs eines extern erzeugten Taktsignals oder die bordseitige Takterzeugungsschaltung verwendet wird. Wenn dieselbe(n) Eingangsklemme(n) verwendet wird (werden), unabhängig davon, ob die Schaltung zum Akzeptieren eines extern erzeugten Taktsignals oder die bordseitige Takterzeugungsschaltung verwendet wird, werden durch die Aktivierung entweder der Schaltung zum Akzeptieren eines extern erzeugten Taktsignals oder der bordseitigen Takterzeugungsschaltung die Eingangsanschlüsse zum Akzeptieren eines extern erzeugten Taktsignals oder einer externen Frequenzquelle von derjenigen der beiden Arten von Taktschaltkreisen, die nicht verwendet wird, getrennt oder deaktiviert. Unabhängig davon, ob die Taktschaltkreise zum Akzeptieren des Eingangs eines extern erzeugten Taktsignals und die integrierten Takterzeugungsschaltkreise gemeinsame Eingangsanschlüsse oder separate Eingangsanschlüsse aufweisen, kann jeder dieser Eingänge einen Anschluss oder zwei Anschlüsse umfassen, je nachdem, ob für das externe Taktsignal oder das Signal der externen Frequenzquelle eine Differenzialsignalisierung oder eine Single-Ended-Signalisierung verwendet wird.In some implementations, the clock circuitry has its own input terminal or terminals (e.g., pins, pads, or bumps, depending on the particular one used in the device) for accepting input of an externally generated clock signal Topology) to accept the externally generated clock signal, while the onboard clock generation circuit has its own input terminal or terminals for the input of the external frequency reference signal source. In other implementations, the same input pin or pins are used regardless of whether the circuitry for accepting input of an externally generated clock signal or the onboard clock generation circuitry is used. If the same input terminal(s) is (are) used, regardless of whether the circuit for accepting an externally generated clock signal or the onboard clock generating circuit is used, by activating either the circuit for accepting an externally generated clock signal or the onboard Clock generation circuit disconnects or disables the input terminals for accepting an externally generated clock signal or an external frequency source from whichever of the two types of clock circuits is not used. Regardless of whether the clock circuitry for accepting the input of an externally generated clock signal and the integrated clock generation circuitry have common input terminals or separate input terminals, each of these inputs can comprise one terminal or two terminals, depending on whether for the external clock signal or the signal from the external frequency source differential signaling or single-ended signaling is used.

Obwohl jede beliebige Takterzeugungsschaltung als Onboard-Takterzeugungsschaltung verwendet werden kann, kann gemäß Implementierungen eines anderen Aspekts des Gegenstands dieser Offenbarung der Kapazitätswert eines variablen Kristall-Ladekondensators für die Onboard-Erzeugung des Taktsignals aus der externen Frequenzquelle (wie beispielsweise einem passiven Kristallresonator-Signal) anhand einer Konstantstromquelle, einer verfügbaren konstanten Referenzspannung am Gerät und der gewünschten Taktfrequenz kalibriert werden. In einigen Implementierungen gemäß diesem anderen Aspekt des Gegenstands dieser Offenbarung kann die Kalibrierungsschaltung direkt über den Resonatoreingang laufen. In anderen Implementierungen, die diesem anderen Aspekt des Gegenstands dieser Offenbarung entsprechen, kann die Kalibrierungsschaltung einen Nachbildungskondensator umfassen, um die Belastung des Resonatoreingangs zu verringern. In einigen Implementierungen kann eine Finite-State-Machine die Spannungs-, Strom- und Frequenzsignale in den gewünschten Kapazitätswert übersetzen. Die Finite-State-Machine kann in Firmware implementiert sein, die sich entweder auf der integrierten Schaltungsvorrichtung („on-chip“) oder außerhalb der integrierten Schaltungsvorrichtung („offchip“) befindet.Although any clock generation circuit may be used as the onboard clock generation circuit, implementations of another aspect of the subject matter of this disclosure may use the capacitance value of a variable crystal loading capacitor for onboard generation of the clock signal from the external frequency source (such as a passive crystal resonator signal). a constant current source, an available constant reference voltage on the device and the desired clock frequency. In some implementations according to this other aspect of the subject matter of this disclosure, the calibration circuitry may run directly across the resonator input. In other implementations consistent with this other aspect of the subject matter of this disclosure, the calibration circuit may include a tracking capacitor to reduce loading on the resonator input. In some implementations, a finite state machine can translate the voltage, current, and frequency signals into the desired capacitance value. The finite state machine may be implemented in firmware located either on the integrated circuit device (“on-chip”) or external to the integrated circuit device (“off-chip”).

Der Gegenstand dieser Offenbarung kann durch Bezugnahme auf die 1-7 besser verstanden werden.The subject matter of this disclosure can be understood by reference to the 1-7 be better understood.

1 ist ein vereinfachtes Blockdiagramm einer integrierten Schaltungsvorrichtung 100 in Übereinstimmung mit Implementierungen des Gegenstands dieser Offenbarung. Die integrierte Schaltungsvorrichtung 100 umfasst einen Funktionsschaltkreis 101 (beispielsweise einen PAM-4-Sendeempfänger-Schaltkreis) und einen Taktschaltkreis 102, der ein Taktsignal 104 für den Funktionsschaltkreis 101 bereitstellt. Wie in 1 dargestellt, ist das Taktsignal 104 ein Differenzsignal, aber in anderen Implementierungen (nicht dargestellt) kann das Taktsignal 104 ein Single-Ended-Signal sein. 1 1 is a simplified block diagram of an integrated circuit device 100 in accordance with implementations of the subject matter of this disclosure. The integrated circuit device 100 comprises a functional circuit 101 (e.g. a PAM-4 transceiver circuit) and a clock circuit 102 which provides a clock signal 104 for the functional circuit 101 . As in 1 As illustrated, the clock signal 104 is a differential signal, but in other implementations (not shown), the clock signal 104 may be a single-ended signal.

Der Taktschaltkreis 102 umfasst einen externen Taktfunktionseingang 112, der mit wenigstens einem Anschluss 103 (d. h. einem Pin, Pad, Höcker- oder Kugelkontakt usw.) der integrierten Schaltungsvorrichtung 100 verbunden ist, einen Taktfunktionswahlschaltkreis 122 und eine On-Board-Takterzeugungsschaltung 132.The clock circuit 102 includes an external clock function input 112 connected to at least one terminal 103 (i.e., a pin, pad, bump or ball contact, etc.) of the integrated circuit device 100, a clock function selection circuit 122, and an on-board clock generation circuit 132.

Wie oben beschrieben und weiter unten näher erläutert, kann der Anschluss 103 ein extern erzeugtes Taktsignal (erzeugt von einer Taktquelle 113, wie beispielsweise einem MEMS-Oszillator in Kombination mit einem Quarzresonator oder einer anderen geeigneten Taktquelle) oder ein externes Frequenzreferenzsignal (erzeugt von einer externen Frequenzreferenzsignalquelle wie beispielsweise einem passiven Kristallresonator 123) akzeptieren. Wie beim Taktsignal 104 kann es sich bei dem extern erzeugten Taktsignal und dem externen Referenzsignal um unsymmetrische Signale oder um Differenzsignale handeln. Handelt es sich bei dem extern erzeugten Taktsignal und dem externen Referenzsignal um Single-Ended-Signale, dann sind der Anschluss 103 und der Taktfunktionseingang 112 jeweils ein einzelner Pin, Pad, Bump, Ball usw. 133, 143. Handelt es sich bei dem extern erzeugten Taktsignal und dem externen Referenzsignal jedoch um Differenzsignale, dann können der Anschluss 103 und der Taktfunktionseingang 112 jeweils ein Paar von Pins, Pads, Bumps, Balls usw. sein. 133, 143.As described above and discussed in more detail below, port 103 may receive an externally generated clock signal (generated by a clock source 113, such as a MEMS oscillator in combination with a crystal resonator or other suitable clock source) or an external frequency reference signal (generated by an external Accept frequency reference signal source such as a passive crystal resonator 123). As with clock signal 104, the externally generated clock signal and the external reference signal can be single-ended or differential signals. If the externally generated clock signal and the external reference signal are single-ended, then the pin 103 and the clock function input 112 are each a single pin, pad, bump, ball, etc. 133, 143. If the external However, if the generated clock signal and the external reference signal are differential signals, then terminal 103 and clock function input 112 may each be a pair of pins, pads, bumps, balls, etc. 133, 143.

Während ein einzelner Anschluss 103 (bei dem es sich um ein Paar Pins, Pads, Bumps, Kugeln usw. handeln kann) dargestellt ist, kann die Taktfunktionswahlschaltung 122 Signale über den Taktfunktionseingang 112 annehmen, unabhängig davon, ob der Eingang zum Anschluss 103 ein extern erzeugtes Taktsignal oder ein externes Frequenzreferenzsignal ist. 133, 143 in einer Differenzsignal-Implementierung sein kann) gezeigt wird und der Taktfunktionswahlschaltkreis 122 Signale über den Taktfunktionseingang 112 akzeptieren kann, unabhängig davon, ob der Eingang zum Anschluss 103 ein extern erzeugtes Taktsignal oder ein externes Frequenzreferenzsignal ist, können in anderen Implementierungen (nicht gezeigt) separate Anschlüsse 103 für das extern erzeugte Taktsignal und das externe Frequenzreferenzsignal vorgesehen sein. Durch die Verwendung nur eines Anschlusses 103, unabhängig von der Art des Eingangssignals (d. h. ob das Eingangssignal differenziell oder unsymmetrisch ist), werden jedoch die verfügbaren Anschlüsse der integrierten Schaltungsvorrichtung 100 für andere Verwendungen geschont. Wenn getrennte Anschlüsse 103 für das extern erzeugte Taktsignal und das externe Frequenzreferenzsignal vorgesehen sind, dann können sowohl die extern erzeugte Taktsignalquelle als auch die externe Frequenzreferenzsignalquelle gleichzeitig mit ihren jeweiligen Anschlüssen 103 verbunden werden, auch wenn nur eine der Quellen in Gebrauch ist. Ist jedoch nur ein Anschluss 103 vorgesehen, dann sind zwar sowohl die extern erzeugte Taktsignalquelle als auch die externe Frequenzreferenzsignalquelle an den Anschluss 103 angeschlossen, aber die extern erzeugte Taktsignalquelle und die externe Frequenzreferenzsignalquelle sind nicht beide gleichzeitig mit dem Anschluss 103 verbunden. Vielmehr würde jeweils nur eine der beiden Quellen, entweder die extern erzeugte Taktsignalquelle oder die externe Frequenzreferenzsignalquelle, mit dem Anschluss 103 verbunden sein.While a single connector 103 (which can be a pair of pins, pads, bumps, balls, etc.) is shown, the clock function select circuit 122 can accept signals through the clock function input 112, regardless of whether the input to connector 103 is an external generated clock signal or an external frequency reference signal. 133, 143 in a differential signal Imple mentation) is shown and the clock function selection circuit 122 can accept signals via the clock function input 112, regardless of whether the input to terminal 103 is an externally generated clock signal or an external frequency reference signal, in other implementations (not shown) separate terminals 103 can be used for the be provided externally generated clock signal and the external frequency reference signal. However, by using only one pin 103, regardless of the type of input signal (ie, whether the input signal is differential or single-ended), the available pins of integrated circuit device 100 are spared for other uses. If separate terminals 103 are provided for the externally generated clock signal and the external frequency reference signal, then both the externally generated clock signal source and the external frequency reference signal source can be connected to their respective terminals 103 simultaneously, even if only one of the sources is in use. However, if only one connector 103 is provided, then both the externally generated clock signal source and the external frequency reference signal source are connected to the connector 103, but the externally generated clock signal source and the external frequency reference signal source are not both connected to the connector 103 at the same time. Rather, only one of the two sources, either the externally generated clock signal source or the external frequency reference signal source, would be connected to terminal 103.

Der Taktfunktionswahlschaltkreis 122 leitet den Eingang von Anschluss 103 an das entsprechende Ziel weiter. Wird ein extern erzeugtes Taktsignal verwendet, leitet der Taktfunktionswahlschaltkreis 122 das extern erzeugte Taktsignal von Anschluss 103 an den Funktionsschaltkreis 101 weiter. Wenn eine On-Board-Takterzeugung verwendet wird, leitet der Taktfunktionswahlschaltkreis 122 das externe Referenzsignal von Anschluss 103 zur OnBoard-Takterzeugungsschaltung 132 und leitet dann das erzeugte Taktsignal als Taktsignal 104 an den Funktionsschaltkreis 101.Clock function selection circuit 122 routes the input from port 103 to the appropriate destination. If an externally generated clock signal is used, the clock function selection circuit 122 passes the externally generated clock signal from terminal 103 to the function circuit 101 . When on-board clock generation is used, clock function selection circuit 122 passes the external reference signal from terminal 103 to on-board clock generation circuit 132 and then passes the generated clock signal as clock signal 104 to function circuit 101.

Einzelheiten des Taktfunktionswahlschaltkreises 122 sind in 2 dargestellt. Bei dieser Implementierung 200 handelt es sich um eine differentielle Implementierung, bei der der Anschluss 103 zwei Pins/Pads/Bumps/Kugeln usw. umfasst. 201, 202. Der Multiplexer 203 wählt zwischen dem externen Taktpfad 213 und dem internen Takterzeugungspfad 223 aus und gibt entweder das durchgelassene externe Taktsignal oder ein intern erzeugtes Taktsignal aus, das dann an 204 gepuffert und an den Funktionsschaltkreis 101 ausgegeben wird. Die Steuerschaltung 205 erzeugt ein komplementäres Paar von Aktivierungssignalen en 215/enb 225, die die Schalter 216, 226 sowie den Multiplexer 203 steuern, um zwischen dem externen Taktpfad 213 und dem internen Taktpfad 223 zu wählen.Details of the clock function selection circuit 122 are in FIG 2 shown. This implementation 200 is a differential implementation where connector 103 includes two pins/pads/bumps/balls and so on. 201, 202. The multiplexer 203 selects between the external clock path 213 and the internal clock generation path 223 and outputs either the passed external clock signal or an internally generated clock signal which is then buffered at 204 and output to the functional circuit 101. The control circuit 205 generates a complementary pair of enable signals en 215/enb 225 which control the switches 216, 226 and the multiplexer 203 to select between the external clock path 213 and the internal clock path 223.

Insbesondere ist in dieser Implementierung, wenn das en-Signal 215 hoch und das komplementäre enb-Signal 225 niedrig ist, der externe Taktpfad 213 aktiviert und der interne Taktpfad 223 deaktiviert, und wenn das en-Signal 215 niedrig und das komplementäre enb-Signal 225 hoch ist, ist der interne Taktpfad 223 aktiviert und der externe Taktpfad 213 deaktiviert. In anderen Implementierungen ist, wenn das en-Signal 215 niedrig und das komplementäre enb-Signal 225 hoch ist, der externe Taktpfad 213 aktiviert und der interne Taktpfad 223 deaktiviert, und wenn das en-Signal 215 hoch und das komplementäre enb-Signal 225 niedrig ist, ist der interne Taktpfad 223 aktiviert und der externe Taktpfad 213 deaktiviert.Specifically, in this implementation, when the en signal 215 is high and the complementary enb signal 225 is low, the external clock path 213 is enabled and the internal clock path 223 is disabled, and when the en signal 215 is low and the complementary enb signal 225 is high, internal clock path 223 is enabled and external clock path 213 is disabled. In other implementations, when the en signal 215 is low and the complementary enb signal 225 is high, the external clock path 213 is enabled and the internal clock path 223 is disabled, and when the en signal 215 is high and the complementary enb signal 225 is low is enabled, internal clock path 223 is enabled and external clock path 213 is disabled.

Der externe Taktpfad 213 umfasst einen Verstärker/Puffer 206, der für eine Rückkopplung mit Einheitsverstärkung konfiguriert ist und Strom 12 durch entsprechende Abschlussimpedanz-Anpassungswiderstände 207, 217 erzeugt und zieht, die identische Widerstandswerte (beispielsweise 50Ω) aufweisen können, um die Impedanz der externen Taktquelle 113 anzupassen, die mit dem Anschluss 103 gekoppelt ist, wenn der externe Taktpfad 213 ausgewählt ist. Durch diese Anordnung, bei der identische Ströme durch identische Widerstände 207, 217 fließen, wird eine Gleichtaktvorspannung für das von der externen Taktquelle 113 erzeugte externe Taktsignal bereitgestellt. Beide Schenkel des differenziellen Taktsignals auf dem externen Taktpfad 213 werden an 233 weiter gepuffert und können als Single-Ended-Signal (wie dargestellt) oder als Differenzsignal (nicht dargestellt) weitergeleitet werden.The external clock path 213 includes an amplifier/buffer 206 configured for unity gain feedback that generates and sinks current I2 through respective terminating impedance matching resistors 207, 217, which may have identical resistance values (e.g., 50Ω) to match the impedance of the external clock source 113 coupled to terminal 103 when external clock path 213 is selected. This arrangement, with identical currents flowing through identical resistors 207, 217, provides a common mode bias for the external clock signal generated by the external clock source 113. Both legs of the differential clock signal on the external clock path 213 are further buffered at 233 and may be passed as a single ended signal (as shown) or as a differential signal (not shown).

Der interne Taktpfad 223 umfasst auch einen Verstärker/Puffer 236, der für eine Rückkopplung mit Einheitsverstärkung konfiguriert ist und den Strom 11 durch den Rückkopplungswiderstand 227 erzeugt und zieht. Der Strom 11 spiegelt den Strom 12, um eine Common-Mode-Vorspannung für das externe Frequenzreferenzsignal bereitzustellen, das von dem passiven externen Resonator 123 erzeugt wird, ähnlich wie die Common-Mode-Vorspannung auf dem externen Taktpfad 213. Die On-Board-Takterzeugungsschaltung 132 ist mit dem Eingang und dem Ausgang des Verstärkers/Puffers 236 gekoppelt.The internal clock path 223 also includes an amplifier/buffer 236 configured for unity gain feedback that generates and sinks the current I 1 through the feedback resistor 227 . Current 11 mirrors current 12 to provide a common mode bias for the external frequency reference signal generated by the passive external resonator 123, similar to the common mode bias on the external clock path 213. The onboard Clock generation circuit 132 is coupled to the input and output of amplifier/buffer 236 .

Die spezifische Art der externen Taktquelle 113 oder des passiven externen Resonators 123 ist nicht Gegenstand dieser Offenbarung. Es kann jede geeignete externe Taktquelle oder jeder externe Resonator verwendet werden. In dieser Implementierung wird bei Verwendung einer externen Taktquelle 113 das Aktivierungssignal en auf „hoch“ und das Signal enb auf „niedrig“ gesetzt. Daher sind die Impedanzanpassungswiderstände 207, 217 verbunden, die Puffer 206, 233 aktiviert, und der Multiplexer 203 wählt den externen Taktpfad 213, während der Puffer 236 deaktiviert ist. Wenn ein externer Resonator verwendet wird, wird das Aktivierungssignal en deaktiviert und das Signal enb auf hoch gesetzt. Daher wählt der Multiplexer 203 den internen Taktpfad 223 und der Puffer 236 ist aktiviert, während die Impedanzanpassungswiderstände 207, 217 abgeschaltet und die Puffer 206, 233 deaktiviert sind. Wie oben erwähnt, kann in anderen Implementierungen das Aktivieren von en und das Deaktivieren von enb und umgekehrt zu den entgegengesetzten Auswahlen führen.The specific nature of external clock source 113 or passive external resonator 123 is beyond the scope of this disclosure. Any suitable external clock source or resonator can be used. This implementation uses an external clock quelle 113 sets the activation signal en high and the signal enb low. Therefore, impedance matching resistors 207, 217 are connected, buffers 206, 233 enabled, and multiplexer 203 selects external clock path 213 while buffer 236 is disabled. When an external resonator is used, the enable signal en is disabled and the signal enb is set high. Therefore, the multiplexer 203 selects the internal clock path 223 and the buffer 236 is enabled while the impedance matching resistors 207, 217 are disabled and the buffers 206, 233 are disabled. As mentioned above, in other implementations, enabling en and disabling enb and vice versa may result in the opposite choices.

Obwohl der externe Taktpfad 213 und der interne Taktpfad 223 als Taktsignalpfade dargestellt sind, kann es sich um Single-Ended-Signalpfade handeln (nur mit Anschluss 201 verbunden). In diesem Fall (nicht dargestellt) wird der Impedanzanpassungswiderstand 217 eliminiert, der Puffer 233 puffert nur einen einzigen Pfad, und der Rückkopplungswiderstand 227 ist nur mit dem Pfad vom Anschluss 201 zum Ausgang des Puffers 236 verbunden.Although external clock path 213 and internal clock path 223 are shown as clock signal paths, they may be single-ended signal paths (connected only to terminal 201). In this case (not shown), impedance matching resistor 217 is eliminated, buffer 233 buffers only a single path, and feedback resistor 227 is connected to the path from terminal 201 to the buffer 236 output only.

Gemäß Implementierungen des Gegenstands dieser Offenbarung zum Takten einer integrierten Schaltungsvorrichtung ist in 3 schematisch dargestellt. Im Pfad 301 wird ein externes Taktsignal bei 311 auf einem ersten Taktpfad akzeptiert, und bei 321 wird der erste Taktpfad so vorgespannt, dass er das externe Taktsignal steuerbar durchlässt. Im Pfad 302 wird ein externes Frequenzreferenzsignal bei 312 auf einem zweiten Taktpfad akzeptiert, bei 322 wird der zweite Taktpfad so vorgespannt, dass er das externe Frequenzreferenzsignal steuerbar durchlässt, und bei 332 wird ein internes Taktsignal aus dem externen Frequenzreferenzsignal erzeugt. Bei 303 wird der Ausgang des ersten Taktpfads oder des zweiten Taktpfads auf Grundlage von Benutzereingaben ausgewählt.According to implementations of the subject matter of this disclosure for clocking an integrated circuit device, in 3 shown schematically. In path 301, an external clock signal is accepted at 311 on a first clock path, and at 321 the first clock path is biased to controllably pass the external clock signal. In path 302, an external frequency reference signal is accepted at 312 on a second clock path, at 322 the second clock path is biased to controllably pass the external frequency reference signal, and at 332 an internal clock signal is generated from the external frequency reference signal. At 303, the output of the first clock path or the second clock path is selected based on user input.

4 zeigt Details einer ersten Implementierung 400 des On-Board-Takterzeugungsschaltkreises 132. Die On-Board-Takterzeugungsschaltung 132 erzeugt eine präzise Taktfrequenz aus dem externen Frequenzreferenzsignal, das von dem passiven externen Resonator 123 erzeugt wird (der streng genommen nicht Teil der On-Board-Takterzeugungsschaltung 132 ist), der an den Anschlüssen 423 eingegeben wird, indem eine präzise Ladekapazität an das externe Frequenzreferenzsignal angelegt wird. 4 12 shows details of a first implementation 400 of the on-board clock generation circuit 132. The on-board clock generation circuit 132 generates a precise clock frequency from the external frequency reference signal generated by the passive external resonator 123 (which, strictly speaking, is not part of the on-board clock generation circuit 132) input at terminals 423 by applying a precise loading capacitance to the external frequency reference signal.

Implementierungen des Gegenstands dieser Offenbarung erzeugen die gewünschte Taktfrequenz durch Einstellen der Kapazität eines programmierbaren Ladekondensators oder, im Falle eines Differenzsignals, programmierbarer Ladekondensatoren, basierend auf der folgenden Beziehung: $C_{L} = \frac{I_{c o n s t}}{v_{r e f} \times ƒ_{c l k}}$

wobei CL die Ziel-Ladekapazität, I_const eine verfügbare On-Board-Konstantstromquelle, v_ref eine verfügbare On-Board-Spannungsquelle und f_clk die Ziel-Taktfrequenz ist.Implementations of the subject matter of this disclosure generate the desired clock frequency by adjusting the capacitance of a programmable charging capacitor or, in the case of a differential signal, programmable charging capacitors based on the following relationship:

C_{L} = \frac{I_{c O n s t}}{v_{right e f} \times ƒ_{c l k}}

where CL is the target load capacity, I _const is an available on-board constant current source, v _ref is an available on-board voltage source, and f _clk is the target clock frequency.

In der Implementierung der On-Board-Takterzeugungsschaltung 400 von 4 ist das von dem passiven externen Resonator 123 erzeugte externe Frequenzreferenzsignal 401 ein Differenzsignal, und daher wird jeder Schenkel des differenziellen externen Frequenzreferenzsignals 401 durch einen entsprechenden programmierbar einstellbaren Ladekondensator 402, 403 geladen. Die Werte der Kondensatoren 402, 403 werden über die Programmierregister 412, 413 von der Finite-State-Machine 404 eingestellt, die in der Firmware entweder auf dem Chip oder extern (außerhalb des Chips) implementiert sein kann, und zwar auf Grundlage der vorstehend beschriebenen Beziehung zwischen der gewünschten Kapazität und einer integrierten Konstantstromquelle, einer integrierten Referenzspannung und der Zielfrequenz wie folgt.In the implementation of the on-board clock generation circuit 400 of FIG 4 For example, the external frequency reference signal 401 generated by the passive external resonator 123 is a differential signal and therefore each leg of the differential external frequency reference signal 401 is charged by a corresponding programmably adjustable charging capacitor 402,403. The values of the capacitors 402, 403 are set via the programming registers 412, 413 by the finite state machine 404, which may be implemented in firmware either on chip or externally (off chip) based on those described above Relationship between the desired capacitance and an integrated constant current source, an integrated reference voltage and the target frequency as follows.

Die Konstantstromquelle 405 gibt einen Konstantstrom I_const aus, der über die Schalter 415 zur Erde fließt. In einem Programmier- oder Kalibrierungsmodus, der aktiv ist, wenn das Cal_EN-Signal 416 aktiviert ist, veranlasst die Steuerlogik 406 die Schalter 415, sich abwechselnd mit der Frequenz des externen Frequenzreferenzsignals 401 zu öffnen und zu schließen (das bei 426 in die Steuerlogik 406 eingegeben wird). Die abwechselnd öffnenden und schließenden Schalter 415 wirken zusammen mit dem Kondensator 403 als Widerstand gegen den Konstantstrom I_const und erzeugen eine Spannung, die den Kondensator 407 auflädt, der ein Eingang des Komparators 408 bei 418 ist. Der andere Eingang 428 des Komparators 408 ist die Referenzspannung v_ref, mit der die erzeugte Spannung an 418 als Trimmmechanismus verglichen wird, um das unkalibrierte externe Frequenzreferenzsignal 401 in ein kalibriertes Taktsignal umzuwandeln.The constant current source 405 outputs a constant current I _const which flows through the switches 415 to ground. In a programming or calibration mode, which is active when the Cal_EN signal 416 is asserted, the control logic 406 causes the switches 415 to alternately open and close at the frequency of the external frequency reference signal 401 (input at 426 into the control logic 406 is entered). The alternately opening and closing switches 415 together with the capacitor 403 act as a resistance to the constant current I _const and generate a voltage which charges the capacitor 407 which is an input of the comparator 408 at 418 . The other input 428 of the comparator 408 is the reference voltage v _ref to which the generated voltage at 418 is compared as a trimming mechanism to convert the uncalibrated external frequency reference signal 401 into a calibrated clock signal.

Jedes Mal, wenn die Spannung an 418 v_ref in einer der beiden Richtungen durchläuft, ändert sich der Zustand des Ausgangs des Komparators 408, der an 428 registriert wird. Diese Zustandsänderung wird von der Finite-State-Machine 404 detektiert, die die Zustandsänderungen verwendet, um die korrekten Werte für die Ladekondensatoren 402, 403 zu bestimmen. In einer Implementierung kann der Wert des Kondensators beispielsweise auf einen Extremwert (Maximum oder Minimum) eingestellt werden und von diesem Extremwert aus jeweils um eine Einheit verringert oder erhöht werden, bis der Komparator seinen Zustand ändert. Die Ladekondensatoren 402, 403 werden auf diesen Wert eingestellt. Die Finite-State-Machine 404 kann in Firmware entweder auf dem Chip oder extern (außerhalb des Chips) implementiert werden.Each time the voltage at 418 v _{ref sweeps} in either direction, the output of comparator 408, which is registered at 428, changes state. This state change is detected by the finite state machine 404, which uses the state changes to determine the correct values for the charging capacitors 402,403. For example, in one implementation, the value of the capacitor may be set to an extreme value (maximum or minimum). and increased or decreased by one unit from that extreme until the comparator changes state. The charging capacitors 402, 403 are set to this value. The finite state machine 404 can be implemented in firmware either on-chip or external (off-chip).

Eine Implementierung der Finite-State-Machine 404 kann das in 5 dargestellte Flussdiagramm 450 implementieren, das eine Initialisierungsstufe 451 und eine Adaptionsstufe 461 umfasst.An implementation of the finite state machine 404 can do this in 5 implement the illustrated flowchart 450, which includes an initialization stage 451 and an adaptation stage 461.

In der Initialisierungs-Stufe 451 werden eine Konstantspannungsquelle und eine Konstantstromquelle in Stufe 452 kalibriert. Wenn die Kalibrierung 452 abgeschlossen ist, wird eine externe Frequenzreferenzquelle (beispielsweise ein Kristallresonator) aktiviert, und der Kalibrierungsmodus wird bei 453 deaktiviert. Bei 454 wird der Steuerwert des Ladekondensators auf das eine oder das andere Extrem initialisiert, entweder auf den Wert, der zu einer maximalen Kapazität führt, oder auf den Wert, der zu einer minimalen Kapazität führt, und bei 455 wird der Kalibrierungsmodus wieder aktiviert.In the initialization stage 451 a constant voltage source and in stage 452 a constant current source are calibrated. When calibration 452 is complete, an external frequency reference source (such as a crystal resonator) is activated and the calibration mode is deactivated at 453 . At 454 the control value of the charging capacitor is initialized to one extreme or the other, either the value resulting in maximum capacitance or the value resulting in minimum capacitance, and at 455 the calibration mode is re-enabled.

In der Adaptionsstufe 461 wird der Ausgang des Komparators daraufhin überprüft, ob er eine Zustandsänderung von „0“ auf „1“ (bei einer Implementierung, bei der der Steuerwert des Ladekondensators auf Maximum initialisiert ist) oder von „1“ auf „0“ (bei einer Implementierung, bei der der Steuerwert des Ladekondensators auf Minimum initialisiert ist) aufweist. Wenn der Komparator keine Zustandsänderung aufweist, wird bei 463 der Steuerwert des Ladekondensators um „1“ verringert (bei einer Implementierung, bei der der Steuerwert des Ladekondensators auf Maximum initialisiert ist) oder um „1“ erhöht (bei einer Implementierung, bei der der Steuerwert des Ladekondensators auf Minimum initialisiert ist), und der Zustand des Komparators wird bei 462 erneut überprüft. Sobald sich der Zustand des Komparators ändert, wird bei 464 der Steuerwert des Ladekondensators in die Register 412 und 413 geschrieben, und das Flussdiagramm 450 endet.In the adaptation stage 461, the output of the comparator is checked to see whether it indicates a state change from "0" to "1" (in an implementation where the control value of the charging capacitor is initialized to maximum) or from "1" to "0" ( in an implementation where the control value of the charging capacitor is initialized to minimum). If the comparator has no state change, at 463 the control value of the storage capacitor is decreased by "1" (in an implementation where the control value of the storage capacitor is initialized to maximum) or increased by "1" (in an implementation where the control value of the charging capacitor is initialized to minimum) and the state of the comparator is checked again at 462. Once the comparator changes state, at 464 the control value of the charging capacitor is written to registers 412 and 413 and flowchart 450 ends.

6 zeigt Details einer zweiten Implementierung 500 der On-Board-Takterzeugungsschaltung 132. In der Implementierung 500 der On-Board-Takterzeugungsschaltung von 6 ist das von dem passiven externen Resonator 123 erzeugte externe Frequenzreferenzsignal 401 ein Differenzsignal wie in 4, und daher wird jeder Schenkel des differenziellen externen Frequenzreferenzsignals 401 durch einen entsprechenden programmierbar einstellbaren Ladekondensator 502, 503 geladen. Die Werte der Kondensatoren 502, 503 werden über die Programmierregister 512, 513 auf Grundlage der Ausgabe der Finite-State-Machine 504 eingestellt, die in der Firmware entweder auf dem Chip oder extern (außerhalb des Chips) implementiert werden kann, und zwar auf Grundlage der vorstehend beschriebenen Beziehung zwischen der gewünschten Kapazität und einer integrierten Konstantstromquelle, einer integrierten Referenzspannung und der Zielfrequenz wie folgt. 6 13 shows details of a second implementation 500 of the on-board clock generation circuit 132. In the implementation 500 of the on-board clock generation circuit of FIG 6 the external frequency reference signal 401 generated by the passive external resonator 123 is a difference signal as in FIG 4 , and therefore each leg of the differential external frequency reference signal 401 is charged by a corresponding programmably adjustable charging capacitor 502,503. The values of the capacitors 502, 503 are set via the programming registers 512, 513 based on the output of the finite state machine 504, which can be implemented in firmware either on-chip or externally (off-chip), based on the above-described relationship between the desired capacitance and an integrated constant current source, an integrated reference voltage and the target frequency is as follows.

In einem Programmier- oder Kalibrierungsmodus fließt der von der Konstantstromquelle 505 ausgegebene Konstantstrom I_const durch die sich abwechselnd öffnenden und schließenden Schalter 515 und dann zur Erde, die durch den Kondensator 516 geladen wird, der eine Nachbildung des Kondensators 503 ist. Die abwechselnd öffnenden und schließenden Schalter 515 öffnen und schließen sich mit der Frequenz des externen Frequenzreferenzsignals 401 (das über 526 eingegeben wird) und wirken als Widerstand gegen den Konstantstrom I_const, wodurch eine Spannung erzeugt wird, die den Kondensator 507 auflädt, der einen Eingang des Komparators 508 bei 518 darstellt. Der andere Eingang des Komparators 508 bei 528 ist die Referenzspannung v_ref.In a programming or calibration mode, the constant current I _const output by the constant current source 505 flows through the alternately opening and closing switches 515 and then to ground, which is charged by capacitor 516, which is a replica of capacitor 503. The alternately opening and closing switches 515 open and close at the frequency of the external frequency reference signal 401 (input via 526) and act as a resistance to the constant current I _const , creating a voltage that charges capacitor 507, which is an input of the comparator 508 at 518 represents. The other input of the comparator 508 at 528 is the reference voltage v _ref .

Durch die Replikation der Ladekondensatoren 502, 503 mit dem Replikationskondensator 516 wird die Belastung der Anschlüsse 523 verringert und die Auswahl von I_const und v_ref flexibler gestaltet. Die relevante Beziehung in dieser Implementierung ist: $C_{r e p l i c a} = \frac{I_{c o n s t}}{v_{r e f} \times ƒ_{c l k}}$

By replicating the charging

capacitors

502, 503 with the replication capacitor 516, the loading on the terminals 523 is reduced and the selection of I _const and v _ref is made more flexible. The relevant relationship in this implementation is:

C_{right e p l i c a} = \frac{I_{c O n s t}}{v_{right e f} \times ƒ_{c l k}}

Immer wenn die Spannung an 518 v_ref in einer der beiden Richtungen durchläuft, ändert sich der Ausgang des Komparators 508, der an 528 registriert ist. Diese Änderung wird von der Finite-State-Machine 504 detektiert, die die Änderung verwendet, um den korrekten Wert für den Replikationskondensator 516 über das Register 538 zu bestimmen, und zwar in ähnlicher Weise wie oben in Verbindung mit der Finite-State-Machine 404 in den und beschrieben. Die Ladekondensatoren 502, 503 werden auf diesen Wert eingestellt. Die Finite-State-Machine 504 kann in Firmware entweder auf dem Chip oder extern (außerhalb des Chips) implementiert werden.Whenever the voltage at 518 v _{ref sweeps} in either direction, the output of comparator 508, which is registered at 528, changes. This change is detected by finite state machine 504, which uses the change to determine the correct value for replication capacitor 516 via register 538, in a manner similar to that described above in connection with finite state machine 404 in the and described. The charging capacitors 502, 503 are set to this value. The finite state machine 504 can be implemented in firmware either on-chip or external (off-chip).

Das Flussdiagramm 600 gemäß den Implementierungen des Gegenstands dieser Offenbarung für die On-Board-Erzeugung eines Taktsignals ist in 7 schematisch dargestellt. Das Flussdiagramm 600 beginnt bei 601, wo die Eingabe eines Frequenzreferenzsignals akzeptiert wird. In 602 wird wenigstens ein variabler Ladekondensator, der mit dem Frequenzreferenzsignal gekoppelt ist, kalibriert. Bei 603 wird das Frequenzreferenzsignal unter Verwendung des wenigstens einen variablen Ladekondensators in ein kalibriertes Taktsignal umgewandelt, und das Flussdiagramm 600 endet.The flow chart 600 according to the implementations of the subject matter of this disclosure for the on-board generation of a clock signal is in FIG 7 shown schematically. Flowchart 600 begins at 601 where input of a frequency reference signal is accepted. At 602, at least one variable charging capacitor coupled to the frequency reference signal is calibrated. At 603, the frequency reference signal is charged using the at least one variable charging capacitor is converted to a calibrated clock signal and flowchart 600 ends.

Es ist also ein Taktschaltkreis für integrierte Schaltungsvorrichtungen, wie beispielsweise hochleistungsfähige, drahtgebundene Sendeempfänger, vorhanden, der sowohl interne als auch externe Taktsignalerzeugung unterstützt.Thus, there is clock circuitry for integrated circuit devices, such as high performance wired transceivers, that supports both internal and external clock signal generation.

Wie hier und in den folgenden Ansprüchen verwendet, bedeutet die Konstruktion „eines von A und B“ das gleiche wie „A oder B“.As used herein and in the following claims, the construction "one of A and B" means the same as "A or B".

Es wird darauf hingewiesen, dass das Vorstehende nur zur Veranschaulichung der Grundsätze der Erfindung dient und dass die Erfindung durch andere als die beschriebenen Ausführungsformen ausgeführt werden kann, die zum Zwecke der Veranschaulichung und nicht der Beschränkung dargestellt werden, und die vorliegende Erfindung ist nur durch die folgenden Ansprüche beschränkt.It is to be understood that the foregoing is only illustrative of the principles of the invention and that the invention may be practiced by other than the described embodiments, which are presented for purposes of illustration and not of limitation, and the present invention is limited only by the the following claims.

Claims

An integrated circuit (IC) device having functional circuitry driven by a clock signal, the IC comprising: a first clock path for accepting an external clock signal, the first clock path including a first biasing circuit configured to controllably pass the external clock signal; a second clock path for accepting an external frequency reference signal, the second clock path comprising: an internal clock generation circuit configured to generate an internal clock signal from the external frequency reference signal, and a second bias circuit configured to controllably forward the external frequency reference signal to the internal clock generation circuit; and a selection circuit configured to select a clock output based on user input to drive the functional circuitry of the IC, the clock output being selected between (i) an output of the first clock path and (ii) an output of the second clock path.

IC after claim 1 , wherein the second clock path is configured to accept a passive resonator signal as the external frequency reference signal.

IC after one of Claims 1 - 2 wherein the first clock path and the second clock path share at least one input terminal of the integrated circuit device.

IC after one of Claims 1 until 3 , wherein: the first clock path and the second clock path are each a differential signal path; and the first clock path and the second clock path share two input terminals of the integrated circuit device.

IC after claim 1 , wherein the first biasing circuit comprises: at least one terminating resistor; and a first bias current generator configured to generate current through the at least one terminating resistor.

IC after one of Claims 1 - 5 , wherein the second bias circuit comprises a second bias current generator that mirrors the first bias current generator.

IC after one of Claims 1 - 6 wherein: the first bias circuit includes at least a first activation switch configured to activate the first bias current generator; the second bias circuit includes at least a second activation switch configured to activate the second bias current generator; and the at least one first activation switch and the at least one second activation switch are configured to deactivate the second bias current generator when the first bias current generator is activated and to deactivate the first bias current generator when the second bias current generator is activated.

IC after one of Claims 1 - 5 , wherein: the first clock path is a differential signal path; the at least one terminating resistor comprises a respective terminating resistor for each respective leg of the differential signal path; and the first bias current generator is configured to draw current through the respective terminating resistor of each respective leg of the differential signal path in a common mode arrangement.

IC after one of Claims 1 - 8th wherein: the second bias circuit includes a second bias current generator that mirrors the first bias current generator; the first bias circuit comprises at least a first activation switch configured to activate the first bias current generator and a respective additional first activation switch configured to switchably couple each respective first terminating resistor to the first bias current generator; the second bias circuit includes at least a second activation switch configured to activate the second bias current generator; and the at least one first activation switch and the at least one second activation switch are configured to disable the second bias current generator when the first bias current generator is enabled and to disable the first bias current generator and disconnect each respective first terminating resistor when the second bias current generator is enabled .

IC after claim 1 , further comprising: a first amplification circuit in the first clock path configured to amplify clock signals in the first clock path; and a second amplification circuit in the second clock path configured to amplify clock signals in the second clock path.

IC after one of Claims 1 - 10 , wherein: the first clock path is a differential signal path; and the first amplification circuit comprises a respective amplifier in each respective leg of the first clock path.

Onboard clock generation circuitry for an integrated circuit device, the clock generation circuitry comprising: an input configured to accept a frequency reference signal; at least one variable loading capacitor coupled to the input to convert the crystal resonator signal to a calibrated clock signal; and a calibration circuit configured to calibrate the at least one variable charge capacitor.

clock generation circuit claim 12 , wherein the input configured to accept a frequency reference signal is configured to accept a crystal resonator signal.

clock generation circuit claim 12 , wherein: the frequency reference signal is a differential signal; the at least one variable charging capacitor comprises a respective variable charging capacitor coupled to each respective leg of the frequency reference signal; and the calibration circuitry is configured to calibrate each respective variable charge capacitor.

clock generation circuit claim 12 wherein the calibration circuit comprises: a constant reference voltage source; a constant current source; a pair of complementary switches coupled to the constant current source and a variable reference capacitor, the complementary switches being configured to be clocked in accordance with the frequency reference signal to act as a resistor to convert the constant current to a derived voltage, the a selected variable capacitor charges; a calibration logic circuit configured to change a capacitance setting of the selected variable capacitor; and a comparator configured to change state when the derived voltage crosses the reference voltage, wherein the calibration logic circuit adjusts the at least one variable charge capacitor to the capacitance of the selected variable capacitor when the comparator changes state.

clock generation circuit claim 15 , wherein the selected variable capacitor is one of the at least one variable charging capacitor.

clock generation circuit Claim 16 , wherein: the frequency reference signal is a differential signal; the at least one variable charging capacitor comprises a respective variable charging capacitor coupled to each respective leg of the frequency reference signal; and the calibration logic circuit sets each respective variable charge capacitor to the capacitance of the selected variable capacitor when the comparator changes state.

clock generation circuit claim 15 , wherein the selected variable capacitor is a replica of one of the at least one variable charging capacitors.

clock generation circuit Claim 18 , wherein: the frequency reference signal is a differential signal; the at least one variable charging capacitor comprises a respective variable charging capacitor coupled to each respective leg of the frequency reference signal; and the calibration logic circuit sets each respective variable charge capacitor to the capacitance of the replica capacitor when the comparator changes state.

clock generation circuit claim 15 , wherein the calibration logic circuit resides in the integrated circuit device.

clock generation circuit claim 15 , wherein the calibration logic circuitry is external to the integrated circuit device.

clock generation circuit claim 15 , wherein the calibration logic circuit implements a finite state machine.

clock generation circuit claim 15 , wherein the complementary switches are configured to be clocked at a frequency of the frequency reference signal.

clock generation circuit claim 15 , wherein the complementary switches are configured to be clocked at a frequency derived from the frequency reference signal.