DE2020089B2

DE2020089B2 - CIRCUIT ARRANGEMENT FOR ENCODING BINARY INFORMATION

Info

Publication number: DE2020089B2
Application number: DE19702020089
Authority: DE
Inventors: Gottfried Dipl-Techn Tschannen
Original assignee: Siemens Albis AG
Current assignee: Siemens Schweiz AG
Priority date: 1969-08-15
Filing date: 1970-04-24
Publication date: 1971-04-22
Also published as: NL7011917A; IL35024A0; CH503431A; DE2020089A1; IL35024A

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Codieren von Informationen, bei der in binärer Form eintreffende Wörter in einen für die Übertragung benützten Code, vorzugsweise in einen binär verschlüsselten Ternärcode mit 10 Bits pro Codewort, umgewandelt werden, indem bei Verwendung eines binären 8-Bit-Codes jeweils 3 in ein erstes Schieberegister eingeschriebene Bits des binären 8-Bit-Codes über einen logischen Codewandler in 4 Bits umgewandelt und einem zweiten Schieberegister zugeführt werden, aus dem dann die codierte Information bitweise auf den Übertragungsweg geschoben wird.The present invention relates to a circuit arrangement for coding of information in which words arriving in binary form are converted into a for the Transmission used code, preferably in a binary encrypted ternary code with 10 bits per code word, converted by using a binary 8-bit codes, 3 bits of the binary each written into a first shift register 8-bit codes converted into 4 bits via a logic code converter and a second Shift register are supplied, from which the coded information is then sent bit by bit is pushed onto the transmission path.

In Übertragungsanlagen für das Fernmeldewesen werden Momentanwerte von Signalwellen durch Gruppen von Impulsen in Form eines Codes dargestellt. Die einfachste Form eines Codes ist einbinärer Code, der sich durch die Reihe 20a+2rb-i 22c+ 23d + . . . darstellen läßt, bei der die Koeffizienten a, b, c, d ... entweder 1 oder 0 sind, wobei für die Übermittlung der Wert 1 mit einem Impuls und der Wert 0 durch eine Impulslücke dargestellt ist. Sendeseitig erfolgt auf Grund des Momentanwertes des Signals die Auswahl eines Codewortes und empfangsseitig eine Umwandlung des Codewortes in einen Spannungs- oder Stromwert.In transmission systems for telecommunications, instantaneous values of signal waves are represented by groups of pulses in the form of a code. The simplest form of a code is a binary code, which is represented by the series 20a + 2rb-i 22c + 23d + . . . in which the coefficients a, b, c, d ... are either 1 or 0, with the value 1 being represented by a pulse and the value 0 by a pulse gap for the transmission. A code word is selected at the sending end based on the instantaneous value of the signal and the code word is converted into a voltage or current value at the receiving end.

Nach der Übertragung ist es allgemein erforderlich, den Code, d. h. die Impulse, die den Code darstellen, vor der Decodierung zu regenerieren; meistens muß dies in einer oder in mehreren Zwischenstationen ebenfalls geschehen. Eine Regenerierung weist als einleitenden Vorgang eine Verstärkung und eine Begrenzung zwischen zwei Pegeln auf, zwischen denen von jedem ankommenden Impuls ein schmales Band, ungefähr auf halber Impulsamplitude, herausgeschnitten wird. Damit die Impulse die gewünschte Impulsamplitude erreichen, muß eine Verstärkung vorgesehen werden. Dazu bieten sich sowohl Gleichstrom als auch Wechselstromverstärker an. Die erstgenannten sind bei den notwendigen hohen Frequenzen von etwa 100 MHz nicht genügend stabil, und bei den zweitgenannten geht der Nullpegel der Impulse verloren, der dann mit einigem Aufwand wiederherzustellen ist.After the transmission, it is generally necessary to enter the code, i. H. regenerating the pulses representing the code prior to decoding; usually this must also be done in one or more intermediate stations. A regeneration has as an introductory process a reinforcement and a limitation between two Levels between which of each incoming pulse a narrow band, approximately at half the pulse amplitude, is cut out. So that the impulses get the desired Reach pulse amplitude, a gain must be provided. In addition offer themselves both DC and AC amplifiers. The former are at The necessary high frequencies of around 100 MHz are not sufficiently stable, and at the second-mentioned loses the zero level of the impulses, which then with some Effort to restore is.

Aus diesen Gründen wird an den für die Übertragung vorgesehenen Code unter anderem die Anforderung gestellt, daß sich der Nullpegel selbsttätig konstant hält. Codes, die diese Bedingung erfüllen, sind beispielsweise alle diejenigen, bei denen jede Codezeichenkombination dieselbe Anzahl Impulse aufweist, daneben erfüllen auch binär verschlüsselte Ternärcodes, bei denen die drei Werte 0, 1, 2 oder -1, 0, -?-1 durch 01, 00 abwechselnd mit 11 sowie durch 10 dargestellt sind, diese Bedingung. Während für die Codierung und die Decodierung ein binärer Code die meisten Vorteile bietet, ist für die übertragung einer der beschriebenen Codes vorzuziehen.For these reasons, the code provided for the transmission is required, among other things, that the zero level automatically remains constant. Codes that meet this condition are, for example, all those in which each code character combination has the same number of pulses, in addition, binary encrypted ternary codes in which the three values 0, 1, 2 or -1, 0, -? - 1 through 01 , 00 are shown alternating with 11 and 10, this condition. While a binary code offers the most advantages for coding and decoding, one of the codes described is preferable for transmission.

Derartige Codewandler sind schon bekanntgeworden; beispielsweise wurde gemäß deutscher Offenlegungsschrift 1537 549 zur Konstanthaltung des Nullpegels vorgeschlagen, unipolare Impulssignale in bipolare Impulssignale umzuwandeln, indem die Impulszwischenräume jedes unipolaren Signals als Stromwert 0, die Impulse dagegen abwechselnd als positive und negative Stromwerte übertragen werden, wobei festgestellt wird, ob eine vorgegebene Anzahl von Zwischenraum-Impulszeiten über- oder unterschritten wird, um bei überschreitung ein entsprechendes Codewort zu übertragen. Dieses »Zwischencodewort« ist notwendig, um den bei gleichmäßiger Impulsfolge stabil bleibenden Nullpegel auch bei langen Impulspausen zu korrigieren. In der Empfangsstelle muß dann eine Anordnung vorgesehen werden, die diese »Zwischencodewörter« erkennt und aus der Information ausscheidet, da sonst eine Fälschung der Information entsteht. Diese zusätzliche Anordnung muß einen Speicher enthalten, und zudem muß das gesamte Codewort überwacht werden, da zum voraus nicht bekannt ist, an welchen Bitstellen dieses Codewort erscheint.Such code converters have already become known; For example, according to German Offenlegungsschrift 1537 549, in order to keep the zero level constant, it was proposed to convert unipolar pulse signals into bipolar pulse signals by transmitting the pulse intervals of each unipolar signal as current value 0, while the pulses are alternately transmitted as positive and negative current values, whereby it is determined whether a predetermined number the interval pulse times are exceeded or not reached in order to transmit a corresponding code word when exceeded. This "intermediate code word" is necessary in order to correct the zero level, which remains stable with a constant pulse sequence, even with long pulse pauses. An arrangement must then be provided in the receiving station which recognizes these "intermediate code words" and removes them from the information, otherwise the information will be forged. This additional arrangement must contain a memory and, moreover, the entire code word must be monitored, since it is not known in advance at which bit positions this code word appears.

Die Aufgabe der Erfindung besteht darin, einen 8-Bit-Binärcode in einen binär verschlüsselten Ternärcode mit 10 Bits umzuwandeln, indem gemäß »Bulletin SEV«, 51. Jahrgang, Nr. 20, S. 980, jeweils 3 Bits des 8-Bit-Binärcodes in 4 Bits des 10-Bit-Codes umgewandelt werden. Gegenüber der oben beschriebenen Methode hat dieser 10-Bit-Code den Vorteil, daß nur zwei Stromwerte, nämlich 0 und 1, vorhanden sind, wogegen für einen bipolaren Code neben dem Codewandler noch in jedem Regenerator drei Stromwerte zu erzeugen sind, was einen beträchtlichen Aufwand bedeutet.The object of the invention is to provide an 8-bit binary code in to convert a binary encrypted ternary code with 10 bits by using according to »Bulletin SEV «, Volume 51, No. 20, p. 980, each 3 bits of the 8-bit binary code in 4 bits of the 10-bit code. Has compared to the method described above this 10-bit code has the advantage that only two current values, namely 0 and 1, are available are, whereas for a bipolar code in addition to the code converter in every regenerator three current values are to be generated, which means a considerable effort.

Die Erfindung ist dadurch gekennzeichnet, daß eine an sich bekannte Prüfschaltung vorgesehen ist, die die im ersten Schieberegister gespeicherten Bits darauf untersucht, ob die Dreierkombination mit 1 oder mit 0 beginnt, daß ein Codegeber vorhanden ist, der jedesmal, wenn eine 1 festgestellt wird, alle Speicher des zweiten Schieberegisters abwechselnd auf 1 oder 0 stellt, und daß der Codewandler, ebenfalls durch die Prüfschaltung gesteuert, bei einer Dreierkombination mit 1 beginnend nur zwei Speicher und bei einer Dreierkombination mit 0 beginnend alle vier Speicher des zweiten Schieberegisters mit dem gewandelten Codewort parallel beaufschlagt.The invention is characterized in that a known per se Test circuit is provided, which the bits stored in the first shift register examines whether the three-way combination begins with 1 or with 0, that a code generator is present, which every time a 1 is detected, all the memories of the second Shift register alternately to 1 or 0, and that the code converter, too controlled by the test circuit, with a three-way combination starting with 1 only two memories and with a three-way combination starting with 0 all four memories of the second shift register with the converted code word applied in parallel.

Durch die nebeneinander auf das gleiche Schieberegister einwirkende Serie- und Paralleleinspeisung werden sowohl Codewandler als auch Codegeber sehr einfach, und damit wird die Fehleranfälligkeit stark vermindert.Due to the side by side acting on the same shift register Series and parallel feeds become both code converters and code generators very much simple, and thus the susceptibility to errors is greatly reduced.

An Hand der Zeichnung wird nachfolgend die Erfindung an einem Ausführungsbeispiel näher erläutert.With reference to the drawing, the invention is described below using an exemplary embodiment explained in more detail.

Im Blockschema lassen sich ein erstes Schieberegister SCH 1, ein zweites Schieberegister SCH 2, ein Codewandler CW, eine Prüfschaltung PS, ein Codegeber CG sowie ein erster Taktgeber T 1 und ein zweiter Taktgeber T2 erkennen. Das erste Schieberegister SCH 1 wird von einem Eingang E 1 mit der zugeführten Information in binärem Code beliefert. Die letzte Zelle des zweiten Schieberegisters SCH 2 ist für die Abgabe der Information in einem für die Übertragung geeigneten Code mit einem Ausgang A verbunden. Die Schaltungsanordnung zum Codieren arbeitet mit Taktimpulsen, die an einem Eingang TP angeliefert werden. A first shift register SCH 1, a second shift register SCH 2, a code converter CW, a test circuit PS, a code generator CG and a first clock generator T 1 and a second clock generator T2 can be seen in the block diagram. The first shift register SCH 1 is supplied with the supplied information in binary code from an input E 1. The last cell of the second shift register SCH 2 is connected to an output A for the delivery of the information in a code suitable for transmission. The circuit arrangement for coding works with clock pulses which are supplied to an input TP.

Die beiden Schieberegister SCHI, SCH 2, die beiden Taktgeber T1, T2 und die Codegeber CG sind aus Flipflops in integrierter Bauweise aufgebaut, und zwar sind insgesamt zwei Typen verwendet, von denen der eine ausschließlich für den zweiten Taktgeber T2 benötigt ist.The two shift registers SCH I, SCH 2, the two clock generators T1, T2 and the code generators CG are built from flip-flops in an integrated manner, and a total of two types are used, one of which is required exclusively for the second clock generator T2.

Der hauptsächlich verwendete Typ weist einen Informationseingang D und einen Takteingang C sowie zwei Ausgänge Q und Q auf, von denen der eine jeweils die invertierte Information des anderen abgibt. Mit jedem Taktimpuls am Takteingang C wird die am Informationseingang D stehende Information 0 oder 1 übernommen und dem direkt mit dem Informationseingang D zusammenhängenden Ausgang Q zugeleitet. Der zweite Typ weist neben einem Takteingang C einen ersten Informationseingang J und einen zweiten Informationseingang K auf. Auch hierbei sind die beiden Ausgänge Q und Q Gegeneinander invertiert. Mit internen logischen Verknüpfungen wird bewirkt, daß eine Information 1 am Informationseingang J mit einem Taktimpuls an den direkten Ausgang Q gegeben wird, dagegen bewirkt eine Information 1 am Informationseingang K, daß an den zugehörigen direkten Ausgang Q eine Information 1 zu stehen kommt. Mit derselben Information 1, die gleichzeitig an beide Eingänge J und K angelegt ist, wird bewirkt, daß sich die Information an den Ausgängen Q und Q mit jedem Taktimpuls ändert. Selbstverständlich sind beide Typen mit weiteren Eingängen versehen, mit denen jeder Teil des Flipflops gestellt bzw. rückgestellt werden kann. Entsprechend sind diese Eingänge mit Stelleingang S bzw. Rückstelleingang R benannt.The type mainly used has an information input D and a clock input C and two outputs Q and Q, of which the one each gives the inverted information of the other. With every clock pulse on At clock input C, the information 0 or 1 at information input D is accepted and the output Q which is directly related to the information input D. In addition to a clock input C, the second type has a first information input J and a second information input K. Here, too, are the two outputs Q and Q are inverted with respect to one another. Internal logical links have the effect of that an information 1 at the information input J with a clock pulse to the direct Output Q is given, on the other hand results in information 1 at the information input K, that information 1 comes to the associated direct output Q. With the same information 1, which is applied to both inputs J and K at the same time is, causes the information at the outputs Q and Q with each clock pulse changes. Of course, both types have additional inputs, with each part of the flip-flop can be set or reset. Corresponding these inputs are named with control input S or reset input R.

Die von den Herstellerfirmen eingeführte und in der Zeitschrift »Der Elektroniker«, März 1967, beispielsweise veröffentlichte Bezeichnung für Flipflops des erstgenannten Typs ist »D-Flipflop« und solche des zweitgenannten Typs ist »JK-Flipflops«. Zur Vereinfachung werden diese Bezeichnungen nachstehend ebenfalls verwendet.The one introduced by the manufacturing companies and published in the magazine »Der Electronics technician ”, March 1967, for example published name for flip-flops of the former type is "D flip-flops" and those of the second type are "JK flip-flops". For the sake of simplicity, these terms are also used below.

Der erste Taktgeber T 1 ist ein aus zwei D-Flipflops D9, D10 aufgebauter Impulsfrequenzteiler, der im Verhältnis 1:4 teilt. Beide Flipflops D 9, D10 weisen eine Verbindung zwischen dem Informationseingang D und deren invertiertem Ausgang Q auf. Der Takteingang C des Flipflops D 9 ist mit dem Taktimpulseingang TP verbunden, und der Takteingang C des Flipflops D 10 ist mit dem invertierten Ausgang Q des Flipflops D 9 verbunden. Jeder der beiden invertierten Ausgänge Q ist auf ein UND-Tor l>10 geführt. Der Takt für das erste Schieberegister SCH 1 wird dem invertierten Ausgang Q des Flipflops D 10 entnommen.The first clock generator T 1 is a pulse frequency divider made up of two D flip-flops D9, D10, which divides in a ratio of 1: 4. Both flip-flops D 9, D10 have a connection between the information input D and the inverted output Q thereof. The clock input C of the flip-flop D 9 is connected to the clock pulse input TP, and the clock input C of the flip-flop D 10 is connected to the inverted output Q of the flip-flop D 9. Each of the two inverted outputs Q is led to an AND gate l> 10. The clock for the first shift register SCH 1 is taken from the inverted output Q of the flip-flop D 10.

Mit einem Taktimpuls am Takteingang C des Fiipflops D 9 wird die an dessen invertiertem Auseang Q stehende Information durch den Informationseingang D übernommen und eingespeichert, wodurch die Information am invertierten Ausgang -Q wechselt. Dieser Wechsel gibt den Takt für den Flipflop D 10, so daß beim Wechsel von 0 auf 1 die an dessen invertiertem Ausgang Q stehende Information in den Informationseingang D eingegeben wird. Damit wechselt der Wert am invertierten Ausgang Q des Flipflops D 9 mit jedem Taktimpuls am Eingang TP und schaltet den Flipflop D 10 mit jedem zweiten Taktimpuls, bei dem die Information 1 am invertierten Ausgang Q ebenfalls mit jedem zweiten Impuls am Takteingang C erscheint. Es ergibt sich damit eine Teilung der Impulsfrequenz am Eingang TP.With a clock pulse at the clock input C of the flip-flop D 9, the information at its inverted output Q is taken over by the information input D and stored, whereby the information at the inverted output -Q changes. This change is the clock for the flip-flop D 10, so that when changing from 0 to 1, the information at its inverted output Q is entered into the information input D. The value at the inverted output Q of the flip-flop D 9 changes with every clock pulse at the input TP and switches the flip-flop D 10 with every second clock pulse, at which the information 1 at the inverted output Q also appears with every second pulse at the clock input C. This results in a division of the pulse frequency at the input TP.

Der Taktgeber T 2 ist mit zwei JK-Flipflops JK 1. und JK 2 gebaut. Die Taktimpulse vom Eingang TP sind jedem Takteingang C über einen Inverter 12 zugeführt. Der Informationseingang J des zweiten Flipflops JK 2 ist mit dem direkten Ausgang Q des ersten Flipflops JK1 verbunden, und der Informationseingang K des ersten Flipflops JK 1 ist mit dem direkten Ausgang Q des zweiten Flipflops JK2 verbunden. Am invertierten Ausgang Q des ersten Flipflops JK 1 werden die Taktimpulse für das zweite Schieberegister SCH2 abgenommen.The clock generator T 2 is built with two JK flip-flops JK 1 and JK 2. The clock pulses from input TP are fed to each clock input C via an inverter 12. The information input J of the second flip-flop JK 2 is connected to the direct output Q of the first flip-flop JK1 connected, and the information input K of the first flip-flop JK 1 is connected to the direct output Q of the second flip-flop JK2. On the inverted Output Q of the first flip-flop JK 1 are the clock pulses for the second shift register SCH2 removed.

Vom JK-Flipflop werden die Eigenschaften benützt, wonach die Information 1 an beiden Eingängen J und K dazu führt, daß der Flipflop bei jedem Taktimpuls kippt, und ferner, wonach mit einer Information 1 am Eingang K oder am Eingang J diese Information 1 dem direkten Ausgang Q zugeführt wird. Der Eingang K ist bei beiden Flipflops JK 1 und JK 2 nicht nach außen angeschlossen und gibt damit immer die Information 1 an.The properties of the JK flip-flop are used, according to which the information 1 at both inputs J and K leads to the flip-flop toggling at every clock pulse, and furthermore, according to which with information 1 at input K or at input J this information 1 corresponds to the direct Output Q is fed. Input K is not connected to the outside of both flip-flops JK 1 and JK 2 and therefore always indicates information 1.

Für den Anfang wird angenommen, daß die Ausgänge Q beider Flipflops JK 1, JK 2 die Information I abgeben. Mit dem ersten Taktimpuls am Takteingang C kippt Flipflop JK 1 und gibt am invertierten Ausgang Q die Information 1 ab. Am Eingang J des Flipflops JK 2 war vorerst die Information 1, wodurch dieser Flipflop ebenfalls schaltet und nun die Information 0 am direkten Ausgang Q führt. Mit dem zweiten Taktimpuls kippt Flipflop JK I auf Grund der Information 0 am Eingang K nicht. Flipfiop JK 2 kippt, weil am Eingang J die Information 0 und am Eingang K die Information 1 steht und zeigt darauf am direkten Ausgang Q die Information 1. Mit dem nächsten Taktimpuls kippt Flipflop JK 1 und gibt nun die Information 1 am direkten Ausgang Q. Flipflop JK 2 kippt mit diesem Taktimpuls nicht, weil die mit der Information 0 am Eingang J und der Information 1 am Eingang K bewirkte Information 1 am direkten Ausgang schon von früher her vorhanden ist. Damit ist der Anfangszustand wieder erreicht, und beim nächsten Impuls fängt derselbe Zyklus wieder an. Für einen Zyklus werden drei Taktimpulse benötigt, so daß sich eine Teilung der Taktfrequenz am Eingang TP durch den Faktor 3 ergibt.At the beginning it is assumed that the outputs Q of both flip-flops JK 1, JK 2 emit the information I. With the first clock pulse at clock input C, flip-flop JK 1 flips and outputs information 1 at the inverted output Q. Information 1 was initially at input J of flip-flop JK 2 , which means that this flip-flop also switches and now has information 0 at direct output Q. With the second clock pulse, flip-flop JK I does not toggle due to the information 0 at input K. Flip-flop JK 2 flips because information 0 is at input J and information 1 is at input K and then shows information 1 at direct output Q. With the next clock pulse, flip-flop JK 1 flips and now outputs information 1 at direct output Q. Flip-flop JK 2 does not flip with this clock pulse because information 1 caused by information 0 at input J and information 1 at input K is already present at the direct output from earlier. The initial state is thus reached again, and the same cycle begins again with the next pulse. Three clock pulses are required for one cycle, so that the clock frequency at input TP is divided by a factor of 3.

Am UND-Tor U10 sind damit Impulse aus dem Taktgeber T 1, aus dem Taktgeber T 2 und invertierte Taktimpulse vom Eingang TP zusammengeführt. Dies ergibt bei jedem zwölften Taktimpuls am Eingang TP einen Impuls, der dem Codewandler CW und der Prüfschaltung PS zugeleitet ist.At the AND gate U10 , pulses from the clock T 1, from the clock T 2 and inverted clock pulses from the input TP are combined. With every twelfth clock pulse at the input TP, this results in a pulse which is fed to the code converter CW and the test circuit PS.

Das erste Schieberegister SCH 1 besteht aus drei D-Flipflops D 1, D 2 und D 3 mit je einem Steuereingang D, einem Takteingang C, einem direkten Ausgang Q und einem invertiertem Ausgang Q. Die ankommenden Impulse werden von einer Eingangsklemme E dem ersten Flipflop D 1 an den Steuereingang D geführt. Vom direkten Ausgang Q wird der Steuereingang D des zweiten Flipflops D 2 und von dessen direktem Ausgang Q der dritte Flipflop D 3 über deren Steuereingänge D gesteuert. Somit übernimmt jeweils der folgende Flipflop bei jedem Taktimpuls am Takteingang den am Ausgang Q des vorangehenden Flipflops stehenden logischen Wert in bekannter Weise.The first shift register SCH 1 consists of three D flip-flops D 1, D 2 and D 3 , each with a control input D, a clock input C, a direct output Q and an inverted output Q. The incoming pulses are fed from an input terminal E to the first flip-flop D 1 led to control input D. The direct output Q of the control input D is controlled of the second flipflop D 2 and of the direct output Q of the third flip-flop D 3 via the control inputs of D. Thus, with each clock pulse at the clock input, the following flip-flop takes over the logic value at the output Q of the preceding flip-flop in a known manner.

Das zweite Schieberegister SCH 2 besteht aus vier D-Flipflops D 5, D6, D 7 und D8, die ebenfalls mit Steuereingang D, Takteingang C, direktem Ausgang Q und invertiertem Ausgang Q versehen sind und zudem noch je einen invertierten Steheingang S für das Voreinstellen des invertierten Ausgang Q und einen invertierten Rückstelleingang R für das Voreinstellen des direkten Ausgangs Q aufweisen. Die Stelleingänge R und S von je zwei Flipflops D 5 und D 6 sowie D 7 und D 8 sind über Kreuz miteinander verbunden. Im weiteren ist der direkte Ausgang Q jedes Flipflops auf den Steuereingang D des nachfolgenden Flipflops geführt. Der Steuereingang D des ersten Flipflops D 5 wird aus dem Codegeber CG gespeist, und der direkte Ausgang Q des letzten Flipflops D 8 ist auf eine Ausgangsklemme A geführt. Die Takteingänge C aller vier Flipflops sind parallel geschaltet und mit dem Taktgeber T2 verbunden. Die Prüfschaltung PS besteht aus einem UND-Tor U9 mit invertiertem Ausgang und wird vom direkten Ausgang Q des ersten Flipflops D 1 im ersten Schieberegister SCH 1 und mit einem invertierten Taktimpuls aus dem beschriebenen UND-Tor U10 gesteuert. Der Ausgang dieses UND-Tores U9 ist mit dem Codegeber CG verbunden, der aus einem D-Flipflop D 4 besteht. Der invertierte Ausgang desselben ist auf den eigenen Steuereingang D und auf den Eingang des zweiten Schieberegisters SCH 2 geführt. Die Steuerung aus der Prüfschaltung PS erfolgt am Takteingang C des Flipflops D 4.The second shift register SCH 2 consists of four D flip-flops D 5, D6, D 7 and D8, which are also provided with control input D, clock input C, direct output Q and inverted output Q and also an inverted standing input S for presetting of the inverted output Q and an inverted reset input R for presetting the direct output Q. The control inputs R and S of two flip-flops D 5 and D 6 as well as D 7 and D 8 are cross-connected. In addition, the direct output Q of each flip-flop is routed to the control input D of the subsequent flip-flop. The control input D of the first flip-flop D 5 is fed from the code generator CG, and the direct output Q of the last flip-flop D 8 is fed to an output terminal A. The clock inputs C of all four flip-flops are connected in parallel and connected to the clock generator T2. The test circuit PS consists of an AND gate U9 with an inverted output and is controlled by the direct output Q of the first flip-flop D 1 in the first shift register SCH 1 and with an inverted clock pulse from the AND gate U10 described. The output of this AND gate U9 is connected to the code generator CG, which consists of a D flip-flop D 4. The inverted output of the same is routed to its own control input D and to the input of the second shift register SCH 2. The control from the test circuit PS takes place at the clock input C of the flip-flop D 4.

Der Codewandler CW besteht aus acht UND-Toren U 1 bis U8, von denen jedes mit einem invertierten Ausgang versehen ist. Die drei ersten UND-Tore U l, U 2 und U 3 dienen dazu, den Zustand der zwei D-Flipflops D 2 und D 3 im ersten Schieberegister SCH 1 daraufhin zu prüfen, ob an den direkten Ausgängen Q gleiche oder ungleiche logische Werte stehen. Dazu ist das UND-Tor U1 mit dem direkten Ausgang Q des Flipflops D 2 und mit dem invertierten Ausgang P des Flipflops D 3 verbunden, und entsprechend ist das UND-Tor U 2 mit dem invertierten Ausgang Q3 des Flipflops D 2 und mit dem direkten Ausgang Q des Flipflops D 3 verbunden. Die Ausgänge dieser zwei UND-Tore U1 und U2 sind im UND-Tor U 3 mit dem direkten Ausgang Q des ersten Flipflops D 1 des ersten Schieberegisters SCH 1 zusammengeführt. In einem weiteren UND-Tor US ist dieser direkte Ausgang Q des ersten Flipflops D 1 mit dem Ausgang des UND-Tores U 3 verknüpft. Der Ausgang des UND-Tores U 3 ist zudem noch mit den UND-Toren U4 und U7 verbunden. Das UND-Tor U4 ist mit dem direkten Ausgang Q des zweiten Flipflops D 2 und das UND-Tor U7 mit dem Ausgang des UND-Tores U4 verbunden. Beide UND-Tore U 4 und U 7 erhalten zudem noch invertierte Taktimpulse aus dem UND-Tor U10. Die letzten beiden UND-Tore U 6 und U 8 sind mit dem Ausgang des UND-Tores U5 und mit dem Ausgang des Inverters 11 verbunden, dazu ist das UND-Tor U6 mit dem direkten Ausgang Q des dritten Flipflops D 3 des ersten Schieberegisters SCH 1 und das UND-Tor U 8 mit dem Ausgang des UND-Tores U 6 verbunden.The code converter CW consists of eight AND gates U 1 to U8, each of which is provided with an inverted output. The first three AND gates U 1, U 2 and U 3 are used to check the state of the two D flip-flops D 2 and D 3 in the first shift register SCH 1 to determine whether the direct outputs Q have the same or different logical values . For this purpose, the AND gate U1 is connected to the direct output Q of the flip-flop D 2 and to the inverted output P of the flip-flop D 3, and the AND gate U 2 is correspondingly connected to the inverted output Q3 of the flip-flop D 2 and to the direct one Output Q of flip-flop D 3 connected. The outputs of these two AND gates U1 and U2 are brought together in the AND gate U 3 with the direct output Q of the first flip-flop D 1 of the first shift register SCH 1. This direct output Q of the first flip-flop D 1 is linked to the output of the AND gate U 3 in a further AND gate US. The output of the AND gate U 3 is also connected to the AND gates U4 and U7. The AND gate U4 is connected to the direct output Q of the second flip-flop D 2 and the AND gate U7 is connected to the output of the AND gate U4. Both AND gates U 4 and U 7 also receive inverted clock pulses from AND gate U10. The last two AND gates U 6 and U 8 are connected to the output of the AND gate U5 and to the output of the inverter 11 , for this purpose the AND gate U6 is connected to the direct output Q of the third flip-flop D 3 of the first shift register SCH 1 and the AND gate U 8 connected to the output of the AND gate U 6.

Der Ausgang des UND-Tores U 7 ist auf den Stelleingang S des Flipflops D 5 bzw. mit dem Rückstelleingang R des Flipflops D 6 und der Ausgang des UND-Tores U 4 auf den Steheingang S des Flipflops D 6 und auf den Rückstelleingang R des Flipflops D 5 geführt. Entsprechend ist der Stelleingang S des Flipflops D 7 bzw. der Rückstelleingang R des Flipflops D 8 mit dem Ausgang des UND-Tores U 8 und der Stelleingang S des Flipflops D 8 der, Rückstelleingang des Flipflops D 7 mit dem Ausgang des UND-Tores U6 verbunden.The output of the AND gate U 7 is connected to the control input S of the flip-flop D 5 or to the reset input R of the flip-flop D 6 and the output of the AND gate U 4 to the standing input S of the flip-flop D 6 and to the reset input R of the Flip-flops D 5 out. Correspondingly, the control input S of the flip-flop D 7 or the reset input R of the flip-flop D 8 with the output of the AND gate U 8 and the control input S of the flip-flop D 8 is the reset input of the flip-flop D 7 with the output of the AND gate U6 tied together.

Die mit dem Codewandler CW bezweckte Verknüpfungslogik ergibt sich aus der nachstehenden Tabelle für die Codierung einer binären Information in einem für die übertragung geeigneten Code: Binärer Code übertragungscode D1 D2 D3 D5 D6 D7 D8 0 0 0 0 1 0 1 0 0 1 0 1 1 0 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 0 oder 0 1 1 1 0 0 1 0 1 0 1 oder 1 1 0 0 1 1 0 1 0 oder 1 1 0 0 1 1 1 oder 1 0 1 1 In dieser Tabelle wurde direkt der logische Wert am jeweiligen direkten Ausgang Q der Flipflops D 1, D 2, D 3 im ersten Schieberegister SCH 1 und der Flipflops D5, D6, D7, D 8 im zweiten Schieberegister SCH2 angegeben. Die Kombinationen »00 oder 11« treten nur auf, wenn im binären Code im Flipflop D 1 der Wert 1 steht. Die Vorschrift für die Wahl von »00 oder 11« bestimmt, daß in diesem Fall 00 und 11 alternierend einzusetzen sind.The combination logic intended with the code converter CW results from the table below for the coding of binary information in a code suitable for transmission: Binary code transmission code D1 D2 D3 D5 D6 D7 D8 0 0 0 0 1 0 1 0 0 1 0 1 1 0 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 0 or 0 1 1 1 0 0 1 0 1 0 1 or 1 1 0 0 1 1 0 1 0 or 1 1 0 0 1 1 1 or 1 0 1 1 In this table, the logical value at the respective direct output Q of the flip-flops D 1, D 2, D 3 in the first shift register SCH 1 and the flip-flops D5, D6, D7, D 8 in the second shift register SCH2 was specified. The combinations "00 or 11" only occur if the value 1 is in the binary code in flip-flop D 1. The rule for selecting "00 or 11" means that in this case 00 and 11 are to be used alternately.

Der Codewandler CW' prüft seinerseits ebenfalls, ob im ersten Flipflop D 1 eine logische 0 oder eine logische 1 eingeschrieben ist. Beim Erkennen einer logischen 0 müssen mit dem Speicherwert des Flipflops D 2 die Flipflops D 5 und D 6 und mit demjenigen des Flipflops D 3 die Flipflops D7 und D 8 beaufschlagt werden, wobei jeweils ein Paar der derart zusammengefaßten Flipflops des zweiten Schieberegisters SCH 2 invertierte Werte eingeschrieben erhalten. Wird im ersten Flipflop D 1 eine logische 1 erkannt, so werden zwei Fälle unterschieden: gleiche oder ungleiche Werte in den beiden Flipflops D 2 und D 3 des ersten Schieberegisters SCHI. Bei gleichen Werten werden nur die beiden letzten Flipflops D7, D 8 des zweiten Schieberegisters SCH2 und bei ungleichen Werten nur die beiden ersten Flipflops D 5, D 6 benützt. In das restliche Paar wird dann abwechslungsweise 0 oder 1 eingeschrieben.The code converter CW 'for its part also checks whether a logic 0 or a logic 1 is written in the first flip-flop D 1. When a logical 0 is recognized, the storage value of flip-flop D 2 must be applied to flip-flops D 5 and D 6 and that of flip-flop D 3 to flip-flops D7 and D 8 , with one pair of the flip-flops of the second shift register SCH 2 combined in this way inverting Values received registered. If a logical 1 is recognized in the first flip-flop D 1, a distinction is made between two cases: the same or different values in the two flip-flops D 2 and D 3 of the first shift register SCHI. If the values are the same, only the last two flip-flops D7, D 8 of the second shift register SCH2 are used, and if the values are not the same, only the first two flip-flops D 5, D 6 are used. The remaining pair is then alternately written with 0 or 1.

Diese Bedingungen werden mit dem Ausführungsbeispiel erfüllt, indem die Prüfschaltung PS mit jeder logischen 1 im Flipflop D 1 den Flipflop D 4 im Codegeber CG umschaltet, so daß am invertierten Ausgang Q abwechselnd eine 1 oder eine 0 abgegeben wird. Dieser Wert wird dem zweiten Schieberegister SCH2 zugeführt, und beim Abgeben des gespeicherten Inhalts desselben an den am Ausgang A angeschlossenen Abnehmer werden alle vier Flipflops D 5 bis D 8 auf diesen Wert gestellt. Nach dem Eintreffen der nächsten drei Bits im Schieberegister SCH 1 wird mit den beiden UND-Toren U 1 und U 2 der Inhalt der beiden Flipflops D 2 und D 3 auf Gleichheit oder Ungleichheit geprüft. Ist im Flipflop D 1 der Wert 0 gespeichert, so steht am Ausgang des UND-Tores U3 für alle Kombinationen in den Flipflops D 2 und D 3 eine logische 1, ebenso am Ausgang des UND-Tores U5. Der Ausgang des UND-Tores U4, das mit der logischen 1 aus dem UND-Tor U 3 beaufschlagt ist, gibt für die Kombinationen, bei denen die beiden Flipflops D 2 und D 3 gleiche Werte aufweisen, eine 1 und für ungleiche Werte eine 0 ab. Damit setzt bei ungleichen Werten der Ausgang des UND-Tores U4 den Flipflop D 6 über einen Stelleingang S auf eine 1 am invertierten Ausgang iQ und auf eine 0 am direkten Ausgang Q. Dasselbe Stellkriterium gelangt auf den Rückstelleingang R des Flipflops D 5 und stellt dessen direkten Ausgang Q auf eine 1.These conditions are met with the exemplary embodiment in that the test circuit PS switches over the flip-flop D 4 in the code generator CG with every logical 1 in the flip-flop D 1 , so that a 1 or a 0 is alternately output at the inverted output Q. This value is fed to the second shift register SCH2, and when the stored content of the same is sent to the consumer connected to output A, all four flip-flops D 5 to D 8 are set to this value. After the arrival of the next three bits in the shift register SCH 1 , the contents of the two flip-flops D 2 and D 3 are checked for equality or inequality with the two AND gates U 1 and U 2. If the value 0 is stored in flip-flop D 1, there is a logical 1 at the output of AND gate U3 for all combinations in flip-flops D 2 and D 3 , as is the output of AND gate U5. The output of the AND gate U4, to which the logic 1 from the AND gate U 3 is applied, gives a 1 for the combinations in which the two flip-flops D 2 and D 3 have the same values and a 0 for unequal values away. With unequal values, the output of the AND gate U4 sets the flip-flop D 6 via a control input S to a 1 at the inverted output iQ and to a 0 at the direct output Q. The same setting criterion is applied to the reset input R of the flip-flop D 5 and sets it direct output Q to a 1.

Bei gleichen Werten bleibt die Information 1 am Stelleingang des Flipflops D 6 unwirksam, dagegen ergeben die Werte 1 an den Ausgängen der UND-Tore U 3 und U 4 am Ausgang des UND-Tores U 7 eine 0, so daß in den beiden übrigen Fällen Flipflop D 5 am Stelleingang S und Flipflop D 6 am Rückstelleingang R mit einer 0 beaufschlagt werden und damit am direkten Ausgang eine 0 bzw. eine 1 abgeben.If the values are the same, the information 1 at the control input of the flip-flop D 6 remains ineffective, whereas the values 1 at the outputs of the AND gates U 3 and U 4 result in a 0 at the output of the AND gate U 7, so that in the two other cases Flip-flop D 5 at the control input S and flip-flop D 6 at the reset input R are acted upon with a 0 and thus emit a 0 or a 1 at the direct output.

Für das Setzen der beiden restlichen Flipflops D7, D8 des zweiten Schieberegisters SCH 2 ist der Wert am direkten Ausgang Q des letzten Flipflops D 3 des ersten Schieberegisters SCH 1 maßgebend. Mit einer 1 an diesem direkten Ausgang Q stellt sich der Ausgang des UND-Tores U6 auf eine 0 und der Ausgang des UND-Tores U8 auf eine 1. Dieser letztgenannte Wert 1 beeinflußt aber den Stelleingang S des Flipflops D 7 nicht. Nur der Wert 0 aus dem UND-Tor U 6 vermag beide Flipflops D 7 und D 8 zu stellen, indem Flipflop D 7 am Rückstelleingang R und Flipflop D 8 am Stelleingang S angesteuert wird, so daß an den direkten Ausgängen Q der Wert 1 bzw. 0 abgegeben wird.For setting the two remaining flip-flops D7, D8 of the second shift register SCH 2 , the value at the direct output Q of the last flip-flop D 3 of the first shift register SCH 1 is decisive. With a 1 at this direct output Q, the output of AND gate U6 is set to 0 and the output of AND gate U8 is set to 1. However, this last-mentioned value 1 does not affect control input S of flip-flop D 7. Only the value 0 from the AND gate U 6 is able to set both flip-flops D 7 and D 8 by controlling flip-flop D 7 at reset input R and flip-flop D 8 at control input S, so that the value 1 or . 0 is delivered.

Mit dem Wert 0 am Ausgang Q des Flipflops D 3 weist das UND-Tor U6 am Ausgang den Wert 1 auf, womit der Ausgang des UND-Tores U 8 den Wert 0 annimmt. Demzufolge wird Flipflop D 7 am Stelleingang S und Flipflop D 8 am Rückstelleingang R gesteuert und deren direkte Ausgänge geben den Wert 1 bzw. 0 an.With the value 0 at the output Q of the flip-flop D 3 , the AND gate U6 has the value 1 at the output, whereby the output of the AND gate U 8 assumes the value 0. Accordingly, flip-flop D 7 is controlled at the control input S and flip-flop D 8 is controlled at the reset input R and their direct outputs indicate the value 1 and 0, respectively.

Der Wert 1 im ersten Flipflop D 1 ergibt im zweiten Schieberegister SCH2 hintereinander zwei gleiche Werte, die mit gleichen Werten in den Flipflops D 2 und D 3 in die Flipflops D 5 und D 6 und bei ungleichen Werten in den genannten Flipflops D 2 und D 3 in die beiden Flipflops D7 und D 8 eingeschrieben werden.The value 1 in the first flip-flop D 1 results in two identical values in succession in the second shift register SCH2, those with the same values in the flip-flops D 2 and D 3 in the flip-flops D 5 and D 6 and in the case of unequal values in the aforementioned flip-flops D 2 and D. 3 can be written into the two flip-flops D7 and D8 .

Gleiche Werte in den Flipflops D 2 und I) 3 er- geben am Ausgang des UND-Tores U3 die Information 0 mit der am UND-Tor U5 zusammen mit dem Wert 1 aus dem Flipflop D 1 im Schieberegister SCH1 der Wert 1 erhalten wird. Im IJND-Tor U6 wird der Wert 1 aus dem UND-Tor (l5 mit dem Wert 0 bzw. 1 vom direkten Ausgang Q des Flipflops D3 und im UND-Tor U8 die Ausgänge der UND-Tore U5 und U6 verknüpft, so daß der Wert 0 aus dem Flipflop D 3 in den Flipflop I) 7 eingeschrieben an dessen direkten Ausgang Q den Wert 0 und entsprechend am direkten Ausgang Q des FlipflopsD8 den Wert l ergibt. Mit dem Wert 1 am direkten Ausgang des Flipflops I) 3 wird über das ÜND-Tor U6 ein Wert 0 in den Flipflop D 8 gegeben, dessen direkter Ausgang Q diesen Wert 0 anzeigt und entsprechend an den direkten Ausgang Q des Flipflops D 7 ein Wert I zu sichrn kommt.The same values in the flip-flops D 2 and I) 3 result in the information 0 at the output of the AND gate U3, with the value 1 being obtained at the AND gate U5 together with the value 1 from the flip-flop D 1 in the shift register SCH1. In the IJND gate U6, the value 1 from the AND gate (l5 is linked to the value 0 or 1 from the direct output Q of the flip-flop D3 and in the AND gate U8 the outputs of the AND gates U5 and U6, so that the Value 0 from flip-flop D 3 is written into flip-flop I) 7 at its direct output Q and correspondingly results in value 1 at direct output Q of flip-flop D8. With the value 1 at the direct output of the flip-flop I) 3, a value 0 is given to the flip-flop D 8 via the ÜND gate U6, the direct output Q of which indicates this value and a corresponding value to the direct output Q of the flip-flop D 7 I come to myself.

Ungleiche Werte in den Flipflops D2 und D3 ergeben am Ausgang des l1Nf)-'1'ores 113 die Information 1, mit der am Ausgang des UND-Tores U5 der Wert 0 erzeugt wird. Der Wert 0 aus dem Flipflop D 2 wird über das UND-Tor U7 dem Flipflop D 5 zugeführt, an dessen direktem Ausgang Q dieser Wert 0 abgegeben wird, und entsprechend wird am Ausgang Q des Flipflops D 6 der Wert 1 dargestellt. Mit dem Wert 1 im Flipflop D 2 ergibt sich am Ausgang des UND-Tores U6 der Wert 0, wodurch die Eingabe in den Flipflop D 6 erfolgt, der diesen Wert 0 dem Ausgang Q abgibt. Entsprechend ergibt sich am Ausgang Q des Flipflops D 5 der Wert 1.Unequal values in the flip-flops D2 and D3 result in the information 1 at the output of the l1Nf) - '1'ores 113 , with which the value 0 is generated at the output of the AND gate U5. The value 0 from the flip-flop D 2 is fed via the AND gate U7 to the flip-flop D 5, at whose direct output Q this value 0 is output, and the value 1 is correspondingly displayed at the output Q of the flip-flop D 6. With the value 1 in flip-flop D 2, the value 0 results at the output of AND gate U6, whereby the input is made in flip-flop D 6, which outputs this value 0 to output Q. Correspondingly, the value 1 results at the output Q of the flip-flop D 5.

Mit einem Codewandler CW und einem Codegeber C9 der beschriebenen Art werden zwei Arten von Codierungen verwendet: Eine erste Art ist die parallele Umsetzung von zwei binären Zeichen in vier Zeichen in einem für die Übertragung geeigneten Code, indem die gespeicherten Werte in den zwei Flipflops D 2 und D 3 im ersten Schieberegister SCH 1 in die vier Flipflops D 5, D 6, D 7 und D 8 des . zweiten Schieberegisters SCH 2 gegeben werden.With a code converter CW and a code transmitter C9 of the type described, two types of coding are used: A first type is the parallel conversion of two binary characters into four characters in a code suitable for transmission by transferring the stored values in the two flip-flops D 2 and D 3 in the first shift register SCH 1 into the four flip-flops D 5, D 6, D 7 and D 8 des. second shift register SCH 2 are given.

Die zweite Art erfolgt beim Ausschieben des gespeicherten Wertes aus dem zweiten Schieberegister SCH2, mit der gleichzeitig der logische Wert am Ausgang Q des Flipflops D 4 im Codegeber CG in das Schieberegister SCH2 eingegeben wird, das danach in allen vier Flipflops D 5 bis D 8 denselben logischen Wert enthält.The second type occurs when the stored value is shifted out of the second shift register SCH2, with which the logical value at the output Q of the flip-flop D 4 in the code generator CG is entered into the shift register SCH2, which is then entered into the shift register SCH2 in all four flip-flops D 5 to D 8 contains logical value.

Dieser Codegeber CG ändert den abgegebenen logischen Wert mit jeder logischen 1 im Flipflop D 1 im ersten Schieberegister SCH1. Damit wird erreicht, daß bei jeder logischen 1 an die Doppelstellen des Übertragungscodes abwechselnd 0 oder 1 zu stehen kommt.This code generator CG changes the output logic value with each logic 1 in the flip-flop D 1 in the first shift register SCH1. This means that for every logical 1 the double digits of the transmission code are alternately 0 or 1.

Claims

Claims: 1. Circuit arrangement for coding information, in which words arriving in binary form are converted into a code used for transmission, preferably into a binary encrypted ternary code with 10 bits per code word, by using a binary 8-bit code 3 bits of the binary 8-bit code written in a first shift register are converted into 4 bits via a logic code converter and fed to a second shift register, from which the coded information is then shifted bit by bit onto the transmission path, characterized in that a known test circuit (PS) is provided, which examines the bits stored in the first shift register (SCH 1) to determine whether the combination of three starts with 1 or with 0, that a code generator (CG) is present, which every time a 1 is detected , sets all memories (D5 to D8) of the second shift register (SCH 2) alternately to 1 or 0, and that the Codew andler (CW), also controlled by the test circuit (PS), with a three-way combination starting with 1 only two memories (D 5, D 6 or D7, D8) and with a three-way combination starting with 0 all four memories (D5 to D8) of the second shift register (SCH 2) with the converted code word applied in parallel.

2. A circuit arrangement according to claim 1, characterized in that the information from the code generator (CG) to the second shift register (SCH 2) is guided between emptying and Neueinspeicherung from the code converter (CW) inlet.

3. Circuit arrangement according to claim 2, characterized in that the information from the code generator (CG) is stored by applying the logic value to the input of the shift register (SCH 2) simultaneously with the emptying.