DE2016983C3

DE2016983C3 - Method and circuit for digital frequency division with any integer division ratio for output signals with a duty cycle of 1 to 1

Info

Publication number: DE2016983C3
Application number: DE19702016983
Authority: DE
Inventors: Hans Dipl.-Ing. 7150 Backnang Backes
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Filing date: 1970-04-09
Publication date: 1977-08-25

Description

Digitale Frequenzteiler, bei denen durch eine die einzelnen Teilerstufen überwachende logische Schaltung die Teilung bei bestimmten Schaltstellungen der einzelnen Teilerstufen vor dem Erreichen der Endsteilung 2" bei η Teilerstuden unterbrochen wird, und die damit beliebige Teilerverhältnisse erlauben, sind bekannt. In ihren einfachsten Ausführungsformen haben diese Frequenzteiler den in manchen Fällen störenden Nachteil, daß das Tastverhältnis des Ausgangssignals abhängig ist vom Teilerverhältnis.Digital frequency dividers, in which the division is interrupted by a logic circuit monitoring the individual divider stages at certain switch positions of the individual divider stages before reaching the final division 2 " at η divider ratios, and which thus allow any divider ratios, are known Frequency divider has the annoying disadvantage in some cases that the pulse duty factor of the output signal is dependent on the division ratio.

Es sind auch Frequenzteiler bekannt, die bei beliebigen von 1 :2" nach unten abweichenden Teilerverhältnissen Ausgangssignale mit dem Tastverhältnis :1 liefern. Solche Teiler arbeiten im Grundsatz im allgemeinen nach einem von zwei Verfahren. Es wird entweder bei einem Teilerverhältnis 1 : m in einem ersten, ein- oder mehrgliedrigen Teil einer TeilerkeiteThere are also frequency divider known that in any one of 1: a m: deliver 1 Such divider operate in principle in general, by one of two methods, it is either a division ratio 1: 2 "to deviate below divider ratios output signals with the duty ratio.. first, single or multi-part part of a division

auf I !-if-und im letzten Glied der Teilerkette imon I! -if- and in the last link of the divider chain im

Verhältnis 1 :2 auf 1 : /77 geteilt, oder das gewünschte Ausgangssignal mit dem Tastverhältnis 1 :1 wird nicht unmittelbar am Ausgang eines Gliedes der Teilerkette sondern am Ausgang einer, die Ausgänge mehrerer Glieder der Teilerkelte überwachenden logischen Schaltung gewonnen. Diese Verfahren sind zweckmäßig und entsprechende Schaltungen hierfür wirtschaftlich für gegebene Feste Teilerverhältnisse. Ihre Anwendung für beliebig einstellbare Teilerverhältnisse erfordertRatio 1: 2 divided to 1: / 77, or the one you want The output signal with a duty cycle of 1: 1 is not sent directly to the output of a link in the divider chain but at the output of a logic monitoring the outputs of several members of the Teilerkelte Circuit won. These methods are expedient and corresponding circuits for this are economical for given fixed division ratios. Your application for arbitrarily adjustable divider ratios requires

linen erheblichen Aufwand an logischen Schaltern und j.nschaltern mit mehreren Schaltarmen.There is a considerable effort in terms of logic switches and switches with multiple switching arms.

Es bestand daher die Aufgabe ein Verfahren und eine schaltung zum Durchführen des Verfahrens anzugeben ür eine Frequenzteilung mit in einfacher Weise beliebig :instellbarem Teilerverhältnis.The object was therefore to specify a method and a circuit for carrying out the method For frequency division with an easily adjustable division ratio.

Das erfindungsgemäße Verfahren zur digitalen Frequenzteilung mit beliebigem oder beliebig einstell-Durem ganzzahligem Teilerverhältnis im Bereich 1 : 1 sis I : 2" und für Ausgangssignale mit vom Teilerverhältnis unabhängigen Tastverhältnis 1 : 1 unter Verwendung einer Kette von η bistabilen Kippgliedern ist dadurch gekennzeichnet, daß die Kippglieder ohne das letzte Glied der Kette (verkürzte Teilerkette) in einer ersten Hälfte der Teilungsperiode von einer der Zählkapazität der verkürzten Teilerkette vermindert um die auf die nächsthöhere ganze Zahl aufgerundete Hälfte der Teilungszahl entsprechenden Anfangsstellung bis zu der der Zählkapazität der verkürzten Teilerkette entsprechenden Endstellung und in einer zweiten Hälfte der Teilungsperiode voi; der Nullstellung der verkürzten Teilcrkeite bis zu einer der auf die nächsthöhere ganze Zahl aufgerundete Hälfte der Teilungszahl entsprechenden Endstellung zählen, daß das Rückstellen der Teilerkette aus der End- in die Aiiiangsstellung durch Umschalten aller Kippglieder in den der Endstellung entgegengesetzten Schaltzustand erfolgt, wobei das Rückstellen der Teilerkette bei geraden Teilungszahlen nach dem Erreichen der dem Teilungsverhältnis entsprechenden Endstellung am Ende des letzten Eingangsimpulses der Teilungsperiode und bei ungeraden Teilungszahlen nach dem Erreichen der der um 1 erhöhten Teilungszahl entsprechenden Endstellung am Beginn des letzten Eingangsimpulses der Teilungsperiode und damit um die Dauer einer halben Periode des Eingangssignals vorgezogen erfolgt.The inventive method for digital frequency division with any or any adjustable durem integer division ratio in the range 1: 1 sis I: 2 "and for output signals with a duty cycle of 1: 1 independent of the division ratio using a chain of η bistable flip-flops is characterized in that the Toggle links without the last link in the chain (shortened divider chain) in a first half of the division period from one of the counting capacity of the shortened divider chain reduced by the half of the division number rounded up to the next higher whole number up to the end position corresponding to the counting capacity of the shortened divider chain and in a second half of the division period counting from the zero setting of the shortened divisions up to one of the end positions corresponding to the half of the division number rounded up to the next higher whole number, so that the resetting of the divider chain from the end to the end position d By switching all toggle links into the switching state opposite to the end position, the resetting of the divider chain with even number of divisions after reaching the end position corresponding to the division ratio at the end of the last input pulse of the division period and with odd number of divisions after reaching the end position corresponding to the number of divisions increased by 1 at the beginning of the last input pulse of the graduation period and thus brought forward by half a period of the input signal.

Die Erfindung wird nachstehend an Hand von Figuren näher erläutert. Hierzu zeigtThe invention is explained in more detail below with reference to figures. This shows

F i g. 1 in Form einer Tabelle die möglichen Schaltstellungen einer viergliedrigen Teilerkette,F i g. 1 in the form of a table the possible switching positions of a four-link divider chain,

Fig. 2 den Übersichtsschaltplan einer viergliedrigen Teilerkette gemäß der Erfindung,Fig. 2 shows the general circuit diagram of a four-part Divider chain according to the invention,

Fig. 3 das Impulsdiagramm für eine Teilung mit geradzahliger Teilungszahl,3 shows the pulse diagram for a division with an even number of divisions,

Fig.4 das Impulsdiagramm für eine Teilung mit ungeradzahliger Teilungszahl und4 shows the pulse diagram for a division with odd number of divisions and

Fig.5 den Übersichtsschaltplan einer Überwachungsschaltung zum Erkennen der gewünschten Endstellung der Teilerkette.5 shows the general circuit diagram of a monitoring circuit to recognize the desired end position of the dividing chain.

Die Tabelle F i g. 1 zeigt auf der rechten Seite alle möglichen Schaltstellungen der Kippglieder /C 1 bis /^ 4 einer viergliedrigen Teilerkette und auf der linken Seite die Anzahl der Eingangsimpulse E der feilerkette, die erforderlich sind, um aus der Nullstellung der y Teilerkette die rechts stehende Schaltstellung der einzelnen Kippglieder der Teilerkette zu erreichen. Aus der Tabelle ist zu ersehen, daßThe table F i g. 1 shows all possible switching positions of the flip-flops / C 1 to / ^ 4 on the right-hand side a four-link divider chain and on the left side the number of input pulses E of the feilerkette, the are required to move the switching position of the on the right from the zero position of the y divider chain To achieve individual tilt links of the divider chain. The table shows that

1. bei Teilern mit beliebig einstellbarem Teilerverhältnis mit gleichbleibender Anfangsstellung, im allgemeinen der Nullstellung, die die gewünschte Endstellung der Teilerkette erkennende Überwachungsschaltung auf jeder der 2" möglichen Schaltstellungen einstellbar sein muß. Dies bedingt die eingangs genannten umfangreichen und nur durch Umschalter mit mehreren Schaltarmen einstellbaren logischen Schaltungen.1. for dividers with a divider ratio that can be set as required with the same initial position, generally the zero position, which is the desired Monitoring circuit recognizing the end position of the dividing chain on each of the 2 "possible Switch positions must be adjustable. This requires the extensive and only mentioned at the beginning Logic circuits that can be set using toggle switches with multiple switching arms.

2. Teiler mit η Kippgliedern und mit gleichbleibender Anfangs- gleich Nullstellung frühestens bei der Zählstellung 2" ' ein Ausgangssignal am letzten Kippglied abgeben und daher entweder nur Teilerverhältnisse im Bereich von 1 :2" ' bis I : 2" erlauben oder durch einen weiteren Umschalter s zwischen den Ein- und Ausgangsklemmen der Teilerkette und den Ein- oder Ausgängen der einzelnen Glieder das Verkürzen der Teilerkelle auf eine kleinere, wirksame Gliederzahl möglich sein muß.2. Dividers with η flip-flops and with a constant initial equal to zero position at the earliest at the counting position 2 "'emit an output signal at the last flip-flop and therefore either only allow division ratios in the range from 1: 2"' to I: 2 "or by another switch s between the input and output terminals of the dividing chain and the inputs or outputs of the individual links, it must be possible to shorten the dividing trowel to a smaller, effective number of links.

ίο .3. bei Teilern mit der Anfangsslellung Null nur bei einem Teilerverhältnis von 1 : 2", wobei /J gleich der Anzahl der wirksamen Teilerstufen ist, die Dauer jedes der beiden Schaltzustände des letzten Kippgliedes gleich lang, das Tastverhältnis des Ausgangssignals also I : 1 ist, während bei davon abweichenden Teilcrverhältnissen und dem dazu notwendigen Rückstellen der Teilerkette auf die Anfangsstellung vor dem Erreichen der vollen Teilungskapazität der Kette die Verweildauer des letzten Kippgliedes in den zwei Schaltzuständen verschieden lang ist, das Tastverhältnis des Ausgangssignals also von 1:1 je nach dem Teilerverhältnis mehr oder weniger stark abweicht. Bei dem erfindungsgemäßen Verfahren werden die Anfangs- und die Endstellungen der Teilerkette für jedes Teilerverhältnis so festgelegt, daß jeweils von den Einga'igsimpulsen einer Teilungsperiode eine erste Hälfte mit dem Ende einer ersten Taktzeit und die zweite Hälfte mit dem Anfang einer zweiten Taktzeit des letzten Kippgliedes zusammenfallen. Es ist dabei gleichgültig, welcher der beiden Schaltzustände des letzten Kippgliedes als erste bzw. zweite Taktzeit angenommen wird. Anfangs- und Endstellungen der Kippglieder für verschiedene Teilerverhältnisse im Rahmen der Teilungskapazität einer n-gliedrigen Teilerkette, im Beispiel der Fig. I einer 4gliedrigen Kette sind ebenfalls der Tabelle zu entnehmen. Der Übergang von einem zum anderen Schaltzustand des letzten Kippgliedes K 4 ist in der Tabelle zusätzlich durch eine strichpunktierte Linie angedeutet. Bei einem Teilerverhältnis von 1 : 2m liegen jeweils m Teilerstellungen vor und m Teilerstellungen nach dem Übergang von einem zum anderen Schaltzustand des letzten Kippgliedes der Teilerkette. Für ein Teilerverhältnis von beispielsweise 1 :6 ist die Anfangsstellung für die Teilerkette beispielsweise 5, entsprechend einer Schaltstellung der Kippglieder 0101, und die Endstellung 10, entsprechend einer Schaltstellung der Kippglieder 1010. Das grundsätzlich gleiche Ergebnis bringt auch die _M3 Anfangsstellung 13, entsprechend einer Schaltstellung der Kippglieder 1101, und die Endstellung 2 mit einer Schaltstellung der Kippglieder 0010. Dieselben Anfangs- und Endstellungen werden, wie später begründet wird, auch für Teilerverhältnisse 1 :(2m— 1), im gegebenen Beispiel also für das Teilerverhältnis 1 :5 verwendet.ίο .3. for dividers with the initial setting zero only with a divider ratio of 1: 2 ", where / J is the number of effective divider stages, the duration of each of the two switching states of the last flip-flop is the same, the duty cycle of the output signal is I: 1, while in the case of deviating dividing ratios and the necessary resetting of the dividing chain to the starting position before the full dividing capacity of the chain is reached, the duration of the last flip-flop in the two switching states is different, i.e. the pulse duty factor of the output signal is more or less 1: 1 depending on the dividing ratio In the method according to the invention, the start and end positions of the divider chain are determined for each division ratio so that a first half of the input pulses of a division period begins at the end of a first cycle time and the second half at the start of a second Cycle time of the last flip-flop to coincide. It does not matter which of the two switching states of the last flip-flop is assumed as the first or second cycle time. The table also shows the start and end positions of the toggle links for different divider ratios within the division capacity of an n-link divider chain, in the example in FIG. 1 of a 4-link chain. The transition from one switching state to the other of the last flip-flop K 4 is also indicated in the table by a dash-dotted line. With a divider ratio of 1: 2m , there are m divisional settings and m divisional positions after the transition from one to the other switching state of the last toggle link of the divider chain. For a divider ratio of, for example, 1: 6, the starting position for the divider chain is, for example, 5, corresponding to a switching position of the toggle links 0101, and the end position 10, corresponding to a switching position of the toggle links 1010. The essentially same result also brings the _M3 starting position 13, corresponding to a switching position the toggle members 1101, and the end position 2 with a switching position of the toggle members 0010. The same starting and end positions are used, as will be explained later, also for division ratios 1 : (2m- 1), in the given example for the division ratio 1: 5.

Obwohl jedem Teilerverhältnis nicht nur eine bestimmte End- sondern auch eine dieser nach bestimmten Regeln zugeordnete Anfangsstellung zuto geordnet ist, genügen bei dem erfindungsgemäßer Verfahren, insbesondere bei Teilern mit umschaltbaren Teilerverhältnis, sehr einfache logische Überwachungs Schaltungen zum Erkennen des Erreichens der erforder liehen Endstellung. Noch einfacher kann die Anordnung (>5 zum Rückstellen der Teilerkette aus der End- in di< Anfangsstellung sein, da in jedem Falle die Binärzahl de Anfangsstellung komplementär ist zur Binärzahl de Endstellung. Es genügt daher das Umschalten alleAlthough not only a certain final but also one of these after each dividing ratio The initial position assigned to certain rules is sufficient in the case of the invention Method, especially for dividers with switchable Divider ratio, very simple logical monitoring circuits for recognizing that the required level has been reached borrowed end position. The arrangement (> 5 for resetting the divider chain from the end to di < Be the initial position, since in each case the binary number de initial position is complementary to the binary number de End position. It is therefore sufficient to switch all

Kippglieder der Teilerkette über ihre gemeinsamen Eingänge aus dem bei der Endstellung jeweils erreichten in den dazu entgegengesetzten Schaltzustand.Toggle links of the dividing chain via their common inputs from the one reached in the end position in the opposite switching state.

Eine für verschiedene Teilerverhältnisse umschaltbare, nach dem erfindungsgemäßen Verfahren arbeitende Schaltung ist in Fig.2 dargestellt. Sie enthält beispielhaft vier bistabile Kippglieder Ki bis K 4, jedes mit einem gemeinsamen Eingang und derart ausgeführt, daß es beim Übergang des Eingangssignals von Zustand »1« in den Zustand »0« jeweils den zum vorhergehenden entgegengesetzten Schaltzustand einnimmt. Dem Eingang der Kippglieder Ki bis K4 ist je eine ODER-Schaltung Oi bis O4 mit je zwei Eingängen vorgeschaltet. Der Eingang fides Frequenzteilers führt über eine Differenzierschaltung D, die am Ende eines ihr zugeführten Signals einen kurzen Impuls abgibt, zum ersten Eingang der ersten ODER-Schaltung Oi. Die ersten Eingänge der weiteren ODER-Schaltungen 02 bis O 4 sind jeweils verbunden mit einem Ausgang des vorhergehenden Kippgliedes Ki bis K 3. Die zweiten Eingänge, aller ODER-Schaltungen Oi bis O4 liegen parallel am Ausgang einer UND-Schaltung LJ. Der Ausgang des letzten Kippgliedes K 4 der Teilerkettc führt zum Ausgang A des Frequenzteilers. Der Eingang_% E des Frequenzteilers führt weiterhin, umschaltbar durch einen Wechselkontakt u, entweder unmittelbar oder über einen Inverter / zum ersten Eingang der UND-Schaltung LJ. Ausgänge der Kippglieder K 1 bis K 4 führen zur logischen Überwachungsschaltung Ü zum Feststellen der gewünschten Endslellung der Tcilerkette. Der Ausgang der Überwachungsschaltung Ü ist mit dem zweiten Eingang der UND-Schaltung U verbunden. Das an seinem Ende beim Übergang von »I« iuif »0« das Umschalten aller Kippstufen derTeilerkette bewirkende Ausgangssignal der UND-Schaltung U tritt auf, wenn sowohl die Überwachungsschaltung L) ein Signal an die UND-Schaltung L/liefert als auch ein vom F.ingangssignal abgängiges Signal an die UND-Schaltung U gelangt. Die Dauer eines Schalt/ustandes der Tuilerkette ist gleich der Dauer einer vollen Periode der Eingangsimpulsfolge, und es kann daher auch die Dauer des Aiisgangssignals der Überwachungsschaltung höchstens gleich sein der Dauer einer Periode der l'.ingangsimpulsfolgc. )c nachdem ob dem ersten Eingang der UND-Schaltung U das Eingangssignal /:' des Frequenzteilers unverändert oder invertiert als /:' zugeführt wird, liefert die UND-Schaltung U ein Ausgnngssignal während der /weiten oder während der ersten Hiilftc der Dauer einer Periode der Kingangsimpiilsfolge, so el η U das Umschulten aller Kippstufen bewirkende Ausgangssignal der UND-Schaltung i/je nach Stellung des Umschalters u um die Dauer einer halben Periode des Eingangssignals E zeitlich verschoben ist, A circuit which can be switched over for different division ratios and operates according to the method according to the invention is shown in FIG. It contains, for example, four bistable flip-flops Ki to K 4, each with a common input and designed in such a way that when the input signal changes from state "1" to state "0", it assumes the switching state opposite to the previous one. The input of the flip-flops Ki to K 4 is preceded by an OR circuit Oi to O 4 each with two inputs. The input fides frequency divider leads via a differentiating circuit D, which emits a short pulse at the end of a signal fed to it, to the first input of the first OR circuit Oi. The first inputs of the further OR circuits 02 to O 4 are each connected to an output of the preceding trigger element Ki to K 3. The second inputs of all OR circuits Oi to O4 are connected in parallel to the output of an AND circuit LJ. The output of the last flip- flop K 4 of the divider chain leads to output A of the frequency divider. The input _% E of the frequency divider continues, switchable by a changeover contact u, either directly or via an inverter / to the first input of the AND circuit LJ. Outputs of the flip-flops K 1 to K 4 lead to the logic monitoring circuit Ü to determine the desired end position of the Tcilerkette. The output of the monitoring circuit OB is connected to the second input of the AND circuit U. At its end at the transition from "I" iuif "0", the switching of all flip-flops the divider chain causing output signal of the AND circuit U occurs when both the monitoring circuit L) a signal to the AND circuit L / supplies as well as a by F .Input signal output signal to the AND circuit U reaches. The duration of a switching state of the Tuiler chain is equal to the duration of a full period of the input pulse train, and the duration of the output signal of the monitoring circuit can therefore be at most equal to the duration of a period of the input pulse train. ) c after whether the input signal /: 'of the frequency divider is supplied unchanged or inverted as /:' to the first input of the AND circuit U , the AND circuit U delivers an output signal during the / wide or during the first part of the duration of a period the Kingangsimpiilssequence, so el η U the re-training of all flip-flops causing the output signal of the AND circuit i / is shifted in time by half a period of the input signal E depending on the position of the switch u,

Die Differenzierschaltung D zwischen dem Eingang E des Frequenzteilers und dem ersten Eingnng der ersten ODER-Schaltung Ol verkürzt das der ODER-Schaltung zugeführte Eingangssignal und dient dazu, die bei ungcradzahligcn Tcilcrvcrhilltnisscn den zwei Eingingen der ersten ODER-Schaltung Oi mit 180" !'linsenverschiebung zugeführtcn Signale zeitlich /ti trennen, Bei geradzahligen Teilverhältnissen ist die Differenzierschaltung nicht erforderlich, stört jedoch nicht und muli dither iiuch nicht ausgeschaltet werden,The differentiating circuit D between the input E of the frequency divider and the first input of the first OR circuit O1 shortens the input signal fed to the OR circuit and serves to shift the lens shift in the case of odd numbers of the two inputs of the first OR circuit Oi with 180 "! Separate supplied signals temporally / ti, with even-numbered partial ratios, the differentiating circuit is not required, but does not interfere and must not be switched off either,

Die Wirkungsweise des Frequenzteilers ist im einzelnen aus den Impulsdiagrammen F i g. 3 und F i g. 4 zu ersehen. Das Impulscliagrumm nach Fig.3 zeigt die verschiedenen Zustande bei eifncm geradzahligen Teilerverhältnis, im dargestellten Beispiel dem Verhältnis 1 :6. Dabei verbindet der Umschaltekontakt u in Fig.2 den ersten Eingang der UND-Schaltung LJ unmittelbar mit dem Eingang Eder Teilerschaltung. Für das gewählte Beispiel ist weiterhin eine Endstellung der einzelnen Kippglieder der Teilerkette von 1010 angenommen. Während der Dauer dieses Schaltzustandes, dessen Beginn durch eine punktierte Linie gekennzeichnet ist, gibt die Überwachungsschaltung Ü The mode of operation of the frequency divider is shown in detail in the pulse diagrams F i g. 3 and F i g. 4 to be seen. The pulse diagram according to FIG. 3 shows the different states with an even division ratio, in the example shown the ratio 1: 6. The changeover contact u in FIG. 2 connects the first input of the AND circuit LJ directly to the input E of the divider circuit. For the example chosen, an end position of the individual toggle links of the divider chain of 1010 is also assumed. During the duration of this switching state, the beginning of which is indicated by a dotted line, the monitoring circuit Ü

ίο das Ausgangssignal ES an den zweiten Eingang der UND-Schaltung LJ, die zunächst gesperrt bleibt, weil ihrem ersten Eingang kein Signal zugeführt wird. Das nächste Signal £ schaltet die UND-Schaltung LJ durch und deren Ausgangssignal LJ gelangt über die ODER-Schaltungen Oi bis O 4 an die Eingänge der Kippglieder K 1 bis K 4. Mit dem Ende des Eingangssignals £und damit auch dem Ende des Ausgangssignals der UND-Schaltung U zu dem durch eine strichpunktierte Linie gekennzeichneten Zeitpunkt schalten alle Kippglieder Ki bis K 4 aus dem erreichten Schaltzustand 1010 in den dazu entgegengesetzten 0101, den Anfangszustand einer neuen Teilungsperiode. Die weiteren Schaltvorgängc bei der Teilung können als bekannt vorausgesetzt werden.ίο the output signal ES to the second input of the AND circuit LJ, which initially remains blocked because no signal is fed to its first input. The next signal £ switches the AND circuit LJ through and its output signal LJ reaches the inputs of the flip-flops K 1 to K 4 via the OR circuits Oi to O 4. With the end of the input signal £ and thus also the end of the output signal AND circuit U at the point in time marked by a dash-dotted line switch all flip-flops Ki to K 4 from the switching state 1010 reached to the 0101 opposite to this, the initial state of a new graduation period. The further switching processes in the division can be assumed to be known.

Die F i g. 3 zeigt weiterhin die durch das Differcnzicrglicd D aus der Impulsfolge E gewonnene Folge der stark verkürzten Impulse E' und die Ausgangssignalc der ersten ODER-Schaltung O 1 in einer ausgezogenen Linie mit und gestrichelt angedeutet ohne Differcnzicrglied. Wie ersichtlich enden in jedem Falle die Signale 01 zum selben Zeitpunkt. Für den Fall eines geradzahligen Teilungsverhältnisses sind daher die Schaltungen mit und ohne Differenzierglied gleichwertig.The F i g. 3 also shows the sequence of greatly shortened pulses E ' obtained from the pulse train E by the differential element D and the output signals from the first OR circuit O 1 in a solid line with and indicated by dashed lines without a differential element. As can be seen, signals 01 end at the same point in time in each case. In the case of an even division ratio, the circuits with and without a differentiating element are therefore equivalent.

Das Impulsdiagramm nach Fig.4 zeigt in cntsprechcndcr Weise die verschiedenen Zustände bei einem ungcradzahligcn Teilerverhältnis, im dargestellten Beispiel dem Teilerverhältnis 1 :5. Dabei verbindet der Umschallckoniakt 1/ in Fig. 2 den Eingang /;' des Frequenzteilers über den Inverter / mit dem ersten Eingang der UND-Schaltung LJ, so daß diesem das invertierte Eingangssignal Ezugcführt wird. Wie bereits gesagt, ist die Einstellung der einzelnen Kippglicder der Tcilerkette bei einer ungeraden Teilungszahl die gleiche wie bei der nächsthöheren geraden Teilungs/ahl.The pulse diagram according to FIG. 4 shows in a corresponding manner the different states with an odd-numbered division ratio, in the example shown the division ratio 1: 5. The Umschallckoniakt 1 / in Fig. 2 connects the input /; ' of the frequency divider via the inverter / to the first input of the AND circuit LJ, so that this is fed the inverted input signal Ezugc. As already said, the setting of the individual Kippglicder of the Tcilerkette with an odd number of divisions is the same as with the next higher even number of divisions.

4.s Während der Dauer des der Einstellung der Teilerkettc entsprechenden Schalt/ustiinde, dessen Beginn durch eine punktierte Linie gekennzeichnet ist, gibt die Überwachungsschaltung das Ausgangssignal /f.S'an den /weilen Eingang der UND-Schaltung i/, die sofort4.s During the duration of the setting of the divider chain c corresponding switching position, the beginning of which is marked by a dotted line, gives the Monitoring circuit the output signal /f.S'an the / while input of the AND circuit i /, which immediately

so durchschallet, da an ihrem eisten Eingang gleichzeitig das invertierte Eingangssignal /iMicgt. Das Ausgangssignal der UND-Schaltung U gelangt über die UDUR-Schaltungen Oi bis 04 an die Eingänge der Kippglicder K i bis K 4. Mit dem Ende des invertierten so through-sonicated, because at the same time the inverted input signal / iMicgt at its first input. The output signal of the AND circuit U reaches the inputs of the Kippglicder K i to K 4 via the UDUR circuits Oi to 04. With the end of the inverted

Eingangssignals Έ und damit auch dem Ende des Ausgangssignals der UND-Schaltung U zu dem durch eine strichpunktierte Linie gekennzeichneten Zciipunki schalten alle Kippgücdcr K 1 bis K 4 utts dem erreichter Schaltzustand K)IO in den dazu entgegengesetzten, derInput signal Έ and thus also the end of the output signal of the AND circuit U to the Zciipunki indicated by a dash-dotted line switch all Kippgücdcr K 1 to K 4 utts the achieved switching state K) IO in the opposite, the

ho Anfangszustand 0101 einer neuen Teilungsperiode Durch das sofort nach dem Erreichen der Endstcllun^ der Tcilerkette beim Vorhandensein des invertierter und nicht erst beim Auftreten des nächsten unvcründcr ten Eingangssignals auftretende Ausgangssignal clciho initial state 0101 of a new division period By immediately after reaching the end position ^ of the Tcilerkette in the presence of the inverted and not only in the occurrence of the next unfounded th input signal occurring output signal clci

(15 UND-Schaltung Umit in beiden Füllen gleicher Dauer das bedeutet ein zeitlich vorgezogenes Signal {./wird die Dauer des zweiten Schaltzustandcs des letzten Kipp gliedcs K 4 der Tcilerkette umcl um die I-HlIHe der Dmici(15 AND circuit U with the same duration in both fields that means a temporally advanced signal {./wird the duration of the second switching state of the last toggle link K 4 of the Tcilerkette umcl around the I-HlIHe of the Dmici

(ο(ο

einer Periode des Eingangssignals verkürzt. Da auf ein zeitlich vorgezognes Signal U schon nach der Dauer einer halben Periode des Eingangssignals ein weiteres Fortschaltesignal an das erste Kippglied K1 der Teilerkette gelangt, wird auch die Dauer des ersten Schaltzustandes des letzten Kippgliedes K 4 der Teilerkette um die Dauer einer halben Periode des Eingangssignals verkürzt. Es ergibt sich somit gegenüber dem sich aus der eingestellten Endstellung der Teilerkette und der davon abhängigen Anfangsstellung ergebenden Teilerverhältnis eine Teilung mit einer um 1 niedrigeren Teilungszahl. Das Fortschalten der Teilerkette erfolgt durch die differenzierten Eingangssignale E'über die erste ODER-Schaltung O 1 und den Eingang des ersten Kippgliedes in im übrigen bekannter Weise, Wie aus Fig.4, Oi, ersichtlich, fällt im Falle eines ungeradzahligen Teilungsverhältnisses das Ende des von der UND-Schaltung U gelieferten Signals nicht zusammen mit dem Ende des das Fortschalten der Teilerkette bewirkenden Signals £'. Würde dem ersten Eingang der ersten ODER-Schaltung 01 das unveränderte Eingangssignal E zugeführt, so würde das von der ODER-Schaltung O 1 infolge des von der UND-Schaltung LJgelieferten Eingangssignals gelieferte Ausgangssignal im Anschluß daran um die Dauer eines Eingangssignals E verlängert. Als Folge hiervon würden am Ende des Signals U nur die Kippglieder höherer Ordnungszahl K 2 bis K 4, das erste Kippglied K 1 ersi um die Dauer einer halben Periode des Eingangssignals verzögert umschalten. Das Endergebnis wäre eine Teilung durch eine gerade, durch End- und Anfangsstellung der Teilerkette gegebene Teilungszahl und ein Ausgangssignal des Teilers mit einem von I : I abweichenden last verhältnis.one period of the input signal is shortened. As another Fort switching signal to the first bistable element K reaches a time vorgezognes signal U after the duration of a half period of the input signal 1 of the divider chain, and the duration of the first switching state of the last flip-flop K 4 is the divider chain for the duration of a half period of Input signal shortened. This results in a division with a number of divisions that is 1 lower than the divider ratio resulting from the set end position of the divider chain and the starting position dependent thereon. Occurs, the indexing of the divider chain by the differentiated input signals E'über the first OR circuit O 1 and the input of the first flip-flop in a known moreover manner as in Figure 4, Oi, can be seen, falls in the case of an odd division ratio of the end of the The signal supplied by the AND circuit U not together with the end of the signal £ 'which causes the switching of the divider chain. If the unchanged input signal E were fed to the first input of the first OR circuit 01, the output signal supplied by the OR circuit O 1 as a result of the input signal supplied by the AND circuit LJ would subsequently be extended by the duration of an input signal E. As a consequence of this, at the end of the signal U only the flip-flops with a higher ordinal number K 2 to K 4, the first flip- flop K 1 ersi, would switch over with a delay by half a period of the input signal. The end result would be a division by an even number of divisions given by the end and start positions of the divider chain and an output signal from the divider with a load ratio other than I: I.

!•!ine besonders einlache, durch einen einarmigen Schalter für alle erreichbaren geradzahligen Tcilerverhiiltnissc einstellbare Überwachungsschaltung /.um Frkennen des l'!rreichcns der für das gewünschte Teilerverhältnis erforderlichen Fndslclliing der Teilerkette in der Schaltung /um Durchführen des erfindungsgemäßen Verfahrens ist in Fig.!) in Form eines Übersichtsslromlaufes dargestellt. Die Überwachungsschaltung kann einfach sein, weil irot/ beliebig einstellbarem Teilerverhältnis bei kleineren Tcilungszahlen bestimmte theoretisch mögliche /usammenslelhingen der Schalt/ustäiulc der einzelnen Kippglicdcr mc erreicht werden. Fs gcniigl daher bei kleineren I eilimgs/ahlen das Überwachen der lcl/tcn und einer mehr oiler weniger großen Anzahl tier eisten Kippglieder der leiterkette. Fs genügt sseiierhin das Überwachen der Kippglieder höherer Ordnungs/.uhl. mit Ausnahme des ersten, auf das Auftreten mir des zweiten Schull/ustuiKlcs. Nur beim ersten Kippglied werden beide Sehult/ustllnde überwacht,! •! Ine a particularly simple pool, with a one-armed pool Switch for all attainable even-numbered Tcilerverhiiltnissc adjustable monitoring circuit /.um Understanding the reach of the dividing chain required for the desired dividing ratio in the circuit / in order to carry out the inventive The method is shown in Fig.!) In the form of an overview flow. The monitoring circuit can be simple because irot / arbitrary adjustable division ratio with smaller division numbers certain theoretically possible interrelationships of the switching positions of the individual tilting elements mc can be achieved. This is therefore the case with smaller ones I hurry to monitor the lcl / tcn and one more oiler less large number of animal flip-flops of the ladder chain. That’s enough Monitoring of the flexible links of the higher order / .uhl. with the exception of the first, upon the occurrence of the second Schull / ustuiKlcs. Only with the first flexible link both conditions are monitored,

Die Schaltung zum Überwnchen einer Teilerkcttc mit η Kippglicdern enthüll ('/j 2»~l), für das gegebene Beispiel mit Ί Kippglicdern also 7 UND-SchalUingen mit je zwei liingangen. Die ÜND-Schnllungen sind in (/i-l) Gruppen, unterschiedlicher Größe unterteilt, wobei die Gruppen (2* ') UND-Schaltungen einhüllen und λ die ganz/ahligen Werte von I bis (/1- I) annimmt. Die sieben UND-Schaliungen des Dcispiels sind daher in drei Gruppen mit einer, zwei und vier UND-Scluiluingen gegliedert. In der Figur sind die UND-Schaltungen der Gruppe mit zwei UND-Schaltungen mit Ui und U2, die der Gruppe mit vier UND-Schaltungen mit L/3 bis L/6 bezeichnet. Die verbleibende UND-Schaltung (k=\) hat die Bezeichnung L/7. Die ersten Eingänge jeder aus mehreren UND-Schaltungen bestehenden Gruppe mit (2*-') UND-Schaltungen (mit k = 2 ... [n- I]) sind verbunden mit dem Ausgang des Kippgliedes der Teilerkette mit der vom Wert k für die jeweiligeThe circuit for monitoring a partial circuit with η tilting elements reveals ('/ j 2 »~ l), for the given example with Ί tilting elements, 7 AND circuits with two lengths each. The ÜND connections are subdivided into (/ il) groups of different sizes, with the groups (2 * ') enveloping AND circuits and λ taking the whole values from I to (/ 1- I). The seven AND circuits in the example are therefore divided into three groups with one, two and four AND circuits. In the figure, the AND circuits of the group with two AND circuits are denoted by Ui and U 2, those of the group with four AND circuits are denoted by L / 3 to L / 6. The remaining AND circuit (k = \) has the designation L / 7. The first inputs of each group consisting of several AND circuits with (2 * - ') AND circuits (with k = 2 ... [n- I]) are connected to the output of the flip-flop of the divider chain with the value k for the respective

ίο Gruppe entsprechenden Ordnungszahl. Dementsprechend sind die ersten Eingänge der bei k = 2 aus den zwei UND-Schaltungen Ui und U2 bestehenden Gruppe verbunden mit dem Ausgang des Kippgliedes K 2, und die ersten Eingänge der bei k = 3 aus den vierίο group corresponding ordinal number. Correspondingly, the first inputs of the group consisting of the two AND circuits Ui and U2 at k = 2 are connected to the output of the flip-flop K 2, and the first inputs of the four at k = 3

is UND-Schaltungen L/3 bis L/6 bestehenden Gruppe verbunden mit dem Ausgang des Kippgliedes K 3. Der erste Eingang der verbleibe.-iden UND-Schaltung Ul (k = 1) ist verbunden mit dem Ausgang des letzten Kippgliedes K4 der Teilerkette. In jeder Gruppe mit mehreren UND-Schaltungen sind der zweite Eingang einer ersten UND-Schaltung Ui bzw. L/2 mit dem invertierenden Ausgang des ersten Kippgliedes K 1, der zweite Eingang einer zweiten UND-Schaltung L/2 bzw, i/4 mit dem nichtinvertierenden Ausgang des ersten Kippgliedes K 1 und die zweiten Eingänge weiterer UND-Schaltungen derselben Gruppe jeweils mit einem Ausgang aller UND-Schaltungen aller kleineren Gruppen mit mehreren UND-Schaltungen verbunden. Im gegebenen Beispiel enthält nur die Gruppe mit denis AND circuits L / 3 to L / 6 existing group connected to the output of the flip -flop K 3. The first input of the remain.-iden AND circuit Ul (k = 1) is connected to the output of the last flip-flop K 4 of the Divider chain. In each group with several AND circuits, the second input of a first AND circuit Ui or L / 2 with the inverting output of the first flip-flop K 1, the second input of a second AND circuit L / 2 or i / 4 with the non-inverting output of the first flip-flop K 1 and the second inputs of further AND circuits of the same group are each connected to an output of all AND circuits of all smaller groups with several AND circuits. In the example given, only the group with the

,o UND-Schaltungen Ul bis U6 mehr als zwei UND-Schiiltungen. Daher sind die /weiten Eingänge der UND-Schaltungen L'5 bzw. i/6 verbunden mit den Ausgängen der UND-Schaltungen U\ bzw. U2 dei einzigen kleineren Gruppe mit mehreren UND-Schal·, o AND circuits U1 to U6 have more than two AND circuits. Therefore, the / wide inputs of the AND circuits L'5 or i / 6 are connected to the outputs of the AND circuits U \ or U2 of the only smaller group with several AND switches

VS tuiigen. Der /weile Eingang der UND-Schaltung LH kann über einen Wahlschalter S mit einem Kontaktarm wahlweise mil den zwei Ausgängen, invertiertes und nichtinvertiertes Signal, des ersten Kippgliedes K I dei l'eilerketie oder mit den Ausgängen aller andererVS do it. The / while input of the AND circuit LH can use a selector switch S with a contact arm optionally with the two outputs, inverted and non-inverted signal, the first flip- flop K I dei l'eilerketie or with the outputs of all others

.)(> UND-Schaltungen /' I bis (/β der Überwachungsschaltung verbunden werden. Die lle/ifl'ening 2 bis lh dei Kontakte des Schalters .S" einspricht den mit dieser Siellungen gewühlten Teiliings/ahlen. In der Stellung Ί des Schallers .S'liel'ert die UND-Schaltung Ul das IVn.) (> AND circuits / 'I to (/ β of the monitoring circuit are connected. The lle / ifl'ening 2 to lh of the contacts of the switch .S "corresponds to the part selected with this connection. In the position Ί des Schaller's .S'liel'ert the AND circuit Ul the IVn

.(s das l'.rreichen tier für das Teilerverhältnis I : J erforderlichen F.ndstclluiig kennzeichnende Signal /:',S wenn das Kippglied K 4 seinen /weilen Schah/iisiaiu erreicht und das erste Kippglied K I noch in seinen ersten Schaltzustand ist und daher sein inveiliereiulei. (s the signal that is required for the division ratio I: J): ', S when the flip-flop K 4 reaches its current state and the first flip-flop K I is still in its first switching state and hence its inveiliereiulei

so Ausgang ein Signal abgibt. Die Überwachungsschalliiui: stellt dabei nur Schaltstellungen l.\.\0 iler Teilorkctu fest, wobei ν Mr nicht überwachte Kippglieder sieht. Ii der Siellung8iles Schallers ,S'liel'ert die UND-Scluilliint. U7 ein Ausgangssignal ES, wenn die UND-Schalliuuso output emits a signal. The monitoring noise: only establishes switch positions 1. Ii the Siellung8iles Schallers, S'liel'ert the AND-Scluilliint. U7 an output signal ES when the AND-Schalliuu

S5 //2 bei lüngungssignalen K 1 und λ'2 und das Kippgliei K 4 ein Signal liefert, Dabei stellt die Überwachtings schaltung nur die Schaltstellungen IvII fest. F.rsl mi höheren Teilungszahlen steigt die Anzahl der über wuchten Kippglieder und die Anzahl tier tlafüiS5 // 2 with lüngungssignalen K 1 and λ'2 and the Kippgliei K 4 delivers a signal, the monitoring circuit only determines the switch positions IvII. With a higher number of divisions, the number of overbalanced flexible links and the number of tier tlafüi increases

do notwendigen UIMD-SehalUingen. es bleibt jedoch dei Vorteil der sehr einfachen Umschaltung auf beliebig! Tciliings/uhlen.do the necessary UIMD seminars. however, it remains the case Advantage of the very simple switchover to any! Tciliings / uhlen.

I liei'zii .1 I)InIl /.eiclinimueiiI liei'zii .1 I) InIl /.eiclinimueii

700 034/94700 034/94

Claims

Patent claims:

1. A method for digital frequency division with any or any adjustable integer division ratio in the range from 1: 1 to 1: 2 "and for output signals with a duty cycle I: 1 independent of the division ratio using a chain of η bistable flip-flops, characterized in that the flip-flops Without the last link in the chain (shortened divider chain) in a first half of the division period from one of the counting capacity of the shortened divider chain reduced by the half of the division number rounded up to the next higher whole number up to the end position corresponding to the counting capacity of the shortened divider chain and in one count the second half of the division period from the zero position of the shortened divider chain to one of the half of the division number rounded up to the end position corresponding to the resetting of the divider chain from the end to the start position by switching all Flip-flops are in the switching state opposite to the end position, with the resetting of the divider chain in a manner known per se in the case of even numbers of divisions after reaching the end position corresponding to the divider ratio at the end of the last input pulse of the division period and in the case of odd numbers of divisions after reaching the number of divisions increased by 1 corresponding end position at the beginning of the last input pulse of the graduation period and thus brought forward by half a period of the input signal.

2. A circuit for performing the method according to claim 1, characterized in that the reset signal is fed in parallel to the common inputs of all flip-flops (KX to K 4) of the divider chain.

3. A circuit for performing aes method according to claims 1 and 2, characterized in that the switching signal coming from the input (E) of the divider chain or from an output of the respective preceding flip-flop and the reset signal to the common input of the individual flip-flops each have an OR -Circuit (O 1 to O 4) are supplied.

4. A circuit for performing the method according to claim 1, characterized in that the reset signal for the flip-flops of the divider chain is obtained via an AND circuit (U) upon occurrence of the reaching of the required end position of the divider chain required for the desired divider ratio signal and at even numbers of divisions of the input signal (E) of the divider chain or, in the case of odd numbers of divisions, of the inverted input signal (E) of the divider chain.

5. A circuit for carrying out the method according to claims 1, 3 and 4, characterized in that at least in the case of odd division numbers between the input (E) of the circuit and the first OR circuit (OX) before the input of the first flip-flop (KX) a differentiating element (D) differentiating the second edge of the input signal is inserted.

6. A circuit for performing the method according to claim 1 for divider with switchable divider ratio, characterized in that since reaching the end position of the divider chain with 1 flip-flop links characterizing signal (ES) is obtained by an off ('/ 2 · 2 "- 1) AND circuit A logical circuit with two inputs each, in which the AND circuits are subdivided into (77- t) cruppers of different sizes with (2 * ') AND circuits, with Ar being the integer Whoever assumes «from 1 to (n- 1), in which the first inputs of each group consisting of several AND circuits with (2 * ') AND circuits (with k = 2 bh [n- \]) are connected to the The output of the flip-flop element of the divider chain with the ordinal number corresponding to the value k for the respective group and the first input of the last remaining AND circuit (Ul) , which supplies the desired signal (ES) to its output, is connected to the output of the last, n -th Flip-flop (K 4) of the divider chain, in which from each group with several AND circuits the second input of a first AND circuit (U J, U 3) with the inverting output of the first flip-flop (K 1), the second input of a second AND circuit (Ul, U4) with the non-inverting output (KX) of the first flip-flop and the second inputs of further AND circuits (US, Ud) of the same group each with an output of all AND circuits (UX, Ul) of all smaller groups are connected to several AND circuits, and in which the second input of the remaining last AND circuit (Ul) via a selector switch (S) with the two outputs of the first flip- flop (KX) of the divider chain and with the outputs of all other AND circuits can be connected.