DE19958151A1 - Lateral high voltage semiconductor element used as a DMOS transistor has semiconductor regions on a semiconductor layer of a semiconductor substrate - Google Patents
Lateral high voltage semiconductor element used as a DMOS transistor has semiconductor regions on a semiconductor layer of a semiconductor substrateInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 title claims abstract description 11
- 238000000407 epitaxy Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 239000002800 charge carrier Substances 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- SCMCGJZNZWBQDK-UHFFFAOYSA-N [Si](O)(O)(O)O.C=C.C=C.C=C.C=C Chemical compound [Si](O)(O)(O)O.C=C.C=C.C=C.C=C SCMCGJZNZWBQDK-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
Description
Die vorliegende Erfindung betrifft ein laterales Hochvolt- Halbleiterbauelement mit reduziertem spezifischen Einschalt widerstand, mit einem Halbleitersubstrat des ersten Leitungs typs, auf dem eine wenigstens eine aktive Zone aufweisende Halbleiterschicht des zweiten, zum ersten Leitungstyps entge gengesetzten Leitungstyps vorgesehen ist.The present invention relates to a lateral high-voltage Semiconductor device with reduced specific switch-on resisted with a semiconductor substrate of the first lead type on which there is at least one active zone Semiconductor layer of the second, opposite to the first conductivity type line type is provided.
In DE 198 56 402 A1 ist ein laterales Hochvolt-Halbleiter bauelement mit reduziertem spezifischen Einschaltwiderstand beschrieben, bei dem auf einem Halbleitersubstrat des ersten Leitungstyps eine wenigstens eine aktive Zone aufweisende Halbleiterschicht des zweiten Leitungstyps vorgesehen ist. In dieser Halbleiterschicht sind zwischen deren Oberfläche und dem Halbleitersubstrat abwechselnd Halbleitergebiete des zweiten Leitungstyps und des ersten Leitungstyps vorgesehen. Diese Halbleitergebiete sind mit Ausnahme des an das Halblei tersubstrat angrenzenden Halbleitergebiets des zweiten Lei tungstyps mit einer Dosis von etwa 2a × 1012 Ladungsträgern cm-2 dotiert. Dabei gilt a = 0,5, . . ., 50. Das an das Halb leitersubstrat angrenzende Halbleitergebiet des zweiten Lei tungstyps ist mit einer Dosis von höchstens (a bis 2a) × 1012 Ladungsträgern cm-2 dotiert. Außerdem ist die Oberflächenzone des ersten oder zweiten Leitungstyps in der Halbleiterschicht mit einer Dosis von etwa a × 1012 Ladungsträgern cm-2 dotiert.DE 198 56 402 A1 describes a lateral high-voltage semiconductor component with a reduced specific on-resistance, in which a semiconductor layer of the second conductivity type having at least one active zone is provided on a semiconductor substrate of the first conductivity type. In this semiconductor layer, semiconductor regions of the second conductivity type and of the first conductivity type are alternately provided between the surface thereof and the semiconductor substrate. With the exception of the semiconductor region of the second line type adjacent to the semiconductor substrate, these semiconductor regions are doped with a dose of approximately 2a × 10 12 charge carriers cm -2 . Where a = 0.5,. , ., 50. The semiconductor region of the second line type adjacent to the semiconductor substrate is doped with a dose of at most (a to 2a) × 10 12 charge carriers cm -2 . In addition, the surface zone of the first or second conductivity type in the semiconductor layer is doped with a dose of approximately a × 10 12 charge carriers cm -2 .
Damit wird ein laterales Hochvolt-Halbleiterbauelement ge schaffen, das sich bei großer Spannungsfestigkeit durch einen niedrigen Einschaltwiderstand Ron auszeichnet.A lateral high-voltage semiconductor component is thus produced create that with high dielectric strength through a low on-resistance Ron.
Es ist nun Aufgabe der vorliegenden Erfindung, ein weiteres derartiges laterales Hochvolt-Halbleiterbauelement mit redu- ziertem spezifischem Einschaltwiderstand sowie ein Verfahren zu dessen Herstellung anzugeben.It is an object of the present invention, another lateral high-voltage semiconductor component of this type with reduced decorated on-resistance and a method to specify for its manufacture.
Diese Aufgabe wird bei einem lateralen Hochvolt-Halbleiter bauelement der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß auf der Halbleiterschicht abwechselnd durch se lektive Mehrfachepitaxie abgeschiedene Halbleitergebiete des ersten und des zweiten Leitungstyps vorgesehen sind.This task is carried out with a lateral high-voltage semiconductor Component of the type mentioned in the introduction thereby solved that on the semiconductor layer alternately by se selective multiple epitaxy deposited semiconductor regions of the first and second conduction types are provided.
Das erfindungsgemäße laterale Hochvolt-Halbleiterbauelement verwendet also zur Herstellung der einander abwechselnden, lateral verlaufenden Gebiete des ersten und des zweiten Lei tungstyps anstelle einer Hochvolt-Ionenimplantation, wie die se in DE 198 56 402 A1 vorgeschlagen ist, eine selektive Mehrfachepitaxie. Diese selektive Mehrfachepitaxie wird vor zugsweise bei Temperaturen unterhalb 900°C vorgenommen. Sie hat den Vorteil, daß sich deutlich dünnere, höher dotierte und in ihrer Dotierung zueinander schärfer abgegrenzte n leitende Halbleitergebiete und p-leitende Halbleitergebiete realisieren lassen, welche sich in ihrer Ladung gegenseitig kompensierende n-leitende Siliziumschichten und p-leitende Siliziumschichten bilden. Die hohe Dotierung dieser Halblei tergebiete und der jeweilige abrupte pn-Übergang zwischen diesen setzen die kritische Feldstärke von etwa 3 × 105 V/cm bei einer Dotierung von 1 × 1015 Ladungsträger cm-3 hoch auf einen Wert von beispielsweise 1,6 × 106 V/cm bei einer Dotie rung von etwa 1 × 1018 Ladungsträger cm-3.The lateral high-voltage semiconductor component according to the invention thus uses a selective multiple epitaxy to produce the alternating, laterally extending regions of the first and second line types instead of a high-voltage ion implantation, as is proposed in DE 198 56 402 A1. This selective multiple epitaxy is preferably carried out at temperatures below 900 ° C. It has the advantage that significantly thinner, more highly doped n-type semiconductor regions and p-type semiconductor regions, which are more sharply delimited from one another, can be realized, which form mutually compensating n-type silicon layers and p-type silicon layers in their charge. The high doping of these semiconductor regions and the respective abrupt pn junction between them set the critical field strength of approximately 3 × 10 5 V / cm high with a doping of 1 × 10 15 charge carriers cm -3 to a value of, for example, 1.6 × 10 6 V / cm with a doping of approximately 1 × 10 18 charge carriers cm -3 .
Damit lassen sich im Sperrfall gegenseitig kompensieren de n-leitende Halbleitergebiete und p-leitende Halbleiterge biete realisieren, die bei einer Schichtdicke von beispiels weise 50 nm eine Dosis von 1.1012 bis 1.1014 Ladungsträ gern cm-2, insbesondere 3,9 × 1013 Ladungsträgern cm-2 haben. Unter Berücksichtigung einer ladungsträgerfreien Zone zwi schen den n-leitenden Halbleitergebieten und den p-leitenden Halbleitergebieten und einer Abnahme der Elektronenbeweglich keit bei höherer Dotierung, also einer Verminderung der soge nannten "Bulkbeweglichkeit", wird eine zehnfache n-/p- Schichtfolge der jeweiligen Halbleitergebiete von jeweils ei ner Dicke von 50 nm je Schicht bzw. Halbleitergebiet erhal ten. Selbstverständlich sind hier aber auch andere Werte zu erzielen. So ist es beispielsweise möglich, auch dünnere oder dickere Schichtdicken für die jeweiligen Halbleitergebiete einzustellen.This can be used to implement mutually compensating de n-type semiconductor regions and p-type semiconductor regions which, with a layer thickness of 50 nm, for example, a dose of 1.10 12 to 1.10 14 charge carriers cm -2 , in particular 3.9 × 10 13 Have load carriers cm -2 . Taking into account a zone free of charge carriers between the n-type semiconductor regions and the p-type semiconductor regions and a decrease in the electron mobility with higher doping, that is to say a reduction in the so-called “bulk mobility”, a tenfold n- / p-layer sequence of the respective semiconductor regions becomes each with a thickness of 50 nm per layer or semiconductor region. Of course, other values can also be achieved here. For example, it is possible to set thinner or thicker layer thicknesses for the respective semiconductor areas.
Proportional zur Anzahl und zur Dosis der n-/p-Schichten der jeweiligen Halbleitergebiete sind noch weitere Reduzierungen des Schichtwiderstandes und des Einschaltwiderstandes mög lich. Wesentlich ist dabei, daß in den einzelnen n-leitenden Halbleitergebieten bzw. Schichten und den p-leitenden Halb leitergebieten bzw. Schichten die Ladungen entsprechend genau eingestellt werden, um eine nahezu vollständige gegenseitige Ausräumung in diesen Halbleitergebieten bzw. Schichten zu er reichen.Proportional to the number and dose of the n- / p-layers of the respective semiconductor areas are still further reductions of the sheet resistance and the on-resistance possible Lich. It is essential that in the individual n-type Semiconductor areas or layers and the p-type half areas or layers, the charges are correspondingly accurate be set to be a nearly complete mutual Clearance in these semiconductor areas or layers pass.
Ein wesentlicher Vorteil der selektiven Epitaxie besteht dar in, daß die kristallinen n-leitenden Halbleiterschichten und die p-leitenden Halbleiterschichten nur in durch Oxidmasken definierten Fenstern auf einem Siliziumsubstrat abgeschieden werden können. Damit lassen sich die den Einschaltwiderstand Ron reduzierenden und sich in der Ladung kompensierenden Mehrfach-n-/p-Schichten, die die Halbleitergebiete abwech selnd unterschiedlichen Leitungstyps bilden, ähnlich wie die durch Hochvolt-Implantation erzeugten Halbleitergebiete ohne großen zusätzlichen Aufwand in üblichen CMOS- und Bipolar- Technologien integrieren und beispielsweise für laterale n- MOS-Transistoren oder auch laterale p-MOS-Transistoren bzw. npn- oder pnp-Bipolartransistoren sowie für IGBTs (Bipolar transistor mit isoliertem Gate) einsetzen.A major advantage of selective epitaxy is that in that the crystalline n-type semiconductor layers and the p-type semiconductor layers only in through oxide masks defined windows deposited on a silicon substrate can be. This allows the on-resistance Ron reducing and compensating in the load Multiple n / p layers that alternate the semiconductor regions form different line types, similar to that semiconductor regions produced by high-voltage implantation without big additional effort in usual CMOS and bipolar Integrate technologies and for example for lateral n- MOS transistors or lateral p-MOS transistors or npn or pnp bipolar transistors and for IGBTs (bipolar insulated gate transistor).
Ein Verfahren zum Herstellen des lateralen Hochvolt-Halblei terbauelementes zeichnet sich dadurch aus, daß nach einer se lektiven Mehrfachepitaxie eine an den Rändern der Halbleiter gebiete erzeugte Isolationsschicht rückgeätzt wird und sodann eine weitere selektive Epitaxie zur Bildung einer Anschluß schicht vorgenommen wird. Das Rückätzen kann dabei beispiels weise bei etwa 850°C während etwa 5 Minuten durchgeführt wer den. Außerdem ist es möglich, das Rückätzen und die weitere selektive Epitaxie zur Bildung einer Anschlußschicht für den ersten und/oder auch den zweiten Leitungstyps durchzuführen. Bei der selektiven Mehrfachepitaxie kann ein Aufwachsen der Halbleitergebiete, d. h. der diese bildenden einzelnen Schich ten, unter einem Winkel zwischen 30° bis 60° erfolgen.A method of making the high voltage lateral lead terbauelementes is characterized in that after a se selective multiple epitaxy one at the edges of the semiconductors areas produced insulation layer is etched back and then another selective epitaxy to form a terminal layer is made. The etching back can, for example wise at about 850 ° C for about 5 minutes the. It is also possible to etch back and further selective epitaxy to form a connection layer for the to carry out the first and / or the second line type. With selective multiple epitaxy, a growth of the Semiconductor regions, d. H. the individual layer that forms them ten, at an angle between 30 ° to 60 °.
Schließlich ist noch vorteilhaft, wenn die Halbleitergebiete bzw. die diese bildenden epitaktischen Schichten mit einer TEOS-Passivierungsschicht abgedeckt werden (TEOS = Tetraethy lenorthosilikat).Finally, it is advantageous if the semiconductor areas or the epitaxial layers forming this with a TEOS passivation layer can be covered (TEOS = tetraethy lenorthosilicate).
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:The invention will be described in more detail below with reference to the drawings explained. Show it:
Fig. 1 einen schematischen Schnitt durch einen lateralen n-Kanal-DMOS-Transistor nach einem ersten Ausfüh rungsbeispiel der Erfindung, Fig. 1 is a schematic sectional view of a lateral n-channel DMOS transistor according to a first exporting approximately example of the invention,
Fig. 2 einen schematischen Schnitt durch einen lateralen n-Kanal-DMOS-Transistor nach einem zweiten Aus führungsbeispiel der vorliegenden Erfindung und Fig. 2 shows a schematic section through a lateral n-channel DMOS transistor according to a second exemplary embodiment of the present invention and
Fig. 3 bis 7 schematische Schnitte zur Erläuterung eines Verfahrens zum Herstellen des DMOS-Transistors von Fig. 2. Fig. 3 to 7 are schematic sectional views for explaining a method for manufacturing the DMOS transistor of FIG. 2.
Fig. 1 zeigt einen n-Kanal-DMOS-Transistor mit einem p-lei tenden Siliziumsubstrat 1, auf dem eine n-leitende epitakti sche Schicht 2, auch "Wanne" genannt, aufgetragen ist. In der n-leitenden epitaktischen Schicht 2 befindet sich eine p-lei tende Zone 3, in der wiederum eine n+-leitende Sourcezone 4 enthalten ist. Außerdem ist in der n-leitenden epitaktischen Schicht 2 noch eine n+-leitende Drain-Kontaktzone 5 vorgese hen. Fig. 1 shows an n-channel DMOS transistor with a p-type silicon substrate 1 , on which an n-type epitaxial layer 2 , also called "well", is applied. In the n-type epitaxial layer 2 there is a p-type zone 3 , which in turn contains an n + type source zone 4 . In addition, an n + -type drain contact zone 5 is provided in the n-type epitaxial layer 2 .
Die Sourcezone 4 und die p-leitende Zone 3, die auch als "Bo dyzone" bezeichnet wird, sind mit einem Sourcekontakt 6 ver sehen, während auf der Drain-Kontaktzone 5 ein Drainkontakt 7 angeordnet ist. Zwischen dem Sourcekontakt 6 und dem--Drain kontakt 7 sind auf der Oberfläche der n-leitenden epitakti schen Schicht 2 und der Zone 3 eine Siliziumdioxidschicht 8 und eine Borphosphorsilikatglasschicht 9 vorgesehen. Zwischen den Schichten 8 und 9 liegt oberhalb der p-leitenden Zone 3 eine Gateelektrode 10 aus dotiertem polykristallinem Silizi um.The source zone 4 and the p-type zone 3 , which is also referred to as "Bo dyzone", are seen with a source contact 6 , while a drain contact 7 is arranged on the drain contact zone 5 . Between the source contact 6 and the drain contact 7 , a silicon dioxide layer 8 and a borophosphosilicate glass layer 9 are provided on the surface of the n-type epitaxial layer 2 and the zone 3 . A gate electrode 10 made of doped polycrystalline silicon is located between layers 8 and 9 above p-type zone 3 .
Erfindungsgemäß sind auf der Oberfläche der n-leitenden epi taktischen Schicht 2 noch durch Mehrfachepitaxie erzeugte n leitende Schichten 11 und p-leitende Schichten 12 vorgesehen. Die n-leitenden Schichten 11 haben eine Dosis von beispiels weise 1.1012 bis 1.1014 Ladungsträgern cm-2, insbesondere 3,9 × 1013 Ladungsträgern cm-2, während die p-leitenden Schichten 12 die gleiche Dosis, also ebenfalls 1.1012 bis 1.1014 Ladungsträgern cm-2, insbesondere 3,9 × 1013 Ladungs träger cm-2 aufweisen. Die Schichtdicken der Schichten 11, 12 betragen ungefähr 1 bis 100 nm, insbesondere etwa 50 nm.According to the invention, n conductive layers 11 and p-conductive layers 12, which are generated by multiple epitaxy, are also provided on the surface of the n-type epitaxial layer 2 . The n-type layers 11 have a dose of, for example, 1.10 12 to 1.10 14 charge carriers cm -2 , in particular 3.9 × 10 13 charge carriers cm -2 , while the p-type layers 12 have the same dose, that is also 1.10 12 to 1.10 14 charge carriers cm -2, particularly have 3.9 x 10 13 charge carriers cm -2. The layer thicknesses of the layers 11 , 12 are approximately 1 to 100 nm, in particular approximately 50 nm.
Wenn an der Drainelektrode 7 eine Spannung von beispielsweise 500 V anliegt, während die Sourceelektrode 6 mit 0 V beauf schlagt ist, stellt sich ein Verlauf des elektrischen Feldes ein, der durch Äquipotentiallinien 13 veranschaulicht ist.If a voltage of, for example, 500 V is applied to the drain electrode 7 while the source electrode 6 is supplied with 0 V, a course of the electric field is established, which is illustrated by equipotential lines 13 .
Während die n-/p-Mehrfachepitaxieschicht aus den Schichten 11, 12 im Sperrfall des Transistors an Ladungsträgern ausge räumt wird, bildet sie bei dessen Durchlaßbetrieb eine nie derohmigen-leitende Schicht, die den Einschaltwiderstand Ron des lateralen MOS-Transistors um ein Vielfaches vermindert. While the n- / p-multiple epitaxial layer is cleared out of the layers 11 , 12 in the event of the transistor being blocked on charge carriers, it forms a non-resistive conductive layer during its forward operation, which reduces the on-resistance Ron of the lateral MOS transistor by a multiple.
Zum Anschluß aller n-leitender Schichten 11 an die n-leitende epitaktische Schicht 2 muß die Siliziumdioxidschicht 8 an den Rändern etwas zurückgeätzt werden. Dies kann beispielsweise durch nasses Überätzen oder durch eine weitere Phototechnik geschehen. An den durch dieses nasse Überätzen freigelegten Stellen wird dann wiederum durch selektive Epitaxie die ober ste n-leitende Schicht abgeschieden. Dieses Vorgehen wird weiter unten anhand der Fig. 3 bis 7 noch näher erläutert werden.To connect all n-type layers 11 to the n-type epitaxial layer 2 , the silicon dioxide layer 8 has to be etched back somewhat at the edges. This can be done, for example, by wet overetching or by another photo technique. At the locations exposed by this wet overetching, the uppermost n-conducting layer is then in turn deposited by selective epitaxy. This procedure will be explained in more detail below with reference to FIGS. 3 to 7.
Fig. 2 zeigt ein weiteres Ausführungsbeispiel eines erfin dungsgemäßen lateralen Hochvolt-DMOS-Transistors. Dieses Aus führungsbeispiel von Fig. 2 unterscheidet sich vom Ausfüh rungsbeispiel von Fig. 1 dadurch, daß die p-leitenden Schich ten 12 über ein p-leitendes Body-Anschlußgebiet 14 an die p leitende Zone 3 angeschlossen sind. Fig. 2 shows a further embodiment of a lateral high-voltage DMOS transistor according to the invention. This differs from the exemplary embodiment of FIG. 2 from the exemplary embodiment of FIG. 1 in that the p-type layers 12 are connected to the p-type zone 3 via a p-type body connection region 14 .
Dieses p-leitende Bodyanschlußgebiet 14 erlaubt ein schnelles Umschalten von einem Zustand "sperrend", bei welchem sich ei ne Raumladungszone in der n-/p-Mehrfachepitaxieschicht befin det, auf "stromführend", da über das Bodyanschlußgebiet 14 die ursprüngliche Löcherkonzentration bzw. Ladungsneutralität der p-leitenden Schichten 12 rasch durch Löcherleitung von der Sourceseite wiederhergestellt werden kann, was bei ther mischer Generation wesentlich langsamer geschieht.This p-type body connection region 14 allows a rapid switchover from a “blocking” state, in which a space charge zone is located in the n- / p multiple epitaxial layer, to “current-carrying”, since the original hole concentration or charge neutrality is via the body connection region 14 the p-type layers 12 can be quickly restored by hole conduction from the source side, which happens much more slowly with thermal generation.
Die Erzeugung des Bodyanschlußgebietes 14 kann durch Ionenim plantation oder vorzugsweise durch selektive Epitaxie erfol gen, wie dies weiter unten anhand der Fig. 3 bis 7 noch näher erläutert werden wird.The generation of the body connection region 14 can be carried out by ion implantation or preferably by selective epitaxy, as will be explained in more detail below with reference to FIGS . 3 to 7.
In beiden Ausführungsbeispielen der Fig. 1 und 2 kann die Do tierungsdosis in der n-leitenden epitaktischen Schicht 2 auf beispielsweise 10 × 1012 Ladungsträger cm-2 eingestellt wer den. Dies gilt insbesondere dann, wenn für die Schichten 11 und 12 die angegebene Dotierungsdosis von jeweils 1.1012 bis 1.1014 Ladungsträgern cm-2, insbesondere 3,9 × 1013 Ladungs trägern cm-2, gewählt wird.In both embodiments of FIGS. 1 and 2, the dosing dose in the n-type epitaxial layer 2 can be set to, for example, 10 × 10 12 charge carriers cm -2 . This applies in particular if the specified doping dose of 1.10 12 to 1.10 14 charge carriers cm -2 , in particular 3.9 × 10 13 charge carriers cm -2 , is selected for layers 11 and 12 .
Die Borphosphorsilikatglasschicht 9 dient in üblicher Weise zur Getterung von mobilen Ionen und kann gegebenenfalls durch eine phosphordotierte Siliziumdioxidschicht ersetzt werden. Besonders vorteilhaft ist die Verwendung von phosphorhaltigem Tetraethylenorthosilikat (TEOS).The borophosphosilicate glass layer 9 serves in the usual way for gettering of mobile ions and can optionally be replaced by a phosphorus-doped silicon dioxide layer. The use of phosphorus-containing tetraethylene orthosilicate (TEOS) is particularly advantageous.
Um die Temperaturbelastung des MOS-Transistors gering zu hal ten, sollte die Schicht 9 bei Temperaturen unterhalb von 700°C abgeschieden bzw. verdichtet werden. Bei dieser Tempe ratur ist ein Ineinanderlaufen der Dotierung der Schichten 11, 12 nicht zu befürchten, so daß dort ausgeprägte pn-Über gänge erhalten bleiben.In order to keep the temperature load of the MOS transistor low, the layer 9 should be deposited or compressed at temperatures below 700 ° C. At this temperature, there is no fear of the doping of the layers 11 , 12 running into one another, so that pronounced pn transitions are retained there.
Anhand der Fig. 3 bis 7 wird im folgenden ein Verfahren zum Herstellen eines erfindungsgemäßen lateralen DMOS-Transistors erläutert.A method for producing a lateral DMOS transistor according to the invention is explained below with reference to FIGS . 3 to 7.
Auf die n-leitende Siliziumschicht 2 werden durch selektive Epitaxie nacheinander die n-leitenden Schichten 11 und die p leitenden Schichten 12 aufgebracht, wie dies in Fig. 3 ge zeigt ist. Diese Schichten 11, 12 wachsen dabei in einem Fen ster der Siliziumdioxidschicht 8 unter einem Winkel von 10° bis 70°, insbesondere von 30° bis 60° auf. Anschließend wird durch Epitaxie eine n-leitende Deckschicht 16 abgeschieden. Damit wird die in Fig. 3 gezeigte Struktur erhalten.The n-type layers 11 and the p-type layers 12 are successively applied to the n-type silicon layer 2 by selective epitaxy, as is shown in FIG. 3. These layers 11 , 12 grow in a window of the silicon dioxide layer 8 at an angle of 10 ° to 70 °, in particular 30 ° to 60 °. An n-type cover layer 16 is then deposited by epitaxy. The structure shown in FIG. 3 is thus obtained.
Sodann wird ganzflächig eine etwa 50 nm dicke Deckoxidschicht 15 aus TEOS abgeschieden. Diese Deckoxidschicht 15 wird mit tels einer Photolack- und Ätztechnik behandelt und teilweise entfernt, so daß die oberste n-leitende Deckschicht 16 auf einer Seite freigelegt ist. Damit liegt die in Fig. 4 gezeig te Struktur vor. An approximately 50 nm thick top oxide layer 15 made of TEOS is then deposited over the entire surface. This cover oxide layer 15 is treated with a photoresist and etching technique and partially removed, so that the top n-type cover layer 16 is exposed on one side. The structure shown in FIG. 4 is thus present.
Es werden sodann die nicht mit der TEOS-Deckoxidschicht 15 abgedeckten Bereiche der Schicht 16 und der darunter liegen den Teile der Schichten 11 und 12 durch anisotropes Ätzen entfernt; in den so in einem Fenster freigelegten Bereichen wird durch Epitaxie eine n-leitende Anschlußschicht 20 selek tiv abgeschieden, wodurch die in Fig. 5 dargestellte Struktur erhalten wird.The regions of the layer 16 not covered with the TEOS cover oxide layer 15 and the parts of the layers 11 and 12 lying underneath are then removed by anisotropic etching; in the areas thus exposed in a window, an n-type connection layer 20 is selectively deposited by epitaxy, whereby the structure shown in FIG. 5 is obtained.
Es schließt sich sodann ein weiteres ganzflächiges Aufwachsen einer zusätzlichen Deckschicht 17 aus TEOS an.This is followed by a further full-area growth of an additional cover layer 17 made of TEOS.
Auch diese zusätzliche Deckschicht 17 wird mittels einer Pho tolack- und Ätztechnik teilweise entfernt, so daß ein weite res Fenster auf der zum zuletzt genannten Fenster gegenüber liegenden Seite der Schichten 11, 12 entsteht (vgl. Fig. 6).This additional cover layer 17 is partially removed by means of a photoresist and etching technique, so that a wide res window is formed on the side of the layers 11 , 12 opposite the last-mentioned window (cf. FIG. 6).
In diesem Fenster wird durch eine selektive Epitaxie eine p leitende Anschlußschicht 18 aufgetragen. Damit liegt die in Fig. 7 dargestellte Struktur vor.In this window, a p-type connection layer 18 is applied by selective epitaxy. The structure shown in FIG. 7 is thus present.
Wenn die p-leitenden Schichten 12 floaten, wie dies beim Aus führungsbeispiel von Fig. 1 vorgesehen ist, dann kann es vor teilhaft sein, im Bereich der Schichten 11, 12 eine die Le bensdauer von Ladungsträgern reduzierende Dotierung, also beispielsweise Platin oder Gold, vorzusehen, da diese nicht nur die Rekombination, sondern auch die Ladungsträgergenera tion und damit die Schaltzeiten des Bauelementes beschleu nigt.If the p-type layers 12 float, as is provided in the exemplary embodiment from FIG. 1, then it can be advantageous, in the region of the layers 11 , 12, to reduce the lifespan of charge carriers, for example platinum or gold, to be provided, since this accelerates not only the recombination, but also the charge carrier generation and thus the switching times of the component.
Alternativ zur selektiven Epitaxie können die n- und p leitenden Anschlußschichten 20, 18 auch mittels Implantation oder Diffusion mit anschließendem RTA (rasches thermisches Glühen) erzeugt werden. As an alternative to selective epitaxy, the n- and p-conducting connection layers 20 , 18 can also be produced by means of implantation or diffusion with subsequent RTA (rapid thermal annealing).
11
Siliziumsubstrat
Silicon substrate
22nd
n-leitende Halbleiterschicht
n-type semiconductor layer
33rd
p-leitende Zone
p-type zone
44th
n+ n +
-leitende Sourcezone
conductive source zone
55
Drain-Anschlußzone
Drain connection zone
66
Sourceelektrode
Source electrode
77
Drainelektrode
Drain electrode
88th
Siliziumdioxidschicht
Silicon dioxide layer
99
Borphosphorsilikatglasschicht
Borophosphosilicate glass layer
1010th
Gateelektrode
Gate electrode
1111
n-leitende Schicht
n-type layer
1212th
p-leitende Schicht
p-type layer
1313
Äquipotentiallinien
Equipotential lines
1414
Bodyanschlußgebiet
Body connection area
1515
Deckoxidschicht
Top oxide layer
1616
Deckschicht
Top layer
1717th
weitere Deckschicht
further top layer
1818th
Anschlußschicht
Connection layer
2020th
n-leitende Anschlußschicht
n-type connection layer
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19958151A DE19958151B4 (en) | 1999-12-03 | 1999-12-03 | Lateral high-voltage semiconductor device with reduced specific on-resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19958151A DE19958151B4 (en) | 1999-12-03 | 1999-12-03 | Lateral high-voltage semiconductor device with reduced specific on-resistance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19958151A1 true DE19958151A1 (en) | 2001-06-13 |
| DE19958151B4 DE19958151B4 (en) | 2006-05-04 |
Family
ID=7931203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19958151A Expired - Fee Related DE19958151B4 (en) | 1999-12-03 | 1999-12-03 | Lateral high-voltage semiconductor device with reduced specific on-resistance |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19958151B4 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10339488B3 (en) * | 2003-08-27 | 2005-04-14 | Infineon Technologies Ag | Lateral semiconductor component with at least one field electrode formed in drift zone extending laterally between doped terminal regions |
| DE102005039804A1 (en) * | 2005-08-22 | 2007-03-15 | Infineon Technologies Ag | Lateral semiconductor component with drift path and potential distribution structure, used for potential measurements, includes drift path with potential distribution structure |
| US8809949B2 (en) | 2009-06-17 | 2014-08-19 | Infineon Technologies Austria Ag | Transistor component having an amorphous channel control layer |
| DE102004064308B3 (en) | 2004-08-25 | 2018-10-31 | Infineon Technologies Austria Ag | Lateral semiconductor diode with a field electrode and a corner structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000035020A1 (en) * | 1998-12-07 | 2000-06-15 | Infineon Technologies Ag | Lateral high-voltage semiconductor component with reduced specific closing resistor |
-
1999
- 1999-12-03 DE DE19958151A patent/DE19958151B4/en not_active Expired - Fee Related
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| US7777278B2 (en) | 2003-08-27 | 2010-08-17 | Infineon Technologies Ag | Lateral semiconductor component with a drift zone having at least one field electrode |
| DE102004064308B3 (en) | 2004-08-25 | 2018-10-31 | Infineon Technologies Austria Ag | Lateral semiconductor diode with a field electrode and a corner structure |
| DE102005039804A1 (en) * | 2005-08-22 | 2007-03-15 | Infineon Technologies Ag | Lateral semiconductor component with drift path and potential distribution structure, used for potential measurements, includes drift path with potential distribution structure |
| DE102005039804B4 (en) * | 2005-08-22 | 2009-07-09 | Infineon Technologies Ag | Lateral semiconductor device with drift path and potential distribution structure, use of the semiconductor device and method for producing the same |
| US8809949B2 (en) | 2009-06-17 | 2014-08-19 | Infineon Technologies Austria Ag | Transistor component having an amorphous channel control layer |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19958151B4 (en) | 2006-05-04 |
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Legal Events
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