DE19953842B4 - To support multiple transfer logic buses, appropriate I / O buffer - Google Patents

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Abstract

Ein-Ausgabe-Zwischenspeicher (120), der mehrere Übertragungsbusse unterstützen kann, wobei der Ein-Ausgabe-Zwischenspeicher (120) mit einem Mikroprozessoranschlussstecker (104) durch Übertragungsleitungen (102) verbunden ist, und aufweist:
eine koordinierende Steuerung (122);
eine logische Steuerschaltung (124) zum Empfangen eines Mikroprozessortyp-Signales;
einen ersten Transistor (MN1) und einen zweiten Transistor (MN2), die mit der logischen Steuerschaltung (124) und einem Ein-Ausgabe-Pad (126) des Ein-Ausgabe-Zwischenspeichers (120) gekoppelt sind, wobei beide, der erste und der zweite Transistor (MN1, MN2) von der logischen Steuerschaltung (124) gesteuert werden;
ein erstes Widerstandselement (PR1), das mit einer Anschlussspannungsquelle und einem Anschluss des ersten Transistors (MN1) gekoppelt ist, wobei das erste Widerstandselement von der koordinierenden Steuerung (122) gesteuert wird;
ein zweites Widerstandselement (RNU), das mit einer Anschlussspannungsquelle und einem Anschluss des zweiten Transistors (MN2) gekoppelt ist, wobei das zweite Widerstandselement ebenfalls in der Lage ist, ein externes Steuersignal zur Ermittlung seines Leitfähigkeitsstatus aufzunehmen; und
einen Zwischenspeicher (128) zum Empfangen einer...An output buffer (120) capable of supporting a plurality of transmission buses, the input-output buffer (120) connected to a microprocessor connector (104) through transmission lines (102), and comprising:
a coordinating controller (122);
a logic control circuit (124) for receiving a microprocessor-type signal;
a first transistor (MN1) and a second transistor (MN2) coupled to the logic control circuit (124) and an input-output pad (126) of the input-output latch (120), both the first and second the second transistor (MN1, MN2) is controlled by the logic control circuit (124);
a first resistance element (PR1) coupled to a terminal voltage source and a terminal of the first transistor (MN1), the first resistance element being controlled by the coordinating controller (122);
a second resistance element (RNU) coupled to a terminal voltage source and a terminal of the second transistor (MN2), the second resistance element also being capable of receiving an external control signal to determine its conductivity status; and
a cache memory (128) for receiving a ...

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Description

Die vorliegende Erfindung betrifft einen Ein-Ausgabe-Zwischenspeicher gemäß Anspruch 1 und eine Hauptschaltungsplatinen-Struktur gemäß Anspruch 11, die diesen Ein-Ausgabe-Zwischenspeicher gemäß Anspruch 1 aufweist.The The present invention relates to an input-output buffer according to claim 1 and a main circuit board structure according to claim 11, this input-output buffer according to claim 1 has.

Im Allgemeinen ist ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU) innerhalb eines Personalcomputers in der Lage, mit peripheren Vorrichtungen mittels eines Chipsatzes zu kommunizieren. Der Chipsatz ist ein Zwischenbauelement zum Austausch von Daten und Steuersignalen. Der Chipsatz weist Ein-Ausgabe-Anschlüsse auf, die an einen Datenübertragungsbus gekoppelt sind, wobei der Bus zu einem Anschluss oberhalb einer Hauptschaltungsplatine führt. Daher ist ein beliebiger Mikroprozessor, der in dem Anschluss eingesteckt ist, in der Lage, direkt mit dem Chipsatz zu kommunizieren.in the Generally, it is a microprocessor or central processing unit (CPU) within a personal computer capable of using peripheral devices to communicate by means of a chipset. The chipset is a Intermediate device for exchanging data and control signals. The chipset has I / O ports on, which is connected to a data transfer bus are coupled, the bus to a port above a Main circuit board leads. Therefore, any microprocessor that is plugged into the port is able to communicate directly with the chipset.

Derzeit beinhalten die beiden meist wichtigen Bus-Spezifikationen Gunning-Sende-Empfangs-Logik (GTL+) und Hochgeschwindigkeits-Sende-Empfangs-Logik (HSTL). GTL+ ist eine Standardspezifikation, die von INTEL zur Datenübertragung zwischen einer neuen Generation von ihren Mikroprozessoren und externen Schnittstellen geschaffen wurde. Der GTL+ Bus ist für Hochgeschwindigkeits-Mikroprozessoren geeignet, zum Beispiel für den Pentium II, Pentium III, den Pentium Pro und den Sockel 370. Auf der anderen Seite ist der HSTL-Bus eine alternative Spezifikation, die von einigen Mikroprozessoren verwendet wird. Der GTL+-Bus und der HSTL-Bus sind in der Tat zwei verschiedene Typen von Spezifikationen. Daher ist ein Chipsatz zu benutzen, um mit einem Mikroprozessor eine Schnittstelle zu bilden, der einen GTL+-Bus verwendet, während ein anderer Chipsatz zu benutzen ist, um eine Schnittstelle mit einem Mikroprozessor zu bilden, der einen HSTL-Bus verwendet.Currently, the two most important bus specifications include Gunning Transceiver Logic (GTL +) and High Speed Transceiver Logic (HSTL). GTL + is a standard specification created by INTEL for data transfer between a new generation of its microprocessors and external interfaces. The GTL + bus is suitable for high-speed microprocessors such as the Pentium II, Pentium III, Pentium Pro, and socket 370 , On the other hand, the HSTL bus is an alternative specification used by some microprocessors. The GTL + bus and the HSTL bus are in fact two different types of specifications. Therefore, a chipset should be used to interface with a microprocessor using a GTL + bus while using another chipset to interface with a microprocessor using an HSTL bus.

1 ist ein schematisches Diagramm und zeigt einen GTL+-Datenbus, der einen Mikroprozessor mit einem Chipsatz verbindet. 2 ist ein schematisches Diagramm und zeigt einen HSTL-Bus, der einen anderen Mikroprozessor mit einem Chipsatz verbindet. Zwischen den Übertragungsbussen, die in 1 und 2 gezeigt werden, können einige wenige Ähnlichkeiten gefunden werden. Die Anschlussspannungen VTT sind für beide identisch, beispielsweise VTT = 1,5 V. Auch die Referenzspannungen VREF sind für beide identisch bei etwa 1,0 V (wenn VTT = 1,5 V), oder VREF = 2/3·VTT oder 0,68·VTT. Beide, der GTL+-Bus 12 und der HSTL-Bus 22 benutzen den gleichen Typ von Anschlüssen 14 und 24, die identische Abmessungen aufweisen. Ein Mikroprozessor 16 mit seiner eigenen Leiterplatte 16a ist in 1 gezeigt. Die Leiterplatte 16a ist an den Anschluss 14 oberhalb der Hauptschaltungsplatine derart angeschlossen, dass der Mikroprozessor 16 mit dem Chipsatz 10 verbunden ist. Ähnlich ist in 2 ein Mikroprozessor 26 mit seiner eigenen Leiterplatte 26a gezeigt. Die Leiterplatte 26a ist an den Anschluss 24 oberhalb der Hauptschaltungsplatine derart angeschlossen, dass der Mikroprozessor 26 mit dem Chipsatz 20 verbunden ist. 1 Figure 16 is a schematic diagram showing a GTL + data bus connecting a microprocessor to a chipset. 2 Figure 4 is a schematic diagram showing an HSTL bus connecting another microprocessor to a chipset. Between the transfer buses, the in 1 and 2 a few similarities can be found. The terminal voltages V TT are identical for both, for example, V TT = 1.5 V. Also, the reference voltages V REF are identical for both at about 1.0 V (when V TT = 1.5 V), or V REF = 2 / 3 · V TT or 0.68 · V TT . Both, the GTL + bus 12 and the HSTL bus 22 use the same type of connectors 14 and 24 that have identical dimensions. A microprocessor 16 with his own circuit board 16a is in 1 shown. The circuit board 16a is at the connection 14 above the main circuit board connected such that the microprocessor 16 with the chipset 10 connected is. Similar is in 2 a microprocessor 26 with his own circuit board 26a shown. The circuit board 26a is at the connection 24 above the main circuit board connected such that the microprocessor 26 with the chipset 20 connected is.

Ein Vergleich des GTL+-Bus mit dem HSTL-Bus zeigt, dass ihr Unterschied hauptsächlich in der Anordnung der Übertragungsleitungen liegt. Die GTL+-Übertragungsleitung 12 in 1 hat einen oder zwei Endwiderstände Rtt mit etwa 56 Ohm, um das Niveau der Busspannung zu erhöhen. Da der Widerstand Rtt zudem nahe dem Ende der Übertragungsleitung angeordnet ist, dient der Widerstand auch als ein Abschlusswiderstand, der geeignet ist, einen Signalrücklauf zu verhindern. Auf der anderen Seite weist die HSTL-Übertragungsleitung 22 in 2 zwei Endwiderstände Rtt von etwa 100 Ohm auf, um das Niveau der Busspannung zu erhöhen. Die Widerstände Rtt dienen nicht als Abschlusswiderstände. Die HSTL-Übertragungsleitung 22 beinhaltet ferner zwischen dem Chipsatz 20 und den Ein-Ausgabe (I/O)-Anschlüssen des Mikroprozessors 26 einen Serienwiderstand RS von etwa 22 Ohm. Der Widerstand RS dient hauptsächlich als ein Dämpfer für Übertragungssignale.A comparison of the GTL + bus with the HSTL bus shows that their difference lies mainly in the arrangement of the transmission lines. The GTL + transmission line 12 in 1 has one or two terminating resistors R tt of about 56 ohms to increase the level of the bus voltage. In addition, since the resistor R tt is located near the end of the transmission line, the resistor also serves as a terminating resistor capable of preventing a signal retrace. On the other side, the HSTL transmission line points 22 in 2 two terminating resistors R tt of about 100 ohms to increase the level of the bus voltage. The resistors R tt are not used as terminating resistors. The HSTL transmission line 22 also includes between the chipset 20 and the I / O ports of the microprocessor 26 a series resistance R S of about 22 ohms. The resistor R S serves mainly as a damper for transmission signals.

Die oben erwähnte Beschreibung erläutert, dass der GTL+-Bus und der HSTL-Bus derart konfiguriert sind, um zwei Spezifikationen aus zwei verschiedenen Mikroprozessor-Typen zu ergeben. Als ein Ergebnis müssen verschiedene Chipsätze benutzt werden. Da ein Chipsatz üblicherweise vom Hersteller auf der Hauptplatine eingebaut wird, ist eine Auswahl der Mikroprozessoren für den Anwender begrenzt.The mentioned above Description explains that the GTL + bus and the HSTL bus are configured to two Specifications of two different types of microprocessor. As a result, must different chipsets to be used. As a chipset usually is installed by the manufacturer on the motherboard is a choice of the microprocessors for limited the user.

EP 0 574 991 A1 offenbart ein Datenverarbeitungssystem mit einem Mainboard, das mit einem Sockel zur Installation irgendeiner Art von Mikroprozessor der gleichen Familie versehen ist, wobei die Mikroprozessoren der Familie inkompatibel mit den spezifischen Funktionen der vorbestimmten Mikroprozessor-Pins sind. EP 0 574 991 A1 discloses a data processing system having a mainboard provided with a socket for installation of any type of microprocessor of the same family, the family microprocessors being incompatible with the specific functions of the predetermined microprocessor pins.

WO 93/08532 A2 offenbart ein Mikrocomputersystem, das eine Hauptplatine mit Sockeln für EISA Zusatzplatinen und eine Prozessorplatine umfasst. Das BIOS-Programm für die Prozessorplatine ist auf der Hauptplatine in einem Flash-Speicher gespeichert. Ein permanentes BIOS-Programm, das sich ebenfalls auf der Hauptplatine befindet, hat Programmcode für eine Routine, um zu überprüfen, ob das BIOS im Flash-Speicher für einen speziellen Typ von Prozessorplatine geeignet ist. WO 93/08532 A2 discloses a microcomputer system including a motherboard with EISA daughterboard sockets and a processor board. The processor board BIOS program is stored on the motherboard in flash memory. A permanent BIOS program, also located on the motherboard, has program code for a routine to check if the BIOS in flash memory is suitable for a particular type of processor board.

US 4,287,563 A offenbart eine Mikropprozessor-Schnittstellenschaltung, die es ermöglicht, einzelne periphere und Speicher-Vorrichtung mit mindestens zwei verschiedenen Typen von Mikroprozessor zu nutzen. Die Schnittstelle enthält einen Riegel, der den Zustand eines Steuersignals, das an die periphere/Speicher-Vorrichtung geliefert wird, durch den Mikroprozessor verriegelt. US 4,287,563 A discloses a microppro processor interface circuit, which makes it possible to use single peripheral and memory device with at least two different types of microprocessor. The interface includes a latch which latches the state of a control signal provided to the peripheral / storage device by the microprocessor.

Im Stand der Technik ergibt sich das Problem, das die verschiedenen Standards für verschiedene Übertragungsbusse verschiedenartige Mikroprozessor-Typen erfordern, die jeweils an einen dieser Standards gebunden sind. Dieses Problem wird durch die vorliegende Erfindung gemäß Anspruch 1 und gemäß Anspruch 11 gelöst, wobei die vorliegende Erfindung einen Ein-Ausgabe-Zwischenspeicher und eine Hauptschaltungsplatinen-Struktur mit diesem Ein-Ausgabe-Zwischenspeicher bereitstellt, der verschiedene Übertragungsbusse unterstützt und damit diese Bindung von Mikroprozessor-Typ an den jeweiligen Bus-Standard aufhebt, so dass ein Anwender in der Auswahl des Typs des Mikroprozessors frei ist.in the The prior art gives rise to the problem that the various Standards for different transmission buses Different types of microprocessor require each are bound to one of these standards. This problem is going through the present invention according to claim 1 and according to claim 11 solved, the present invention provides an input-output buffer and a main circuit board structure with this input-output buffer which provides various transfer buses supported and thus this binding of microprocessor type to the respective bus standard picks up, leaving a user in the selection of the type of microprocessor free is.

Die Erfindung liefert einen Ein-Ausgabe-Zwischenspeicher, der zur Erfassung des Typs eines Mikroprozessors geeignet ist, der in dem Anschluss auf einer Hauptschaltungsplatine eingesteckt ist. Ist der Typ des Mikroprozessors erst einmal bekannt, dann kann automatisch ein passender Widerstand an die Ein-/Ausgabe-Anschlüsse eines Chipsatzes angeschlossen werden, um den Übertragungsbus dieses speziellen Typs Mikroprozessors zu betreiben.The The invention provides an input-output buffer for detection of the type of microprocessor used in the terminal is plugged into a main circuit board. Is the type of Once known microprocessor, then automatically a matching Resistor connected to the input / output terminals of a chipset be to the transfer bus operate this special type of microprocessor.

Die Erfindung liefert zudem einen Ein-Ausgabe-Zwischenspeicher, der zur Einstellung der Größe des Widerstandes geeignet ist, der an den Ein-Ausgabe-Anschlüssen eines Chipsatzes angeschlossen ist. Der gleiche Chipsatz kann daher zum Betreiben verschiedener Typen von Mikroprozessoren benutzt werden, die jeweils eine unterschiedliche Übertragungsbus-Spezifikation besitzen.The The invention also provides an input-output buffer that for adjusting the size of the resistor which is connected to the input-output terminals of a chipset is. The same chipset can therefore be used to operate different Types of microprocessors are used, each having a different transmission bus specification.

Die Erfindung liefert auch einen Ein-Ausgabe-Zwischenspeicher, der spezielle Schaltungen aufweist, die zur Verminderung unerwünschter Rückläufe von einem Übertragungsbus und zur Absenkung des Stromverbrauchs geeignet sind.The The invention also provides an input-output buffer which is special Circuits having the purpose of reducing unwanted returns from a transmission bus and are suitable for lowering the power consumption.

Zur Erreichung dieser und anderer Vorteile und in Übereinstimmung mit dem Ziel dieser Erfindung, wie sie hier dargestellt und ausführlich beschrieben ist, liefert die Erfindung einen Ein-Ausgabe-Zwischenspeicher, der zur Unterstützung mehrerer Übertragungsbusse geeignet ist. Der Ein-Ausgabe-Zwischenspeicher ist durch mehrere Übertragungsleitungen mit verschiedenen Anschlüssen eines Anschlusssteckers eines Mikroprozessors verbunden. Der Ein-Ausgabe-Zwischenspeicher umfasst eine koordinierende Steuerung; eine logische Steuerschaltung zum Empfangen eines Mikroprozessortyp-Signals von einem Mikroprozessor; einen ersten Transistor und einen zweiten Transistor, bei denen ein Anschluss eines jeden Transistors mit einem Ein-Ausgabe-Pad des Ein-Ausgabe-Zwischenspeichers gekoppelt ist, während ein anderer Anschluss geerdet ist und ein Steueranschluss eines jeden Transistors mit der logischen Steuerschaltung gekoppelt ist; ein erstes Widerstandselement mit drei Anschlüssen, wobei ein Anschluss mit einer Anschlussspannungsquelle gekoppelt ist, während ein anderer Anschluss mit einem Anschluss des ersten Transistors gekoppelt ist, und ein Steueranschluss des ersten Widerstandselementes mit der koordinierenden Steuerung gekoppelt ist; ein zweites Widerstandselement mit drei Anschlüssen, wobei ein Anschluss mit einer Anschlussspannungsquelle gekoppelt ist, während ein anderer Anschluss mit einem Anschluss des zweiten Transistors gekoppelt ist; wobei ein Steueranschluss des zweiten Widerstandselementes in der Lage ist, ein Steuersignal zu empfangen, so dass die elektrische Leitfähigkeit des zweiten Widerstandselementes eingestellt werden kann; und einen Zwischenspeicher mit drei Anschlüssen, wobei ein Anschluss mit dem Ein-Ausgabe-Pad gekoppelt ist, wobei ein Anschluss mit der Referenzspannung und ein Anschluss mit der koordinierenden Steuerung gekoppelt ist. Der Zwischenspeicher empfängt ein Signal von dem Eingabe-Pad und vergleicht das Signal mit der Referenzspannung, um eine Ausgabespannung zu erzeugen. Die Ausgabespannung wird zu der koordinierenden Steuerung gesendet, so dass der Widerstand des ersten Widerstandselementes entsprechend eingestellt wird.to Achieve these and other benefits and in line with the goal of this invention as illustrated and described in detail herein is the invention provides an input-output buffer, the for support several transmission buses suitable is. The input-output buffer is through several transmission lines with different connections connected to a connector of a microprocessor. The input-output buffer includes a coordinating controller; a logical control circuit for receiving a microprocessor-type signal from a microprocessor; a first transistor and a second transistor, in which one terminal of each transistor with an input-output pad the input / output buffer is coupled while another connection is grounded and a control terminal of a each transistor is coupled to the logic control circuit; a first resistor element with three terminals, wherein a terminal with a terminal voltage source is coupled while another terminal is coupled to a terminal of the first transistor, and a Control terminal of the first resistive element with the coordinating control is coupled; a second resistance element with three terminals, wherein a terminal is coupled to a terminal voltage source, while another terminal having a terminal of the second transistor is coupled; wherein a control terminal of the second resistive element is able to receive a control signal, so that the electrical conductivity the second resistance element can be adjusted; and one Buffer with three connections, wherein a terminal is coupled to the input-output pad, wherein one terminal with the reference voltage and one terminal with the coordinating control is coupled. The cache receives Signal from the input pad and compares the signal to the reference voltage, to generate an output voltage. The output voltage becomes too sent to the coordinating controller so that the resistance of the first resistance element is set accordingly.

Wenn das Erkennungssignal von dem Mikroprozessor bei einem ersten Spannungsniveau ist, beispielsweise bei einem logischen Status von „1”, dann bleiben sowohl der erste Transistor als auch der zweite Widerstand leitend. Die Übertragungsleitung ist beispielsweise gemäß der HSTL-Bus-Spezifikation konfiguriert. Wenn jedoch das Erkennungssignal von dem Mikroprozessor bei einem zweiten Spannungsniveau ist, beispielsweise bei einem logischen Status von „0”, dann bleiben alle, der erste Transistor, der zweite Transistor und der erste Widerstand leitend. Die Übertragungsleitung ist beispielsweise gemäß der GTL+-Bus-Spezifikation konfiguriert.If the detection signal from the microprocessor at a first voltage level is, for example, at a logical status of "1", then Both the first transistor and the second resistor remain conductive. The transmission line is for example, according to the HSTL bus specification configured. However, if the detection signal from the microprocessor at a second voltage level, for example at a logical status of "0", then stay all, the first transistor, the second transistor and the first resistance conductive. The transmission line is configured according to the GTL + bus specification, for example.

Die begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis der Erfindung zu liefern, und sie sind eingegliedert und stellen einen Teil dieser Beschreibung dar. Die Zeichnungen erläutern erfindungsgemäße Ausführungsformen und dienen, zusammen mit der Beschreibung, zur Erläuterung der Grundlagen der Erfindung. In den Zeichnungen istThe accompanying drawings are attached to provide a better understanding of Invention, and they are incorporated and make up a part of this description. The drawings illustrate embodiments of the invention and serve, together with the description, for explanation the basics of the invention. In the drawings is

1 ein schematisches Diagramm und zeigt einen GTL+-Datenübertragungsbus gemäß dem Stand der Technik, der einen Mikroprozessor mit einem Chipsatz verbindet; 1 a schematic diagram showing a GTL + Datenübertragungsbus according to the prior art connecting a microprocessor to a chipset;

2 ein schematisches Diagramm und zeigt einen HSTL-Datenübertragungsbus gemäß dem Stand der Technik, der einen anderen Mikroprozessor mit einem Chipsatz verbindet; 2 a schematic diagram showing a HSTL data transfer bus according to the prior art, which connects another microprocessor with a chipset;

3 ein schematisches Diagramm und zeigt die Verbindungsleitungen zwischen einem Ein-Ausgabe-Zwischenspeicher, einem Chipsatz und einem Mikroprozessor; 3 a schematic diagram showing the connection lines between an input-output buffer, a chipset and a microprocessor;

4 ein schematisches Diagramm und zeigt die internen Verbindungen zwischen verschiedenen Elementen innerhalb des erfindungsgemäßen Ein-Ausgabe-Zwischenspeichers; und 4 a schematic diagram showing the internal connections between various elements within the input-output buffer according to the invention; and

5 ein schematisches Diagramm und zeigt eine Ausgabe-Wellenform mit einem verminderten Rücklaufsignal, das von der kombinierten Funktion der koordinierenden Steuerung und den Widerständen innerhalb des erfindungsgemäßen Ein-Ausgabe-Zwischenspeichers herrührt. 5 12 is a schematic diagram showing an output waveform having a reduced return signal resulting from the combined function of the coordinating controller and the resistors within the input / output buffer of the present invention.

Im Folgenden wird ausführlich auf die gegenwärtig bevorzugten Ausführungsformen der Erfindung Bezug genommen, die beispielhaft in den begleitenden Zeichnungen erläutert werden. Wo immer möglich werden die gleichen Bezugszeichen sowohl in den Zeichnungen als auch in der Beschreibung verwendet, um auf die gleichen oder ähnlichen Teile hinzuweisen.in the The following will be in detail on the present preferred embodiments of the invention, by way of example in the accompanying Drawings explained become. Wherever possible the same reference numbers will be used both in the drawings as well Also used in the description to refer to the same or similar To point out parts.

3 ist ein schematisches Diagramm und zeigt die Verbindungsleitungen zwischen einem Ein-Ausgabe-Zwischenspeicher, einem Chipsatz und einem Mikroprozessor. Wie in 3 gezeigt, ist ein Ein-Ausgabe-Zwischenspeicher 120 innerhalb eines Chipsatzes 110 oberhalb einer Hauptplatine 100 mit einem Mikroprozessor-Modul mittels Übertragungsleitungen 102 verbunden. Erfindungsgemäß fallen der übliche Endwiderstand Rtt und der Serienwiderstand RS weg, die normalerweise zu einer Schaltung auf einer Hauptplatine gehören. Nichtsdestoweniger ist der Chipsatz 120 in der Lage, beide GTL+- und HSTL-Übertragungslogikbusse zu unterstützen. Zusätzlich kann ein Widerstand RS (nicht gezeigt) abhängig vom aktuellen Bedarf zwischen einem Ausgang des Zwischenspeichers 120 und der Übertragungsleitung 102 hinzugefügt werden. 3 Fig. 12 is a schematic diagram showing the connection lines between an input-output buffer, a chipset, and a microprocessor. As in 3 is an input / output buffer 120 within a chipset 110 above a motherboard 100 with a microprocessor module via transmission lines 102 connected. According to the invention, the usual terminal resistance R tt and the series resistance R S are eliminated, which normally belong to a circuit on a motherboard. Nonetheless, the chipset is 120 able to support both GTL + and HSTL transmission logic buses. In addition, a resistor R S (not shown) may be connected between an output of the latch, depending on the current need 120 and the transmission line 102 to be added.

Da ein Mikroprozessor für Datenübertragungen über Hundert Anschlüsse aufweisen kann, spart die Entfernung des Endwiderstandes Rtt und des Serienwiderstandes RS Herstellungskosten und vermindert die Komplexität der Verbindungsleitungen auf der Hauptplatine. Das Folgende ist eine detaillierte Beschreibung eines Layouts des Ein-Ausgabe-Zwischenspeichers, der gleichzeitig den GTL+- als auch den HSTL-Übertragungslogikbus unterstützt.Since a microprocessor can have hundreds of ports for data transmission, the removal of the terminal resistor R tt and the series resistor R S saves manufacturing costs and reduces the complexity of the interconnect lines on the motherboard. The following is a detailed description of a layout of the input-output buffer that simultaneously supports the GTL + and the HSTL transfer logic buses.

4 ist ein schematisches Diagramm und zeigt die internen Verbindungen zwischen verschiedenen Elementen innerhalb des erfindungsgemäßen Ein-Ausgabe-Zwischenspeichers. 4 Figure 3 is a schematic diagram showing the internal connections between various elements within the input / output buffer of the present invention.

Der erfindungsgemäße Ein-Ausgabe-Zwischenspeicher 120 ist mittels der Übertragungsleitungen 102 mit einem Mikroprozessoranschlussstecker 104 verbunden. Der Ein-Ausgabe-Zwischenspeicher 120 beinhaltet eine koordinierende Steuerung 122, eine logische Steuerschaltung 124, einen ersten Transistor MN1, einen zweiten Transistor MN2, ein Ein-Ausgabe-Pad 126, einen ersten steuerbaren Widerstand PR1, einen zweiten steuerbaren Widerstand RNU und einen Zwischenspeicher 128. Die logische Steuerschaltung 124 hat einen Eingabeanschluss zur Aufnahme eines Mikroprozessortyp-Signals K7, wenn ein bestimmter Mikroprozessor-Typ in den Anschlussstecker 104 eingesteckt ist. Von diesem Signal K7 kann die logische Steuerschaltung 124 den Mikroprozessor-Typ identifizieren, so dass der Ein-Ausgabe-Zwischenspeicher entsprechend ansprechen kann. Der erste Transistor MN1 bzw. der zweite Transistor MN2 sind mit der logischen Steuerschaltung bzw. dem Ein-Ausgabe-Pad gekoppelt. Beide, der erste Transistor MN1 und der zweite Transistor MN2 werden von der logischen Steuerschaltung 124 gesteuert. Die Durchgänge der Transistoren MN1 und MN2 können abhängig von dem Signal K7 geöffnet oder geschlossen werden. Der erste und der zweite Transistor MN1 und MN2 können zum Beispiel NMOS-Transistoren sein.The input-output buffer according to the invention 120 is by means of the transmission lines 102 with a microprocessor connector 104 connected. The input-output buffer 120 includes a coordinating controller 122 , a logical control circuit 124 , a first transistor MN1, a second transistor MN2, an input-output pad 126 , a first controllable resistor PR1, a second controllable resistor RNU and a latch 128 , The logical control circuit 124 has an input port for receiving a microprocessor-type signal K7 when a particular type of microprocessor enters the connector 104 is plugged in. From this signal K7, the logical control circuit 124 identify the microprocessor type so that the I / O buffer can respond accordingly. The first transistor MN1 and the second transistor MN2 are coupled to the logic control circuit and the input-output pad, respectively. Both the first transistor MN1 and the second transistor MN2 are controlled by the logic control circuit 124 controlled. The passages of the transistors MN1 and MN2 may be opened or closed depending on the signal K7. The first and second transistors MN1 and MN2 may be, for example, NMOS transistors.

Der erste Widerstand PR1 ist mit einer Anschlussspannungsquelle VTT und einem Ende des ersten Transistors MN1 gekoppelt. Die Leitfähigkeit des ersten Widerstandes PR1 kann mit Signalen von der koordinierenden Steuerung 122 an einen Steueranschluss des Widerstandes PR1 geändert werden. Beispielsweise kann eine Spannung von etwa 1,5 V an der Anschlussspannungsquelle VTT angelegt werden, und der Widerstand PR1 kann ein NMOS-Transistor sein. Der zweite Widerstand RNU ist an eine Anschlussspannungsquelle VTT und an einem Ende des zweiten Transistors MN2 gekoppelt. Der zweite Widerstand RNU weist ebenfalls einen dritten Anschluss auf zum Empfangen eines Steuersignals PU, das die Leitfähigkeit des Widerstandes RNU selber zu steuern geeignet ist. Der gleichwertige Widerstand des zweiten Widerstandes RNU beträgt etwa 100 Ohm und ist abhängig von der Spezifikation des Übertragungsbusses. Der Widerstand RNU kann entweder unter Verwendung eines PMOS- oder eines NMOS-Transistors implementiert sein. Alternativ kann der Widerstand RNU unter Verwendung eines Widerstandes und einem PMOS Transistor implementiert sein, die seriell miteinander und mit dem Widerstand mit einem Widerstandswert von etwa 80 Ohm verbunden sind.The first resistor PR1 is coupled to a terminal voltage source V TT and one end of the first transistor MN1. The conductivity of the first resistor PR1 can be controlled by signals from the coordinating controller 122 be changed to a control terminal of the resistor PR1. For example, a voltage of about 1.5V may be applied to the terminal voltage source V TT , and the resistor PR1 may be an NMOS transistor. The second resistor RNU is coupled to a terminal voltage source V TT and to one end of the second transistor MN2. The second resistor RNU also has a third terminal for receiving a control signal PU, which is suitable for controlling the conductivity of the resistor RNU itself. The equivalent resistance of the second resistor RNU is about 100 ohms and depends on the specification of the transfer bus. The resistor RNU may be implemented using either a PMOS or an NMOS transistor. Alternatively, the resistor RNU may be implemented using a resistor and a PMOS transistor connected in series with each other and with the resistor having a resistance of about 80 Ohm are connected.

Der Zwischenspeicher 128 hat zwei Eingabeanschlüsse und einen Ausgabeanschluss. Einer der Eingabeanschlüsse ist mit dem Ein-Ausgabe-Pad 126 zum Empfangen einer Signalspannung VIN verbunden. Der andere Eingabeanschluss ist mit der Referenzspannung VREF verbunden. Die Signalspannung VIN wird mit der Referenzspannung verglichen, um ein Spannungssignal V zu erzeugen. Das Spannungssignal V wird zur koordinierenden Steuerung 122 gesendet, so dass der Widerstandswert des ersten Widerstandes PR1 entsprechend angepasst werden kann. Im Allgemeinen kann der Widerstandswert der Widerstände PR1, RNU und der Transistoren MN1, MN2 gemäß der aktuellen Spezifikation des zu unterstützenden einzelnen Logik-Busses ausgelegt werden.The cache 128 has two input ports and one output port. One of the input terminals is with the input-output pad 126 connected to receive a signal voltage V IN . The other input terminal is connected to the reference voltage V REF . The signal voltage V IN is compared with the reference voltage to generate a voltage signal V. The voltage signal V becomes the coordinating control 122 is sent, so that the resistance of the first resistor PR1 can be adjusted accordingly. In general, the resistance of resistors PR1, RNU and transistors MN1, MN2 can be designed according to the current specification of the single logic bus to be supported.

Wenn das Mikroprozessortyp-Signal K7, das von der logischen Steuerschaltung 124 empfangen wird, bei einem ersten Potential wie einem logischen Status von „1” ist, sind die Durchgänge von beiden, vom ersten Transistor MN1 und vom zweiten Widerstand RNU, leitend. Die Übertragungsleitung 102 wird gemäß der Spezifikation des ersten Typs des Übertragungsbusses funktionieren. Wenn der RNU-Widerstand auf etwa 100 Ohm ausgelegt ist, während der gleichwertige Widerstand auf etwa 22 Ohm ausgelegt ist, dann ist der erste Typ des Übertragungsbusses in der Tat ein HSTL-Bus. Auf der anderen Seite sind, wenn das Signal K7, das von der logischen Steuerschaltung 124 empfangen wird, bei einem zweiten Potential ist wie einem logischen Status von „0”, die Durchgänge des ersten Transistors MN1, des zweiten Transistors MN2 und der erste Widerstand PR1 alle leitend. Die Übertragungsleitung 102 wird gemäß der Spezifikation des zweiten Typs des Übertragungsbusses, beispielsweise ein GTL+-Bus, funktionieren.If the microprocessor type signal K7, that of the logic control circuit 124 is at a first potential such as a logic state of "1", the passages of both, the first transistor MN1 and the second resistor RNU, are conductive. The transmission line 102 will work according to the specification of the first type of transfer bus. If the RNU resistor is rated at about 100 ohms while the equivalent resistor is rated at about 22 ohms, then the first type of transfer bus is indeed an HSTL bus. On the other hand, if the signal K7, that of the logic control circuit 124 is received, at a second potential is like a logic state of "0", the passages of the first transistor MN1, the second transistor MN2 and the first resistor PR1 all conductive. The transmission line 102 will work according to the specification of the second type of transmission bus, for example a GTL + bus.

Im folgendem werden die beiden Hauptübertragungsbus-Spezifikationen, einschließlich den GTL+-Bus und den HSTL-Bus, verwendet, um die Ausführungsformen dieser Erfindung zu erläutern.in the Following are the two main transmission bus specifications, including the GTL + bus and the HSTL bus, used to the embodiments to explain this invention.

Wenn, wie in 4 gezeigt, ein Mikroprozessor, der mit einer HSTL-Bus-Spezifikation arbeitet, in dem Anschlussstecker 104 eingesteckt ist, dann wird ein Signal zu dem Mikroprozessortyp-Anschluss K7 der logischen Steuerschaltung 124 gesandt. Vorausgesetzt, dass ein logischer Status von „1” einen Mikroprozessor darstellt, der einen HSTL Bus verwendet, werden der Widerstand RNU und der Transistor MN1 derart geschalten, dass sie leitend sind. Der Widerstand RNU und der Transistor MN1 werden die Hauptarbeitsbestandteile des Ein-Ausgabe-Zwischenspeichers 120. Der Widerstandswert des Transistors MN1 ist im leitenden Zustand derart ausgelegt, dass er etwa gleich der Summe aus dem Serienwiderstand RS und dem Widerstandswert ist, wenn der Ein-Ausgabe-Zwischenspeicher leitend ist, wie in 2 gezeigt wird. Daher wird der Widerstand RS auf der Hauptplatine nicht mehr länger benötigt. Zusätzlich kann der Widerstand RNU ausgelegt werden, einen Widerstandswert von etwa 100 Ohm auf zu weisen und als Endwiderstand zu dienen. Nach geeigneter Einstellung kann der Widerstand RNU in dem von der Busspezifikation gefordertem Bereich fallen. Darum wird eine zu dem HSTL-Bus in 2 gleichwertige Schaltung ohne der Notwendigkeit eines Endwiderstandes RTT und eines Serienwiderstandes RS auf der Hauptplatine gebildet.If, as in 4 a microprocessor operating with an HSTL bus specification is shown in the connector 104 is plugged, then a signal to the microprocessor-type terminal K7 of the logic control circuit 124 sent. Provided that a logic state of "1" represents a microprocessor using an HSTL bus, the resistor RNU and the transistor MN1 are switched to be conductive. The resistor RNU and the transistor MN1 become the main operating components of the input-output buffer 120 , The resistance of the transistor MN1 in the conductive state is designed to be approximately equal to the sum of the series resistance R s and the resistance value when the input-output buffer is conductive, as in FIG 2 will be shown. Therefore, the resistance R S on the motherboard is no longer needed. In addition, the resistor RNU can be designed to have a resistance of about 100 ohms and to serve as a terminal resistor. After appropriate adjustment, the resistor RNU may fall within the range required by the bus specification. That is why one to the HSTL bus in 2 equivalent circuit without the need for a terminal resistor R TT and a series resistor R S formed on the motherboard.

In ähnlicher Weise wird, wie in 4 gezeigt, ein Signal, wenn ein Mikroprozessor, der mit einer GTL+-Bus-Spezifikation arbeitet, in dem Anschlussstecker 104 eingesteckt ist, zu dem Mikroprozessortyp-Anschluss K7 der logischen Steuerschaltung 124 gesandt. Vorausgesetzt, dass ein logischer Status von „0” einen Mikroprozessor darstellt, der einen GTL+-Bus verwendet, werden der Widerstand PR1 und die Transistoren MN1 und MN2 angeschaltet. Daher werden der Widerstand PR1 und die Transistoren MN1 und MN2 leitend sein und werden die Hauptarbeitsbestandteile des Ein-Ausgabe-Zwischenspeichers 120. Der Widerstand RNU ist nun abgesperrt. Der kombinierte Widerstandswert des Widerstandes PR1 und der Transistoren MN1 und MN2 kann derart ausgelegt werden, dass er gleich dem Widerstandswert, wie bei dem GTL+-Bus in 1 gesehen, ist. Daher wird der End- und Abschlusswiderstand RTT auf der Hauptplatine nicht mehr langer benötigt.Similarly, as in 4 shown a signal when a microprocessor working with a GTL + bus specification, in the connector 104 is plugged to the microprocessor-type terminal K7 of the logic control circuit 124 sent. Provided that a logic state of "0" represents a microprocessor using a GTL + bus, the resistor PR1 and the transistors MN1 and MN2 are turned on. Therefore, the resistor PR1 and the transistors MN1 and MN2 will be conductive and become the main operating components of the input-output buffer 120 , The resistor RNU is now blocked. The combined resistance of the resistor PR1 and the transistors MN1 and MN2 may be designed to be equal to the resistance value as in the GTL + bus in FIG 1 seen, is. Therefore, the terminating resistor R TT on the motherboard is no longer needed.

Kurz gesagt, wenn das Mikroprozessormodul 130 in dem Anschlussstecker 104 eingesteckt ist, dann wird ein Signal zu dem Anschluss K7 der logischen Steuerschaltung 124 gesandt, das über den Typ des verwendeten Mikroprozessors informiert. Als Antwort werden einige Komponenten, die aus der aus den Widerständen PR1 und RNU und den Transistoren MN1 und MN2 bestehenden Gruppe ausgewählt werden, leitend geschalten und erzeugen eine geeignete Umgebung zum Betreiben eines Mikroprozessors. Daher kann der Ein-Ausgabe-Zwischenspeicher durch die Erzeugung eines Mikroprozessortyp-Signals K7 mindestens diese beiden Typen von Übertragungslogikbussen unterstützen. Zusätzlich wird dann, wenn die GTL+-Übertragungslogik-Konfiguration gewählt ist, die koordinierende Steuerung 122 zur Reduzierung von Rückläufen in der Schaltung und der Reduzierung des Stromverbrauches aktiviert.In short, if the microprocessor module 130 in the connector 104 is plugged, then a signal to the terminal K7 of the logic control circuit 124 sent informing about the type of the used microprocessor. In response, some components selected from the group consisting of resistors PR1 and RNU and transistors MN1 and MN2 are turned on and generate a suitable environment for operating a microprocessor. Therefore, by generating a microprocessor-type signal K7, the I / O buffer can support at least these two types of transfer logic buses. In addition, when the GTL + transmission logic configuration is selected, the coordinating control is 122 to reduce feedback in the circuit and reduce power consumption.

Der Widerstand PR1 kann mit Verwendung eines PMOS Transistors realisiert werden. Wenn die Spannung des Ein-Ausgabe-Pad's 126 eine Spannung von etwa 1,0 V bis 1,5 V ist, dann gibt die koordinierende Steuerung ein Ausgabesignal mit 0 V aus, so dass der Widerstand PR1 bei einem Widerstandswert von 100 bis 200 Ohm leitend ist. Sobald die Spannung am Ein-Ausgabe-Pad 126 auf eine Spannung unter 1,0 V fällt, wachst nach und nach die Steuerspannung des PMOS-Transistors, der als Widerstandselement PR1 dient. Infolgedessen wachst auch der gleichwertige Widerstandswert des PMOS-Transistors. Nach fünf bis zehn Nano-Sekunden wird der PMOS-Transistor scheinbar nicht-leitend.The resistor PR1 can be realized using a PMOS transistor. When the voltage of the input-output pad 126 is a voltage of about 1.0V to 1.5V, then the coordinating controller outputs an output signal of 0V, such that the resistor PR1 is conductive at a resistance of 100 to 200 ohms. Once the voltage on the input-output pad 126 falls to a voltage below 1.0 V, gradually increases the control voltage of the PMOS transistor, which serves as a resistance element PR1. As a result, the equivalent resistance of the PMOS transistor also grows. After five to ten nanoseconds, the PMOS transistor appears to be nonconductive.

Der Einsatz eines aktiv schaltbaren Widerstandes vom Typ PR1 weist den Vorteil auf, dass Signal Rückläufe auf eine Spannung von unter etwa 0,4 V runtergeregelt werden. 5 ist eine graphische Darstellung einer Ausgabe-Wellenform von einem Ein-Ausgabe-Zwischenspeicher mit der GTL+-Bus-Konfiguration und zeigt eine gewisse Rücklauf-Reduzierung. Wie in 5 gezeigt, ist die Spitzenspannung (0,4 V) am Punkt A des ersten Rücksprunges immer noch ziemlich nahe der Grundspannung VOL (0,2 V).The use of an actively switchable resistor type PR1 has the advantage that signal returns are regulated down to a voltage of less than about 0.4V. 5 FIG. 12 is a graphical representation of an output waveform from an input-output latch having the GTL + bus configuration and showing some retrace reduction. FIG. As in 5 The peak voltage (0.4V) at point A of the first return is still quite close to the fundamental voltage V OL (0.2V).

Zusammenfassend beinhaltet der erfindungsgemäße Ein-Ausgabe-Zwischenspeicher mindestens die folgenden Vorteile:

  • 1. Der Ein-Ausgabe-Zwischenspeicher ist in der Lage den Mikroprozessor-Typ zu erfassen, der in dem Anschlussstecker auf der Hauptschaltungsplatine eingesteckt ist. Ist der Typ des Mikroprozessors einmal erkannt, dann kann die geeignete Größe des Widerstandwertes an den Ein-Ausgabe-Anschlüssen des Chipsatzes angeschlossen werden, um den Übertragungsbus für diesen bestimmten Typ von Mikroprozessor zu betreiben.
  • 2. Da der Ein-Ausgabe-Zwischenspeicher in der Lage ist, die Größe des Widerstandwertes, der an den Ein-Ausgabe-Anschlüssen des Chipsatzes angeschlossen ist, einzustellen, können unterschiedliche Typen von Mikroprozessoren die gleiche Schaltungsplatine verwenden.
  • 3. Da der gleiche Chipsatz bei Mikroprozessor-Systemen verwendet werden kann, die unterschiedliche Busspezifikationen besitzen, ist die Auslegung und die Produktion der Hauptschaltungsplatine einfacher.
  • 4. Da gleichwertige Endwiderstände, Anschlusswiderstände und Serienwiderstände innerhalb des Ein-Ausgabe-Zwischenspeichers auf dem Chipsatz zusammengestellt werden, können viele Widerstände entfallen, die normalerweise einer üblichen Hauptschaltungsplatine zugeordnet werden. Deshalb sind die Herstellungskosten vermindert und ist die Komplexität der Leitungsverbindungen auf einer Hauptschaltungsplatine stark vereinfacht.
In summary, the input / output buffer according to the invention contains at least the following advantages:
  • 1. The input-output buffer is capable of detecting the type of microprocessor plugged into the connector on the main circuit board. Once the type of microprocessor has been recognized, the appropriate size of resistance value can be connected to the chipset's I / O port to operate the transfer bus for that particular type of microprocessor.
  • 2. Since the input-output buffer is capable of adjusting the size of the resistance value connected to the input-output terminals of the chipset, different types of microprocessors may use the same circuit board.
  • 3. Since the same chipset can be used with microprocessor systems having different bus specifications, the design and production of the main circuit board is simpler.
  • 4. Since equivalent terminating resistances, terminal resistances and series resistances are assembled within the input / output buffer on the chipset, many resistors normally associated with a common main circuit board can be eliminated. Therefore, the manufacturing cost is reduced and the complexity of the line connections on a main circuit board is greatly simplified.

Claims (18)

Ein-Ausgabe-Zwischenspeicher (120), der mehrere Übertragungsbusse unterstützen kann, wobei der Ein-Ausgabe-Zwischenspeicher (120) mit einem Mikroprozessoranschlussstecker (104) durch Übertragungsleitungen (102) verbunden ist, und aufweist: eine koordinierende Steuerung (122); eine logische Steuerschaltung (124) zum Empfangen eines Mikroprozessortyp-Signales; einen ersten Transistor (MN1) und einen zweiten Transistor (MN2), die mit der logischen Steuerschaltung (124) und einem Ein-Ausgabe-Pad (126) des Ein-Ausgabe-Zwischenspeichers (120) gekoppelt sind, wobei beide, der erste und der zweite Transistor (MN1, MN2) von der logischen Steuerschaltung (124) gesteuert werden; ein erstes Widerstandselement (PR1), das mit einer Anschlussspannungsquelle und einem Anschluss des ersten Transistors (MN1) gekoppelt ist, wobei das erste Widerstandselement von der koordinierenden Steuerung (122) gesteuert wird; ein zweites Widerstandselement (RNU), das mit einer Anschlussspannungsquelle und einem Anschluss des zweiten Transistors (MN2) gekoppelt ist, wobei das zweite Widerstandselement ebenfalls in der Lage ist, ein externes Steuersignal zur Ermittlung seines Leitfähigkeitsstatus aufzunehmen; und einen Zwischenspeicher (128) zum Empfangen einer Signalspannung, wobei ein Eingabeanschluss mit einer Referenzspannung (VREF) verbunden ist, und wobei die Signalspannung mit der Referenzspannung (VREF) verglichen wird, um eine Ausgabespannung für die koordinierende Steuerung zu erzeugen, worauf die koordinierende Steuerung dann den Widerstandswert des ersten Widerstandselementes gemäß der Ausgabespannung des Zwischenspeichers verändert, wobei dann, wenn das Mikroprozessor-Erfassungssignal bei einem ersten Spannungsniveau ist, der erste Transistor (MN1) und das zweite Widerstandselement leitend sind, so dass die Übertragungsleitung der Spezifikation eines ersten Übertragungsbusses folgt, wohingegen dann, wenn das Mikroprozessor-Erkennungssignal bei einem zweiten Spannungsniveau ist, der erste Transistor (MN1), der zweite Transistor (MH2) und das erste Widerstandselement alle leitend sind, so dass die Übertragungsleitung (102) der Spezifikation eines zweiten Übertragungsbusses folgt.Input / output buffer ( 120 ), which can support a plurality of transmission buses, wherein the input-output buffer ( 120 ) with a microprocessor connector ( 104 ) through transmission lines ( 102 ) and comprising: a coordinating controller ( 122 ); a logical control circuit ( 124 ) for receiving a microprocessor-type signal; a first transistor (MN1) and a second transistor (MN2) connected to the logic control circuit (MN1) 124 ) and an input / output pad ( 126 ) of the input / output buffer ( 120 ), both of the first and second transistors (MN1, MN2) being connected by the logic control circuit ( 124 ) to be controlled; a first resistance element (PR1) coupled to a terminal voltage source and a terminal of the first transistor (MN1), the first resistance element being provided by the coordinating controller (PR1); 122 ) is controlled; a second resistance element (RNU) coupled to a terminal voltage source and a terminal of the second transistor (MN2), the second resistance element also being capable of receiving an external control signal to determine its conductivity status; and a cache ( 128 ) for receiving a signal voltage, wherein an input terminal is connected to a reference voltage (V REF ), and wherein the signal voltage is compared with the reference voltage (V REF ) to generate an output voltage for the coordinating control, whereupon the coordinating controller then sets the resistance value When the microprocessor detection signal is at a first voltage level, the first transistor (MN1) and the second resistive element are conductive, so that the transmission line follows the specification of a first transmission bus, whereas then when the microprocessor detection signal is at a second voltage level, the first transistor (MN1), the second transistor (MH2) and the first resistive element are all conductive so that the transmission line ( 102 ) follows the specification of a second transmission bus. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, worin der erste Transistor (MN1) und der zweite Transistor (MN2) NMOS-Transistoren sind.Input / output buffer ( 120 ) according to claim 1, wherein the first transistor (MN1) and the second transistor (MN2) are NMOS transistors. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, worin der gleichwertige Widerstandswert des zweiten Widerstandselementes etwa 100 Ohm beträgt.Input / output buffer ( 120 ) according to claim 1, wherein the equivalent resistance of the second resistive element is about 100 ohms. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, worin das zweite Widerstandselement unter Verwendung eines NMOS-Transistors realisiert wird.Input / output buffer ( 120 ) according to claim 1, wherein the second resistive element is realized using an NMOS transistor. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, worin das zweite Widerstandselement unter Verwendung eines PMOS-Transistors und eines Widerstandes realisiert wird.Input / output buffer ( 120 ) according to claim 1, wherein the second resistive element is realized by using a PMOS transistor and a resistor. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 5, worin der Widerstandswert des Widerstandselementes etwa 80 Ohm beträgt.Input / output buffer ( 120 ) according to claim 5, wherein the resistance of the resistive element is about 80 ohms. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, wobei eine Spannung von etwa 1,5 V an die Anschlussspannungsquelle angelegt wird.Input / output buffer ( 120 ) according to claim 1, wherein a voltage of about 1.5 V is applied to the terminal voltage source. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 6, wobei eine Spannung von etwa 1,0 V an den Referenzspannungsanschluss des Zwischenspeichers angelegt wird.Input / output buffer ( 120 ) according to claim 6, wherein a voltage of about 1.0 V is applied to the reference voltage terminal of the buffer. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, wobei ein Mikroprozessor-Erkennungssignal bei einem logischen Niveau „1” anzeigt, dass der erste Übertragungslogik-Bus einen Hochgeschwindigkeits-Sende-Empfangs-Logik (HSTL)-Bus simuliert.Input / output buffer ( 120 ) according to claim 1, wherein a microprocessor detection signal at logic level "1" indicates that the first transmission logic bus is simulating a high speed transmit-receive logic (HSTL) bus. Ein-Ausgabe-Zwischenspeicher (120) nach Anspruch 1, wobei ein Mikroprozessor-Erkennungssignal bei einem logischen Niveau von „0” anzeigt, dass der zweite Übertragungslogik-Bus einen Gunning-Sende-Empfangs-Logik (GTL+)-Bus simuliert.Input / output buffer ( 120 ) according to claim 1, wherein a microprocessor detection signal at a logic level of "0" indicates that the second transmission logic bus is simulating a running transmit-receive-logic (GTL +) bus. Hauptschaltungsplatinen-Struktur, aufweisend: einen Mikroprozessoranschlussstecker (104), bereit zum Einstecken eines Mikroprozessors, so dass ein Mikroprozessortyp-Signal (K7) erzeugt wird, wenn der Mikroprozessor in den Anschlussstecker (104) eingesteckt wird; einen Chipsatz mit einem Ein-Ausgabe-Zwischenspeicher (120) nach einem der Patentansprüche 1 bis 10, wobei der Ein-Ausgabe-Zwischenspeicher (120) das Mikroprozessortyp-Signal auf nehmen und den Chipsatz derart einzustellen kann, dass er mit einer zum Betreiben des Mikroprozessors geeigneten Übertragungsbus-Spezifikation arbeitet; und eine Übertragungs-Leitungsstruktur, um den Ein-Ausgabe-Zwischenspeicher (120) des Chipsatzes mit dem Mikroprozessoranschlussstecker zu koppeln.Main circuit board structure, comprising: a microprocessor connector ( 104 ), ready for insertion of a microprocessor, so that a microprocessor-type signal (K7) is generated when the microprocessor in the connector ( 104 ) is inserted; a chipset with an input-output buffer ( 120 ) according to one of the claims 1 to 10, wherein the input-output buffer ( 120 ) can pick up the microprocessor type signal and set the chipset to operate with a transmission bus specification suitable for operating the microprocessor; and a transmission line structure to connect the input-output buffer ( 120 ) of the chipset to couple with the microprocessor connector. Hauptschaltungsplatinen-Struktur nach Anspruch 11, worin der erste Transistor (MN1) und der zweite Transistor (MN2) NMOS-Transistoren sind.Main circuit board structure according to claim 11, wherein the first transistor (MN1) and the second transistor (MN2) NMOS transistors are. Hauptschaltungsplatinen-Struktur nach Anspruch 11, worin der gleichwertige Widerstandswert des zweiten Widerstandselementes etwa 100 Ohm beträgt.Main circuit board structure according to claim 11, wherein the equivalent resistance of the second resistive element is about 100 ohms. Hauptschaltungsplatinen-Struktur nach Anspruch 11, worin das erste und das zweite Widerstandselement aus einer Gruppe ausgewählt sind, bestehend aus PMOS-Transistoren und NMOS-Transistoren.Main circuit board structure according to claim 11, wherein the first and second resistive elements are of a group selected are, consisting of PMOS transistors and NMOS transistors. Hauptschaltungsplatinen-Struktur nach Anspruch 11, wobei eine Spannung von etwa 1,5 V an die Anschlussspannungsquelle angelegt wird. Main circuit board structure according to claim 11, a voltage of about 1.5V to the terminal voltage source is created. Hauptschaltungsplatinen-Struktur nach Anspruch 15, wobei eine Spannung von etwa 1,0 V an die Referenzspannungsanschlüsse des Zwischenspeichers angelegt wird.Main circuit board structure according to claim 15, wherein a voltage of about 1.0 V to the reference voltage terminals of Caching is created. Hauptschaltungsplatinen-Struktur nach Anspruch 11, wobei ein Mikroprozessor-Erkennungssignal bei einem logischen Niveau von „1” anzeigt, dass der erste Übertragungslogik-Bus einen Hochgeschwindigkeits-Übertragungslogik (HSTL)-Bus simuliert.Main circuit board structure according to claim 11, being a microprocessor detection signal at a logic level of "1" indicates that the first transfer logic bus a high-speed transmission logic (HSTL) bus simulated. Hauptschaltungsplatinen-Struktur nach Anspruch 11, wobei ein Mikroprozessor-Erkennungssignal bei einem logischen Niveau von „0” anzeigt, dass der zweite Übertragungslogik-Bus einen Gunning-Sende-Empfangs-Logik (GTL+)-Bus simuliert.Main circuit board structure according to claim 11, being a microprocessor detection signal at a logic level of "0" indicates that the second transfer logic bus simulates a Gunning transmit-receive-logic (GTL +) bus.
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