DE19933488A1 - Digital=analogue converter stage - Google Patents

Digital=analogue converter stage

Info

Publication number
DE19933488A1
DE19933488A1 DE1999133488 DE19933488A DE19933488A1 DE 19933488 A1 DE19933488 A1 DE 19933488A1 DE 1999133488 DE1999133488 DE 1999133488 DE 19933488 A DE19933488 A DE 19933488A DE 19933488 A1 DE19933488 A1 DE 19933488A1
Authority
DE
Germany
Prior art keywords
switching transistor
pole
switching
source
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE1999133488
Other languages
German (de)
Inventor
Sasan Cyrusian
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE1999133488 priority Critical patent/DE19933488A1/en
Publication of DE19933488A1 publication Critical patent/DE19933488A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)

Abstract

The stage includes a first switching transistor connected directly, and a second transistor connected via an inverter, in a push-pull configuration w.r.t. the input signal. Because the condition can arise that both switching transistors are open or closed at the same time, glitches would occur. To reduce the occurrence of glitches, two further transistors are connected in series with the switching transistors. The source electrodes of the further transistors are connected together.

Description

Die Erfindung betrifft eine Stufe für einen Digital-Analog- Wandler mit einem ersten und einem zweiten Schalttransistor und mit einer Stromquelle, wobei die einen beiden Strecken­ elektroden der beiden Schalttransistoren mit dem einen Pol der Stromquelle verbunden sind, deren anderer Pol am einen Pol einer Versorgungsspannungsquelle liegt, und wobei die anderen Streckenelektroden der beiden Schalttransistoren die Ausgänge der Stufe bilden.The invention relates to a stage for a digital-analog Converter with a first and a second switching transistor and with a power source, the one two routes electrodes of the two switching transistors with one pole of the Power source are connected, the other pole on one pole one supply voltage source, and the other Line electrodes of the two switching transistors have the outputs form the stage.

Digital-Analog-Wandler dienen dazu, digitale Signale in ana­ loge Signale zu wandeln. Digital-Analog-Wandler herkömmlicher Bauart sind aus mehreren gleichen Stufen mit jeweils zwei Schalttransistoren aufgebaut; für jede Ziffer der in ein Ana­ logSignal umzuwandelnden Binärzahl ist im Digital-Analog- Wandler eine Stufe vorgesehen. An jeder Stufe wird die zuge­ hörige Ziffer der Steuerelektrode des einen Schalttransistors unmittelbar, der Steuerelektrode des anderen Schalttransi­ stors dagegen invertiert zugeführt. Weil nun aber die Schalt­ transistoren einer jeden Stufe nicht wie ideale Bauteile mit idealer Ansteuerung genau im Gegentakt arbeiten, kommt es vor, daß, wenn auch nur für eine sehr kurze Zeitspanne, beide Schalttransistoren geschlossen oder geöffnet sind, wodurch entweder ein Störimpuls oder ein störender Einbruch des Signales verursacht wird. Diese störenden Impulse werden im englischen als "glitches" bezeichnet.Digital-to-analog converters are used to convert digital signals into ana convert loge signals. Digital-to-analog converter more conventional Design are made up of several identical stages, each with two Switching transistors built; for each digit in an ana LogSignal binary number to be converted is in digital-analog Converter provided a step. At each stage the appropriate digit of the control electrode of a switching transistor immediately, the control electrode of the other switching transistor stors, however, fed inverted. Because now the switching transistors of every level not like ideal components ideal control work exactly in push-pull, it comes before that, if only for a very short period of time, both Switching transistors are closed or open, which either an interference pulse or a disturbing break-in of the Signal is caused. These disturbing impulses are English called "glitches".

Die Qualität eines Digital-Analog-Wandlers hängt unter ande­ rem wesentlich davon ab, wie stark diese "glitches" unter­ drückt werden.The quality of a digital-to-analog converter depends, among other things rem depends largely on how strong these "glitches" under be pressed.

In der US-PS 5,689,258 ist ein Digital-Analog-Wandler mit mehreren Stufen beschrieben. In US-PS 5,689,258 is a digital-to-analog converter described in several stages.  

Die einzelnen Ziffern der Binärzahl werden über einen digita­ len Eingangsschaltkreis den einzelnen Stufen gleichen Aufbaus des Digital-Analog-Wandlers zugeführt.The individual digits of the binary number are over a digita len input circuit of the individual stages of the same structure of the digital-to-analog converter.

In jeder Stufe sind die beiden miteinander verbundenen Strec­ kenelektroden zweier Schaltransistoren über eine Stromquelle mit einer Versorgungsspannung verbunden. Die anderen beiden Streckenelektroden bilden den Ausgang der Stufe. Die zu einer Stufe gehörende Ziffer der Binärzahl wird der Steuerelektrode des einen Schaltransistors über ein erstes Verzögerungsglied hinzugeführt, während sie der Steuerelektrode des anderen Schalttransistors über einen Inverter und ein anschließendes zweites Verzögerungsglied hinzugeführt wird. Die nicht mit der Stromquelle verbundenen Streckenelektroden der Schalt­ transistoren aller Stufen sind paralell geschaltet und bilden die beiden Ausgänge des Analog-Digital-Wandlers.In each stage, the two interconnected Strec kenelektroden two switching transistors via a current source connected to a supply voltage. The other two Line electrodes form the output of the stage. The one The digit of the binary number belonging to the stage becomes the control electrode of a switching transistor via a first delay element added while the other's control electrode Switching transistor via an inverter and a subsequent one second delay element is added. Not with the current source connected line electrodes of the switching Transistors of all stages are connected in parallel and form the two outputs of the analog-digital converter.

Wegen des Inverters arbeiten die Schalttransistoren in jeder Stufe im Gegentakt. Um die störenden "glitches" zu reduzie­ ren, ist die Verzögerungszeit des ersten Verzögerungsgliedes größer gewählt als die des zweiten Verzögerungsgliedes. Das Schließen eines Schalttransistors wird länger verzögert als das Öffnen eines Schalttransistors. Durch diese Maßnahme wer­ den die sogenannten "glitches" zwar nicht vollständig elimi­ niert, jedoch wird ihre Impulsbreite wesentlich verringert.Because of the inverter, the switching transistors work in everyone Level in push-pull. To reduce the annoying "glitches" ren, is the delay time of the first delay element chosen larger than that of the second delay element. The Closing of a switching transistor is delayed longer than opening a switching transistor. Through this measure who the so-called "glitches" are not completely elimi niert, but their pulse width is significantly reduced.

Ein Nachteil dieses bekannten Digital-Analog-Wandlers liegt darin, daß ein verhältnismässig großer Aufwand erforderlich ist, um die Impulsbreiten der einzelnen "glitches" zu verrin­ gern, denn hierzu sind in jeder Stufe zwei Verzögerungsglie­ der vorgesehen.A disadvantage of this known digital-to-analog converter is in that a relatively large effort is required is to reduce the pulse widths of the individual "glitches" gladly, because there are two delay elements in each stage the provided.

Es ist daher Aufgabe der Erfindung, die Stufen eines Digital- Analog-Wandlers so zu gestalten, daß "glitches" mit möglichst einfachen Mitteln stark reduziert werden. It is therefore an object of the invention to determine the stages of a digital To design analog converter so that "glitches" with possible simple means can be greatly reduced.  

Die Erfindung löst diese Aufgabe dadurch, daß zur Steuerung des ersten Schalttransistors ein dritter Schalttransistor und zur Steuerung des zweiten Schalttransistors ein vierter Schalttransistor vorgesehen sind, daß die Steuerelektrode des dritten Schalttransistors den Eingang der Stufe bildet, wäh­ rend an der Steuerelektrode des vierten Schalttransistors ei­ ne Referenzspannung liegt und daß der vierte Schalttransis­ tor vom Potential an einer der Steuerelektroden des dritten Schalttransistors gesteuert wird.The invention solves this problem in that for control of the first switching transistor, a third switching transistor and a fourth to control the second switching transistor Switching transistor are provided that the control electrode of the third switching transistor forms the input of the stage, wäh rend to the control electrode of the fourth switching transistor egg ne reference voltage is and that the fourth switching transis gate of the potential at one of the control electrodes of the third Switching transistor is controlled.

Weil die Source-Elektroden des dritten und vierten Schalt­ transistors miteinander verbunden sind, wird der vierte Schalttransistor vom Potential an der Source-Elektrode des dritten Schalttransistors gesteuert. Der Schaltzustand des ersten Schalttransistors hängt unmittelbar vom Schaltzustand des dritten Schalttransistors, der vom Eingangssignal gesteu­ ert wird ab. Der Zustand des zweiten Schalttransistors hängt vom Zustand des vierten Schalttransistors ab, dessen Zustand vom Zustand des dritten Schalttransistors abhängt.Because the source electrodes of the third and fourth switching transistor are interconnected, the fourth Switching transistor from the potential at the source of the third switching transistor controlled. The switching state of the first switching transistor depends directly on the switching state of the third switching transistor, which is controlled by the input signal is harvested. The state of the second switching transistor depends from the state of the fourth switching transistor, its state depends on the state of the third switching transistor.

Die Erfindung wird anhand der Figuren beschrieben und erläu­ tert. Es zeigen:The invention is described and explained with reference to the figures tert. Show it:

Fig. 1 ein erstes Ausführungsbeispiel der Erfindung und Fig. 1 shows a first embodiment of the invention and

Fig. 2 ein zweites in TTL-Technik ausgeführtes Aus­ führungsbeispiel der Erfindung. Fig. 2 shows a second in TTL technology from exemplary embodiment of the invention.

In der Fig. 1 sind die miteinander verbundenen Drain-Elektro­ den zweier Schalttransistoren T1 und T2 mit dem einen Pol ei­ ner Stromquelle Q1 verbunden, deren anderer Pol mit dem einen Pol UD einer Versorgungsspannungsquelle verbunden ist. Die Source-Elektroden der beiden Transistoren T1 und T2 bilden die Ausgänge A1 und A2 der Stufe. Der eine Pol UD der Versor­ gungsspannungsquelle ist über eine Parallelschaltung, in de­ ren einem Zweig eine Reihenschaltung aus einem Widerstand R1 und der Drain-Source-Strecke eines Schalttransistors T3 und in deren anderem Zweig eine Reihenschaltung aus einem Wider­ stand R2 und der Drain-Source-Strecke eines Transistors T4 liegt, und einem Widerstand R3 mit dem anderen Pol US der Versorgungsspannungsquelle verbunden. Die Drain-Elektrode des Schalttransistors T3 ist mit der Gate-Elektrode des Schalt­ transistors T1 verbunden, während die Drain-Elektrode des Schalttransistors T4 an die Gate-Elektrode des Schalttransi­ stors T2 angeschlossen ist. Die Gate-Elektrode des Schalt­ transistors T3 bildet den Eingang E der Stufe, dem die der Stufe zugeordnete Ziffer derjenigen binären Zahl zugeführt wird, die in ein analoges Signal zu wandeln ist. An der Gate- Elektrode des Schalttransistors T4 liegt eine Referenzspan­ nung Uref.In Fig. 1, the interconnected drain-electric two switching transistors T1 and T2 are connected to the one pole egg ner current source Q1, the other pole of which is connected to the one pole UD of a supply voltage source. The source electrodes of the two transistors T1 and T2 form the outputs A1 and A2 of the stage. One pole UD of the supply voltage source is via a parallel circuit, in whose branch a series circuit comprising a resistor R1 and the drain-source path of a switching transistor T3, and in the other branch of which a series circuit comprising a resistor R2 and the drain source -Lay of a transistor T4, and a resistor R3 connected to the other pole US of the supply voltage source. The drain of the switching transistor T3 is connected to the gate of the switching transistor T1, while the drain of the switching transistor T4 is connected to the gate of the switching transistor T2. The gate electrode of the switching transistor T3 forms the input E of the stage, to which the number assigned to the stage is supplied to that binary number which is to be converted into an analog signal. At the gate electrode of the switching transistor T4 is a reference voltage Uref.

In Abhängigkeit von der an der Gate-Elektrode des Schalttran­ sistors T3 anliegenden Ziffer ist der Schalttransistor T3 entweder durchgeschaltet oder geöffnet. Die Referenzspannung Uref an der Gate-Elektrode des Schalttransistors T4 ist so gewählt, daß der Schalttransistor T4 bei durchgeschaltetem Schalttransistor T3 geöffnet ist, während er bei geöffnetem Schalttransistor T3 geschlossen ist. Die beiden entgegenge­ setzt gesteuerten Schalttransistoren T3 und T4 steuern nun ebenfalls die beiden Schalttransistoren T1 und T2 entgegenge­ setzt.Depending on the on the gate electrode of the switching train Sistor T3 adjacent digit is the switching transistor T3 either switched through or opened. The reference voltage Uref at the gate electrode of the switching transistor T4 is like this chosen that the switching transistor T4 when turned on Switching transistor T3 is open while it is open Switching transistor T3 is closed. The two opposite sets controlled switching transistors T3 and T4 now control likewise the two switching transistors T1 and T2 opposite puts.

Der Erfindung liegt der Gedanke zugrunde, anstatt den einen Schalttransistor mit dem Eingangssignal und den anderen Schalttransistor mit dem invertierten Eingangssignal zu steu­ ern, nur einen Schalttransistor, den Schalttransistor T3, mit dem Eingangssignal zu steuern, dagegen den anderen Schalt­ transistor, den Schalttransistor T4, in Abhängigkeit vom Zu­ stand des Schalttransistors T3 zu steuern. Der Schalttransi­ stor T4 wird nicht von einer Steuerspannung an seiner Gate- Elektrode gesteuert, denn an dieser Steuerelektrode liegt ei­ ne Referenzspannung Uref an. Vielmehr wird der Schalttransi­ stor T4 vom Verhältnis der Referenzspannung Uref zum Potenti­ al an dem gemeinsamen Verbindungspunkt der Source-Elektroden der beiden Schalttransistoren T3 und T4 mit dem Widerstand R3 gesteuert. Das Signal am gemeinsamen Verbindungspunkt der Source-Elektroden der beiden Schalttransistoren T3 und T4 mit dem Widerstand R3 hängt vom Schaltzustand des Schalttransis­ tors T3 ab. Wenn der Schalttransistor T3 vom Eingangssignal, einer binären Ziffer, durchgeschaltet wird, wird das Potenti­ al am gemeinsamen Verbindungspunkt des Widerstandes R3 ange­ hoben, wodurch der Schalttransistor T4 gesperrt wird. Sperrt dagegen das Eingangssignal den Schalttransistor T3, so sinkt das Potential am gemeinsamen Verbindungspunkt des Widerstan­ des R3, wodurch der Schalttransistor T4 nun leitend wird. Das Potential am gemeinsamen Verbindungspunkt des Widerstandes R3 wird abwechselnd von den beiden Schalttransistoren T3 und T4 auf einem konstanten Wert gehalten.The invention is based on the idea instead of the one Switching transistor with the input signal and the others Switching transistor to control with the inverted input signal ern, only one switching transistor, the switching transistor T3, with to control the input signal, but the other switching transistor, the switching transistor T4, depending on the zu stood to control the switching transistor T3. The switching transi stor T4 is not affected by a control voltage at its gate Electrode controlled, because there is egg on this control electrode ne reference voltage Uref. Rather, the switching transi stor T4 on the ratio of the reference voltage Uref to the potentiometer al at the common connection point of the source electrodes  of the two switching transistors T3 and T4 with the resistor R3 controlled. The signal at the common connection point of the Source electrodes of the two switching transistors T3 and T4 with the resistor R3 depends on the switching state of the switching transistor tors T3. If the switching transistor T3 from the input signal, a binary digit, is switched through, the potenti al at the common connection point of resistor R3 raised, whereby the switching transistor T4 is blocked. Locks on the other hand, the input signal of the switching transistor T3, so decreases the potential at the common connection point of the resistor of the R3, whereby the switching transistor T4 is now conductive. The Potential at the common connection point of resistor R3 is alternately by the two switching transistors T3 and T4 kept at a constant value.

Durch geschickte Wahl der Referenzspannung Uref kann das Überkoppeln auf wenige Millivolt reduziert werden, so daß nur noch sehr kleine glitches verursacht werden.By cleverly selecting the reference voltage Uref, this can be done Coupling can be reduced to a few millivolts, so that only very small glitches are caused.

Die Erfindung benötigt zur Reduzierung der glitches weder ei­ nen Inverter noch zwei Verzögerungsglieder und erzielt daher mit weniger Aufwand eine bessere Unterdrückung der glitches.The invention does not require egg to reduce glitches NEN inverter still two delay elements and therefore achieved better suppression of glitches with less effort.

Es wird nun das in der Fig. 2 abgebildete zweite Ausführungs­ beispiel der Erfindung beschrieben und erläutert.The second embodiment of the invention shown in FIG. 2 will now be described and explained.

Das in der Fig. 2 gezeigte zweite Ausführungsbeispiel der Er­ findung ist in TTL-Technologie ausgeführt.The second embodiment of the invention shown in FIG. 2 is implemented in TTL technology.

Die miteinander verbundenen Drain-Elektroden zweier Schalt­ transistoren T1 und T2 sind mit dem einen Pol einer Strom­ quelle Q1 verbunden, deren anderer Pol an den einen Pol UD einer Versorgungsspannungsquelle angeschlossen ist. Die Sour­ ce-Elektroden der beiden Schalttransistoren T1 und T2 bilden die Ausgänge A1 und A2 der erfindungsgemäßen Stufe. Der eine Pol UD der Versorgungsspannungsquelle ist über eine Reihen­ schaltung aus einem Schalttransistor T5, einem Schalttransis­ tor T6 und einem Schalttransistor T7 mit dem anderen Pol US der Versorgungsspannungsquelle verbunden. Paralell dazu ist der eine Pol der Versorgungsspannungsquelle UD über eine Rei­ henschaltung aus einem Schalttransistor T8, einem Schalttran­ sistor T9 und einem Schalttransistor T10 ebenfalls mit dem anderen Pol US der Versorgungsspannungsquelle verbunden. Die Schalttransistoren T5, T6, T8 und T9 sind als Dioden geschal­ tet, denn ihre Source-Elektrode ist mit ihrer Gate-Elektrode verbunden. Der gemeinsame Verbindungspunkt der beiden Schalt­ transistoren T5, T6 - die Source-Elektrode des Schalttransis­ tors T5 und die Drain-Elektrode des Schalttransistors T6 - ist über die Drain-Source-Strecke eines Schalttransistors T3 über die Source-Drain-Strecke eines Schalttransistors T4 mit dem gemeinsamen Verbindungspunkt - der Source-Elektrode des Schalttransistors T8 und der Drain-Elektrode des Schalttran­ sistors T9 - der beiden Schalttransistoren T8 und T9 verbun­ den. Die miteinander verbundenen Source-Elektroden der Schalttransistoren T3 und T4 sind über die Drain-Source- Strecke eines Schalttransistors T11 mit dem anderen Pol US der Versorgungsspannungsquelle verbunden. Die miteinander verbundenen Gate-Elektroden der Schalttransistoren T7, T10 und T11 sind an den einen Pol einer Stromquelle Q2 ange­ schlossen, deren anderer Pol an den einen Pol UD der Versor­ gungsspannungsquelle angeschlossen ist. Die Gate-Elektrode des Schalttransistors T3 ist der Eingang E der erfindungsge­ mäßen Stufe; an der Gate-Elektrode des Schalttransistors T4 liegt eine Referenzspannung Uref.The interconnected drain electrodes of two switches Transistors T1 and T2 are current with one pole Source Q1 connected, the other pole to one pole UD a supply voltage source is connected. The Sour Form ce electrodes of the two switching transistors T1 and T2 the outputs A1 and A2 of the stage according to the invention. The one Pole UD of the supply voltage source is over a series circuit from a switching transistor T5, a switching transistor  gate T6 and a switching transistor T7 with the other pole US connected to the supply voltage source. Parallel to this is one pole of the supply voltage source UD via a row circuit from a switching transistor T8, a switching train sistor T9 and a switching transistor T10 also with the other pole US of the supply voltage source connected. The Switching transistors T5, T6, T8 and T9 are formed as diodes tet, because its source electrode is with its gate electrode connected. The common connection point of the two switching transistors T5, T6 - the source of the switching transistor tors T5 and the drain electrode of the switching transistor T6 - is across the drain-source path of a switching transistor T3 with the source-drain path of a switching transistor T4 the common connection point - the source electrode of the Switching transistor T8 and the drain electrode of the switching train sistors T9 - the two switching transistors T8 and T9 verbun the. The interconnected source electrodes of the Switching transistors T3 and T4 are connected via the drain-source Route of a switching transistor T11 with the other pole US connected to the supply voltage source. The one with the other connected gate electrodes of the switching transistors T7, T10 and T11 are connected to one pole of a current source Q2 closed, the other pole to one pole UD the Versor supply voltage source is connected. The gate electrode of the switching transistor T3 is the input E of the fiction moderate level; at the gate electrode of the switching transistor T4 there is a reference voltage Uref.

Das in der Fig. 2 dargestellte zweite in TTL-Technologie aus­ geführte Ausführungsbeispiel der Erfindung funktioniert eben­ so wie das erste Ausführungsbeispiel. Die Widerstände des in Fig. 1 gezeigten ersten Ausführungsbeispieles sind in der Fig. 2 durch Transistoren ersetzt. Außerdem ist das zweite Ausführungsbeispiel in der Fig. 2 durch weitere Transistoren und eine weitere Stromquelle ergänzt. Das zweite Ausführungs­ beispiel hat den Vorteil, daß es leicht als integrierter Schaltkreis herstellbar ist, weil es nur noch TTL-Bausteine enthält.The second embodiment of the invention shown in FIG. 2, implemented in TTL technology, functions in exactly the same way as the first embodiment. The resistors of the first exemplary embodiment shown in FIG. 1 are replaced by transistors in FIG. 2. In addition, the second exemplary embodiment in FIG. 2 is supplemented by further transistors and a further current source. The second embodiment example has the advantage that it can be easily manufactured as an integrated circuit because it only contains TTL modules.

Für die Transistoren eignen sich besonders gut CMOS-Feld­ effekttransistoren. CMOS fields are particularly suitable for the transistors effect transistors.  

BezugszeichenlisteReference list

A1, A2 Ausgang
E Eingang
UD der eine Pol einer Versorgungsspannungsquelle
US der andere Pol einer Versorgungsspannungs­ quelle
Uref Referenzspannung
R1, R2, R3 Widerstand
Q1, Q2 Stromquelle
T1-T10 Schalttransistor
A1, A2 exit
E entrance
UD the one pole of a supply voltage source
US the other pole of a supply voltage source
Uref reference voltage
R1, R2, R3 resistance
Q1, Q2 power source
T1-T10 switching transistor

Claims (7)

1. Stufe für einen Digital-Analog-Wandler mit einem ersten und einem zweiten Schalttransistor (T1, T2) und mit einer Stromquelle (Q1), deren einer Pol an die einen beiden Strec­ kenelektroden des ersten und zweiten Schalttransistors (T1, T2) und deren anderer Pol am einen Pol (UD) einer Versor­ gungsspannungsquelle angeschlossen ist, wobei die anderen beiden Streckenelektroden der des ersten und des zweiten Schalttransistors (T1, T2) die beiden Ausgänge (A1, A2) der Stufe bilden, dadurch gekennzeichnet, daß zur Steue­ rung des ersten Schalttransistors (T1) ein dritter Schalt­ transistor (T3) und zur Steuerung des zweiten Schalttransi­ stors (T2) ein vierter Schalttransistor (T4) vorgesehen sind, daß die Steuerelektrode des dritten Schalttransistors (T3) den Eingang (E) der Stufe bildet, während an der Steuerelek­ trode des vierten Schalttransistors (T4) eine Referenzspan­ nung (Uref) liegt und daß der vierte Schalttransistor vom Po­ tential an einer der beiden Streckenelektroden des dritten Schalttransitors (T3) gesteuert wird.1st stage for a digital-to-analog converter with a first and a second switching transistor (T1, T2) and with a current source (Q1), one pole of which is connected to one of the two line electrodes of the first and second switching transistor (T1, T2) and whose other pole is connected to a pole (UD) of a supply voltage supply, the other two line electrodes of the first and second switching transistors (T1, T2) forming the two outputs (A1, A2) of the stage, characterized in that for control purposes tion of the first switching transistor (T1), a third switching transistor (T3) and for controlling the second switching transistor (T2), a fourth switching transistor (T4) are provided that the control electrode of the third switching transistor (T3) forms the input (E) of the stage , while at the control electrode of the fourth switching transistor (T4) is a reference voltage (Uref) and that the fourth switching transistor from the potential on one of the two line electrodes of the third tten switching transistor (T3) is controlled. 2. Stufe nach Anspruch 1, dadurch gekennzeichnet, daß die Source- Elektrode des dritten Schalttransistors (T3) und des vierten Schalttransistors (T4) miteinander verbunden sind.2. stage according to claim 1, characterized in that the source Electrode of the third switching transistor (T3) and the fourth Switching transistor (T4) are interconnected. 3. Stufe nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der eine Pol (UD) der Versorgungsspannungsquelle über eine Parallel­ schaltung, in deren einem Zweig ein erster Widerstand (R1) in Reihe zur Elektrodenstrecke des dritten Schalttransistors (T3) liegt und in deren anderem Zweig ein zweiter Widerstand (R2) in Reihe zur Elektrodenstrecke des vierten Schalttransi­ stors (T4) liegt, und einen zur Parallelschaltung in Reihe liegenden dritten Widerstand (R3) mit dem anderen Pol (US) der Versorgungsspannungsquelle verbunden ist, daß der gemein­ same Verbindungspunkt des ersten Widerstandes (R1) mit dem dritten Schalttransistor (T3) mit der Steuerelektrode des er­ sten Schalttransistors (T1) verbunden ist, während der ge­ meinsame Verbindungspunkt des zweiten Widerstandes (R2) mit dem vierten Schalttransistor (T4) mit der Steuerelektrode des zweiten Schalttransistors (T2) verbunden ist und daß an der Steuerelektrode des dritten Schalttransistors (T3) das Ein­ gangssignal (E) liegt, während an der Steuerelektrode des vierten Schalttransistors (T4) die Referenzspannung (Uref) liegt.3. stage according to claim 1 or 2, characterized in that the one Pole (UD) of the supply voltage source via a parallel circuit, in one branch of which a first resistor (R1) in Row to the electrode path of the third switching transistor (T3) and in the other branch there is a second resistor (R2) in series with the electrode path of the fourth switching transistor stors (T4), and one for parallel connection in series third resistor (R3) with the other pole (US) the supply voltage source is connected that the common  same connection point of the first resistor (R1) with the third switching transistor (T3) with the control electrode of the er Most switching transistor (T1) is connected during the ge common connection point of the second resistor (R2) with the fourth switching transistor (T4) with the control electrode of the second switching transistor (T2) is connected and that at the Control electrode of the third switching transistor (T3) the on output signal (E), while at the control electrode of the fourth switching transistor (T4) the reference voltage (Uref) lies. 4. Stufe nach Anspruch 3, dadurch gekennzeichnet, daß als Wider­ stände Schalttransistoren vorgesehen sind.4. stage according to claim 3, characterized in that as a contra Stands switching transistors are provided. 5. Stufe nach Anspruch 4, dadurch gekennzeichnet, daß der eine Pol (UD) der Versorgungsspannungsquelle mit dem einen Pol einer ersten Stromquelle (Q1) verbunden ist, an deren anderem Pol die Drain-Elektroden eines ersten und eines zweiten Schalt­ transistors (T1, T2) angeschlossen sind, deren Source-Elek­ troden die Ausgänge (A1, A2) der Stufe bilden, daß der eine Pol (UD) der Versorgungsspannungsquelle über eine Reihen­ schaltung aus den Drain-Source-Strecken eines dritten, vier­ ten und fünften Schalttransistors (T5, T6, T7) mit dem ande­ ren Pol (US) der Versorgungsspannungsquelle verbunden ist, daß der eine Pol (UD) der Versorgungsspannungsquelle über ei­ ne Reihenschaltung aus dem Drain-Source-Strecken eines sech­ sten, siebten und achten Schalttransistors (T8, T9, T10) ebenfalls mit dem anderen Pol (US) der Versorgungsspannungs­ quelle verbunden ist, daß der gemeinsame Verbindungspunkt des dritten und vierten Schalttransistors (T5, T6) über eine Rei­ henschaltung aus den Drain-Source-Strecken eines neunten und eines zehnten Schalttransistors (T3, T4) mit dem gemeinsamen Verbindungspunkt des sechsten und siebten Schalttransistors (T8, T9) verbunden ist, daß der gemeinsame Verbindungspunkt des neunten und zehnten Schalttransistors (T3, T4) über die Drain-Source-Strecke eines elften Transistors (T11) mit dem anderen Pol (US) der Versorgungsspannungsquelle verbunden ist, daß die Steuerelektrode des neunten Schalttransistors (T3) den Eingang (E) der Stufe bildet, daß an der Steuerelek­ trode des zehnten Schalttransistors (T4) eine Referenzsspan­ nung (Uref) liegt, und daß die Steuerelektroden des fünften, des achten und des elften Schalttransistors (T7, T10, T11) am einen Pol einer zweiten Stromquelle (Q2) angeschlossen sind, deren anderer Pol am einen Pol (UD) der Versorgungsspannungs­ quelle angeschlossen ist.5. stage according to claim 4, characterized in that the one pole (UD) of the supply voltage source with one pole one first power source (Q1) is connected to the other pole the drain electrodes of a first and a second switch transistors (T1, T2) are connected, the source elec troden the outputs (A1, A2) of the stage form that one Pole (UD) of the supply voltage source over a series circuit from the drain-source paths of a third, four th and fifth switching transistors (T5, T6, T7) with the other ren pole (US) of the supply voltage source is connected, that one pole (UD) of the supply voltage source via egg ne series connection from the drain-source stretching of a six most, seventh and eighth switching transistors (T8, T9, T10) also with the other pole (US) of the supply voltage source is connected that the common connection point of the third and fourth switching transistors (T5, T6) via a row circuit from the drain-source paths of a ninth and a tenth switching transistor (T3, T4) with the common one Junction point of the sixth and seventh switching transistor (T8, T9) is connected that the common connection point of the ninth and tenth switching transistors (T3, T4) via the  Drain-source path of an eleventh transistor (T11) with that other pole (US) of the supply voltage source connected is that the control electrode of the ninth switching transistor (T3) forms the input (E) of the stage that at the control elec trode of the tenth switching transistor (T4) a reference chip voltage (Uref), and that the control electrodes of the fifth, of the eighth and the eleventh switching transistor (T7, T10, T11) on a pole of a second current source (Q2) is connected, whose other pole on one pole (UD) of the supply voltage source is connected. 6. Stufe nach Anspruch 5, dadurch gekennzeichnet, daß als Schalt­ transistoren CMOS-Feldeffekttransistoren vorgesehen sind.6. stage according to claim 5, characterized in that as a switching transistors CMOS field effect transistors are provided. 7. Stufe nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Stufe als integrierter Schaltkreis ausgeführt ist.7. stage according to claim 5 or 6, characterized in that the stage is designed as an integrated circuit.
DE1999133488 1999-07-16 1999-07-16 Digital=analogue converter stage Ceased DE19933488A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1999133488 DE19933488A1 (en) 1999-07-16 1999-07-16 Digital=analogue converter stage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1999133488 DE19933488A1 (en) 1999-07-16 1999-07-16 Digital=analogue converter stage

Publications (1)

Publication Number Publication Date
DE19933488A1 true DE19933488A1 (en) 2000-11-16

Family

ID=7915082

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999133488 Ceased DE19933488A1 (en) 1999-07-16 1999-07-16 Digital=analogue converter stage

Country Status (1)

Country Link
DE (1) DE19933488A1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331322A (en) * 1991-12-31 1994-07-19 Hyundai Electronics Industries Co., Ltd. Current cell for digital-to-analog converter
US5689258A (en) * 1994-11-18 1997-11-18 Mitsubishi Denki Kabushiki Kaisha Multiple current digital-analog converter capable of reducing output glitch
US5798723A (en) * 1996-07-19 1998-08-25 National Semiconductor Corporation Accurate and precise current matching for low voltage CMOS digital to analog converters
US5801653A (en) * 1996-10-10 1998-09-01 United Microelectronics Corporation Current cell of a digital-to-analog converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331322A (en) * 1991-12-31 1994-07-19 Hyundai Electronics Industries Co., Ltd. Current cell for digital-to-analog converter
US5689258A (en) * 1994-11-18 1997-11-18 Mitsubishi Denki Kabushiki Kaisha Multiple current digital-analog converter capable of reducing output glitch
US5798723A (en) * 1996-07-19 1998-08-25 National Semiconductor Corporation Accurate and precise current matching for low voltage CMOS digital to analog converters
US5801653A (en) * 1996-10-10 1998-09-01 United Microelectronics Corporation Current cell of a digital-to-analog converter

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
E. Heilmayr: AD-DA-Wandler - Bausteine der Daten- erfassung, Verlag Markt u. Technik, München 1982, S. 138-141 *

Similar Documents

Publication Publication Date Title
DE10258766B4 (en) Circuit arrangement for controlling and detecting the load current through a load
DE2811074C2 (en) Complementary, powerless comparator / inverter circuit
DE60027973T2 (en) Digital-to-analog converter of the current type
DE2541352C2 (en) Oscillator in C-MOS technology
DE2657948C3 (en) Logic circuit
DE2641860A1 (en) INTEGRATED POWER SUPPLY CIRCUIT
DE2510604C2 (en) Integrated digital circuit
DE2514462C3 (en) Circuit arrangement for converting a voltage level
DE1810498C3 (en) Signal transmission stage with a memory arrangement
DE102005030563B4 (en) Multichannel digital / analog converter arrangement
DE1537966A1 (en) Digital-to-analog converter
DE3104210A1 (en) CONVERTER
DE2838310B1 (en) Circuit arrangement for converting digital signals, in particular PCM signals, into corresponding analog signals, using an R-2R chain network
DE2835692B2 (en) Binary logical OR element for programmed logical arrangements
DE2618633C3 (en) PCM decoder
DE69122175T2 (en) Digital to analog converter
DE2811488C2 (en)
DE3717922A1 (en) SWITCH DEVICE DESIGNED AS AN INTEGRATED CIRCUIT
DE2336143C2 (en) Logical circuit
DE102004022991B3 (en) Sample differential amplifier and sample amplifier
DE19933488A1 (en) Digital=analogue converter stage
DE19722158C1 (en) Input circuit for an integrated circuit
DE3872833T2 (en) CASCADES AD CONVERTER.
DE3424274A1 (en) INTEGRATED CIRCUIT FOR DELIVERING A CLOCK VOLTAGE ALTERNATING BETWEEN A POSITIVE AND A NEGATIVE VOLTAGE LEVEL
DE2817602A1 (en) VOLTAGE COMPARATOR CIRCUIT

Legal Events

Date Code Title Description
OAV Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection