DE19926103C2 - Zeitkritische Steuerung von Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsan­ ordnung zur zeitkritischen Steuerung von Daten an eine takt­ gesteuerte Schnittstelle mit asynchroner Datenübertragung, wobei parallel Daten zwischen zumindest einer physikalischen und einer weiteren Schicht gemäß einem standardisierten Schichtenmodell und zumindest ein von jeweils einer physika­ lischen Schicht erzeugtes, eine Datenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal und ein von einer weiteren Schicht zur Steuerung der Datenüber­ tragung erzeugtes Freigabe-Sperrsignal sowie mehrere von der weiteren Schicht zur Adressierung der jeweiligen physikali­ schen Schicht erzeugte Adresssignale übertragen werden. Zu­ sätzlich erfolgt eine Reaktion auf eine Änderung des Freiga­ be-Sperrsignals innerhalb zumindest einer Taktperiode.

In bestehenden und zukünftigen Kommunikationssystemen, insbe­ sondere nach dem Asynchronen Transfer Modus (ATM) wirkenden Kommunikationssystemen werden Daten in einem aus Zellen ge­ bildeten Zellenstrom - beispielsweise in Zellen integrierte IP-Pakete (Internet Protokoll) - übertragen. Speziell bei nach dem Asynchronen Transfer Modus wirkenden Kommunikations­ systemen wird das ATM-Schichtenmodell zur funktionalen Unter­ teilung der Kommunikationsaufgaben benutzt, daß ähnlich wie das OSI-Referenzmodell (Open-Systems Interconnection Refe­ rence Model) aus mehreren voneinander unabhängigen Kommunika­ tionsschichten besteht. Hierzu zählen die physikalische Schicht, die ATM-Schicht, die ATM-Anpassungsschicht (AAL) und die in der OSI-Terminologie als "höhere Schichten" bezeichne­ ten anwendungsorientierten Schichten. Aufgabe einer Schicht ist es, Dienstleistungen für die nächsthöhere Schicht bereit­ zustellen. Insbesondere stellt die physikalische Schicht je­ weils eine übertragungstechnische Schnittstelle für die Zellen der übergeordneten ATM-Schicht zur Verfügung. Diese Schnittstelle ist durch das ATM Forum als einheitliche, takt­ gesteuerte Schnittstelle zwischen der physikalischen Schicht und den höheren Schichten von nach dem Asynchronen Transfer Modus wirkenden Kommunikationseinrichtungen definiert, die in der Fachwelt unter dem Namen "Universal Test and Operation PHY-Interface for ATM" oder kurz "UTOPIA" bekannt ist - siehe hierzu insbesondere ATM Forum, Level 2, v1.0, Juni 1995, Sei­ ten 8-15 und 21-24.

Bei dieser standardisierten Schnittstelle UTOPIA Level 2 tritt bei der Steuerung der Daten an die Schnittstelle eine sehr zeitkritische Signalisierung auf, die besonders in der Upstream-Richtung, d. h. von der physikalischen Schnittstelle - auch als Sekundärseite bezeichnet - zum Kommunikationssy­ stem - auch Primärseite genannt - mehrere schaltungstechni­ sche Realisierungsprobleme aufwirft. Unter anderem werden durch die UTOPIA Spezifikation beispielsweise für eine 50 MHz UTOPIA Schnittstelle Setup-Zeiten von mindestens 4 nsec und Hold-Zeiten von mindestens 1 nsec gefordert. Aufgrund dieser Setup- und Hold-Zeitvorgaben müssen alle Signalisierungs­ signale eingangsseitig sofort abgetastet werden um in der darauffolgenden Taktperiode die Reaktion auf die Signalisie­ rungssignale einleiten zu können, d. h. die Signalisierung zwischen Primärseite und der Sekundärseite ist sehr zeitkri­ tisch. Desweiteren sind durch die standardisierte UTOPIA Level 2 Schnittstelle mehrere unterschiedliche, komplexe Sig­ nalisierungen standardisiert, für deren Bearbeitung aufgrund ihrer Anzahl eine komplexe Steuerlogik erforderlich ist. Die Realisierung derartig schneller Reaktionszeiten sowie die Im­ plementierung der benötigten komplexen Steuerlogik erfordert eine geeignete Hardwareunterstützung, d. h. schnelle Logikbau­ steine wie beispielsweise ASIC's (Application-Specific Inte­ grated Circuit) oder schnelle, kleine FPGA'S (Field- Programmable Gate Array) mit kurzen, internen Signallaufzei­ ten.

Bei der standardisierten Schnittstelle UTOPIA Level 2, ins­ besondere der "Multiphysical"-UTOPIA Level 2, ist zusätz­ lich der Anschluß von mehreren physikalischen Schnittstellen an die ATM-Schicht vorgesehen, wodurch eine Adressdecodierung und Steuerung bzgl. der anzusprechenden physikalischen Schicht erforderlich ist. Desweiteren wird die zuvor be­ schriebene Komplexität der unterschiedlichen Signalisierungen im Falle eines "Multiphysical"-Betriebs der UTOPIA- Schnittstelle erheblich erhöht, d. h. für die zeitkritische Steuerung der Daten von mehreren physikalischen Schichten an die eine ATM-Schicht ist aufgrund der hohen Anzahl von unter­ schiedlichen, komplexen Signalisierungen und der Auswahl der jeweils zum Übertragen von Daten berechtigten, physikalischen Schicht eine komplexe und zeitkritische Steuerungs- und Deko­ dierlogik erforderlich.

Hierzu ist bereits aus der deutschen Patentanmeldung 199 07 731 A1 ein Verfahren zur zeitkritischen Steuerung von Daten von einer physikalischen Schicht an die ATM-Schicht bekannt, bei dem ein von der physikalischen Schicht erzeugtes Bereit­ schaftssignal sowie ein von der ATM-Schicht erzeugtes Freiga­ be- oder Sperrsignal über eine asynchrone Schnittstelle (UTOPIA) übertragen werden, wobei hierbei eine Reaktion auf eine Änderung des Freigabe- oder Sperrsignals oder des Be­ reitschaftssignals innerhalb zumindest einer Taktperiode er­ folgt. Gemäß dem beschriebenen Verfahren wird zur Erfüllung der zeitkritischen Signalisierungsanforderungen an der UTOPIA-Schnittstelle das Freigabe- oder Sperrsignal um eine Taktperiode verzögert der physikalischen Schicht angezeigt sowie die parallel zu übertragenden Daten werden im voraus an die UTOPIA-Schnittstelle gesteuert.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, die zeitkritische Steuerung der Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung, insbesondere der Schnittstelle zwischen mehreren physikalischen Schichten und der ATM-Schicht zu verbessern. Die Aufgabe wird ausgehend von einem Verfahren gemäß den Merkmalen des Oberbegriffs des Patentanspruches 1 durch dessen kennzeichnende Merkmale ge­ löst.

Der wesentliche Aspekt des erfindungsgemäßen Verfahrens ist darin zu sehen, daß das Freigabe-Sperrsignal um zumindest ei­ ne Taktperiode verzögert der physikalischen Schicht angezeigt wird sowie daß die Adresssignale um zumindest eine Taktperi­ ode verzögert sowie dekodiert werden und anhand der verzöger­ ten Adresssignale das der höheren Schicht aktuell anzuzeigen­ de Bereitschaftsignal ausgewählt und an die Schnittstelle ge­ steuert wird. Desweiteren werden die parallel zu übertragen­ den Daten von der jeweiligen physikalischen Schicht von vor­ neherein und abhängig von den Adresssignalen und dem Freiga­ be-Sperrsignal an die taktgesteuerte Schnittstelle gesteuert und unmittelbar abgetastet, ohne daß durch die höhere Schicht mit Hilfe des Freigabe-Sperrsignals eine Datenübertragungs­ freigabe für die jeweilige physikalische Schicht anhand der von der höheren Schicht zur Adressierung der jeweiligen phy­ sikalischen Schicht erzeugten Adresssignale angezeigt wird. Zusätzlich wird durch jeweils logische Verknüpfungen des ver­ zögerten Freigabe-Sperrsignals und der verzögerten Adress­ signale für jeweils eine physikalische Schicht zumindest ein erstes und ein zweites Nachladesignal zur zeit- und taktge­ rechten Steuerung der Daten an die Schnittstelle erzeugt. Durch die Verzögerung des von der weiteren Schicht erzeugten Freigabe-Sperrsignals und der Adresssignale werden bei unter­ schiedlichen Signalisierungen sehr kurze Reaktionszeiten er­ reicht, zumal bei einem keine Datenübertragung signalisieren­ den Freigabe-Sperrsignal anhand der vorliegenden Adresssigna­ le die aktuell zum Übertragen berechtigte physikalische Schicht bestimmt wird und diese unmittelbar ihr erstes Daten­ byte an die Schnittstelle steuert. Durch diese vorzeitige Steuerung der zu übertragenden Daten der jeweiligen physika­ lischen Schicht an die Schnittstelle liegen bereits von vor­ neherein Daten an der Schnittstelle an, d. h. aus Sicht der jeweiligen physikalischen Schicht liegt bereits eine Übertra­ gung von Daten vor; jedoch wird unmittelbar durch das verzö­ gerte Freigabe-Sperrsignals eine Datenübertragung bewirkt, d. h. beim Vorliegen eines eine Datenübertragung anzeigenden Freigabe-Sperrsignals werden die aktuell anliegenden Daten übertragen und weitere Daten an die Schnittstelle gesteuert. Somit wird die nach Erhalt des eine Datenübertragung anzei­ genden Freigabe-Sperrsignals zum Anlegen von Daten der durch die Adresssignale festgelegten physikalischen Schicht an die Schnittstelle geforderte kurze Reaktionszeit durch das erfin­ dungsgemäße Verfahren gewährleistet. Hierdurch wird die Viel­ zahl der durch das ATM Forum standardisierten Signalisie­ rungsszenarien bzw. -fälle auf wenige Fälle reduziert, d. h. die beim Betrieb der Schnittstelle auftretenden, unterschied­ lichen und zeitkritischen Signalisierungen und die Auswahl der jeweiligen physikalischen Schicht werden durch das erfin­ dungsgemäße Verfahren mit Hilfe einer einzigen, einfachen Steuer- und Decodierlogik abgewickelt. Dies bedeutet, daß zur Realisierung des erfindungsgemäßen Verfahrens keine kostenin­ tensiven, schnellen Logikbausteine wie z. B. schnelle ASIC's oder kleine, schnelle FPGA's für die Realisierung einer kom­ plexen Steuer- und Decodierlogik erforderlich sind, sondern es können einfache kostengünstige, verhältnismäßig langsame ASIC's bzw. FPGA's verwendet werden. Insbesondere die Signa­ lisierungsanforderungen von zukünftigen, bereits in Planung befindlichen UTOPIA Standards, wie z. B. MPHY-UTOPIA Level 3 - siehe hierzu ATM Forum PHY WG, UTOPIA Level 3 Baseline Text, Dezember 1998, - mit Maximumtaktraten von nahezu 104 MHz und Datenbusbreiten von 32 Bit können mit Hilfe des erfindungsge­ mäßen Verfahrens auf vorteilhafte Weise realisiert werden, zumal eine Realisierung einer für die Implementierung des UTOPIA Level 2 und 3 Standards notwendigen, komplexen Steuer­ logik, insbesondere beim "Multiphysical"-Betrieb, ohne das erfindungsgemäße Verfahren mit derzeitig in ASIC's oder schnellen, kleinen FPGA's verfügbaren Logikfunktionen auf­ grund der geforderten, extrem kurzen Signallaufzeiten in der Fachwelt für nicht praktikabel gehalten wird.

Nach einer weiteren Ausgestaltung des erfindungsmäßen Verfah­ rens werden bei einem eine Datenübertragung anzeigenden er­ sten Nachladesignal zuvor gespeicherte Daten an die Schnitt­ stelle gesteuert sowie bei einem eine Datenübertragung anzei­ genden zweiten Nachladesignal weitere Daten an die Schnitt­ stelle gesteuert. Desweiteren werden bei einem keine Daten­ übertragung anzeigenden ersten oder zweiten Nachladesignal die aktuell anliegenden Daten und keine weiteren Daten an die Schnittstelle gesteuert und entweder mit Hilfe des ersten oder mit Hilfe des zweiten Nachladesignals Daten an die Schnittstelle gesteuert - Anspruch 2. Dadurch werden die zu übertragenden Daten auf besonders vorteilhafte Weise an die Schnittstelle geführt, insbesondere nachdem die Übertragung der aktuell anliegenden Daten durch das verzögerte Freigabe- bzw. Sperrsignal bereits erfolgt ist, d. h. weitere Daten wer­ den unmittelbar nach der Übertragung der aktuell anliegenden Daten an die Schnittstelle gesteuert. Zusätzlich ist dadurch sichergestellt, daß ohne ein eine Datenanforderung anzeigen­ des Bereitschaftssignal bzw. eine Datenfreigabe anzeigendes erstes oder zweites Nachladesignal keine Daten von der physi­ kalischen Schicht an die taktgesteuerte Schnittstelle nachge­ laden werden. Desweiteren werden durch das erste Nachladesi­ gnal auf vorteilhafte Weise bereits zuvor in einer Spei­ chereinheit abgelegte Daten gesteuert, d. h. beispielsweise das erste Datenwort bzw. Datenbyte einer ATM-Zelle bzw. das anliegende Zellenanfangssignal werden im aktuellen Taktzyklus in einer Speichereinheit zwischengespeichert und falls ange­ fordert im nächsten Taktzyklus ausgelesen und unmittelbar an die Schnittstelle gesteuert. Somit können besonders vorteil­ haft in der nächsten Taktperiode benötigte Daten, die nicht mehr aktuell anliegen, kurzzeitig an die Schnittstelle ge­ steuert werden, wodurch beispielsweise der Verlust eines Da­ tenbytes bzw. einer in der vorliegenden Taktperiode anliegen­ den jedoch aktuell benötigten Information vermieden wird.

Die logischen Verknüpfungen des verzögerten Freigabe- Sperrsignals und der verzögerten und decodierten Adresssigna­ le für jeweils eine physikalische Schicht erfolgt erfindungs­ gemäß vorteilhaft mit Hilfe einer Decodiereinheit - Anspruch 3 - d. h. die vorteilhafte Ausgestaltung kann ohne großen schaltungstechnischen Aufwand realisiert werden. Desweiteren werden durch die Realisierung der Decodiereinheit in einer einzigen Logikebene die Signallaufzeiten kurz gehalten.

Weitere vorteilhafte Ausgestaltungen der Erfindung, insbeson­ dere eine Schaltungsanordnung zur zeitkritischen Steuerung von Daten an die taktgesteuerte Schnittstelle, sind den wei­ teren Ansprüchen zu entnehmen.

Im folgenden wird die Erfindung anhand eines Blockschaltbil­ des und eines Signalflußdiagrammes näher erläutert.

Fig. 1 zeigt in einem Blockschaltbild eine zur Reali­ sierung des erfindungsgemäßen Verfahrens entwic­ kelte Schaltungsanordnung, und

Fig. 2 zeigt den das erfindungsgemäße Verfahren charak­ terisierenden Signalfluß an der taktgesteuerten Schnittstelle.

In dem Blockschaltbild nach Fig. 1 ist eine nach dem Asyn­ chronen Transfer Modus wirkende ATM-Kommunikationseinrichtung ATM-KE mit einer eine erste physikalische Schicht PL1 reali­ sierenden ersten Übertragungseinheit UE1 sowie einer eine zweite physikalische Schicht PL2 realisierenden zweiten Über­ tragungseinheit UE2 und einer eine ATM-Schicht ATM-L reali­ sierende Zugriffseinheit ZE dargestellt, wobei die erste und zweite physikalische Schicht PL1, PL2 die zur Übertragung von Datenzellen DZ notwendige Übertragungstechnik bereitstellt und die ATM-Schicht ATM-L höhere Netzwerkprotokolle zur funk­ tionalen Unterteilung der Kommunikationsaufgaben aufweist. Insbesondere zeigt Fig. 1 eine mögliche Realisierung der durch das ATM Forum standardisierten Schnittstelle Utopia Level 2 zwischen beispielsweise der ersten und der zweiten physikalischen und der ATM-Schicht PL1, PL2, ATM-L - auch "Multiphysical"-UTOPIA-Schnittstelle genannt, wobei die er­ findungsgemäße Schaltungsanordnung bzw. das erfindungsgemäße Verfahren speziell die zeitkritische Steuerung von Datenzel­ len DZ an die taktgesteuerte Schnittstelle MPh-Utopia zur parallelen Übertragung in Upstream-Richtung UPS betrifft. Ins­ besondere sind in Fig. 1 beispielsweise die erste und zweite physikalische Schicht PL1, PL2 dargestellt, wobei das erfin­ dungsgemäße Verfahren für die Steuerung von Daten beliebig vieler physikalischer Schichten PL1, PL2 an die ATM-Schicht ATM-L anwendbar ist. Dabei ist unter der Upstream-Richtung UPS die parallele Übertragung von Datenzellen DZ ausgehend von einer der physikalischen Schichten PL1, PL2 zur ATM- Schicht ATM-L zu verstehen. Für die parallele Übertragung der Datenzellen DZ werden diese in Datenwörter DW jeweils der Länge 8-, 16- oder 32-Bit unterteilt und anschließend ein einzelnes Datenwort DW1 pro Taktperiode Fx parallel übertra­ gen, wobei eine Taktperiode Fx jeweils den Zeitraum zwischen zwei aufeinanderfolgenden, steigenden Taktflanken F1-F8 um­ faßt. Desweiteren sind in Fig. 1 die für die Realisierung der durch das ATM Forum definierten - "Multiphysical"-UTOPIA- Schnittstelle vorgesehenen Schnittstellenleitungen RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb-L, RxAdr1, RxAdr2 darge­ stellt. Hierbei wird über die Taktsignalschnittstellenleitung RxClk-L das Taktsignal RxClk, über die Datensignalschnitt­ stellenleitung RxData-L das Datensignal RxData, über die Zel­ lenanfangssignalschnittstellenleitung RxSoc-L das Zellenan­ fangssignal RxSoc, über die Bereitschaftssignalschnittstel­ lenleitung RxClav-L das Bereitschaftssignal RxClav, über die Freigabe-Sperrsignalschnittstellenleitung RxEnb-L das Freiga­ be-Sperrsignal RxEnb und über die erste und die zweite Ad­ resssignalschnittstellenleitung RxAdr1/RxAdr2 das erste und das zweite Adresssignal RxAdr1/RxAdr2 übertragen, wobei durch die in Fig. 1 dargestellten Pfeile die jeweilige Richtung der Signalübertragung festgelegt ist.

Die übergeordnete bzw. steuernde Instanz innerhalb der takt­ gesteuerten Schnittstelle wird, wie beispielhaft in Fig. 1 dargestellt, von der ATM-Schicht ATM-L gebildet, d. h. mit Hilfe des Freigabe-Sperrsignals RxEnb und des ersten und zweiten Adresssignales RxAdr1/RxAdr2 wird durch die ATM- Schicht ATM-L die parallele Datenübertragung gesteuert bzw. die erste oder zweite physikalische Schicht PL1, PL2 ausge­ wählt und die Datenübertragung gestartet oder beendet. Des­ weiteren werden durch die der ATM-Schicht ATM-L untergeordne­ ten ersten und zweiten physikalischen Schicht PL1, PL2 die zu übertragenden Daten in Form von Datenzellen DZ bzw. Datenwör­ tern DW an die taktgesteuerte Schnittstelle MPh-Utopia ge­ steuert, wobei die jeweilige erste oder zweite physikalische Schicht PL1/PL2 zum einen durch die ATM-Schicht ATM-L zum Be­ reitstellen von Datenwörtern DW veranlaßt wird, zum anderen aber auch ohne eine Datenanforderung seitens der ATM-Schicht ATM-L durch die erste oder zweite physikalische Schicht PL1, PL2 Datenwörter DW an die Schnittstelle gesteuert werden. Die Übertragung der Datenwörter DW von der ersten oder zwei­ ten physikalischen Schicht PL1, PL2 zur ATM-Schicht ATM-L er­ folgt mit Hilfe des Datensignals RxData, über das ein 8-Bit-, 16-Bit- oder ein 32-Bit-Datenwort DW pro Taktperiode Fx über­ tragen werden kann. Desweiteren wird durch die ATM-Schicht ATM-L die Taktrate für die taktgesteuerte, parallele Daten­ übertragung durch das Taktsignal RxClk sowohl der ersten als auch der zweiten physikalischen Schicht PL1, PL2 angezeigt bzw. vorgegeben. Zusätzlich ist für die Realisierung der Schnittstelle MPh-Utopia ein Zellenanfangssignal RxSoc stan­ dardgemäß vorgesehen, mit dessen Hilfe durch die erste bzw. durch die zweite physikalische Schicht PL1, PL2 der ATM- Schicht ATM-L der Beginn einer neuen Datenzelle DZ, d. h. ins­ besondere die Übertragung des ersten Datenwortes DW1 einer Datenzelle angezeigt wird. Dies bedeutet, daß bei der paral­ lelen Übertragung des ersten Datenwortes DW1 einer Datenzelle aus Sicht der ATM-Schicht ATM-L das den logischen Wert "0" aufweisende Zellenanfangssignal RxSoc für die Dauer einer Taktperiode Fx auf den logischen Wert "1" gesetzt wird und dadurch der ATM-Schicht ATM-L der Beginn einer Datenzelle der jeweiligen anhand der zuletzt anliegenden ersten und zweiten Adresssignale RxAdr1/RxAdr2 ausgewählten, physikalischen Schicht PL1, PL2 signalisiert wird. Liegen Daten oder auch keine Daten zur parallelen Übertragung zur ATM-Schicht ATM-L in der ersten oder zweiten physikalischen Schicht PL1, PL2 vor, so wird dies mit Hilfe des Bereitschaftssignals RxClav der ATM-Schicht ATM-L angezeigt.

Zur Erläuterung des erfindungsgemäßen Verfahrens wird bei­ spielsweise die Übertragung von Daten von der ersten physika­ lischen Schicht PL1 zu der ATM-Schicht ATM-L beschrieben. Die Übertragung von Daten ausgehend von der zweiten physikali­ schen Schicht PL2 sowie der Aufbau der zweiten Übertragungs­ einheit UE2 ist analog zu der ersten physikalischen Schicht PL1 bzw. der ersten Übertragungseinheit UE1 und wird aufgrund dessen im folgenden nicht im Detail beschrieben.

Zur Realisierung des erfindungsgemäßen Verfahrens sind erste bis elfte Verzögerungsmittel D-FF1-D-FF11, beispielsweise D-Flip-Flops, zum Verzögern der jeweiligen zu übertragenden Signale vorgesehen, wobei sämtliche Verzögerungsmittel D-FF1 -D-FF11 jeweils einen Ein- und Ausgang i/e und teilweise ei­ nen zusätzlichen Steuereingang si aufweisen. Das fünfte, sechste und siebte Verzögerungselement D-FF5 - D-FF7 ist bei­ spielsweise in der ersten Übertragungseinheit UE1 der ersten physikalischen Schicht PL1 angeordnet. Im näher erläuterten Ausführungsbeispiel gemäß Fig. 1 weisen beispielsweise das dritte, vierte, sechste und siebte Verzögerungsmittel D- FF3/4/6/7 einen zusätzlichen Steuereingang si auf. Zusätzlich umfaßt die erste Übertragungseinheit UE1 eine Utopia-Level-1- Schnittstelleneinheit UL1 zur Realisierung der Utopia-Level- 1-Schnittstelle und eine Glue-Logic-Einheit GLE zur Steuerung der durch den UTOPIA-Schnittstellen-Standard festgelegten Si­ gnalisierungen unterschiedlicher Übertragungsarten bzw. Er­ eignissen bei der Übertragung von ATM-Zellen. Desweiteren sind in der ersten physikalischen Schicht PL1 ein vierter bis achter Tristate-Treiberbaustein T4-T8 zum Durchschalten der jeweiligen Signale sowie ein Inverter I vorgesehen. Zur Rea­ lisierung der erfindungsgemäßen Auswahl der ersten oder zwei­ ten physikalischen Schicht PL1, PL2 sind in der ATM-Kommunika­ tionseinrichtung ATM-KE eine erste und eine zweite Dekodier­ einheit DE1, DE2 sowie ein erster, zweiter und dritter Tristate-Treiberbaustein T1-T3 zum Durchschalten der anliegenden Signale vorgesehen. Zusätzlich ist in der ATM-Kommunikations­ einrichtung ATM-KE ein Pull-Down-Widerstand PDR und ein logi­ sches Verknüpfungsmittel AG beispielsweise ein "AND"-Gatter zur vorteilhaften Steuerung der Daten an die taktgesteuerte Schnittstelle MPh-Utopia angeordnet.

Die die ATM-Schicht ATM-L realisierende Zugriffseinheit ZE ist über die Freigabe-Sperrsignalschnittstellenleitung RxEnb- L mit dem Eingang i eines ersten Verzögerungsmittels D-FF1 verbunden. Der Ausgang e des ersten Verzögerungsmittels D-FF1 ist über eine weitere Freigabe-Sperrsignalschnittstellen­ leitung RxEnb-L zu dem Eingang i eines zweiten Verzögerungs­ mittels D-FF2 geführt, wobei die am Ausgang e des ersten Ver­ zögerungsmittels D-FF1 angeschlossene weitere Freigabe- Sperrsignalschnittstellenleitung RxEnb-L mit dem ersten Ein­ gang i1 der zweiten Dekodiereinheit DE2 verbunden ist. Der Ausgang e des zweiten Verzögerungsmittels D-FF2 ist mit dem ersten Eingang i1 der Glue-Logik-Einheit GLE der ersten phy­ sikalischen Schicht PL1 verbunden. Analog dazu ist der Aus­ gang e des zweiten Verzögerungsmittels D-FF2 auf den ersten Eingang i1 der Glue-Logik-Einheit GLE der zweiten physikali­ schen Schicht PL2 geschaltet - in Fig. 1 nicht dargestellt. Im weiteren ist auch der Ausgang e des ersten Verzögerungs­ mittels D-FF1 mit jeweils dem zweiten Eingang i2 der Glue- Logik-Einheit GLE der ersten bzw. der zweiten physikalischen Schicht PL1, PL2 verbunden. Des weiteren ist der Steuereingang si des dritten und vierten Verzögerungsmittels D-FF3, D-FF4 an den Ausgang e des ersten Verzögerungsmittels D-FF1 ange­ schlossen. Auch jeweils der Steuereingang si des zweiten und dritten Tristate-Treiberbausteins T2/T3 ist mit dem Ausgang e des ersten Verzögerungsmittels D-FF1 verbunden.

Über die erste Adresssignalschnittstellenleitung RxAdr1-L ist die Zugriffseinheit ZE mit dem Eingang i des elften Verzöge­ rungsmittels D-FF11 verbunden. Der Ausgang e des elften Ver­ zögerungsmittels D-FF11 ist an den ersten Eingang i1 der ersten Dekodiereinheit DE1 sowie an den zweiten Eingang i2 des logischen Verknüpfungsmittel AG angeschlossen. Analog dazu ist die Zugriffseinheit ZE mit dem Eingang i des zehnten Ver­ zögerungsmittels D-FF10 über die zweite Adresssignalschnitt­ stellenleitung RxAdr2-L verbunden und der Ausgang e des zehn­ ten Verzögerungsmittels D-FF10 ist sowohl an den zweiten Ein­ gang i2 der ersten Dekodiereinheit DE1 als auch an den ersten Eingang i1 des logischen Verknüpfungsmittels AG sowie an den zweiten Eingang i2 der zweiten Dekodiereinheit DE2 ange­ schlossen. Der Ausgang e des logischen Verknüpfungsmittels AG ist seinerseits an den Steuereingang si des ersten Tristate- Treiberbausteins T1 geschaltet.

Die Zugriffseinheit ZE ist zusätzlich über die Taktsignal­ schnittstellenleitung RxClk-L mit der ersten und zweiten phy­ sikalischen Schicht PL1, PL2 insbesondere mit der jeweiligen Utopia-Level-1-Schnittstelleneinheit UL1 zur Übermittlung des Taktssignals RxClk von der ATM-Schicht ATM-L zur ersten oder zweiten physikalischen Schicht PL1, PL2 verbunden.

Der erste Ausgang e1 der ersten Dekodiereinheit DE1 ist an den Eingang i des vierten Verzögerungsmittels D-FF4 und den invertierten Steuereingang si des vierten Tristate-Treiber­ bausteins T4 geführt. Der zweite Ausgang e2 der ersten Deko­ diereinheit DE1 ist mit dem Eingang i des dritten Verzöge­ rungsmittels D-FF3 und dem invertierten Steuereingang si ei­ nes Tristate-Treiberbausteins der zweiten physikalischen Schicht PL2 verbunden - in Fig. 1 nicht dargestellt. Deswei­ teren ist der Ausgang e des vierten Verzögerungsmittels D-FF4 mit dem dritten Eingang i3 der Glue-Logik-Einheit GLE verbun­ den. Analog dazu ist der Ausgang e des dritten Verzögerungs­ mittels D-FF3 an die Glue-Logik-Einheit GLE der zweiten phy­ sikalischen Schicht PL2 angeschlossen - wiederum in Fig. 1 nicht dargestellt.

Der erste Ausgang e1 der zweiten Dekodiereinheit DE2 ist an den Steuereingang si des siebten und achten Tristate-Treiberbausteins T7, T8 angeschaltet und der zweite Ausgang e2 der zweiten Dekodiereinheit DE2 ist mit Hilfe jeweils einer Ver­ bindungsleitung an den Steuereingang der fünften und sechsten Tristate-Treiberbausteins T5/T6 angeschlossen. Analog dazu sind der dritte und vierte Ausgang e3/e4 der zweiten Deko­ diereinheit DE2 an Steuereingänge von Tristate-Treiberbau­ steinen der zweiten physikalischen Schicht PL2 geführt, wobei diese in Fig. 1 aus Gründen der Übersichtlichkeit nicht dar­ gestellt sind.

Die in der ersten Übertragungseinrichtung UE1 vorgesehene Glue-Logik-Einheit GLE weist einen Ausgang e auf, der mit dem ersten Eingang der Utopia-Level-1-Schnittstelleneinheit UL1 sowie mit dem Eingang i des Inverters I verbunden ist. Der Ausgang e des Inverters I ist an den Steuereingang si der sechsten und siebten Verzögerungsmittel D-FF6, D-FF7 ange­ schlossen. Der ersten Ausgang e1 der Utopia-Level-1-Schnitt­ stelleneinheit UL1 ist mit dem Eingang i des vierten Trista­ te-Treiberbaustein T4 sowie mit dem fünften Eingang i5 der Glue-Logik-Einheit GLE und mit dem Eingang i des fünften Ver­ zögerungsmittels D-FF5 verbunden, wobei der Ausgang e des fünften Verzögerungsmittels D-FF5 an den vierten Eingang i4 der Glue-Logik-Einheit GLE geführt ist.

Der zweite Ausgang e2 der Utopia-Level-1-Schnittstellenein­ heit UL1 ist mit dem Eingang i des sechsten Verzögerungsmit­ tels D-FF6 und mit dem Eingang i des siebten Tristate-Trei­ bermittels T7 verbunden, wobei der Ausgang e des sechsten Verzögerungsmittels D-FF6 an den Eingang i des fünften Tri­ state-Treibermittels T5 geführt ist. Desweiteren ist eine Verbindung zwischen dem dritten Ausgang e3 der Utopia-Level- 1-Schnittstelleneinheit UL1 und dem Eingang i des siebten Verzögerungsmittels D-FF7 vorgesehen, wobei der Ausgang e des siebten Verzögerungsmittels D-FF7 an den sechsten Tristate- Treiberbaustein T6 angeschlossen ist. Zusätzlich ist der dritte Ausgang e3 der Utopia-Level-1-Schnittstelleneinheit UL1 mit dem Eingang i des achten Tristate-Treiberbausteins T8 verbunden. Die beiden Ausgänge e des fünften und siebten Tri­ state-Treiberbausteins T5, T7 werden an den Eingang i des ach­ ten Verzögerungsmittels D-FF8 geschaltet, wobei auch die Aus­ gänge der entsprechenden, auf der zweiten physikalischen Schicht PL2 angeordneten Tristate-Treibermittel mit dem Ein­ gang i des achten Verzögerungsmittels D-FF8 verbunden sind. Die Ausgänge e des sechsten und achten Tristate-Treiberbau­ steins T6, T8 sind an den Eingang i des neunten Verzögerungs­ mittels D-FF9 angeschlossen, wobei wiederum die Ausgänge der entsprechenden, auf der zweiten physikalischen Schicht PL2 angeordneten Tristate-Treibermittel mit dem Eingang i des neunten Verzögerungsmittels D-FF9 verbunden sind. Der Ausgang e des achten Verzögerungsmittels D-FF8 ist an den Eingang i des zweiten Tristate-Treiberbausteins T2 angeschlossen und der Ausgang e des neunten Verzögerungsmittels D-FF9 zum Ein­ gang i des dritten Tristate-Treiberbausteins T3 geführt. An den Ausgang e des zweiten Tristate-Treiberbausteins T2 ist über die Zellenanfangssignalschnittstellenleitung RxSoc-L die die ATM-Schicht ATM-L realisierende Zugriffseinheit ZE ange­ schlossen. Desweiteren ist die Zugriffseinheit ZE über die Datensignalschnittstellenleitung RxData-L mit dem Ausgang e des dritten Tristate-Treiberbausteins T3 verbunden.

Der Ausgang e des vierten Tristate-Treiberbaustein T4 ist zu­ sammen mit dem Ausgang e des analog in der zweiten physikali­ schen Schicht PL2 angeordneten Tristate-Treiberbausteins mit dem Eingang i des ersten Tristate-Treiberbausteins T1 verbun­ den, der über einen Pull-Down-Widerstand PDR an Masse ange­ schlossen ist. Desweiteren ist der Steuereingang si des er­ sten Tristate-Treiberbausteins T1 an den Ausgang e des logi­ schen Verknüpfungsmittels AG geschaltet.

In Abstimmung auf den UTOPIA-Schnittstellen-Standard sind, wie in Fig. 1 dargestellt, die in Upstream-Richtung UPS zur Schnittstelle MPh-Utopia wirkenden ersten, zweiten und drit­ ten Tristate-Treiberbausteine T1-T3 zum Durchschalten des Zellenanfangssignal RxSoc bzw. des Datensignals RxData bzw. des Bereitschaftssignals RxClav zur ATM-Schicht ATM-L vorge­ sehen. Durch die ersten, zweiten und dritten Tristate-Trei­ berbausteine T1-T3 können jeweils die Zellenanfangssignal­ schnittstellenleitung RxSoc-L sowie die Datensignalschnitt­ stellenleitung RxData-L und die Bereitschaftssignalschnitt­ stellenleitung RxClav-L in den Zustand "tri-stated" bzw. "hochohmig" gesteuert werden und somit die Übertragung des Zellenanfangssignals RxSoc bzw. des Datensignals RxData bzw. der Bereitsschaftssignals RxClav gesteuert bzw. verhindert werden. Dies ist insbesondere der Fall, wenn keine Daten von der übergeordneten ATM-Schicht ATM-L zu übertragen sind und somit mit Hilfe des verzögerten Freigabe-Sperrsignals dEnb der zweite und dritte Tristate-Treiberbaustein T2, T3 zum Steuern der Zellenanfangssignalschnittstellenleitung RxSoc-L und der Datensignalsschnittstellenleitung RxData-L in den Zu­ stand "tri-stated" veranlaßt werden. Analog dazu sind in der ersten physikalischen Schicht PL1 die in Upstream-Richtung UPS zur Schnittstelle MPh-Utopia wirkenden vierten, fünften, sechsten, siebten und achten Tristate-Treiberbausteine T4-T8 zum Durchschalten der von der ersten Utopia-Level-1-Schnitt­ stelleneinheit UL1 übermittelten Signale, insbesondere des ersten Datensignales RxData1, des ersten Zellenanfangssigna­ les RxSoc1 und des ersten Bereitschaftssignales RxClav1, vor­ gesehen. Durch den vierten bis achten Tristate-Treiberbau­ stein T4-T8 können jeweils die Ausgänge zwischen den vierten bis achten Tristate-Treiberbausteinen T4-T8 und den ersten, zweiten und dritten Tristate-Treiberbausteine T1-T3 in den Zustand "tri-stated" bzw. "hochohmig" gesteuert werden und somit die Übertragung des ersten Zellenanfangssignals RxSoc1 bzw. des ersten Datensignals RxData1 bzw. des ersten Bereits­ schaftssignals RxClav1 gesteuert bzw. verhindert werden. Dies bedeutet, daß die Signale der mit Hilfe des ersten und zwei­ ten Adresssignales RxAdr1/RxAdr2 ausgewählten, physikalischen Schicht PL1, PL2 mit Hilfe der vierten bis achten Tristate- Treiberbausteine T4-T8 an die Schnittstelle gesteuert werden können, wobei in der nicht zum Senden berechtigten, physika­ lischen Schicht PL1, PL2 durch die analog auf der jeweiligen Baugruppe vorgesehenen Tristate-Treiberbausteine die Übertra­ gung von Daten unterdrückt wird.

Von der ATM-Schicht ATM-L wird anhand des ersten und zweiten Adresssignales RxAdr1, RxAdr2 die binäre Adresse der anzuspre­ chenden physikalischen Schicht PL1, PL2 oder eine durch das ATM Forum standardisierte, jeweils in der Taktperiode nach einer gültigen Adresse übermittelten Füll-Bitfolge F übermit­ telt, wobei beim erfindungsgemäßen Verfahren das erste und das zweite Adresssignal RxAdr1, RxAdr2 mit Hilfe des zehnten und elften Verzögerungsmittels D-FF10/11 um eine Taktperiode Fx verzögert an die erste Dekodiereinheit DE1 weitergeschal­ tet werden. Das verzögerte erste und zweite Adresssignal dAdr1/dAdr2 stellt eine binäre Adresse dar, so daß beispiels­ weise durch ein einen logischen Wert "0" aufweisendes erstes verzögertes Adresssignal dAdr1 und durch ein einen logichen Wert "1" aufweisendes zweites verzögertes Adresssignal dAdr2 die zweite physikalische Schicht PL2 adressiert wird, d. h. die Kombination der in dem ersten und zweiten verzögerten Adresssignal dAdr1, Adr2 enthaltenen, binären Informationen ergibt den binären Wert "10", welcher im dezimalen Zahlensy­ stem einem Wert "2" entspricht. Zusätzlich wird das verzöger­ te erste und zweite Adresssignal dAdr1, dAdr2 über Verbin­ dungsleitungen zur logischen Verknüpfungseinheit AG übertra­ gen und dort beispielsweise mit Hilfe des "AND"-Gatters lo­ gisch verknüpft. Durch das am Ausgang e der logischen Ver­ knüpfungseinheit AG anliegenden Steuersignal wird der das Be­ reitschaftsignal RxClav durchschaltende, erste Tristate- Treiberbaustein T1 gesteuert, wobei das Anliegen der durch das ATM Forum standardisierten, jeweils in der Taktperiode nach einer gültigen Adresse übermittelten Füll-Bitfolge F, beispielsweise der binäre Wert "11", an den Eingängen i1, i2 der logischen Verknüpfungseinheit AG ein Steuern des ersten Tristate-Treiberbausteins T1 in den Zustand "tristated" bzw. "hochohmig" bewirkt. Desweiteren wird beispielsweise das ver­ zögerte, zweite Adresssignal dAdr2 zusätzlich an die zweite Dekodiereinheit DE2 zur Unterstützung der Erzeugung von Steuersignalen bzw. Nachladesignalen NS für die Steuerung der Da­ ten DZ an die Schnittstelle MPh-Utopia übermittelt.

Das in der ersten Dekodiereinheit DE1 empfangene verzögerte, erste und zweite Adresssignal dAdr1, dAdr2 wird dekodiert und das dekodierte, erste und zweite Adresssignal dAdr1, dAdr2 werden sowohl an das dritte und vierte Verzögerungmittel D- FF3, D-FF4 als auch an den jeweiligen für die Durchschaltung des ersten oder zweiten Bereitschaftssignales RxClav1, RxClav2 vorgesehenen Tristate-Treiberbausteins T4 übertragen, wobei in Fig. 1 beispielsweise die Übertragung des dekodierten und verzögerten ersten Adresssignales dAdr1 an den vierten Tri­ state-Treiberbaustein T4 explizit dargestellt ist. Am Steuer­ eingang si des vierten Tristate-Treiberbaustein T4 wird das empfangene, dekodierte und verzögerte erste Adresssignal dAdr1 invertiert zur Steuerung der Durchschaltung des ersten Bereitschaftssignales RxClav1 eingesetzt. Dadurch wird das durch das ATM Forum vorgeschlagene Anliegen des Bereit­ schaftssignals RxClav1, RxClav2 der zuvor durch die übermit­ telte Adresse ausgewählten, physikalischen Schicht PL unmit­ telbar in der dem Anliegen der Adresse folgenden Taktperiode Fx an der Schnittstelle MPh-Utopia erreicht bzw. mit Hilfe des erfindungsgemäßen Verfahrens standardkonform umgesetzt. Desweiteren wird das dekodierte und zweifach verzögerte, er­ ste und zweite Adresssignal dAdr1, dAdr2 an die jeweilige Glue-Logik-Einheit GLE der jeweiligen physikalischen Schicht PL1, PL2 übermittelt. Durch die zweite Verzögerung des deco­ dierten und verzögerten, ersten und zweiten Adresssignales dAdr1, dAdr2 wird die Signalisierung an die erste bzw. zweite physikalische Schicht PL1, PL2 durch die Dekodierung des ver­ zögerten, ersten und zweiten Adresssignales dAdr1, dAdr2 nicht beeinflußt.

Das von der ATM-Schicht ATM-L übermittelte Freigabe-Sperr­ signal RxEnb wird mit Hilfe des ersten Verzögerungsmittels D- FF1 um die Länge einer Taktperiode Fx verzögert weiterge­ schaltet, wobei das verzögerte Freigabe-Sperrsignal dEnb insbesondere zur Steuerung der Freigabe des Datensignals RxData bzw. des Zellenanfangssignals RxSoc an die zweite und dritte Tristate-Treiberbausteine T2/T3 übermittelt wird, d. h. liegt ein einen logischen Wert "0" aufweisendes, verzögertes Frei­ gabe-Sperrsignal dEnb am jeweiligen Steuereingang si des zweiten und dritten Tristate-Treiberbausteins T2/T3 an, so werden das aktuell anliegende Datensignal RxData und das ak­ tuell anliegende Zellenanfangssignal RxSoc an die Schnitt­ stelle MPh-Utopia gesteuert. Desweiteren wird das verzögerte Freigabe-Sperrsignal dEnb an die zweite Dekodiereinheit DE2, an die Glue-Logic-Einheit GLE der jeweiligen physikalischen Schicht PL1, PL2, an die Steuereingänge si des dritten und vierten Verzögerungsmittels D-FF3, D-FF4 und an das zweite Verzögerungsmittel D-FF2 übermittelt. Mit Hilfe des zweiten Verzögerungsmittels D-FF2 wird das verzögerte Freigabe-Sperr­ signal dEnb um eine weitere Taktperiode Fx verzögert und das am Ausgang e des zweiten Verzögerungsmittels D-FF2 anliegen­ de, zweifach verzögerte Freigabe-Sperrsignal ddEnb zusätzlich an die Glue-Logic-Einheit GLE der jeweiligen physikalischen Schicht PL1, PL2 übertragen. Des weiteren wird mit Hilfe des an die Steuereingänge si des dritten und vierten Verzöge­ rungsmittels D-FF3, D-FF4 übermittelten verzögerten Freigabe- Sperrsignales dEnb die zuvor beschriebene Verzögerung bzw. die Speicherung des ersten und zweiten, verzögerten und deko­ dierten Adresssignals dAdr1, dAdr2 gesteuert.

In der Glue-Logik-Einheit GLE der jeweiligen physikalischen Schicht PL1, PL2 - in Fig. 1 insbesondere der ersten physika­ lischen Schicht PL1 - werden das verzögerte und das zweifach verzögerte Freigabe-Sperrsignal dEnb, ddEnb, das zweifach ver­ zögerte und dekodierte Adresssignal dAdr1 und zusätzlich das von der Utopia-Level-1-Schnittstelleneinheit UL1 übermittelte Bereitschaftssignal RxClav1 sowie das mit Hilfe des fünften Verzögerungsmittels D-FF5 verzögerte Bereitschaftssignal dClav1 logisch verknüpft und ein logisches und verzögertes Freigabe-Sperrsignal ldEnb erzeugt. Das logische und verzö­ gerte Freigabe-Sperrsignal ldEnb wird an die Utopia-Level-1- Schnittstelleneinheit UL1 zur Steuerung der Daten von der Utopia-Level-1-Schnittstelleneinheit UL1 an die in Upstream- Richtung UPS sich anschließende Schnittstelle MPh-Utopia übermittelt. Zusätzlich wird das mit Hilfe des Inverters I invertierte, logische und verzögerte Freigabe-Sperrsignal ldEnb zu dem sechsten und siebten Verzögerungsmittel D-FF6, D- FF7 übertragen und in diesen zur Steuerung der Verzögerung des von der Utopia-Level-1-Schnittstelleneinheit ULl empfan­ genen, ersten bzw. zweiten Datensignals RxData1, RxData2 und des ersten bzw. zweiten Zellenanfangssignals RxSoc1, RxSoc2 bewertet. Durch die Glue-Logik-Einheit GLE werden sämtliche der durch ATM Forum vorgeschlagenen für die Steuerung von un­ terschiedlichen Übertragungsereignissen wie beispielsweise "back-to-back"-Übertragung von ATM-Zellen oder "end and re­ start of cell"-Übertragung benötigten Signalisierungen be­ rücksichtigt und das entsprechende logische, verzögerte Frei­ gabe-Sperrsignal ldEnb erzeugt.

Die durch die Utopia-Level-1-Schnittstelleneinheit UL1 in der ersten physikalischen Schicht PL1 übermittelten Signale, ins­ besondere das erste Datensignal RxData1, das erste Zellenan­ fangssignal RxSoc1 und das erste Bereitschaftssignal RxClav1 werden innerhalb der ersten physikalischen Schicht PL1 unter­ schiedlich weiterbehandelt. So wird das erste Datensignal RxData1 sowohl unmittelbar an den achten Tristate-Treiber­ baustein T8 als auch mit Hilfe des siebten Verzögerungsmit­ tels D-FF7 verzögert an den sechsten Tristate-Treiberbaustein T6 übertragen. Analog dazu wird das erste Zellenanfangssignal RxSoc1 sowohl unmittelbar an den siebten Tristate-Treiberbau­ stein T7 als auch mit Hilfe des sechsten Verzögerungsmittels D-FF6 verzögert an den fünften Tristate-Treiberbaustein T5 übertragen. Abhängig von einem ersten, in der zweiten Deko­ diereinheit DE2 erzeugten und zum Steuereingang des siebten und achten Tristate-Treiberbausteins T7, T8 übertragenen Nach­ ladesignales NS1 und einem zweiten, in der zweiten Deko­ diereinheit DE2 erzeugten und zum Steuereingang des fünften und sechsten Tristate-Treiberbausteins T5, T6 übertragenen Nachladesignales NS2 werden beispielsweise entweder die aktu­ ell von der Utopia-Level-1-Schnittstelleneinheit UL1 übermit­ telten Schnittstellensignale oder die eine Taktperiode Fx zu­ vor von der Utopia-Level-1-Schnittstelleneinheit UL1 übermit­ telten Schnittstellensignale an das achte und neunte Verzöge­ rungsmittel D-FF8, D-FF9 und somit in Upstream-Richtung UPS übertragen. Dadurch wird mit Hilfe des in der zweiten Deko­ diereinheit DE2 erzeugten ersten und zweiten Nachladesignales NS1, NS2 die Auswahl der aktuell an die Schnittstelle MPh- Utopia zu steuernden Datenwörter DW festgelegt. Analog dazu werden von der zweiten Dekodiereinheit DE2 ein drittes und ein viertes Nachladesignales NS3, NS4 zur Steuerung der in der zweiten physikalischen Schicht PL2 vorgesehen Tristate-Trei­ bermittel erzeugt und an die zweite physikalische Schicht PL2 übermittelt - in Fig. 1 nicht explizit dargestellt. Das ak­ tuell an das neunte Verzögerungsmittel D-FF9 übertragende Da­ tensignal RxData und das aktuell an das achte Verzögerungs­ element D-FF8 übertragene Zellenanfangssignal RxSoc werden um eine Taktperiode verzögert dem dritten bzw. dem zweiten Tri­ state-Treiberbaustein T3, T2 angezeigt und anschließend, ge­ steuert durch das verzögerte Freigabe-Sperrsignal dEnb an die Schnittstelle MPh-Utopia gesteuert, d. h. diese aktuell an den Verzögerungsmitteln D-FF8, D-FF9 anliegenden Signale werden abgetastet und liegen somit in der darauffolgenden Taktperi­ ode Fx stabil zur Weiterverarbeitung durch die ATM-Schicht ATM-L an der Schnittstelle MPh-Utopia vor. Hierzu werden das erste und zweite Datensignal RxData1, RxData2 bzw. Zellenan­ fangssignal RxSoc1, RxSoc2 jeweils zu einem gemeinsamen Daten­ signal RxData und einem gemeinsamen Zellenanfangssignal RxSoc "verodert", d. h. das Zellenanfangssignal RxSoc und das Daten­ signal RxData repräsentieren jeweils nur das Steuersignalpaar RxSoc1, RxData1 oder RxSoc2, RxData2 einer physikalischen Schicht PL1, PL2.

Das von der Utopia-Level-1-Schnittstelleneinheit UL1 übermit­ telte erste Bereitschaftssignal RxClav1 wird durch den mit Hilfe des invertierten, verzögerten und dekodierten ersten Adresssignales dAdr1 gesteuerten vierten Tristate-Treiberbau­ stein T4 an den ersten Tristate-Treiberbaustein T1 durchge­ schaltet, wobei mit Hilfe des Pull-Down-Widerstands PDR die logische "Oder"-Verknüpfung zwischen des ersten und zweiten Bereitschaftsignals RxClav1, RxClav2 realisiert ist, d. h. beim Vorliegen weder eines ersten noch eines zweiten, eine Daten­ übertragungsanforderung repräsentierenden Bereitschafts­ signals RxClav1, RxClav2 wird das am Eingang i des ersten Tri­ state-Treiberbausteins T1 anliegende Signal mit Hilfe des Pull-Down-Widerstands PDR in den logischen Zustand "0" ge­ steuert. Das an die taktgesteuerte Schnittstelle MPh-Utopia gesteuerte Bereitschaftssignal RxClav wird in der Taktperiode Fx mit Hilfe des ersten Tristate-Treiberbausteins T1 an die ATM-Schicht gesteuert, in der die Füll-Bitfolge F als Adress­ signal RxAdr1, RxAdr2 an der Schnittstelle MPh-Utopia anliegt.

Zur Realisierung des erfindungsgemäßen Verfahrens werden in der zweiten Dekodiereinheit DE2 das verzögerte Freigabe- Sperrsignal dEnb und beispielsweise das verzögerte zweite Adresssignal dAdr2 ausgewertet, d. h. geeignet verzögert, ge­ multiplext, decodiert und aus den gewonnenen Informationen ein erstes, zweites, drittes und viertes Nachladesignal NS1/2/3/4 zur zeitkritischen Steuerung der jeweiligen Daten an die taktgesteuerte Schnittstelle MPh-Utopia abgeleitet. Desweiteren werden das in ersten Dekodiereinheit DE1 empfan­ gene, verzögerte erste und zweite Adresssignal dAdr1, dAdr2 beispielsweise nach folgender Dekodiervorschrift dekodiert:

Der bei der erfindungsgemäßen, zeitkritischen Steuerung von Datenwörtern DW von Datenzellen DZ an die taktgesteuerte Schnittstelle MPh-Utopia auftretende Signalfluß ist in Fig. 2 anhand von einzelnen Signalflußgraphen dargestellt. In Ab­ stimmung auf den "Multiphysical"-UTOPIA-Schnittstellen-Stand­ ard werden die Signalisierungssignale RxClk, RxData, RxSoc, RxClav, RxAdr1 + 2, RxEnb jeweils nach einer steigenden Takt­ flanke F1-F12 abgetastet, wobei in Fig. 2 beispielsweise er­ ste bis zwölfte steigende Taktflanke F1-F12 dargestellt sind. Zur Erläuterung des erfindungsgemäßen Verfahrens sind elf Taktperioden Fx zwischen der ersten bis zwölften, positiven Taktflanke F1-F12 aufgezeigt, wobei eine einzelne Taktflanke F1-F12 jeweils durch eine punktierte Linie angedeutet ist. Desweiteren sind in Fig. 2 die Signalverläufe ausgewählter Signalisierungssignale RxClk, RxData, RxSoc, RxClav, RxAdr1 + 2, RxEnb, dEnb, ddEnb, NS1-NS4, dAdr1 + 2, RxData1, RxData2, RxSoc1, RxSoc2, RxClav1, RxClav2, ldEnb innerhalb der ATM-Kommunikationseinrichtung ATM-KE - in Fig. 1 durch eine mit A bezeichnete, strichlierte Linie angedeutet, an der Utopia-Level-1-Schnittstelleneinheit UL1 - in Fig. 1 durch eine mit B bezeichnete, strichlierte Linie angedeutet - und kurz vor dem Durchschalten der Schnittstellensignale an die taktgesteuerte Schnittstelle MPh-Utopia - in Fig. 1 durch eine mit C bezeichnete, strichlierte Linie angedeutet - sowie die Gesamtzahl der standardisierten Schnittstellensignale MPh-Utopia - in Fig. 1 durch eine mit MPh-Utopia bezeichne­ te, strichlierte Linie angedeutet - dargestellt und werden im weiteren als erste Schnittstelle A, als zweite Schnittstelle B sowie als dritte Schnittstelle C und als taktgesteuerte Schnittstelle MPh-Utopia bezeichnet. Es werden die Signalver­ läufe an den dargestellten Schnittstellen A/B/C/MPh-Utopia des Taktsignals RxClk, des Datensignals RxData, des Zellenan­ fangssignals RxSoc, des Bereitschaftssignals RxClav, des er­ sten und zweiten Adresssignales RxAdr1+2, des verzögerten er­ sten und zweiten Adresssignales dAdr1+2, des Freigabe-Sperr­ signals RxEnb, des verzögerten Freigabe-Sperrsignals dEnb, des ersten, zweiten, dritten und vierten Nachladesignals NS1- NS4, des ersten und zweiten Datensignales RxData1, RxData2, des ersten und zweiten Zellenanfangssignals RxSoc1, RxSoc2, des ersten und zweiten Bereitschaftssignals RxClav1, RxClav2 und des logischen und verknüpften Freigabe-Sperrsignals ldEnb durch Fig. 2 näher erläutert.

Zum Zeitpunkt der ersten steigenden Taktflanke F1 bzw. zum Zeitpunkt zwischen erster und zweiter steigender Taktflanke F1, F2 wird durch das den binären Wert "01" repräsentierende erste und zweite Adresssignal RxAdr1+2 von der ATM-Schicht ATM-L die erste physikalische Schicht PL1 mit der Adresse "01" angesprochen bzw. diese aufgefordert Ihre Bereitschaft zur Datenübertragung mit Hilfe des Bereitschaftssignals RxClav gegenüber der ATM-Schicht ATM-L anzuzeigen. Zu dem be­ trachteten Zeitpunkt steht in der adressierten, ersten physi­ kalischen Schicht PL1 bzw. in der Utopia-Level-1-Schnitt­ stelleneinheit UL1 ein erstes Datenwort DW1 für die parallele Übertragung zur Verfügung, wobei für die Übertragung einer Datenzelle DZ standardgemäß 27 Datenwörter DW1-DW27 beim er­ findungsgemäßen Verfahren vorgesehen sind. Analog dazu zeigt das erste Datensignal RxData1 an der zweiten Schnittstelle B ein vorliegendes erstes Datenwort DW1 an und das erste Zel­ lenanfangssignal RxSoc1 weist den den logischen Wert "1" aus­ schließlich in der betrachteten Taktperiode Fx auf. Annähernd gleichzeitig nimmt das erste Bereitschaftssignal RxClav1 den logischen Wert "1" an, welches die Sendebereitschaft der er­ sten physikalischen Schicht PL1 anzeigt. Desweiteren wird von der aktuell zum Übertragen von Daten berechtigten zweiten physikalischen Schicht PL2 mit Hilfe des Datensignales RxData das 23-te Datenwort DW23 der zu übertragenden Datenzelle DZ an die taktgesteuerte Schnittstelle MPh-Utopia gesteuert, d. h. durch das einen logischen Wert "0" aufweisende Freigabe- Sperrsignal RxEnb wird das von der zweiten physikalischen Schicht PL2 an die dritte Schnittstelle C gesteuerte 23-te Datenwort DW23 mit Hilfe des dritten Tristate-Treiberbau­ steins T3 zur taktgesteuerten Schnittstelle MPh-Utopia durch­ geschaltet. Zusätzlich zeigt das zweite Bereitschaft RxClav2 durch die Annahme des logischen Wertes "1" die anhaltende Be­ reitschaft zum Senden von Datenwörtern DW an. Um ein Nachladen des nächsten Datenwortes DW24 in der zweiten physikali­ schen Schicht PL2 sicherzustellen weist das dritte Nachlade­ signal NS3 den logischen Wert "0" und das vierte Nachladesi­ gnal NS4 den logischen Wert "1" auf, wobei ein den logischen Wert "1" aufweisendes Nachladesignal NS1-NS4 den Ausgang e des jeweiligen Tristate-Treibermittels T5-T8 "hochohmig" bzw. "tristated" schalted bzw. ein den logischen Wert "0" aufwei­ sendes Nachladesignal NS1-NS4 die an den Eingängen i der je­ weiligen Tristate-Treibermittel T5-T8 anliegenden Signale durchschaltet. Aufgrund des eine Datenübertragung anzeigen­ den, den logischen Wert "0" aufweisenden, logischen und ver­ zögerten Freigabe-Sperrsignals ldEnb wird der Utopia-Level-1- Schnittstelleneinheit UL1 eine Freigabe der taktgesteuerten Schnittstelle MPh-Utopia angezeigt und diese zum Nachladen von einem zweiten Datenwort DW2 mit Beginn der nächsten Takt­ periode veranlaßt, obwohl die erste physikalische Schicht PL1 noch nicht von der ATM-Schicht ATM-L zur Übertragung von Da­ ten adressiert wurde. Das an der ersten Schnittstelle A an­ liegende, verzögerte erste und zweite Adresssignal dAdr1, dAdr2 weist die Füll-Bitfolge F auf, welches eine Steuerung der Bereitschaftssignalschnittstellenleitung RxClav-L in den Zustand "tristated" bewirkt und in Fig. 2 anhand des an der taktgesteuerten Schnittstelle MPh-Utopia anliegenden, "hochohmigen" Bereitschaftsignales RxClav ver­ deutlicht wird. Zusätzlich liegt an der ersten Schnittstelle A das einen logischen Wert "0" - aktuelle Datenübertragung - aufweisende, verzögerte Freigabe-Sperrsignal dEnb an, wodurch der zweite und der dritte Tristate-Treiberbaustein T2, T3 zum Durchschalten der an Ihren Eingängen i anliegenden Signale RxData/RxSoc veranlaßt werden.

Zum Zeitpunkt der zweiten steigenden Taktflanke F2 weist das verzögerte Freigabe-Sperrsignal dEnb an der ersten Schnitt­ stelle A den logischen Wert "0" - aktuelle Datenübertragung - und das verzögerte erste und zweite Adresssignal RxAdr1+2 den binären Wert "01" auf. Nach der Dekodierung dieses binären "01" Adresssignales dAdr1+2 durch die erste Dekodiereinheit DE1 wird das dekodierte und verzögerte erste Adresssignal dAdr1 an den Steuereingang si des vierten Tristate-Treiber­ bausteins T4 übermittelt und ein Durchschalten des ersten Be­ reitschaftssignals RxClav1 an die dritte Schnittstelle C be­ wirkt. Somit weist das an der taktgesteuerten Schnittstelle MPh-Utopia anliegende Bereitschaftsignal RxClav den logischen Wert "1" auf und der steuernden ATM-Schicht ATM-L wird die Bereitschaft zum Übertragen von Daten der in der Taktperiode Fx zuvor adressierten physikalischen Schicht PL1 angezeigt. Analog zur vorherigen Taktperiode Fx weist zum Zeitpunkt der zweiten steigenden Taktflanke F2 das Freigabe-Sperrsignal RxEnb an der taktgesteuerten Schnittstelle MPh-Utopia den lo­ gischen Wert "0" - aktuelle Datenübertragung - auf und mit Hilfe des Datensignals RxData wird das an der dritten Schnittstelle C anliegende 23-te Datenwort DW23 an die takt­ gesteuerte Schnittstelle MPh-Utopia gesteuert. Des weiteren weist das an der zweiten Schnittstelle B anliegende erste Zellenanfangssignal RxSoc1 standardgemäß den logischen Wert "0" auf, da mit Hilfe des ersten Datensignales RxData2 das zweite Datenwort DW2 von der Utopia-Level-1-Schnittstellen­ einheit UL1 in Upstream-Richtung UPS gesteuert wird und das erste Zellenanfangssignal RxSoc1 nur annähernd gleichzeitig mit der Übertragung des ersten Datenwortes DW1 den logischen Wert "1" annimmt. Zusätzlich wird auch durch das erste Be­ reitschaftsignal RxClav1 und durch das zweite Bereitschafts­ signal RxClav2 die Bereitschaft zur Datenübertragung ange­ zeigt, wobei in der der zweiten steigenden Taktflanke F2 fol­ genden Taktperiode Fx das erste Bereitschaftsignal RxClav1 mit Hilfe des ersten und vierten Tristate-Treiberbausteins T1, T4 an die taktgesteuerte Schnittstelle MPh-Utopia gesteu­ ert wird. Analog dazu weist das zweite Zellenanfangssignal RxSoc2 den logischen Wert "0" auf und mit Hilfe des zweiten Datensignales RxData2 wird das 25 Datenwort DW25 von der ana­ log in der zweiten physikalischen Schicht PL2 vorgesehenen Utopia-Level-1-Schnittstelleneinheit UL1 an die zweite Schnittstelle B gesteuert. Durch das in der aktuellen Taktpe­ riode Fx den logischen Wert "1" annehmende, logische und verzögerte Freigabe-Sperrsignal ldEnb wird der Utopia-Level-1- Schnittstelleneinheit UL1 angezeigt keine weiteren Datenwör­ ter DW in der nächsten Taktperiode Fx an die zweite Schnitt­ stelle B zu steuern und das sechste und siebte Verzögerungs­ mittel D-FF6, D-FF7 speichert den jeweils in der Taktperiode Fx zuvor anliegenden logischen Wert des ersten Datensignals RxData1 und des ersten Zellenanfangssignals RxSoc1, d. h. die Signalkonstellation bei der Übertragung des ersten Datenbytes DW1. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "1" aufweisende Bereitschaftssignal RxClav, das das 24-te Datenwort DW24 repräsentierende Datensignal RxData und das den logischen Wert "0" aufweisende Zellenan­ fangssignal RxSoc an. Die Signalkonstellation der zum Nachla­ den der Daten an die dritte Schnittstelle C vorgesehenen Nachladesignale NS1-NS4 hat sich in der betrachteten Taktpe­ riode Fx nicht verändert.

Zum Zeitpunkt der dritten steigenden Taktflanke F3 wird durch die ATM-Schicht ATM-L mit Hilfe des ersten und zweiten Adresssignales RxAdr1+2 die zweite physikalische Schicht PL2 mit der binären Adresse "10" bzgl. vorliegender Datenwörter DW abgefragt, d. h. aufgrund des an der zweiten Schnittstelle B anliegenden, einen logischen Wert "1" aufweisenden zweiten Bereitschaftssignals RxClav2 wird mit Hilfe des zweiten Da­ tensignals RxData2 das 26-te Datenwort DW26 an die zweite Schnittstelle B gesteuert. Das erste Datensignal RxData1 weist wie bereits eine Taktperiode Fx zuvor den logischen Wert des zweiten Datenwortes DW2 auf, zumal aufgrund des lo­ gischen Werts "1" des logischen und verzögerten Freigabe- Sperrsignals ldEnb keine weiteren Daten von der Utopia-Level- 1-Schnittstelleneinheit UL1 an die zweite Schnittstelle B ge­ steuert wurden. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "0" aufweisende Bereitschaftssignal RxClav, das das 25-te Datenwort DW25 repräsentierende Daten­ signal RxData und das den logischen Wert "0" aufweisende Zel­ lenanfangssignal RxSoc vor. Das verzögerte erste und zweite Adresssignal dAdr1+2 nimmt den Wert der Füll-Bitfolge F an, wodurch der durch das am Ausgang e des logischen Verknüp­ fungsmittels AG anliegende Steuersignal gesteuerte erste Tri­ state-Treiberbaustein T1 die Bereitschaftssignalschnittstel­ lenleitung RxClav-L in den Zustand "tristated" schaltet und das Durchschalten des am Eingang i des ersten Tristate-Trei­ berbaustein T1 bzw. an der dritten Schnittstelle C anliegen­ den Bereitschaftssignales RxClav unterdrückt. Der Signalver­ lauf der weiteren Signalisierungsignale, insbesondere der zum Nachladen der Daten an die dritte Schnittstelle C vorgesehe­ nen Nachladesignale NS1-NS4 hat sich in der betrachteten Taktperiode Fx wiederum nicht geändert.

Zum Zeitpunkt der vierten steigenden Taktflanke F4 wird durch die ATM-Schicht ATM-L mit Hilfe des ersten und zweiten Adresssignales RxAdr1+2 die standardisierte Füll-Bifolge F übertragen und durch das verzögerte erste und zweite Adress­ signal dAdr1+2 das der eine Taktperiode Fx zuvor anliegenden binären Adresse "10" zugehörige Bereitschaftssignal RxClav, nämlich das zweite Bereitschaftssignal RxClav2 an die dritte Schnittstelle C und schließlich an die taktgesteuerte Schnittstelle MPh-Utopia übertragen, d. h. das an der taktge­ steuerten Schnittstelle MPh-Utopia anliegende Bereitschafts­ signal RxClav weist den logischen Wert "1" auf. Folglich nimmt auch das von der in der zweiten physikalischen Schicht PL2 vorgesehenen Utopia-Level-1-Schnittstelleneinheit UL1 an die zweite Schnittstelleneinheit B gesteuerte zweite Bereit­ schaftsignal RxClav2 den logischen Wert "1" an. Desweiteren wird das 27-te Datenwort DW27 mit Hilfe des zweiten Datensi­ gnals RxData2 an die zweite Schnittstelle B gesteuert und das mit Hilfe des neunten bzw. achten Verzögerungsmittels D- FF8, D-FF9 um eine Taktperiode Fx verzögerte Datensignal RxDa­ ta bzw. Zellenanfangssignal RxSoc an die dritte Schnittstelle C gesteuert. Somit liegen an der dritten Schnittstelle C das einen logischen Wert "1" aufweisende Bereitschaftssignal RxClav, das das 26-te Datenwort DW26 repräsentierende Daten­ signal RxData und das den logischen Wert "0" aufweisende Zel­ lenanfangssignal RxSoc an. Analog zu den Signalflußgraphen in der vorhergehenden Taktperiode Fx wird das zweite Datenwort DW2 mit Hilfe des ersten Datensignals RxData1 aufgrund des einen logischen Wert "1" aufweisenden, logischen und verzö­ gerten Freigabe-Sperrsignals ldEnb wiederum an die zweite Schnittstelle B gesteuert. Hinsichtlich der weiteren, nicht explizit beschriebenen Signalflußgraphen haben sich zum Zeit­ punkt der vierten steigenden Taktflanke F4 keine Änderungen ergeben.

Zum Zeitpunkt der fünften steigenden Taktflanke F5 wird annä­ hernd gleichzeitig mit dem Empfang des mit Hilfe des Datensi­ gnals RxData übertragenen, 27-ten und zugleich letzten Daten­ wortes DW27 der Datenzelle DZ das Freigabe-Sperrsignal RxEnb auf den logischen Wert "1" - keine Datenübertragung - gesetzt und somit nur noch das aktuell anliegende 27-te Datenwort DW27 übertragen sowie die Übertragung von Daten solange un­ terbrochen, bis das Bereitschaftssignal RxEnb den logischen Wert "0" - aktuelle Datenübertragung - annimmt. Desweiteren wird durch das erste und zweite Adresssignal RxAdr1+2 die bi­ näre Adresse "01" der ersten physikalischen Schicht PL1 an die taktgesteuerte Schnittstelle MPh-Utopia angelegt und durch das den Wert der Füll-Bitfolge F aufweisende, verzöger­ te erste und zweite Adresssignal dAdr1+2 mit Hilfe des logi­ schen Verknüpfungsmittels AG die Bereitschaftssignalschnitt­ stellenleitung RxClav-L standardgemäß in den Zustand "tri­ stated" gesteuert, wodurch die erste physikalischen Schicht PL1 zur Datenübertragung ausgewählt wird. Annähernd gleich­ zeitig mit der Übertragung des 27-ten Datenwortes DW27 wird das zweite Bereitschaftssignal RxClav2 mit dem logischen Wert "0" - keine aktuell vorliegenden Daten - an die zweite Schnittstelle B übertragen. Jedoch wird das zuletzt mit Hilfe des zweiten Datensignals RxData2 an die zweite Schnittstelle B gesteuerte 27-te Datenwort DW27 weiterhin an die zweite Schnittstelle B übertragen. Der Signalverlauf des ersten, zweiten, dritten und vierten Nachladesignals NS1-NS4 sowie der übrigen Schnittstellensignale weist keine Änderungen auf. Somit liegen an der dritten Schnittstelle C das den logischen Wert "0" aufweisende Bereitschaftssignal RxEnb, das 27 und zugleich letzte Datenwort DW27 der Datenzelle DZ repräsentie­ rende Datensignal RxData und das den logischen Wert "0" auf­ weisende Zellenanfangssignal RxSoc an.

Dagegen wird zum Zeitpunkt der sechsten steigenden Taktflanke F6 bzw. in der der Änderung des Freigabe-Sperrsignals RxEnb folgenden Taktperiode Fx mit Hilfe des den logischen Wert "1" aufweisenden, an der ersten Schnittstelle A anliegende, ver­ zögerten Freigabe-Sperrsignals dEnb das Steuern von Datenwör­ tern DW an die taktgesteuerte Schnittstelle MPh-Utopia unter­ brochen, d. h. sowohl die Datensignalschnittstellenleitung RxData-L als auch die Zellenanfangssignalschnittstellenlei­ tung RxSoc-L werden mit Hilfe des dritten bzw. vierten Tri­ state-Treiberbausteins T3, T4 in den Zustand "tristated" bzw. "hochohmig" gesteuert. Aufgrund des einen logischen Wert "1" aufweisenden Bereitschaftssignals RxClav bzw. der dadurch an­ gezeigten Sendebereitschaft der ersten physikalischen Schicht PL1 wird von der ATM-Schicht ATM-L das einen logischen Wert "0" - aktuelle Datenübertragung - aufweisende Freigabe- Sperrsignal RxEnb an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert. Annähernd gleichzeitig nimmt das zweite Nachladesignal NS2 den logischen Wert "0" an, welches das Durchschalten des beispielsweise für fünf Taktperioden Fx ge­ speicherten bzw. verzögerten, das erste Datenwort DW1 aufwei­ sende, ersten Datensignals RxData1 und des zugehörigen einen logischen Wert "1" aufweisenden, ersten Zellenanfangssignals RxSoc1 über das achte bzw. neunte Verzögerungsmittel D-FF8, D- FF9 an die dritte Schnittstelle C bewirkt. Dadurch ist si­ chergestellt, daß nach der Erteilung der Sendeberechtigung an die erste physikalische Schicht PL1 von der ATM-Schicht ATM-L mit Hilfe des Freigabe-Sperrsignals RxEnb und des ersten und zweiten Adresssignals RxAdr1+2 das erste Datenwort DW1 takt­ gerecht an die taktgesteuerte Schnittstelle MPh-Utopia ge­ langt. Aufgrund des die binäre Adresse "01" repräsentieren­ den, verzögerten ersten und zweiten Adresssignals dAdr1+2 wird das erste Bereitschaftssignal RxClav1 von der Utopia- Level-1-Schnittstelleneinheit UL1 über die zweite Schnitt­ stelle B an die dritte und anschließend an die taktgesteuerte Schnittstelle MPh-Utopia übertragen. Des weiteren wird die Übertragung des aktuell den Wert des zweiten Datenwortes DW2 repräsentierenden ersten Datensignals RxData1 mit Hilfe des den logischen Wert "1" aufweisenden, ersten Nachladesignals NS1 weiterhin unterdrückt. Nach Beendigung der Übertragung von Daten von der zweiten physikalischen Schicht PL2 an die ATM-Schicht ATM-L wird das dritte Nachladesignal NS3 auf den logischen Wert "1" gesetzt und somit durch die in der zweiten physikalischen Schicht PL2 zum Durchschalten des zweiten Da­ tensignals RxData2 und des zweiten Zellenanfangssignals RxSoc vorgesehenen Tristate-Treiberbausteine die Übertragung der zuvor erwähnten Signale unterbrochen.

Zum Zeitpunkt der siebten steigenden Taktflanke F7 wird durch das verzögerte Freigabe-Sperrsignal dEnb mit Hilfe des zwei­ ten und dritten Tristate-Treiberbausteins T2, T3 das das erste Datenwort DW1 repräsentierende Datensignal RxData bzw. das den logischen Wert "1" aufweisende Zellenanfangssignal RxSoc an die taktgesteuerte Schnittstelle MPh-Utopia gesteuert, wo­ bei durch das den logischen Wert "1" aufweisende Zellenan­ fangssignal RxSoc der ATM-Schicht ATM-L der Beginn einer Da­ tenzelle DZ signalisiert wird. Zusätzlich zeigen das erste und zweite Adresssignal RxAdr1+2 eine binäre Adresse "10" an, wobei analog zu den vorhergehenden Taktperioden zyklisch die Sendebereitschaft der jeweiligen physikalischen Schicht PL1, PL2 bzw. abwechselnd das erste oder zweite Bereitschafts­ signal RxClav1, RxClav2 von der ATM-Schicht ATM-L dahingehend überprüft wird, welche physikalische Schicht PL1, PL2 nach Be­ endigung der aktuellen Datenübertragung zum Steuern von wei­ teren Daten an die taktgesteuerte Schnittstelle MPh-Utopia in der Lage bzw. vor allem berechtigt ist. Desweiteren wird das den logischen Wert "0" aufweisende, logische und verzögerte Freigabe-Sperrsignal ldEnb an die zweite Schnittstelle B bzw. an die Utopia-Level-1-Schnittstelleneinheit UL1 übertragen, wodurch die Utopia-Level-1-Schnittstelleneinheit UL1 zum Übertragen bzw. zum Nachladen von Daten an die zweite Schnittstelle B veranlaßt wird. Zusätzlich wird durch das am Steuereingang des sechsten und siebten Verzögerungsmittels D- FF6, D-FF7 anliegenden, logischen und verzögerten Freigabe- Sperrsignals ldEnb die Speicherung bzw. Verzögerung des aktu­ ell anliegenden ersten Datensignals RxData1 bzw. des ersten Zellenanfangssignals RxSoc1 unterdrückt. Das erste Nachlade­ signal NS1 nimmt den logischen Wert "0" an und dem zweiten Nachladesignal NS2 wird wieder der logische Wert "1" zugewie­ sen, wodurch das aktuell an der zweiten Schnittstelle B an­ liegende erste Datensignal RxData1 bzw. das erste Zellenan­ fangssignal RxSoc1 unmittelbar über das achte und neunte Ver­ zögerungsmittel D-FF8, D-FF9 an die dritte Schnittstelle C nachgeladen werden. Folglich liegen an der dritten Schnitt­ stelle C das einen logischen Wert "0" aufweisende Bereit­ schaftssignal RxClav, das das erste Datenwort DW1 repräsen­ tierende Datensignal RxData und das den logischen Wert "1" aufweisende Zellenanfangssignal RxSoc an.

Zum Zeitpunkt der achten steigenden Taktflanke F8 ist der Wechsel der zum Senden berechtigten physikalischen Schicht PL1/2, in Fig. 2 insbesondere der Wechsel von der zweiten zur ersten physikalischen Schicht PL2/1, vollständig vollzo­ gen, d. h. es werden solange Daten von der ersten physikali­ schen Schicht PL1 an die taktgesteuerte Schnittstelle MPh- Utopia gesteuert bis durch das Freigabe-Sperrsignal RxEnb von der ATM-Schicht ATM-L eine Sperrung der taktgesteuerten Schnittstelle MPh-Utopia signalisiert wird. Desweiteren wird das das dritte Datenwort DW3 repräsentierende, erste Datensi­ gnal RxData1 und das einen logischen Wert "0" aufweisende er­ ste Zellenanfangssignal RxSoc1 von der Utopia-Level-1- Schnittstelleneinheit UL1 an die zweite Schnittstelle B ge­ steuert. An die dritte Schnittstelle C werden das einen logi­ schen Wert "0" aufweisende Bereitschaftsignal RxClav, das das zweite Datenwort DW2 repräsentierende Datensignal RxData und das einen logischen Wert "0" aufweisende Zellenanfangssignal RxSoc gesteuert. Im weiteren hat sich keine Änderung bzgl. der eine Taktperiode Fx zuvor anliegenden Signalverläufe er­ geben, wobei gemäß den vorhergehenden Ausführungen mit Hilfe des ersten und zweiten Adresssignales RxData1+2 sowie des verzögerten, ersten und zweiten Adresssignales dAdr1+2 ab­ wechselnd die Adresse der ersten bzw. zweiten physikalischen Schicht PL1, PL2 und die Füll-Bitfolge F übertragen wird. Die­ ses in der Fachwelt unter dem Begriff "Polling" bekannte, ab­ wechselnde Abfragen der ersten bzw. zweiten physikalischen Schicht PL1, PL2 auf die Bereitschaft zur Datenübertragung wird durch das erfindungsgemäße Verfahren standardgemäß rea­ lisiert.

Des weiteren wird in Fig. 2 das in den folgenden Taktperi­ oden Fx, insbesondere zu den Zeitpunkten der neunten bis zwölften positiven Taktflanke F9-F12, das vorgesetzte "Polling" der unterschiedlichen physikalischen Schichten PL1, PL2 dargestellt und die Signalverläufe der bei der Über­ tragung weiterer Datenwörter DW, insbesondere des dritten bis sechsten Datenwortes DW3-DW6, auftretenden Signalkonstella­ tionen gezeigt. Hierzu sind keine weiteren Erläuterungen er­ forderlich, da sich die Signalverläufe in Analogie zu den Si­ gnalverläufen in den zuvor beschriebenen Taktperioden Fx än­ dern.

Fig. 2 zeigt beispielsweise den Signalfluß für eine von ei­ ner Vielzahl in der Praxis möglichen Schnittstellensignali­ sierung, d. h. durch das erfindungsgemäße Verfahren sind alle in der Praxis auftretenden Signalisierungsszenarien auch rea­ lisierbar.

Die Anwendung des erfindungsgemäßen Verfahrens ist nicht auf eine ATM-Kommunikationseinrichtung ATM-KE bzw. auf die stan­ dardisierte MPh-UTOPIA-Schnittstelle beschränkt, sondern kann auch für die Realisierung von geeigneten asynchronen Schnitt­ stellen, bei denen eine zeitkritische Steuerung der Daten mehrerer unterschiedlicher physikalischer Schichten PL an ei­ ne taktgesteuerte Schnittstelle vorgesehen ist, beispielsweise die modifizierte UTOPIA für IP-Pakete oder PCI-Schnitt­ stellen, eingesetzt werden.

Claims (8)

1. Verfahren zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle (MPh-Utopia) mit asynchro­ ner Datenübertragung,
bei der parallel Daten (DW) zwischen zumindest einer physi­ kalischen (PL1, PL2) und einer höheren Schicht (ATM-L) gemäß einem standardisierten Schichtenmodell und zumindest ein von jeweils einer physikalischen Schicht (PL1) erzeugtes, eine Datenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal (RxClav) und ein von der höheren Schicht (ATM-L) zur Steuerung der Datenübertragung erzeugtes Freigabe-Sperrsignal (RxEnb) sowie mehrere von der höheren Schicht (ATM-L) zur Adressierung der jeweiligen physikalischen Schicht erzeugte Adresssignale (RxAdr1, RxAdr2) übertragen werden, und
bei der eine Reaktion auf eine Änderung des Freigabe- Sperrsignals (RxEnb) oder zumindest eines Bereitschafts­ signals (RxClav1, RxClav2) innerhalb zumindest einer Takt­ periode (Fx) erfolgt,
dadurch gekennzeichnet,
daß das Freigabe-Sperrsignal (RxEnb) um zumindest eine Taktperiode (Fx) verzögert der physikalischen Schicht (PL1, PL2) angezeigt wird,
daß die Adresssignale (RxAdr1, RxAdr2) um zumindest eine Taktperiode (Fx) verzögert sowie dekodiert werden und an­ hand der verzögerten Adresssignale (dAdr1, dAdr2) das der höheren Schicht (ATM-L) aktuell anzuzeigende Bereitschafts­ signal (RxClav1, RxClav2) ausgewählt und an die taktgesteu­ erte Schnittstelle (MPh-Utopia) gesteuert wird,
daß die parallel zu übertragenden Daten (DW) von der jewei­ len physikalischen Schicht (PL1, PL2) von vornherein und ab­ hängig von den Adresssignalen (RxAdr1, RxAdr2) und dem Frei­ gabe-Sperrsignal (RxEnb) an die taktgesteuerte Schnittstel­ le (MPh-Utopia) gesteuert und unmittelbar abgetastet wer­ den, ohne daß durch die höhere Schicht (ATM-L) mit Hilfe des Freigabe-Sperrsignals (RxEnb) eine Datenübertragungs­ freigabe für die jeweilige physikalische Schicht (PL1, PL2) anhand der von der höheren Schicht (ATM-L) zur Adressierung der jeweiligen physikalischen Schicht (PL1, PL2) erzeugten Adresssignale (RxAdr1, RxAdr2) angezeigt wird, und
daß durch jeweils logische Verknüpfungen (DE1, DE2) des ver­ zögerten Freigabe-Sperrsignals (dEnb) und der verzögerten und decodierten Adresssignale (dAdr1, dAdr2) für jeweils ei­ ne physikalische Schicht (PL1, PL2) zumindest ein erstes und ein zweites Nachladesignal (NS1, NS2) zur zeit- u. taktge­ rechten Steuerung der Daten (DW) an die Schnittstelle (MPh- Utopia) erzeugt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß bei einem eine Datenübertragung anzeigenden ersten Nach­ ladesignal (NS1) zuvor gespeicherte Daten (DW1) an die Schnittstelle (MPh-Utopia) gesteuert werden,
daß bei einem eine Datenübertragung anzeigenden zweiten Nach­ ladesignal (NS2) weitere Daten (DW2-DW6) an die Schnittstelle (MPh-Utopia) gesteuert werden,
daß bei einem keine Datenübertragung anzeigenden ersten oder zweiten Nachladesignal (NS1, NS2) die aktuell anliegenden Da­ ten (DW1, DW2) und keine weiteren Daten (DW3-DW6) an die Schnittstelle (MPh-Utopia) gesteuert werden,
daß entweder mit Hilfe des ersten oder mit Hilfe des zweiten Nachladesignals (NS1, NS2) Daten an die Schnittstelle (MPh- Utopia) gesteuert werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die logischen Verknüpfungen des verzögerten Freigabe- Sperrsignals (dEnb) und der verzögerten Adresssignale (dAdr1, dAdr2) für jeweils eine physikalische Schicht (PL1, PL2) mit Hilfe einer Decodiereinheit (DE1, DE2) durchge­ führt wird.

4. Schaltungsanordnung zur zeitkritischen Steuerung von Daten (DW) an eine taktgesteuerte Schnittstelle (MPh-Utopia) mit asynchroner Datenübertragung, wobei in zumindest einer physikalischen Schicht (PL1, PL2) zumindest eine erste Steuereinheit und in einer höheren Schicht (ATM-L) eine zweite Steuereinheit vorgesehen ist,
mit Mitteln zum parallelen Übertragen von Daten (DW) von zumindest einer der physikalischen (PL1, PL2) zur höheren Schicht (ATM-L) und zum Übertragen eines von jeweils einer physikalischen Schicht (PL1, PL2) erzeugten, eine Datenüber­ tragungsanforderung anzeigenden oder nicht anzeigenden Be­ reitschaftssignals (RxClav) und eines von der höheren Schicht (ATM-L) erzeugten Freigabe-Sperrsignals (RxEnb) so­ wie mehrerer von der höheren Schicht zur Adressierung der jeweiligen Schicht erzeugten Adresssignale (RxAdr1, RxAdr2), und
mit Reaktionsmitteln um auf eine Änderung des Freigabe- Sperrsignals (RxEnb) oder zumindest eines Bereitschaftssignals (RxClav1, RxClav2) innerhalb zumindest einer Takt­ periode (Fx) zu reagieren,
dadurch gekennzeichnet,
daß erste Verzögerungsmittel (D-FF1) zum Verzögern des Freigabe-Sperrsignals (RxEnb) für zumindest die Länge ei­ ner Taktperiode (Fx) und zur Weitergabe des verzögerten Freigabe-Sperrsignals (dEnb) an die physikalische Schicht (PL1, PL2) vorgesehen sind,
daß zweite Verzögerungsmittel (D-FF10, D-FF11) zum Verzö­ gern der Adresssignale (RxAdr1, RxAdr2) für zumindest die Länge einer Taktperiode (Fx) sowie zur Weitergabe der ver­ zögerten Adresssignale (dAdr1, dkdr2) an die physikalische Schicht (PL1, PL2)) und Dekodiermittel (DE1) zum Dekodieren der Adresssignale (dAdr1, dAdr2) vorgesehen sind,
daß Mittel zum von den Adresssignalen (RxAdr1, RxAdr2) und dem Freigabe-Sperrsignals (RxEnb) abhängigen Steuern der parallel zu übertragenden Daten (DW) von der jeweiligen physikalischen Schicht (PL1, PL2) von vornherein an die taktgesteuerte Schnittstelle (MPh-Utopia) und Mittel (D- FF8, D-FF9) zum unmittelbaren Abtasten dieser vorgesehen sind, wobei durch die höhere Schicht (ATM-L) mit Hilfe des Freigabe-Sperrsignals (RxEnb) keine Datenübertragungsfrei­ gabe für die jeweilige physikalische Schicht (PL1, PL2) an­ hand der Adresssignale (RxAdr1, RxAdr2) angezeigt wird, und
daß logische Verknüpfungsmittel (DE2) zum logischen Ver­ knüpfen jeweils des verzögerten Freigabe-Sperrsignals (dEnb) und der verzögerten und decodierten Adresssignale (dAdr1, dAdr2) zu jeweils einem ersten und zweiten Nachlade­ signal (NS1, NS2) für jeweils eine physikalische Schicht (PL1, PL2) verknüpft werden und zur Weitergabe des ersten und zweiten Nachladesignals (NS1, NS2) zur jeweiligen physi­ kalischen Schicht (PL1, PL2) vorgesehen sind.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß zumindest erste und zweite Tristate-Treibermittel (T2, T3, T5, T6, T7, T8) zum Durchschalten der zu übertragenden Daten (DW) von jeweils einer der physikalischen Schichten (PL1, PL2) zur höheren Schicht (ATM-L) vorgesehen sind, wobei die ersten Tristate-Treibermittel (T2, T3) durch das verzöger­ te Freigabe-Sperrsignal (dEnb) und die zweiten Tristate- Treibermittel (T5, T6, T7, T8) durch das erste und/oder das zweite Nachladesignal (NS1, NS2) gesteuert werden.

6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungsmitteln (D-FF1-D-FF11) durch mindestens ein D-Flip-Flop realisiert sind.

7. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die logischen Verknüpfungsmittel (DE2) durch eine Multi­ plexereinheit und eine Dekodiereinheit realisiert sind.

8. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die taktgesteuerten Schnittstelle (MPh-Utopia) als Uni­ versial Test and Operation Physical Interface for ATM (UTOPIA)-Multiphysical (MPHY)- Schnittstelle zwischen mehreren physikalischen Schichten (PL1, PL2) und der Asynchronous Transfer Modus (ATM)-Schicht (ATM-L) einer ATM-Kommunikationseinrichtung (ATM-KE) reali­ siert ist.