DE19918317B4

DE19918317B4 - Method and device for comparing data sequences

Info

Publication number: DE19918317B4
Application number: DE1999118317
Authority: DE
Inventors: Andreas Dipl.-Inform. Falkenberg
Original assignee: Siemens AG
Current assignee: Qualcomm Inc
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2004-02-12
Anticipated expiration: 2019-04-23
Also published as: DE19918317A1

Abstract

Verfahren zum Vergleichen von Datenfolgen, wobei eine erste Datenfolge (r(t)) und eine zweite Datenfolge (s(t)) Datenelemente aufweisen,welchemiteinerbestimmten Taktfrequenzeingelesen werden, dadurch gekennzeichnet, daß die folgenden Schritte wiederholt ausgeführt werden:
a) Einlesenund Zwischenspeichern eines Datenworts mit einer bestimmten Anzahl von aufeinanderfolgenden Datenelementen der ersten Datenfolge (r(t)),
b) Einlesen eines Datenelements der zweiten Datenfolge (s(t)),
C) Multipliziern des im schritt b) eingelesenen Datenelements der zweiten Datenfolge (s(t)) mit jedem der im Schritt a) zwischengespeicherten Datenelemente der ersten Datenfolge (r(t)), wobei und
d) Speichern der Ergebnisse der im Schritt c) durchgeführten Multiplikationen als Zwichenergebnisse, wobei bei jeder Wiederholung im Schritt a) ein gegenüber dem zuvor eingelesenen Datenwort um ein Datenelementverschobenes Datenwortder ersten Datenfolge (r(t))und im Schritt b)daß dem zuvor eingelesenen Datenelement nachfolgende Datenelement der zweiten Datenfolge (s(t)) eingelesen wird, und
wobei jeweils die für dieselbe Position der einzelnen Datenwörterim Schritt d) gespeicherten Zwichenergebnisseaufsummiert werden bis die somit gebildeten Summenergebnisse eineals Korrellationsergebnis Matched-Filter Verwendbare Ausgabe-Datenfolge (m(t)) bilden, welche als Vergleichsergebnis auszuwerten ist.Method for comparing data sequences, a first data sequence (r (t)) and a second data sequence (s (t)) having data elements, with which a specific clock frequency is read, characterized in that the following steps are carried out repeatedly:
a) reading in and buffering a data word with a certain number of successive data elements of the first data sequence (r (t)),
b) reading in a data element of the second data sequence (s (t)),
C) multiplying the data element of the second data sequence (s (t)) read in step b) by each of the data elements of the first data sequence (r (t)) buffered in step a), wherein and
d) storing the results of the multiplications carried out in step c) as intermediate results, with each repetition in step a) a data word shifted by one data element from the previously read data word (r (t)) and in step b) that of the previously read data word Data element subsequent data element of the second data sequence (s (t)) is read, and
whereby the intermediate results stored for the same position of the individual data words in step d) are added up until the total results thus formed form an output data sequence (m (t)) which can be used as a correlation result matched filter and which is to be evaluated as a comparison result.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Vergleichen von Datenfolgen wie sie insbesondere in Form eines signalangepaßten Filters oder "Matched Filters" im Mobilfunkbereich eingesetzt wird, um durch Vergleich einer sogenannten Pilotfolge mit einer Empfangsfolge die Kanalimpulsantwort des verwendeten Mobilfunkkanals bestimmen und auswerten zu können.The present invention relates to a method and an apparatus for comparing data sequences as they are especially in the form of a matched filter or "Matched Filters "in the cellular field is used to by comparison a so-called pilot sequence with a reception sequence the channel impulse response to be able to determine and evaluate the mobile radio channel used.

Ein Matched Filter dient dem Vergleich zweier Datenfolgen, wobei eine Datenfolge, die eine bekannte Datenfolge an einer oder mehreren Positionen enthält, mit einer bekannten Datenfolge verglichen oder "gematched" wird, um die Übereinstimmung mit der bekannten Datenfolge zu ermitteln.A matched filter is used for comparison two data sequences, one data sequence being a known data sequence contains at one or more positions, with a known data sequence is compared or "matched" to match the known Determine data sequence.

Im Mobilfunkbereich kann ein Matched Filter bei der Kanalmessung oder Kanalschätzung zur Bestimmung der Kanalimpulsantwort eingesetzt werden. Die Bestimmung der Kanalimpulsantwor ist von Bedeutung, da durch bestimmte Betriebsbedingungen Signalverzerrungen auftreten können, die im äußersten Fall ein Informationsübertragung unmöglich machen. Es wird daher versucht, im Empfänger die aktuelle Kanalimpulsantwort zu schätzen, um anschließend gegebenenfalls festgestellte Signalverzerrungen mit Hilfe entsprechender Entzerrer oder Equalizer korrigieren zu können.In the mobile radio area, a matched Filters for channel measurement or channel estimation to determine the channel impulse response be used. The determination of the channel impulse response is from Significance as signal distortion due to certain operating conditions may occur, the outermost Case an information transfer impossible do. An attempt is therefore made to determine the current channel impulse response in the receiver appreciate, to then any signal distortions found using appropriate To be able to correct equalizers or equalizers.

Zu diesem Zweck wird die Kanalimpulsantwort während einer Trainingssequenz mit Hilfe eines als Pilotfolge bezeichneten bekannten Bitmusters geschätzt. Pilotfolge, welche die für die Parametrierung des, Filters erforderlichen Parameter enthält wird mit s(t), die Kanalimpulsantwort mit m(t) und das Empfangssignal bzw. die Trainingssequenz mit r(t) bezeichnet. Für die Ausgangsfolge des Matched Filters ergibt sich folgende Formel:

For this purpose the channel impulse response while a training sequence using one called a pilot sequence known bit pattern estimated. Pilot episode which the for the parameterization of the filter required parameters is included with s (t), the channel impulse response with m (t) and the received signal or designated the training sequence with r (t). For the initial episode of the matched filter results in the following formula:

Dabei bezeichnet o die Länge der bekannten Pilotfolge s(t) und 1+o die Länge des Empfangssignals r(t). Die von dem Matched Filter ausgegebene Datenfolge m(t) besitzt somit 1+1 Datenelemente, welche zur Bestimmung der Kanalimpulsantwort auszuwerten sind. In der Praxis besitzen die Datenfolgen r(t), s(t) und m(t) komplexe Elemente.Here o denotes the length of the known pilot sequence s (t) and 1 + o the length of the received signal r (t). The data sequence m (t) output by the matched filter thus has 1 + 1 data elements, which are used to determine the channel impulse response are to be evaluated. In practice, the data sequences r (t), s (t) and m (t) complex elements.

Da Matched Filter meist in zeitkritischen Anwendungen benötigt werden, existieren verschiedene Hardwarelösungen, welche im, wesentlichen auf dem in 4 gezeigten Prinzip beruhen.Since matched filters are mostly required in time-critical applications, there are various hardware solutions, which are essentially based on the 4 principle shown.

Die Pilotfolge wird derart fest auf die Eingänge von Multilizierern 2 gegeben, daß an jedem Multiplizierer der Wort eines Elements anderern s(0) , s(1) , s(2) , s(3) ,... der Pilotfolge s (t) anliegt. Zu diesem Zweck sind diese Werte in (nicht gezeigten) Registern gespeichert. Das Empfangssignal r(t) wird mit Hilfe von Verzögerungselementen 1, welche ebenfalls als Register implementiert sind, derart verzögert, daß an jedem Multiplizierer 2 andere Daten des Empfangssignals r(t) anliegen. In jedem Schritt, in dem ein weiteres Datenelement des Empfangssignals r(t) an das erste Verzögerungselement 1 angelegt wird, werden die an den einzelnen Multiplizierern 2 anliegenden Daten multipliziert und an einen Addierer 3 ausgegeben, der die einzelnen Daten der Ausgabe-Datenfolge m(t) des Matched Filters erzeugt.The pilot sequence is given to the inputs of multipliers 2 so firmly that at each multiplier the word of an element other s (0), s (1), s (2), s (3), ... of the pilot sequence s (t ) is present. For this purpose, these values are stored in registers (not shown). The received signal r (t) is generated using delay elements 1 , which are also implemented as registers, so delayed that at each multiplier 2 other data of the received signal r (t) are present. In each step in which a further data element of the received signal r (t) is sent to the first delay element 1 is applied to the individual multipliers 2 applied data multiplied and sent to an adder 3 output, which generates the individual data of the output data sequence m (t) of the matched filter.

Wie aus 4 ersichtlich ist, wird das Empfangssignal r(t) zunächst derart in das Filter geschoben, daß der Wert von s(0) mit dem Wert r(0) multipliziert werden kann. Gleichzeitig zu dieser Multiplikation werden die, Werte s(1)⋅r(1) , s(2)⋅r(2), s(3)⋅r(3) etc. durchgeführt, so daß nach der ersten Addition das Ergebnis m(0) von dem Addierer 3 ausgegeben wird, ehe das Empfangssignal r(t) um einen Signalwert weitergeschoben wird.How out 4 it can be seen that the received signal r (t) is first pushed into the filter such that the value of s (0) can be multiplied by the value r (0). Simultaneously with this multiplication, the values s (1) ⋅r (1), s (2) ⋅r (2), s (3) ⋅r (3) etc. are carried out, so that after the first addition the result m (0) from the adder 3 is output before the received signal r (t) is shifted further by a signal value.

Aufgrund des zuvor beschriebenen Prinzips erzeugt das Filter die Ausgabe-Datenfolge m(t) seriell, d.h. die einzelnen Signalwerte der Folge m(t) werden von dem Addierer 3 nacheinander ausgegeben und müssen demzufolge zwischengespeichert werden. Zudem müssen sämtliche Datenelemente von s(t) vorhanden und als Parametersatz zwischengespeichert sein.On the basis of the principle described above, the filter generates the output data sequence m (t) in series, ie the individual signal values of the sequence m (t) are generated by the adder 3 output one after the other and must therefore be buffered. In addition, all data elements of s (t) must be available and buffered as a parameter set.

Für dieses Prinzip sind somit o Register zum Speichern der Pilotfolge s(t), o Multiplizierer 2, o-1 Register 1 zur Verzögerung des Empfangssignals r(t), o-1 Addierer und 1+1 Register zum Speichern der einzelnen Werte der Folge m(t) erforderlich. Insbesondere werden Register sowohl für das Empfangssianal r(t) als auch für die Pilotfolge s(t) benötigt, wobei die Anzahl der Register für das Empfangssignal r(t) von der gewünschten Signalauflösung abhängt. Der Hardwarebedarf richtet sich in erster Linie nach der Länge o der Pilotfolge s(t).For this principle, there are therefore o registers for storing the pilot sequence s (t), o multiplier 2, o-1 registers 1 required to delay the received signal r (t), o-1 adder and 1 + 1 register for storing the individual values of the sequence m (t). In particular, registers are required both for the reception signal r (t) and for the pilot sequence s (t), the number of registers for the reception signal r (t) depending on the desired signal resolution. The hardware requirement depends primarily on the length o of the pilot sequence s (t).

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zum Vergleichen von Datenfolgen bereitzustellen, wodurch mit einem geringeren Aufwand der Vergleich zweier Datenfolgen ermöglicht wird. Insbesondere soll die vorliegende Erfindung eine Implementierung in Form eines Matched Filters ermöglichen.The present invention is therefore based on the object of a method and an apparatus for Provide comparisons of data sequences, which enables the comparison of two data sequences with less effort. In particular, the present invention is intended to enable implementation in the form of a matched filter.

Die oben genannte Aufgabe wird gemäß der vorliegenden Erfindung durch ein Verfahren mit den Merkmalen des Anspruches 1 und eine Vorrichtung mit den Merkmalen des Anspruches 6 gelöst. Die Unteransprüche beschreiben bevorzugte Ausführungsformen der Erfindung.The above object is accomplished according to the present Invention by a method having the features of claim 1 and a device with the features of claim 6 solved. The under claims describe preferred embodiments the invention.

Die vorliegende Erfindung erzeugt das Vergleichsergebnis gemäß einem Zeitmultiplexverfahren, so daß bei einer hardwaremäßgen Realisierung der Schaltungsaufwand verringert werden kann.The present invention produces the comparison result according to a Time division multiplexing, so that at a hardware-based implementation the circuit complexity can be reduced.

Die vorliegende Erfindung ermöglicht somit einen Aufbau eines Matched Filters mit geringerem Aufwand, wobei das Matched Filter insbesondere zur Bestimmung der Kanalimpulsantwort in UMTS-Empfängern (Universal Mobile Telecommunication System) eingesetzt werden kann. Zum einen muß nicht die gesamte Pilotfolge s(t) gespeichert werden, zum anderen muß nur derjenige Teil des Empfangssignals r(t) (in einer Schieberegister-Einheit) gespeichert werden, welcher der Kanallänge, d.h. der Länge der Kanalimpulsantwort m(t), entspricht.The present invention thus enables build a matched filter with less effort, whereby the matched filter in particular for determining the channel impulse response in UMTS receivers (Universal Mobile Telecommunication System) can be used. On the one hand does not have to the entire pilot sequence s (t) are stored, on the other hand only the one has to Part of the received signal r (t) stored (in a shift register unit) which of the channel length, i.e. the length corresponds to the channel impulse response m (t).

Gemäß einem bevorzugten Ausführungsbeispiel wird ein Aufbau des Matched Filters vorgeschlagen, der eine optimale Ausnutzung der verwendeten Multiplizierer und Addierer gewährleistet, wobei insbesondere einige der dabei verwendeten Strukturen mehrfach genutzt werden. Die gemäß diesem Ausführungsbeispiel verwendete Schieberegister-Einheit kann derart dimensioniert werden, daß bei einer gegebenen Verzögerungszeit der in der Kombiniereinrichtung verwendeten Multiplizierer und Addierer und bei einer vorgegebenen Abtast- oder Einlesefrequenz der zu vergleichenden Datenfolgen s(t) und r(t) die Anzahl dieser Multiplizierer und Addierer minimiert werden kann. Da insbesondere der Aufbau von Multiplizierern im Gegensatz zu Addierern, Registern oder Multiplexern relativ komplex ist, wird eine Hardwareersparnis erzielt, die den für andere Schaltungselemente erforderlichen Mehraufwand bei weitem übersteigt.According to a preferred embodiment a structure of the matched filter is proposed which is optimal Utilization of the multipliers and adders used ensures in particular some of the structures used here multiple be used. The according to this Embodiment used Shift register unit can be dimensioned such that at one given delay time of multipliers and adders used in the combiner and at a predetermined sampling or reading frequency, the one to be compared Data sequences s (t) and r (t) the number of these multipliers and adders can be minimized. Because in particular the building of multipliers in contrast to adders, registers or multiplexers relatively complex is a hardware saving that is achieved for other circuit elements far exceeds the required additional effort.

Wie bereits zuvor angedeutet worden ist, ist ein wesentlicher Vorteil der Erfindung bei dem oben genannten Ausführungsbeispiel darin zu sehen; daß der Aufbau der Schieberegister-Einheit optimal an die Verzögerungszeit der in der Kombiniereinrichtung verwendeten Multiplizierer und Addierer ange paßt werden kann. Somit kann das Matched Filter optimal bezüglich der gewählten Technologie und der Möglichkeiten des jeweiligen ASIC-Herstellers (Application Specific Integrated Circuit) dimensioniert werden, ohne dabei wertvolle Ressourcen zu verschenken.As previously indicated is a major advantage of the invention in the above embodiment to see in it; that the Structure of the shift register unit optimal to the delay time of multipliers and adders used in the combiner customized can be. Thus, the matched filter can optimally with regard to the selected Technology and possibilities of the respective ASIC manufacturer (Application Specific Integrated Circuit) can be dimensioned without losing valuable resources give away.

Die Bitbreite der Schieberegister-Einheit ist aufgrund der dargestellten Verbesserungen auf die kürzere Datenfolge, d.h. in der Regel s(t)), optimiert. Die insgesamt benötigte Rechenzeit entspricht lediglich der für den Empfang der Pilotfolge benötigten Zeit zuzüglich der Länge der Kanalimpulsantwort m(t), so daß die Berechung der Kanalimpulsantwort m(t) in Echtzeit, d.h. unmittelbar während des Empfangs, erfolgen kann.The bit width of the shift register unit is due to the improvements shown on the shorter data sequence, i.e. usually s (t)), optimized. The total computing time required corresponds only to that for the Reception of the pilot episode needed Time plus the length the channel impulse response m (t), so that the calculation of the channel impulse response m (t) in real time, i.e. immediately during reception can.

Die Erfindung wird nachfolgend anhand eines bevorzugten Ausführungsbeispiels erläutert. Dabei zeigt The invention is explained below using a preferred exemplary embodiment. there shows

1 ein Blockschaltbild des Gesamtaufbaus dieses Ausführungsbeispiels, 1 2 shows a block diagram of the overall structure of this exemplary embodiment,

2 ein Blockschaltbild einer in 1 dargestellten Schieberegister-Einheit, 2 a block diagram of an in 1 shown shift register unit,

3 ein Blockschaltbild einer in 1 dargestellten Kombiniereinheit, und 3 a block diagram of an in 1 Combination unit shown, and

4 ein Blockschaltbild des Aufbaus einer bekannten Vorrichtung zum Vergleichen von Datenfolgen gemäß dem Stand der Technik. 4 a block diagram of the structure of a known device for comparing data sequences according to the prior art.

Die Erfindung wird nachfolgend anhand der bevorzugten Verwendung zur Bestimmung der Kanalimpulsantwort in einem Mobilfunksystem mit Hilfe einer als Matched Filter ausgestalteten Vergleichsvorrichtung erläutert. Es wird jedoch darauf hingewiesen, daß die Erfindung grundsätzlich überall dort einge setzt werden kann, wo zwei Datenfolgen miteinander zu vergleichen sind.The invention is described below the preferred use for determining the channel impulse response in a mobile radio system using a matched filter Comparison device explained. However, it should be noted that the invention is basically everywhere there can be used where two data sequences can be compared are.

In 1 ist der Gesamtaufbau eines bevorzugten Ausführungsbeispiels der Erfindung dargestellt. Dabei wird im folgenden davon ausgegangen, daß die Pilotfolge s(t) die Länge o = 2 und somit die Datenelemente s(0) und s(1), die Empfangsfolge r(t) die Länge 1+o = 10 und somit die Datenelemente r(0)...r(9), und demzufolge die Kanalimpulsantwort m(t) die Länge 1+1 = 9, d.h. die Datenelemente m(0)...m(8), umfaßt. D.h. mit dem in 1 gezeigten Matched Filter sollen in Übereinstimmung mit der eingangs angegebenen Formel die folgenden Werte der Kanalimpulsantwort m(t) berechnet werden: m(0) = r(0)⋅s(0) + r(1)⋅s(1) m(1) = r(1)⋅s(0) + r(2)⋅s(1) m(2) = r(2)⋅s(0) + r(3)⋅s(1) m(3) = r(3)⋅s(0) + r(4)⋅s(1) . . . m(8) = r(8)⋅s(0) + r(9)⋅s(1) In 1 the overall structure of a preferred embodiment of the invention is shown. It is assumed in the following that the pilot sequence s (t) has the length o = 2 and thus the data elements s (0) and s (1), the reception sequence r (t) the length 1 + o = 10 and thus the data elements r (0) ... r (9), and consequently the channel impulse response m (t) comprises the length 1 + 1 = 9, ie the data elements m (0) ... m (8). Ie with the in 1 Matched filter shown should be calculated in accordance with the formula given at the beginning, the following values of the channel impulse response m (t): m (0) = r (0) ⋅s (0) + r (1) ⋅s (1) m (1) = r (1) ⋅s (0) + r (2) ⋅s (1) m (2) = r (2) ⋅s (0) + r (3) ⋅s (1) m (3) = r (3) ⋅s (0) + r (4) ⋅s (1) , , , m (8) = r (8) ⋅s (0) + r (9) ⋅s (1)

Das vorliegende Ausführungsbeispiel umfaßt eine Schieberegister-Einheit 4, welcher zur Bestimmung der Kanalimpulsantwort m(t) gemäß der eingangs beschriebenen Formel die Empfangsfolge oder Trainingssequenz r(t) zugeführt wird. Die Schieberegister-Einheit 4 ist zu Beginn mit einer bestimmten Anzahl von Werten oder Datenelementen der Empfangsfolge r(t) initialisiert, wobei die Anzahl der in der Schieberegister-Einheit 4 gespeicherten Werte unter Verwendung der nachfolgend noch näher erläuterten Bezeichnungen allgemein durch den Term n⋅p – 1 ausgedrückt werden kann. Bei dem vorliegenden Ausführungsbeispiel sind in der Schieberegister-Einheit 4 die ersten acht Werte der Empfangsfolge r(t) gespeichert, so daß am Eingang der Schieberegister-Einheit 4 der neunte Wert r(8), d.h. allgemein der Wert r(n⋅p – 1), anliegt.The present embodiment includes a shift register unit 4 , which is used to determine the channel impulse response m (t) according to the formula described in the introduction sequence or training sequence r (t). The shift register unit 4 is initially initialized with a certain number of values or data elements of the reception sequence r (t), the number of those in the shift register unit 4 stored values can generally be expressed by the term n⋅p - 1 using the terms explained in more detail below. In the present embodiment are in the shift register unit 4 the first eight values of the reception sequence r (t) are stored, so that at the input of the shift register unit 4 the ninth value r (8), ie generally the value r (n⋅p - 1), is present.

Die Schieberegister-Einheit 4 ist mit einer in Form einer Multiplizier- und Additiereinrichtung ausgestalteten Kombiniereinrichtung 5 verbunden, welche bei dem dargestellten Ausführungsbeispiel drei Multiplizier- und Addier- bzw. Kombiniereinheiten umfaßt. Jeder dieser Kombiniereinheiten 5 empfängt die bekannte Pilotfolge s(t), welche mit der Empfangsfolge r(t) zu vergleichen ist, wobei die einzelnen Werte oder Datenelemente der Pilotfolge sequentiell mit einer bestimmten Abtastfrequenz an die Kombiniereinheiten 5 angelegt werden. Insbesondere wird der erste Wert von s(0) der Pilotfolge s(t) erst dann zugeführt, nachdem die Schieberegister-Einheit 5 mit den oben beschriebenen Anfangswerten initialisiert worden ist.The shift register unit 4 is with a combining device designed in the form of a multiplying and adding device 5 connected, which comprises three multiplying and adding or combining units in the illustrated embodiment. Each of these combination units 5 receives the known pilot sequence s (t), which is to be compared with the reception sequence r (t), the individual values or data elements of the pilot sequence being sent to the combining units sequentially at a specific sampling frequency 5 be created. In particular, the first value of s (0) of the pilot sequence s (t) is only supplied after the shift register unit 5 initialized with the initial values described above.

Die Schieberegister-Einheit 4 ist derart ausgestaltet, daß sie die in ihr zwischengespeicherten acht Werte von r(0)...r(7) und den an ihrem Eingang anliegenden Wert von r(8) der Empfangsfolge r(t), welche zusammen ein der Kombiniereinrichtung zuzuführendes Datenwort bilden, einzeln den Kombiniereinheiten 5 gemäß einem vorgegebenen Zeitmultiplexschema und in Gruppen r₀(t)...r₂(t) zusammengefaßt zuführt. Die Anzahl der Gruppen wird nachfolgend allgemein mit p bezeichnet und beträgt bei dem vorliegenden Ausführungsbeispiel somit p = 3. Jede Gruppe umfaßt eine bestimmte Anzahl der Werte von r(0)...r(8), wobei diese Anzahl insbesondere vorteilhafterweise derart gewählt ist, daß die den Kombiniereinheiten 5 insgesamt zuzuführenden Wertete von r(0)...r(8) gleichmäßig auf die Gruppen aufgeteilt werden können. Die Anzahl der pro Gruppe zusammengefaßten Werte wird nachfolgend allgemein mit n bezeichnet und beträgt beim vorliegenden Ausführungsbeispeel n = 3, da insgesamt neun Werte von r(0)...r(8) auf die drei Gruppen r₀(t)...r₂(t) aufzuteilen sind.The shift register unit 4 is designed such that they the eight values of r (0) ... r (7) and the value of r (8) of the receive sequence present at its input r (t), which together is to be fed to the combining device Form data word, individually the combining units 5 according to one predetermined time-division multiplexing scheme and in groups r₀(T) ... r₂(t) summarized feeds. The number of groups is generally referred to below as p and amounts to present embodiment thus p = 3. Each group includes a certain number of values from r (0) ... r (8), this number in particular advantageously chosen in this way is that the the combination units 5 total to be fed Upgraded from r (0) ... r (8) evenly the groups can be divided. The number of values summarized per group is shown below generally denoted by n and is in the present exemplary embodiment n = 3, since a total of nine values of r (0) ... r (8) on the three groups r₀(T)... r₂(t) are to be divided.

Die Kombiniereinheiten 5 multiplizieren die ihnen zugeführten Werte während eines Taktzyklusses stets mit demselben, augenblicklich anliegenden Wert der Pilotfolge s(t). D.h. nach In itialisierung der Schieberegister-Einheit 4 und Anlegen des Werts s(0) an die einzelnen Kombiniereinheiten 5 werden von den Kombiniereinheiten 5 die Werte r(0)⋅s(0)...r(8)⋅s(0) berechnet und zwischengespeichert.The combination units 5 always multiply the values supplied to them during a clock cycle by the same instantaneous value of the pilot sequence s (t). Ie after initialization of the shift register unit 4 and applying the value s (0) to the individual combining units 5 are from the combination units 5 the values r (0) ⋅s (0) ... r (8) ⋅s (0) are calculated and buffered.

Mit dem nächsten Taktzyklus wird einerseits die Empfangsfolge r(t) um ein Datenelement weiter in die Schieberegsiter-Einheit (4) geschoben und andererseits das nächste Datenelement der Pilotfolge s(t) an die einzelnen Kombiniereinheiten 5 angelegt. D.h. an der Schieberegister-Einheit 4 liegt nunmehr der Wert r(9) an und in der Schieberegister-Einheit 4 sind die acht werte vom r(1)...r(8) gespeichert, so daß der die Kombiniereinheiten 5 umfassenden Kombiniereinrichtung die Werte vom r(1)...r(9) zugeführt werden. An den Kombiniereinheiten 5 liegt nunmehr der Wert vom s(1) an, so daß von den Kombiniereinheiten 5 die Werte r(1)⋅s(1)...r(9)⋅s(1) berechnet und mit den zuvor berechneten zugehörigen Multiplikationseraebnissen addiert werden, wobei jeweils die Summe für dieselbe Position des von der Schieberegister-Einheit 4 zugeführten Datenworts, welches sich aus den in den Gruppen r₀(t)...r₂(t) übertragenen Werten zusammensetzt, gebildet wird. So berechnet beispielsweise die rechte Kombiniereinheit 5 u.a. die Summe der Multiplikationen, welche für den Ausgangswert des letzten Verzögerungselements der Schieberegister-Einheit 4 ermittelt worden sind.With the next clock cycle, the reception sequence r (t) is moved one data element further into the shift register unit ( 4 ) and on the other hand the next data element of the pilot sequence s (t) to the individual combining units 5 created. Ie on the shift register unit 4 the value r (9) is now present and in the shift register unit 4 the eight values of r (1) ... r (8) are stored so that the combination units 5 comprehensive combination device, the values from r (1) ... r (9) are supplied. On the combination units 5 is now the value of s (1), so that the combining units 5 the values r (1) ⋅s (1) ... r (9) ⋅s (1) are calculated and added with the previously calculated associated multiplication results, the sum for the same position of the shift register unit 4 supplied data word, which is composed of the values transmitted in the groups r ₀ (t) ... r ₂ (t). For example, the right combination unit calculates 5 u .a. the sum of the multiplications for the output value of the last delay element of the shift register unit 4 have been determined.

Auf diese Weise werden von den einzelnen Kombiniereinheiten Summen über Multiplikationsergebnisse gebildet, welche als Datenelemente m(0)...m(8) der Kanalimpulsantwort m(t) abgegriffen werden können, wobei die Datenelemente m(0)...m(8) fertig berechnet worden sind, nachdem einerseits die gesamt e Pilotfolge s(t) und andererseits der Rest der Empfangsfolge r(t) in das Matched Filter geschoben worden ist.In this way, the individual Combination units buzz over Multiplication results formed, which as data elements m (0) ... m (8) the channel impulse response m (t) can be tapped, the data elements m (0) ... m (8) have already been calculated after, on the one hand, the total e pilot sequence s (t) and on the other hand the rest of the reception sequence r (t) has been pushed into the matched filter.

Zur Realisierung des bereits zuvor erwähnten Zeitmultiplexbetriebs werden sowohl die einzelnen Kombiniereinheiten 5 als auch die Schieberegister-Einheit 4 von einem modulo n-Zähler 6 angesteuert, der somit zyklisch von 0 bis n-1 zählt. Im vorliegenden Fall handelt es sich um einen modulo 3-Zähler.To implement the time-division multiplex operation already mentioned, both the individual combining units 5 as well as the shift register unit 4 from a modulo n counter 6 which cyclically counts from 0 to n-1. In the present case it is a modulo 3 counter.

Die Funktion des modulo n-Zählers 6 sowie des bei dem in 1 gezeigten Ausführungsbeispiel realisierten Zeitmultiplexbetriebs wird nachfolgend näher anhand der Darstellungen von 2 und 3 erläutert, wobei 2 den Aufbau der Schieberegister-Einheit 4 und 2 den Aufbau einer der Kombiniereinheiten 5 darstellt.The function of the modulo n counter 6 as well as the one in 1 Realized time division multiplexing shown embodiment is described in more detail below with reference to the representations of 2 and 3 erläu tert, where 2 the construction of the shift register unit 4 and 2 the construction of one of the combination units 5 represents.

Die in 2 gezeigte Schieberegister-Einheit 4 stellt die Abgriffe für die Berechnung der gewünschten Ergebnisse in einer richtigen zeitlichen Abfolge zur Verfügung und umfaßt allgemein n⋅p – 1, d.h. im vorliegenden Fall acht, in Reihe geschaltete Verzögerungselemente 1, die gemäß 2 der Einfachheit und Übersichtlichkeit halber matrixartig in p Spalten und n Reihen angeordnet sind. Die Ausgänge der einzelnen Verzögerungselemente 1 sind zusammen mit dem Eingang des ersten Verzögerungselements 1 mit den Eingängen mehrerer Multiplexer 8 verbunden. Die Anzahl p der Multiplexer 8 entspricht der Anzahl der Spalten sowie der Anzahl der zuvor erwähnten Gruppen, da das Ausgangssignal jedes Multiplexers 8 einer der Gruppen r₀(t)...r₂(t) zugeordnet ist. Im vorliegenden Fall sind somit p = 3 Multiplexer 8 vorgesehen, wobei die an den Verzögerungselementen abgegriffenen n⋅p Signale möglichst gleichmäßg auf die Multiplexer 8 aufgeteilt werden. Im vorliegenden Fall sind jedem Multiplexer 8 demzufolge drei Eingangssignale zugewiesen.In the 2 shown shift register unit 4 provides the taps for the calculation of the desired results in a correct chronological order and generally comprises n⋅p - 1, ie in the present case eight delay elements connected in series 1 that according to 2 are arranged in a matrix-like manner in p columns and n rows for the sake of simplicity and clarity. The outputs of the individual delay elements 1 are together with the input of the first delay element 1 with the inputs of several multiplexers 8th connected. The number p of multiplexers 8th corresponds to the number of columns and the number of groups mentioned above, since the output signal of each multiplexer 8th is assigned to one of the groups r ₀ (t) ... r ₂ (t). In the present case, p = 3 multiplexers 8th provided, the tapped at the delay elements n⋅p signals as evenly as possible to the multiplexers 8th be divided. In the present case, each are multiplexers 8th therefore assigned three input signals.

Nach Initialisierung der Schieberegister-Einheit 4 liegen somit an dem "2"-, "1"- bzw. "0"-Eingang des ersten Multiplexers 8 die werte r(8), r(5) bzw. r(2) an, während an den entsprechenden Eingängen des mittleren Multiplexers 8 die Werte r(7), r(4) bzw. r(1) und an den entsprechenden Eingängen des rechten Multiplexers 8 die Werte r(6), r(3) bzw. r(0) anliegen.After initialization of the shift register unit 4 are therefore at the "2", "1" or "0" input of the first multiplexer 8th the values r (8), r (5) and r (2), while at the corresponding inputs of the middle multiplexer 8th the values r (7), r (4) and r (1) and at the corresponding inputs of the right multiplexer 8th the values r (6), r (3) and r (0) are present.

Die Multiplexer 8 werden, wie bereits erwähnt worden ist, von dem modulo n-Zähler E angesteuert. Die Anzahl der unterschiedlichen Zählerstände dieses modulo n-Zählers, der im vorliegenden Fall ein modulo 3-Zähler ist, entspricht der Anzahl der Eingangssignale der einzelnen Multiplexer 8, so daß abhängig vom Zählerstand des modulo n-Zählers 6 jeweils einer der an den einzelnen Multiplexern 8 anliegenden Werte ausgelesen und der entsprechenden Kombiniereinheit 5 zugeführt wird. Die Frequenz des modulo n-Zählers 6 ist von der Abtastfrequenz der Datenfolgen r(t) und s(t), welche beispielsweise 4 MHz beträgt, und der Anzahlen der Reihen der Schieberegister-Einheit 4 bzw. der Anzahl der Eingangssignale der einzelnen Multiplexer 8 abhängig. Insbesondere muß der modulo n-Zähler 6 mit der Abtastfrequenz⋅n arbeiten, im vorliegenden Fall also mit 12 MHz, damit alle möglichen Zählerstände c innerhalb eines Abtastzyklusses der Datenfolgen durchlaufen und somit sämtliche Eingangssignale der Multiplexer 8 sequentiell durchgeschaltet werden können.The multiplexers 8th are, as has already been mentioned, driven by the modulo n counter E. The number of different counter readings of this modulo n counter, which in the present case is a modulo 3 counter, corresponds to the number of input signals from the individual multiplexers 8th , so that depending on the counter reading of the modulo n counter 6 one of each on the individual multiplexers 8th read values and the corresponding combination unit 5 is fed. The frequency of the modulo n counter 6 is from the sampling frequency of the data sequences r (t) and s (t), which is for example 4 MHz, and the number of rows of the shift register unit 4 or the number of input signals of the individual multiplexers 8th dependent. In particular, the modulo n counter 6 work with the sampling frequency ⋅n, in the present case with 12 MHz, so that all possible counter readings c run through within a sampling cycle of the data sequences and thus all input signals of the multiplexers 8th can be switched through sequentially.

Bei dem in 2 gezeigten Beispiel werden somit von den Multiplexern beim Zählerstand c = 0 die Werte r₀(t) = r(2), r₁(t) = r(1) und r₂(t) = r(0) ausgegeben, während bei c = 1 die Werte r₀(t) = r(5), r₁(t) = r(4) und r₂(t) = r(3) und bei c = 2 die Werte r₀(t) = r(8), r₁(t) = r(7) und r₂(t) = r(6) ausgegeben werden. Es ist ersichtlich, daß auf diese Weise sämtliche den Kombiniereinheiten 5 zuzuführenden Werte zeitlich gemultiplext ausgegeben werden.At the in 2 The example shown thus gives the values r ₀ (t) = r (2), r ₁ (t) = r (1) and r ₂ (t) = r (0) from the multiplexers when the counter reading c = 0, while at c = 1 the values r ₀ (t) = r (5), r ₁ (t) = r (4) and r ₂ (t) = r (3) and with c = 2 the values r ₀ (t) = r (8), r ₁ (t) = r (7) and r ₂ (t) = r (6) are output. It can be seen that in this way all of the combining units 5 values to be supplied are output in a time-multiplexed manner.

Für jeden Multiplexer 8 ist eine Kombiniereinheit 5 der in 3 gezeigten Art vorgesehen. Nachfolgend sei angenommen, daß es sich bei der in 3 gezeigten Kombiniereinheit 5 um die in 1 gezeigte rechte Kombiniereinheit handelt, so daß diese Kombiniereinheit 5 als Eingangssignale die Datenfolge s(t) und die Ausgabe-Datenfolge r₁(t) = r₂(t) des in 2 gezeigten rechten Multiplexers 8 empfängt.For every multiplexer 8th is a combination unit 5 the in 3 shown type provided. It is assumed below that in 3 shown combination unit 5 to the in 1 shown right combining unit acts, so that this combining unit 5 as input signals the data sequence s (t) and the output data sequence r ₁ (t) = r ₂ (t) of the in 2 right multiplexer shown 8th receives.

Die Kombiniereinheit 5 umfaßt einen eingangsseitigen Multiplizierer 2, dem ein Addierer 3 nachgeschaltet ist, dessen Ausgangswert in einem von mehreren Registern 7 zwischengespeichert wird. Die in den Registern 7 gespeicherten Zwischeneraebnisse werden selektiv über einen weiteren Multiplexer 9 an den Addierer 3 zurückgeführt.The combination unit 5 includes an input multiplier 2 which an adder 3 is connected downstream, its output value in one of several registers 7 is cached. The one in the registers 7 Intermediate results stored are selectively via a further multiplexer 9 to the adder 3 recycled.

Die Anzahl der Register 7 entspricht dem Wert n und ist somit identisch zu der Anzahl der Eingangssignale des entsprechenden Multiplexers 8 der Schieberegister-Einheit 4. Jedes der Register 7 empfängt als Datensignal das Ausgangssignal des Addierers 3 und als Freigabe- oder Aktivierungssignal den Zählerstand c des modulo n-Zählers 6. Die einzelnen Register werden bei unterschiedlichen Werten des Zählerstands c aktiviert d.h. für einen Speichervorgang freigegeben. D.h. das obere Register 7 wird bei c = 2 freigegeben ("enabled"), während das mittlere Register 7 bei c = 1 und das untere Register bei c = 0 freigegeben wird.The number of registers 7 corresponds to the value n and is therefore identical to the number of input signals of the corresponding multiplexer 8th the shift register unit 4 , Each of the registers 7 receives the output signal of the adder as data signal 3 and the counter reading c of the modulo n counter 6 as a release or activation signal. The individual registers are activated at different values of the counter reading c, ie released for a storage process. Ie the upper register 7 is enabled at c = 2, while the middle register 7 at c = 1 and the lower register is released at c = 0.

Da sowohl die Register 7 als auch der den Registern 7 nachgeschaltete Multiplexer 9 durch denselben Zählerstand c angesteuert werden, ist sichergestellt, daß der Multiplexer 9 stets das für den Wert des Eingangssignals r₁(t) richtige Register zu dem Addierer 3 rückkoppelt, um auf diese Weise eine Akkumulation der entsprechenden mit dem Multiplizierer 2 berechneten Ergebnisse zu erzielen.Because both the register 7 as well as that of the registers 7 downstream multiplexer 9 are controlled by the same counter reading c, it is ensured that the multiplexer 9 always the correct register to the adder for the value of the input signal r ₁ (t) 3 feeds back in this way to an accumulation of the corresponding multiplier 2 to achieve calculated results.

Wird – wie oben erwähnt worden ist – davon ausgegangen, daß es sich bei der Eingabe-Datenfolge r₁(t) der in 3 gezeigten Kombiniereinheit 5 um die Ausgabe-Datenfolge r₂(t) des in 1 gezeigten rechten Multiplexers 8 handelt, wird somit für c = 0 dem Multiplizierer 2 zunächst der Wert von r(0) zugeführt und mit dem Wer von s(0) der Pilotfolge s(t) multipliziert. Da in dem Register 7, welches dem Zählerstand c = 0 zugeordnet ist, noch kein Zwischenergebnis gespeichert ist, welches über den entsprechenden Eingang des Multiplexers 9 zu dem Addierer 3 zurückgekoppelt wird, wird von dem Addierer 3 als Ergebnis der Wert r(0)⋅s(0) ausgegeben und in dem unteren Register 7 gespeichert. Auf analoge Weise wird während desselben Abtasttaktzyklusses bei c = 1 in dem mittleren Register 7 der Wert r(3)⋅s(0) und bei c = 2 im oberen Register 7 der Wert r(6)⋅s(0) als Zwischenergebnisse gespeichert.If - as mentioned above - it is assumed that the input data sequence r ₁ (t) is the one in 3 shown combination unit 5 to the output data sequence r ₂ (t) of the in 1 right multiplexer shown 8th then becomes the multiplier for c = 0 2 first the value of r (0) is supplied and multiplied by the who of s (0) of the pilot sequence s (t). Because in the register 7 , which is assigned the counter reading c = 0, no intermediate result has yet been saved, which is via the corresponding input of the multiplexer 9 to the adder 3 is fed back by the adder 3 as a result the value r (0) ⋅s (0) is output and in the lower register 7 saved. Similarly, during the same sampling clock cycle, c = 1 in the middle register 7 the value r (3) ⋅s (0) and at c = 2 in the upper register 7 the value r (6) ⋅s (0) is saved as intermediate results.

Mit dem nächsten Abtasttakt wird die Empfangsfolge r(t) um ein Datenelement weiter in die Schieberegister-Einheit 4 geschoben, und an den einzelnen Kombiniereinheiten 5 liegt ebenfalls ein um ein Datenelement verschobener Wert der Pilotfolge s(t) an.With the next sampling clock the Receive sequence r (t) one data element further into the shift register unit 4 pushed and on the individual combination units 5 lies also one by oneelement shifted Value of the pilot sequence s (t).

Die von dem in 1 gezeigten rechten Multiplexer 8 abhängig von dem Zählerstand c gelieferte Ausgabe-Datenfolge r₂(t) umfaßt somit in diesem Fall die Werte r(1) für c = 0, r(4) für c = 1 und r(7) für c = 2. Diese Werte werden wieder sequentiell abhängig von dem Zählerstand c dem Multiplizierer 2 der entsprechenden Kombiniereinheit 5 zugeführt, wo sie nunmehr jeweils mit dem Wert s(1) der Pilotfolge s(t) multipliziert werden. Das Ausgangssignal des Multiplizierers 2 wird dem, Addierer 3 zugeführt, welcher abhängig von dem Zählerstand c, der den Multiplexer 9 ansteuert, auch die in den Registern 7 gespeicherten Zwischenergebnisse empfängt. Bei c = 0 addiert demzufolge der Addierer 3 den Wert r(1)⋅s(1), d.h. das Ausgangssignal des Multiplizierers 3, zu dem in dem unteren Register 7 gespeicherten Wert r(0)⋅s(0) hinzu. Das daraus resultierende Ergebnis r(0)⋅s(0) + r(1)⋅s(1) wird als neues Zwischenergebnis in dem unteren Register 7 gespeichert.The one in 1 right multiplexer shown 8th depending on the counter reading c, the output data sequence r ₂ (t) thus comprises in this case the values r (1) for c = 0, r (4) for c = 1 and r (7) for c = 2. These values are again sequentially dependent on the count c the multiplier 2 the corresponding combination unit 5 supplied, where they are now multiplied by the value s (1) of the pilot sequence s (t). The output signal of the multiplier 2 becomes the, adder 3 supplied, which depends on the counter reading c, the multiplexer 9 controls, even those in the registers 7 saved intermediate results. At c = 0, the adder therefore adds 3 the value r (1) ⋅s (1), ie the output signal of the multiplier 3 to which in the lower register 7 stored value r (0) ⋅s (0). The resulting result r (0) ⋅s (0) + r (1) ⋅s (1) is the new intermediate result in the lower register 7 saved.

Derselbe Prozeß wird für die Zählerstände c = 1 und c = 2 durchgeführt, so daß nach dem zweiten Abtasttaktzvklus in den Registern 7 die Werte r(0)⋅s(0) + r(1)⋅s 1), r(3)⋅s(0) + r(4)⋅s(1), r(6)⋅s(0) + r(7)⋅s(1) gespeichert sind.The same process is carried out for the counter readings c = 1 and c = 2, so that after the second sampling clock cycle in the registers 7 the values r (0) ⋅s (0) + r (1) ⋅s 1), r (3) ⋅s (0) + r (4) ⋅s (1), r (6) ⋅s (0) + r (7) ⋅s (1) are stored.

Die Ausgabewerte der Register 7 können in Form von Ausgabesignalen a₀...a₂ abgegriffen werden. Bei Vergleich der zuvor beschriebenen Ergebnisse, welche nach dem zweiten Abtasttaktzyklus in den Registern 7 gespeichert werden, mit der obigen Formel für die Berechnung von m(t) mit o = 2 und 1 = 8 folgt, daß die zu diesem Zeitpunkt in den Registern 7 gespeicherten Werte den Datenelementen m(0), m(3) bzw. m(6) entsprechen.The output values of the registers 7 can be tapped in the form of output signals a ₀ ... a ₂ . When comparing the results described above, which are stored in the registers 7 after the second sampling clock cycle, with the above formula for the calculation of m (t) with o = 2 and 1 = 8, it follows that at that time in the registers 7 stored values correspond to the data elements m (0), m (3) or m (6).

Dieselben Erläuterungen treffen auf die Kombiniereinheiten 5 zu, welche dem in 1 gezeigten mittleren Multiplexer bzw. dem linken Multiplexer 8 zugeordnet sind. Bei Wiederholung der oben beschriebenen Schritte werden nach dem zweiten Abtasttaktzyklus von den Registern 7 der mittleren Kombiniereinheit 5 die Datenelemente m(1), m(4) bzw. m(7) und von den Registern 7 der linken Kombiniereinheit 5 die Datenelemente m(2), m(5) bzw. m(8) bereitgestellt.The same explanations apply to the combination units 5 to which the in 1 shown middle multiplexer or the left multiplexer 8th assigned. When repeating the steps described above, after the second sampling clock cycle from the registers 7 the middle combination unit 5 the data elements m (1), m (4) and m (7) and from the registers 7 the left combination unit 5 the data elements m (2), m (5) and m (8) are provided.

Anhand der obigen Beschreibung wird deutlich, daß allgemein an den Ausgängen der einzelnen Register 7 die gewünschten Werte der Kanalimpulsantwort m(t) abgegriffen werden können, nachdem die gesamte Pilotfolge s(t) und der Rest der Empfangsfolge r(t) in das Matched Filter geschoben worden ist, da insbesondere die Anzahl der Verzögerungselemente 1 derart an die Länge der Kanalimpulsantwort m(t) angepaßt wird, daß pro Abtasttaktzyklus von der Schieberegister-Einheit 4 stets eine der Länge der Kanalimpulsantwort m(t) entsprechende Anzahl von Werten zeitlich gemultiplext den einzelnen Kombiniereinheiten 5 zugeführt werden. Im vorliegenden Beispiel werden somit pro Abtasttaktzyklus jeweils neun Werte (Länge von m(t) = 1+1 = 9) zeitlich gemultiplext aus der Schieberegister-Einheit 4 ausgelesen. Allerdings darf die für die Schieberegister-Einheit 4 gewählte Anzahl n einen bestimmten durch die Abtastfrequenz und die Verzögerungszeiten der einzelnen Strukturen vorgegebenen Grenzwert nicht überschreiten, da pro Abtastzyklus stets n Multiplikationen in den einzelnen Kombiniereinheiten 5 durchgeführt werden. Ist die Gesamtverzögerungszeit jeder Kombiniereinheit 5 50 ns und beträgt die Abtastfrequenz 4 MHz, so können pro Abtasttaktzyklus maximal n = 5 Multiplikationen durchgeführt werden. Dies entspricht jedoch einer Reduzierung um 20° gegenüber den bei herkömmlichen Matched Filtern benötigten Multiplizierern und, Addierern.From the above description it is clear that generally at the outputs of the individual registers 7 the desired values of the channel impulse response m (t) can be tapped after the entire pilot sequence s (t) and the rest of the reception sequence r (t) have been pushed into the matched filter, since in particular the number of delay elements 1 is adapted to the length of the channel impulse response m (t) in such a way that the shift register unit per sampling clock cycle 4 always a time-multiplexed number of values corresponding to the length of the channel impulse response m (t) for the individual combining units 5 are fed. In the present example, nine values (length of m (t) = 1 + 1 = 9) are thus time-multiplexed from the shift register unit in each sampling clock cycle 4 read. However, that for the shift register unit 4 selected number n does not exceed a certain limit value predetermined by the sampling frequency and the delay times of the individual structures, since there are always n multiplications in the individual combining units per sampling cycle 5 be performed. Is the total delay time of each combination unit 5 50 ns and the sampling frequency is 4 MHz, a maximum of n = 5 multiplications can be carried out per sampling clock cycle. However, this corresponds to a reduction of 20 ° compared to the multipliers and adders required with conventional matched filters.

Wie bereits eingangs beschrieben worden ist, umfassen die Bit- oder Datenfolgen s(t) und r(t) in der Praxis komplexe Werte, was jedoch für die Darstellung des erfindungegemäßen Prinzips keine Auswirkungen hat. Des weiteren können die Datenfolgen r(t) und s(t) bei Beibehaltung der dargestellten Architektur auch vertauscht werden. Die Schieberegister-Einheit 4 sollte stets diejenige der beiden Datenfolgen empfangen, welche die geringere Bitbreite aufweist. Bei einer komplexen Signalverarbeitung weist die Datenfolge s(t) lediglich den wert ±1 auf und sollte daher der Schieberegister-Einheit 4 zugeführt werden. In diesem Fall muß, sobald der erste Empfangswert r(0) am Eingang des Matched Filters anliegt, auch der Wert s(0) an den Eingang angelegt werden: Hieraus folgt allgemein, daß am Ausgang a_j der Kombiniereinheit i (im vorliegenden Fall i = 0 . . . 2) der Wert a_j = m (j⋅p + i) anliegt, d.h. es ist eine veränderte Ansteuerung der Architektur und Interpretation der Ausgänge a_j erforderlich, was jedoch für den Fachmann kein Problem darstellen sollte.As has already been described at the beginning, the bit or data sequences s (t) and r (t) in practice comprise complex values, but this has no effect on the representation of the principle according to the invention. Furthermore, the data sequences r (t) and s (t) can also be interchanged while maintaining the architecture shown. The shift register unit 4 should always receive the one of the two data sequences that has the smaller bit width. In the case of complex signal processing, the data sequence s (t) only has the value ± 1 and should therefore be the shift register unit 4 are fed. In this case, as soon as the first received value r (0) is present at the input of the matched filter, the value s (0) must also be applied to the input: From this it generally follows that at the output a _{j of} the combining unit i (in the present case i = 0... 2) the value a _j = m (j⋅p + i) is present, ie a modified control of the architecture and interpretation of the outputs a _{j is} required, but this should not be a problem for the person skilled in the art.

Claims

Method for comparing data sequences, a first data sequence (r (t)) and a second data sequence (s (t)) having data elements which are read in at a specific clock frequency, characterized in that the following steps are carried out repeatedly: a) Reading in and temporarily storing a data word with a certain number of successive data elements of the first data sequence (r (t)), b) reading in a data element of the second data sequence (s (t)), C) multiplying the data element of the second data sequence read in step b) (s (t)) with each of the data elements of the first data sequence (r (t)) buffered in step a), wherein and d) storing the results of the multiplications carried out in step c) as intermediate results, wherein with each repetition in step a) a data word of the first data sequence (r (t)) shifted by one data element compared to the previously read data word and in step b) that the data element of the second data sequence (s (t)) following the previously read data element is read , and in each case the intermediate results stored for the same position of the individual data words in step d) are added up until the total results thus formed form an output data sequence (m (t)) which can be used as a correlation result and which is to be evaluated as a comparison result.

Method according to Claim 1, characterized in that the intermediate results stored for the same position of the individual data words in step d) are added up until the values of the following output data sequence are obtained as total results:

where m denotes the output data sequence with a length of 1 + 1, r the first data sequence with a length of 1 + o and s denotes the second data sequence with a length of o, and wherein the specific number of the data elements of the first read and buffered in step a) Data sequence r (t) corresponds to the value 1 + 1.

Method according to claim 1 or 2 , characterized in that step a) is carried out in that the first data sequence (r (t)) is sent to a shift register device ( 4 ) with several delay elements connected in series ( 1 ) and the first successive data elements corresponding to the determined number are pushed into the shift register device (a), the first data sequence (r (t)) being pushed into the shift register device (a) by one weather data element with each repetition of step a) ,

Method according to claim 3, characterized in that the number of delay elements ( 1 ) is one less than the determined number, and that to carry out step c) the output values of the individual delay elements ( 1 ) of the shift register device ( 4 ) and the input value of the first delay element (I) each with the value of the in step. b) read data element of the second data sequence (s (t)) is multiplied. The buffered data elements of the first data sequence (r (t) to be multiplied by the data element of the second data sequence (s (t)) to be multiplied are combined in groups before the multiplication, and that the corresponding data elements for each group are successively individually read out and multiplied by the data element of the second data sequence (s (t)) read in step b).

A method according to claim 1, characterized in that the number of the groups chosen in this way is that the in step a) cached data elements of the first data sequence (r (t)) evenly can be divided into groups.

Device for comparing data sequences, with a shift register device ( 4 ) with several delay elements connected in series ( 1 ), to the ski register facility ( 4 ) a first data sequence (r (t)) to be read in with a certain clock frequency is to be created and with a combining device ( 5 ), which the output signals of the individual delay elements ( 1 ) and the input signal of the first delay element ( 1 ) the ski register facility ( 1 ) are supplied, the combination device ( 5 ) a second data sequence (s (t)) to be compared with the first data sequence (r (t)) is to be supplied, characterized in that the combining device ( 5 ) is designed in such a way that it receives the data from the ski register facility ( 4 ) the signals supplied are multiplied by the same data element of the second data sequence (s (t)) that is currently being supplied, the same signal from the ski register device ( 4 ) the corresponding multiplication results are added in each case and the addition results are temporarily stored, the temporarily stored addition results each corresponding to a data element of an output data sequence (m (t)) which is to be evaluated as a comparison result, the shift register device ( 4 ) is designed in such a way that it matches that of the combination device ( 5 ) signals to be fed together in signal groups and one after the other in each signal group per clock cycle of the combining device ( 4 ) feeds.

Device according to claim 6, characterized in that the shift register device ( 5 ) a multiplexer for each of the signal groups ( 8th ), to which the signals of the respective signal group are fed as input signals and whose output signal is combined with the combining device ( 5 ) and that each multiplexer ( 8th ) from a modulo n counter ( 6 ) is controlled, where n is the number of signals per Signal group corresponds.

Apparatus according to claim 7, characterized in that the number of multiplexers and signal groups is selected such that that of the combining device ( 5 ) signals to be supplied can be divided equally between the multiplexers or signal groups.

Apparatus according to claim 8 or 9, characterized in that the combining device has a plurality of combining units ( 5 ), one of the combining units ( 5 ) for one of the multiplexers ( 8th ) Is provided, and each of the combining units ( 5 ) is designed in such a way that it can be used by the shift register device ( 4 ) supplied signals of the corresponding signal group are multiplied by the same data element of the second data sequence (s (t)), which is also supplied to them at the same time, and the same signal of the shift register device ( 4 ) cached corresponding edition results.

Device according to claim 9, characterized in that each combining unit ( 5 ) includes: a multiplier ( 2 ), which as input signals the second data sequence (s (t)) and the output signal of the corresponding combination unit ( 5 ) assigned multiplexer ( 8th ) of the shift register device ( 5 ) receives an adder ( 3 ), which as input signals the output signal of the multiplier ( 2 ) and the output signal of another multiplexer ( 9 ) and storage units ( 7 ), the number of which corresponds to the number n and which are provided for the selective storage of the multiplication and addition results corresponding to the same signal of the respective signal group, the outputs of the storage units ( 7 ) with the inputs of the other multiplexer ( 9 ) connected by the modulo n counter ( 5 ) is controlled.

Apparatus according to claim 10, characterized in that the storage units ( 7 ) each with the output of the adder ( 3 ) are connected as an enable signal, the output signal of the modulo n counter ( 6 ) are received and configured in such a way that with each counter reading of the modulo n counter ( 6 ) another of the storage units ( 7 ) to save the output value of the adder ( 3 ) is released, and that in the individual storage units ( 5 ) of the storage device are temporarily stored adition results.

Device according to one of claims 6-11 characterized that the Number of delay elements ( 1 ) the shift registerstereinrichtung ( 4 ) chosen in this way is, that you the length that corresponds.

Use of a device according to one of claims 6- 12 in a mobile radio system, characterized in that as first data sequence (s (t)) a pilot sequence and as a second sequence (r (t)) a receive sequence during a channel estimate in the mobile radio system is used to pass through Comparison of the second data sequence (r (t)) with the first data response to determine the channel of the mobile radio system used.

Use according to claim 13, characterized in that the mobile radio system one according to the UMTS cellular standard is operated mobile radio system.