DE19918025C2

DE19918025C2 - Circuit arrangement with a control for a semiconductor switch with source-side load

Info

Publication number: DE19918025C2
Application number: DE1999118025
Authority: DE
Inventors: Axel Christoph
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2001-03-08
Anticipated expiration: 2019-04-22
Also published as: DE19918025A1

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einem er sten Halbleiterschalter, der ein Drain, ein Source und ein Gate aufweist und der sourceseitig mit einer Last zwischen einem ersten und einem zweiten Versorgungspotentialanschluß verschaltet ist. Das Gate des ersten Halbleiterschalters ist mit einer Ladungspumpe gekoppelt. Ferner ist ein zweiter Halbleiterschalter vorgesehen, der mit seiner Laststrecke zwischen dem Gate und der Source des ersten Halbleiterschal ters verschalten ist. Eine Ansteuerung steuert nach Maßgabe eines an einem Eingang anliegenden Steuersignales die La dungspumpe sowie den ersten und den zweiten Halbleiterschal ter an.The invention relates to a circuit arrangement with a he Most semiconductor switch, the one drain, one source and one Gate and the source side with a load between a first and a second supply potential connection is connected. The gate of the first semiconductor switch is coupled with a charge pump. Furthermore, a second one Semiconductor switch provided with its load path between the gate and the source of the first semiconductor scarf ters is connected. A control controls according to requirements of a control signal present at an input, the La tion pump and the first and second semiconductor scarf ter on.

Schaltungsanordnungen, die nach dem Prinzip der Spannungsver dopplerschaltung arbeiten, sind aus dem Stand der Technik hinlänglich bekannt. Hiermit ist es möglich, einen Halblei terschalter mit sourceseitiger Last auch dann voll leitend zu steuern, wenn die Spannung am Steuereingang kleiner als die Drainspannung ist.Circuit arrangements based on the principle of voltage ver doppler circuit work are from the prior art well known. It is possible to use a half lead Switch with source-side load then also fully conductive control if the voltage at the control input is less than that Is drain voltage.

Der prinzipielle Aufbau einer derartigen Schaltungsanordnung ist in Fig. 1 dargestellt. Zwischen einem ersten und einem zweiten Versorgungspotentialanschluß 1, 2 ist die Serien schaltung aus einem ersten Halbleiterschalter M1 und einer Last Z verschalten. Hierbei ist der Drainanschluß des als MOSFET ausgeführten Halbleiterschalters M1 mit dem ersten Versorgungspotentialanschluß 1 verbunden, an dem üblicher weise die Betriebsspannung V_BB anliegt. Sourceseitig ist der Halbleiterschalter M1 mit der Last Z verbunden. Der Halblei terschalter M1 wird über einen Widerstand R1 von einer La dungspumpe LP angesteuert, die ihrerseits über eine Ansteuer schaltung AS gesteuert wird. Die Ansteuerschaltung bzw. die Ladungspumpe LP beginnen zu arbeiten, wenn an einem Eingang 3 der Ansteuerschaltung AS ein entsprechendes Signal anliegt.The basic structure of such a circuit arrangement is shown in FIG. 1. Between a first and a second supply potential connection 1 , 2 , the series circuit comprising a first semiconductor switch M1 and a load Z is connected. Here, the drain connection of the semiconductor switch M1 designed as a MOSFET is connected to the first supply potential connection 1 , to which the operating voltage V _BB is usually applied. The semiconductor switch M1 is connected to the load Z on the source side. The semiconductor switch M1 is controlled via a resistor R1 by a charge pump LP, which in turn is controlled by a control circuit AS. The control circuit or the charge pump LP start to work when a corresponding signal is present at an input 3 of the control circuit AS.

Ferner ist noch ein zweiter Halbleiterschalter M2 vorgesehen, der mit seinem Sourceanschluß mit dem Sourceanschluß des er sten Halbleiterschalters M1 verbunden ist. Drainseitig ist der zweite Halbleiterschalter M2 mit dem Widerstand R1 verbunden. Der zweite Halbleiterschalter M2 wird ebenfalls von der An steuerschaltung AS angesteuert. Bis auf die Last Z sind alle genannten Bauelemente auf einem integrierten Schaltkreis IC untergebracht. Der zweite Versorgungspotentialanschluß 2, der üblicherweise das Bezugspotential, z. B. Masse, darstellt ist üblicherweise nicht mit dem zweiten Versorgungspotentialan schluß 2' (ebenfalls Bezugspotential, Massepotential) des integrierten Schaltkreises IC verbunden. Durch das Leitendschalten des zweiten Halbleiterschalters M2 wird das Gate des ersten Halbleiterschalters M1 in Richtung zweites Versorgungspotential gezogen, so daß der erste Halbleiter schalter M1 sperrt.Furthermore, a second semiconductor switch M2 is provided, which is connected with its source connection to the source connection of the most semiconductor switch M1. The second semiconductor switch M2 is connected on the drain side to the resistor R1. The second semiconductor switch M2 is also controlled by the control circuit AS. Except for the load Z, all of the components mentioned are accommodated on an integrated circuit IC. The second supply potential connection 2 , which is usually the reference potential, for. B. ground, is usually not connected to the second supply potential circuit 2 '(also reference potential, ground potential) of the integrated circuit IC. By turning the second semiconductor switch M2 on, the gate of the first semiconductor switch M1 is pulled in the direction of the second supply potential, so that the first semiconductor switch M1 blocks.

Die genaue Ausgestaltung einer Ansteuerschaltung sowie der dazugehörigen Ladungspumpe einer gattungsgemäßen Schaltungs anordnung ist z. B. in der EP 0 572 706 A1 beschrieben. In der dortigen Fig. 1 ist ein Leistungs-FET 1 dargestellt, des sen Drain-Anschluß D über einen Anschluß 3 an einer Versor gungsspannung +U_BB liegt. Sein Source-Anschluß ist über einen Anschluß 4 mit einer Last 2 verbunden. Diese Last liegt ein seitig an Masse (Lastmasse). Zwischen dem Drain-Anschluß und dem Source-Anschluß des Leistungs-FET 1 liegt die Reihenschaltung aus einem zweiten FET 5 und einem Widerstand 14. Der FET 5 ist von dem Leistungs-FET entgegengesetzten Kanaltyp. Sein Source-Anschluß ist mit dem Drain-Anschluß des Leistungs-FET 1 verbunden, sein Drain-Anschluß mit dem Widerstand 14. Zwischen den Gate-Anschluß des zweiten FET 5 und sein Source-Anschluß ist ein Widerstand 6 angeschlossen. The exact design of a control circuit and the associated charge pump of a generic circuit arrangement is such. B. described in EP 0 572 706 A1. In the FIG. 1 of a power FET is shown 1, the drain D sen supply voltage through a terminal 3 to a versor + U _BB is located. Its source connection is connected to a load 2 via a connection 4 . This load is on one side to mass (load mass). The series circuit comprising a second FET 5 and a resistor 14 lies between the drain connection and the source connection of the power FET 1 . The FET 5 is of the opposite channel type from the power FET. Its source connection is connected to the drain connection of the power FET 1 , its drain connection to the resistor 14 . A resistor 6 is connected between the gate connection of the second FET 5 and its source connection.

Der Gate-Anschluß des Leistungs-FET 1 ist über Widerstände 17, 19 und eine erste Diode 9 mit einem Anschluß eines Kondensators 10 verbunden, sein anderer Anschluß mit einem Eingangsanschluß 11. Mit dem Verbindungspunkt zwischen Kondensator 10 und erster Diode 9 ist der Emitteranschluß eines npn-Bipolartransistors 8 verbunden. Sein Basisanschluß ist mit dem Drainanschluß des zweiten FET 5 verbunden, sein Kollektoranschluß mit dessen Source-Anschluß. Zwischen dem Gate-Anschluß des Leistungs-FET 1 und seinem Source-Anschluß liegt über einen Widerstand 18 die Drain-Source-Strecke eines dritten FET 16, der als Depletion-FET ausgebildet ist. Sein Source-Anschluß ist mit dem Source-Anschluß des Leistungs-FET 1 verbunden. Der Gate-Anschluß von 16 liegt einerseits über einen Widerstand 20 und einen steuerbaren Schalter 12 an einem zweiten Eingangsanschluß 13 und andererseits am Gate- Anschluß des zweiten FET 5.The gate connection of the power FET 1 is connected via resistors 17 , 19 and a first diode 9 to one connection of a capacitor 10 , the other connection to an input connection 11 . The emitter connection of an npn bipolar transistor 8 is connected to the connection point between capacitor 10 and first diode 9 . Its base connection is connected to the drain connection of the second FET 5 , its collector connection to the source connection. The drain-source path of a third FET 16 , which is designed as a depletion FET, lies between the gate connection of the power FET 1 and its source connection via a resistor 18 . Its source connection is connected to the source connection of the power FET 1 . The gate connection of 16 is on the one hand via a resistor 20 and a controllable switch 12 at a second input connection 13 and on the other hand at the gate connection of the second FET 5 .

Wird der steuerbare Schalter 12 eingeschaltet, so wird eine Eingangsspannung U_in an den Gate-Anschluß des FET 5 gelegt, die kleiner ist als die Versorgungsspannung +U_BB. Damit fließt ein Strom vom Anschluß 3 über den Widerstand 6, den Widerstand 20, den steuerbaren Schalter 12 zum Anschluß 13. Die Widerstände 6 und 20 sind derart bemessen, daß der FET 5 leitend gesteuert und der Depletion-FET 16 gesperrt wird. Da mit fließt ein Strom über die Drain-Source-Strecke des FET 5 einerseits durch den Widerstand 14 und andererseits in den Basisanschluß des Bipolartransistors 8. Der Bipolartransistor wird damit leitend gesteuert und ein Strom fließt über die Diode 9, die Widerstände 17 und 19 zum Gate-Anschluß des Lei stuns-FET 1 und lädt dessen Gate-Source-Kapazität auf. Dieser beginnt damit zu leiten. Gleichzeitig mit der Gate-Source-Ka pazität des Leistuns-FET 1 wird auch der Kondensator 10 über die Kollektor-Emitter-Strecke des Bipolartransistors 8 aufge laden. Wird nun in den Eingangsanschluß 11 eine Impulsfolge eingespeist, so wird das Potential am Verbindungspunkt zwi schen Kondensator 10 und Diode 9 angehoben und die Gate- Source-Kapazität des Leistungs-FET wird weiter aufgeladen. If the controllable switch 12 is switched on, an input voltage U _{in is applied} to the gate connection of the FET 5 which is smaller than the supply voltage + U _BB . A current thus flows from connection 3 via resistor 6 , resistor 20 , controllable switch 12 to connection 13 . The resistors 6 and 20 are dimensioned such that the FET 5 is controlled and the depletion FET 16 is blocked. Since a current flows through the drain-source path of the FET 5 on the one hand through the resistor 14 and on the other hand into the base connection of the bipolar transistor 8 . The bipolar transistor is thus turned on and a current flows through the diode 9 , the resistors 17 and 19 to the gate of the Lei stuns-FET 1 and charges its gate-source capacitance. This begins to lead. Simultaneously with the gate-source capacitance of the power FET 1 , the capacitor 10 is also charged via the collector-emitter path of the bipolar transistor 8 . If a pulse train is now fed into the input terminal 11 , the potential at the connection point between the capacitor 10 and the diode 9 is raised and the gate-source capacitance of the power FET is further charged.

Eine Entladung des Kondensators 10 über den Widerstand 14 und die Last 2 nach Masse wird über die in Sperrichtung vorge spannte Basis-Emitter-Strecke des Bipolartransistors 8 ver hindert. Die Basis-Emitter-Strecke des Bipolartransistors entspricht der zweiten Diode der bekannten Schaltung.A discharge of the capacitor 10 through the resistor 14 and the load 2 to ground is prevented via the pre-biased base-emitter path of the bipolar transistor 8 . The base-emitter path of the bipolar transistor corresponds to the second diode of the known circuit.

Zum Abschalten des Leistungs-FET 1 wird der steuerbare Schal ter 12 geöffnet. Damit steigt die Spannung am Gate-Anschluß des Depletion-FET 16 und dieser wird leitend gesteuert. Der FET 5 und der Bipolartransistor 8 werden gleichzeitig ge sperrt. Damit wird die Gate-Source-Kapazität des Leistungs- FET 1 entladen und der Transistor sperrt.To switch off the power FET 1 , the controllable switch 12 is opened. As a result, the voltage at the gate terminal of the depletion FET 16 rises and the latter is turned on. The FET 5 and the bipolar transistor 8 are blocked simultaneously GE. The gate-source capacitance of the power FET 1 is thus discharged and the transistor blocks.

Ein prinzipieller Nachteil der gattungsgemäßen beschriebenen Schaltungsanordnungen besteht darin, daß beim Einschalten des Halbleiterschalters die Ladungspumpe von Beginn an arbeitet. In der Praxis schaltet der FET 16, der das Gate des Leistungs-FET entladen soll, jedoch erst mit einer gewissen Verzögerung aus. Somit ist ein Stromfluß durch den FET 16 erst dann unterbunden, wenn die Spannung am Ausgang 4 ca. 6 Volt unter der Betriebsspannung +U_BB am Versorgungspotentialanschluß 3 liegt. Durch das verzögerte Ausschalten des FETs 16 bedingt ergeben sich beim Einschalten eines High-Side-Schalters aufgrund des noch eingeschalteten Pfades über den FET 16 Stromänderungen am Ausgang 4. Hierdurch werden EMV-Störungen verursacht, die die geltenden Normen verletzen können. Dies stört um so mehr, wenn die Ansteuerung über eine Pulsweitenmodulation erfolgt.A fundamental disadvantage of the generic circuit arrangements described is that the charge pump operates from the start when the semiconductor switch is switched on. In practice, however, the FET 16 , which is to discharge the gate of the power FET, only switches off with a certain delay. Current flow through the FET 16 is thus only prevented when the voltage at the output 4 is approximately 6 volts below the operating voltage + U _BB at the supply potential connection 3 . Due to the delayed switching off of the FET 16 , when a high-side switch is switched on, there are current changes at the output 4 due to the path that is still switched on via the FET 16 . This causes EMC interference that can violate the applicable standards. This is all the more annoying if the control is carried out via pulse width modulation.

In der DE 197 28 283 A1 ist eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1 angegeben, bei der die Zeitkonstante der Verzögerung in einer Größenordnung der Einschaltzeit mit einem Bootstrap-Kondensator ausgebildet ist. Die DE 197 28 283 A1 offenbart jedoch nicht das Interagieren der Verzögerungsmittel mit der Ladungspumpe am Anfang des Sperrzustandes des zweiten Halbleiterschalters. DE 197 28 283 A1 describes a circuit arrangement according to the preamble of claim 1 specified, in which the Time constant of the order of magnitude of the delay Switch-on time trained with a bootstrap capacitor is. However, DE 197 28 283 A1 does not disclose this Interacting the delay means with the charge pump on Start of the blocking state of the second semiconductor switch.

In der DE 196 35 911 C1 ist ebenfalls eine Schaltungsanord nung mit einem High-Side-Schalter und einer Ladungspumpe beschrieben. Dort ist ebenfalls eine Verzögerungsschaltung vorgesehen, die eine Verzögerung der Einschaltung der La dungspumpe vornimmt. Allerdings ist dort die Verzögerungszeit derart bemessen, dass nach deren Ablauf ein Schwellenwert auf der Einschaltanstiegsflanke des High-Side-Schalters erreicht ist. Damit braucht dessen Ansteueranschluss nicht permanent mit Ladung aus der Ladungspumpe gespeist zu werden. Ein zweiter Halbleiterschalter zwischen dem Gate-Anschluß und dem Source-Anschluß des High-Side-Schalters ist dort nicht vorgesehen.DE 196 35 911 C1 is also a circuit arrangement with a high-side switch and a charge pump described. There is also a delay circuit there provided a delay in switching on the La application pump. However, there is the delay time dimensioned such that a threshold value is set to the switch-on rising edge of the high-side switch is reached is. So its control connection does not need permanent to be fed with charge from the charge pump. On second semiconductor switch between the gate terminal and the Source connection of the high-side switch is not there intended.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine gattungsgemäße Schaltungsanordnung so weiterzubilden, daß keine Stromänderungen am Ausgang entstehen.The object of the present invention is therefore to to further develop a generic circuit arrangement that there are no current changes at the output.

Diese Aufgabe wird mit einer Schaltungsanordnung mit den Merkmalen des Patentanspruchs 1 gelöst.This task is accomplished with a circuit arrangement with the Features of claim 1 solved.

Weitere vorteilhafte Ausgestaltungen ergeben sich aus den Un teransprüchen.Further advantageous embodiments result from the Un claims.

Vorteilhafterweise wird die Ladungspumpe erst dann einge schaltet, wenn der zweite Halbleiterschalter gesperrt ist. Hierdurch wird ein Stromfluß zum Ausgang, d. h. zum Source des ersten Halbleiterschalters unterbunden. EMV-Störungen können deshalb nicht entstehen.Only then is the charge pump advantageously switched on switches when the second semiconductor switch is locked. This will cause current to flow to the output, i.e. H. to the source of the first semiconductor switch prevented. EMC interference therefore cannot arise.

Vorteilhafterweise ist die Ansteuerung über das Verzögerungs mittel mit der Ladungspumpe und dem zweiten Halbleiterschal ter verbunden. In einer konkreten Ausgestaltung weist das Verzögerungsmittel einen dritten Halbleiterschalter auf, dessen Steuer-Anschluß und Source-Anschluß mit dem jeweiligen Anschluß des zweiten Halbleiterschalters verschaltet ist und dessen Drain-Anschluß mit einem Stromspiegel verbunden ist, der einerseits mit dem Mittelabgriff eines Spannungsteilers und andererseits mit einem Eingang der Ladungspumpe verbunden ist. Mit anderen Worten bedeutet dies, daß ein Abbild des Stromes des zweiten Halbleiterschalters erzeugt wird, das einem Stromspiegel zugeführt wird. Erst wenn der Stromspiegel keinerlei Strom mehr produziert, d. h. der zweite Halbleiter schalter vollkommen sperrend ist, kann die Ladungspumpe zum Laufen beginnen. The control via the delay is advantageous medium with the charge pump and the second semiconductor scarf ter connected. In a specific embodiment, this Delay means a third semiconductor switch, its control connection and source connection with the respective Connection of the second semiconductor switch is connected and whose drain connection is connected to a current mirror, the one with the center tap of a voltage divider and on the other hand connected to an input of the charge pump is. In other words, this means that an image of the Current of the second semiconductor switch is generated is supplied to a current mirror. Only when the current mirror no more electricity produced, d. H. the second semiconductor switch is completely blocking, the charge pump can Start running.

Vorteilhafterweise weist der Spannungsteiler des Verzögerungsmittels einen vierten Halbleiterschalter auf, der nach Maßgabe des Steuersignals am Eingang der Ansteuerung leitend oder sperrend geschaltet wird. Hierdurch wird erzielt, daß bei einem entsprechenden Ansteuersignal die Ladungspumpe zum Laufen beginnen könnte, sofern der zweite Halbleiterschalter bereits sperrend geschaltet ist.Advantageously, the voltage divider of Delay means on a fourth semiconductor switch, the according to the control signal at the input of the control is switched on or off. This ensures that the charge pump with a corresponding control signal could start to run provided the second Semiconductor switch is already turned off.

In einer weiteren vorteilhaften Ausgestaltung sind der zweite und der dritte Halbleiterschalter gleich dimensioniert. Auf diese Weise ist sichergestellt, daß ein genaues Abbild des Stromes durch den zweiten Halbleiterschalter erzeugt wird.In a further advantageous embodiment, the second and the third semiconductor switch has the same dimensions. On this ensures that an exact replica of the Current is generated by the second semiconductor switch.

Die Erfindung wird anhand der nachstehenden Figuren näher er läutert. Es zeigen:The invention is illustrated by the following figures purifies. Show it:

Fig. 1 eine prinzipielle Schaltungsanordnung für die An steuerung eines High-Side-Schalters nach dem Stand der Technik, Fig. 1 is a basic circuit arrangement for the control to a high-side switch according to the prior art,

Fig. 2 eine prinzipielle Schaltungsanordnung zur Ansteuerung eines High-Side-Schalters nach der Erfindung und Fig. 2 shows a basic circuit arrangement for controlling a high-side switch according to the invention and

Fig. 3 ein konkretes Ausführungsbeispiel der erfindungsgemä ßen Schaltungsanordnung. Fig. 3 shows a specific embodiment of the inventive circuit arrangement.

Fig. 2 zeigt den prinzipiellen Aufbau einer erfindungsgemä ßen Schaltungsanordnung. Gegenüber dem bereits beschriebenen und in Fig. 1 dargestellten Schaltungsaufbau unterscheidet sich die Erfindung dadurch, daß die Ladungspumpe LP nicht di rekt von der Ansteuerung AS angesteuert wird, sondern daß eine Verzögerungsschaltung V zwischengeschalten ist. Die Ver zögerungsschaltung V ermittelt im wesentlichen, ob der zweite Halbleiterschalter M2 sich im sperrenden Zustand befindet oder nicht. Sobald der zweite Halbleiterschalter M2 gesperrt ist, kann die Ladungspumpe LP bei Erhalt eines entsprechenden Steuersignales durch das Verzögerungsmittel V den Halbleiterschalter M1 aufsteuern. Der erste Halbleiterschalter M1 wird somit leitend. Fig. 2 shows the basic structure of an inventive circuit arrangement. Compared to the circuit structure already described and shown in FIG. 1, the invention differs in that the charge pump LP is not driven directly by the control AS, but in that a delay circuit V is interposed. The delay circuit V essentially determines whether the second semiconductor switch M2 is in the blocking state or not. As soon as the second semiconductor switch M2 is blocked, the charge pump LP can open the semiconductor switch M1 upon receipt of a corresponding control signal by the delay means V. The first semiconductor switch M1 thus becomes conductive.

Fig. 3 zeigt ein konkretes Ausführungsbeispiel einer erfin dungsgemäßen Schaltungsanordnung. Die erfindungsgemäße Schal tungsanordnung weist einen Halbleiterschalter M1 auf, der sourceseitig mit einer Last Z verbunden ist. Die Reihenschal tung aus dem Halbleiterschalter M1 und der Last 2 befindet sich zwischen einem ersten und einem zweiten Versorgungspo tentialanschluß 1, 2. Die Schaltungsanordnung weist eine An steuerung auf, die im wesentlichen mit der aus der EP 0 572 706 A1 bekannten und bereits beschriebenen Ansteuerung identisch ist. Die Ansteuerschaltung besteht aus den Halbleiterschaltern M7, M8, M9 sowie den Widerständen R3, R4, R5 und einer Zenerdiode D1. Die dargestellten Ansteuerschaltung ist als exemplarisch zu betrachten. Der Einsatz der Erfindung ist prinzipiell zusammen mit jeder beliebigen Ansteuerschaltung denkbar. Fig. 3 shows a concrete embodiment of an inventive circuit arrangement. The circuit arrangement according to the invention has a semiconductor switch M1 which is connected on the source side to a load Z. The series circuit from the semiconductor switch M1 and the load 2 is located between a first and a second supply potential connection 1 , 2nd The circuit arrangement has a control which is essentially identical to the control known from EP 0 572 706 A1 and already described. The drive circuit consists of the semiconductor switches M7, M8, M9 and the resistors R3, R4, R5 and a Zener diode D1. The control circuit shown is to be regarded as an example. In principle, the use of the invention is conceivable together with any drive circuit.

Die Schaltungsanordnung weist ferner einen zweiten Halblei terschalter M2 auf, der sourceseitig mit dem Source-Anschluß des ersten Halbleiterschalters M1 verbunden ist. Der Drain- Anschluß des zweiten Halbleiterschalters M2 ist über einen Gate-Ladewiderstand R1 mit dem Gate des ersten Halbleiter schalters M1 verbunden. Der Verbindungspunkt zwischen dem zweiten Halbleiterschalter M2 und dem ersten Widerstand R1 ist ferner mit einem Ausgang LP2 einer Ladungspumpe LP ver bunden. Die Ladungspumpe LP weist zwei weitere Eingänge LP1 und LP3 auf. Das am Eingang LP1 anliegende Signal schaltet die Ladungspumpe ein, während am Steuereingang LP3 ein Takt signal z. B. von einem Oszillator angeschlossen ist. Eingangsseitig ist die Ladungspumpe LP mit dem Verzögerungs mittel V verbunden. Ein Eingang V1 des Verzögerungsmittels V ist mit einem Steuereingang 3 der Ansteuerung AS verbunden. Das Verzögerungsmittel V weist einen dritten Halbleiterschal ter M3 auf, dessen Gate-Anschluß mit dem Gate des zweiten Halbleiterschalters M2 verbunden ist. Sourceseitig ist der dritte Halbleiterschalter M3 mit dem Source-Anschluß des zweiten Halbleiterschalters M2 verbunden. Der Drain-Anschluß des dritten Halbleiterschalters M3 ist mit einem Stromspiegel verbunden, der aus einem fünften und einen sechsten Halblei terschalter M5, M6 besteht. Die Gate-Anschlüsse des fünften und des sechsten Halbleiterschalters M5, M6 sind miteinander verbunden, die Source-Anschlüsse des fünften und des sechsten Halbleiterschalters M5, M6 stehen mit dem ersten Versorgungs potentialanschluß 1 in Verbindung, an dem üblicherweise die Betriebsspannung V_BB anliegt. Der Dram-Anschluß des sechsten Halbleiterschalters M6 ist mit dem Eingang LP1 der Ladungs pumpe verbunden. Er steht weiterhin mit dem Mittelabgriff ei nes Spannungsteilers in Verbindung, der aus einem vierten Halbleiterschalter M4 und einem zweiten Widerstand R2 be steht. Der Widerstand R2 ist einerseits mit dem zweiten Ver sorgungspotentialanschluß 2' und andererseits mit dem Drain- Anschluß des vierten Halbleiterschalters M4 verbunden. Der Source-Anschluß des vierten Halbleiterschalters M4 ist mit dem ersten Versorgungspotentialanschluß 1 verbunden. Das Gate des vierten Halbleiterschalters M4 stellt den Eingang V1 des Verzögerungsmittels V dar. Die Halbleiterschalter M4, M5, M6 sind als p-Kanal-MOSFETs ausgeführt. Der dritte Halbleiter schalter M3 hingegen ist, wie der zweite Halbleiterschalter M2, als n-Kanal-Depletion-MOSFET ausgeführt. Der erste Halb leiterschalter M1 ist ein n-Kanal-Enhancement-MOSFET.The circuit arrangement also has a second semiconductor switch M2, which is connected on the source side to the source terminal of the first semiconductor switch M1. The drain connection of the second semiconductor switch M2 is connected via a gate charging resistor R1 to the gate of the first semiconductor switch M1. The connection point between the second semiconductor switch M2 and the first resistor R1 is also connected to an output LP2 of a charge pump LP. The charge pump LP has two further inputs LP1 and LP3. The signal present at input LP1 switches the charge pump on, while a clock signal z. B. is connected by an oscillator. On the input side, the charge pump LP is connected to the delay medium V. An input V1 of the delay means V is connected to a control input 3 of the control AS. The delay means V has a third semiconductor switch M3, the gate terminal of which is connected to the gate of the second semiconductor switch M2. On the source side, the third semiconductor switch M3 is connected to the source terminal of the second semiconductor switch M2. The drain terminal of the third semiconductor switch M3 is connected to a current mirror, which consists of a fifth and a sixth semiconductor switch M5, M6. The gate connections of the fifth and sixth semiconductor switches M5, M6 are connected to one another, the source connections of the fifth and sixth semiconductor switches M5, M6 are connected to the first supply potential connection 1 , to which the operating voltage V _BB is usually present. The dram connection of the sixth semiconductor switch M6 is connected to the input LP1 of the charge pump. It is also connected to the center tap of a voltage divider, which consists of a fourth semiconductor switch M4 and a second resistor R2. The resistor R2 is connected on the one hand to the second supply potential connection 2 'and on the other hand to the drain connection of the fourth semiconductor switch M4. The source terminal of the fourth semiconductor switch M4 is connected to the first supply potential terminal 1 . The gate of the fourth semiconductor switch M4 represents the input V1 of the delay means V. The semiconductor switches M4, M5, M6 are designed as p-channel MOSFETs. The third semiconductor switch M3, however, is, like the second semiconductor switch M2, designed as an n-channel depletion MOSFET. The first semiconductor switch M1 is an n-channel enhancement MOSFET.

Im folgenden wird die Funktion der erfindungsgemäßen Schal tungsanordnung näher erläutert:In the following the function of the scarf according to the invention arrangement explained in more detail:

Liegt am Eingang 3 ein logisches H an, so ist der vierte Halbleiterschalter M4 gesperrt. Der Verbindungspunkt zwischen dem vierten Halbleiterschalter M4 und dem zweiten Widerstand R2 liegt auf niedrigen Bezugspotential, womit am Eingang LP1 der Ladungspumpe ein logisches L anliegt. Dies hat zur Folge, daß die Ladungspumpe LP ausgeschalten ist. Durch ein logi sches H am Steuereingang 3 ist der siebte Halbleiterschalter M7 andererseits leitend geschalten, wodurch der Verbindungs punkt zwischen dem siebten Halbleiterschalter M7 und dem dritten Widerstand R3 auf Bezugspotential liegt. Dies hat zur Folge, daß der zweite Halbleiterschalter M2 leitet und somit der erste Halbleiterschalter M1 gesperrt ist.If a logic H is present at input 3 , the fourth semiconductor switch M4 is blocked. The connection point between the fourth semiconductor switch M4 and the second resistor R2 is at a low reference potential, so that a logic L is present at the input LP1 of the charge pump. As a result, the charge pump LP is switched off. By a logic H at the control input 3 , the seventh semiconductor switch M7 is on the other hand turned on, whereby the connection point between the seventh semiconductor switch M7 and the third resistor R3 is at reference potential. The result of this is that the second semiconductor switch M2 conducts and the first semiconductor switch M1 is therefore blocked.

Wechselt am Eingang 3 das Signal von einem logischen H auf ein logisches L, so leitet der vierte Halbleiterschalter M4. Am Drain des vierten Halbleiterschalters M4 liegt in etwa das Versorgungspotential V_BB an. Dadurch, daß der siebte Halblei terschalter M7 sperrt, steigt das drainseitige Potential des siebten Halbleiterschalters M7 in Richtung des Versorgungspo tentials Vgg. Kurz nach dem Einschalten sind der zweite und der dritte Halbleiterschalter M2 noch im leitenden Zustand. Bedingt durch den Stromfluß über den dritten Widerstand R3 und den fünften Widerstand R5 beginnen der zweite und der dritte Halbleiterschalter M2, M3 zu sperren. Solange jedoch über den dritten Halbleiterschalter M3 noch ein Strom fließt, wird über den Stromspiegel M5, M6 ein Strom erzeugt, der ge gen den Strom aus dem Widerstand R2 arbeitet. Der zweite Wi derstand R2 und der sechste Halbleiterschalter M6 sind so di mensioniert, daß M6 einen größeren Strom produziert. Somit bleibt das Potential am Eingang LP1 der Ladungspumpe hoch, so daß die Ladungspumpe nach wie vor ausgeschalten bleibt. Erst wenn sich der dritte Halbleiterschalter M3 im gesperrten Zu stand befindet, (da M2 und M3 gleich dimensioniert sind, befindet sich auch der zweite Halbleiterschalter M2 im ge sperrten Zustand), erzeugt der Stromspiegel über M6 keinen Strom mehr. Am Eingang LP1 der Ladungspumpe liegt deshalb nun ein logisches L an, so daß die Ladungspumpe zu arbeiten be ginnen kann. Da sich der achte Halbleiterschalter M8 bei ei nem logischen L am Eingang 3 im leitenden Zustand befindet wird auch der neunte Halbleiterschalter M9, der als Bipolar transistor ausgeführt ist, leitend geschalten. Über den neun ten Halbleiterschalter M9 und die Ladungspumpe LP kann nun das Gate des ersten Halbleiterschalters M1 aufgeladen werden, so daß dieser leitend wird. If the signal at input 3 changes from a logic H to a logic L, the fourth semiconductor switch M4 conducts. The supply potential V _BB is approximately present at the drain of the fourth semiconductor switch M4. Because the seventh semiconductor switch M7 blocks, the drain-side potential of the seventh semiconductor switch M7 increases in the direction of the supply potential Vgg. Shortly after switching on, the second and third semiconductor switches M2 are still in the conductive state. Due to the current flow through the third resistor R3 and the fifth resistor R5, the second and third semiconductor switches M2, M3 begin to block. However, as long as a current flows through the third semiconductor switch M3, a current is generated via the current mirror M5, M6, which works against the current from the resistor R2. The second resistor R2 and the sixth semiconductor switch M6 are dimensioned so that M6 produces a larger current. Thus, the potential at input LP1 of the charge pump remains high, so that the charge pump remains switched off. Only when the third semiconductor switch M3 is in the locked state (since M2 and M3 have the same dimensions, is the second semiconductor switch M2 also in the locked state), does the current mirror no longer generate current via M6. At the input LP1 of the charge pump, there is now a logical L, so that the charge pump can start working. Since the eighth semiconductor switch M8 is at a logic L at input 3 in the conductive state, the ninth semiconductor switch M9, which is designed as a bipolar transistor, is switched to conductive. The gate of the first semiconductor switch M1 can now be charged via the ninth semiconductor switch M9 and the charge pump LP, so that the latter becomes conductive.

Durch die erfindungsgemäße Schaltungsanordnung wird erzielt, daß bei einem Einschalten der Schaltungsanordnung die Ladungspumpe erst dann zu laufen beginnt, wenn der zweite Halbleiterschalter M2 sperrend geschalten ist. Somit kann zum Ausgang 4 während des Einschaltens kein Strom fließen und eine störende EMV-Abstrahlung verursachen.It is achieved by the circuit arrangement according to the invention that when the circuit arrangement is switched on, the charge pump only starts to run when the second semiconductor switch M2 is switched off. This means that no current can flow to output 4 during switch-on and cause a disturbing EMC radiation.

Wesentlich bei der Erfindung ist die direkte Kopplung des Verzögerungsmittels mit dem Hauptstörfaktor, dem zweiten Halbleiterschalter M2. Die Schaltungsanordnung weist eine hohe Zuverlässigkeit auf und benötigt als integrierte Schaltung nur wenig Platz. Somit ist sie kostengünstig zu realisieren. What is essential in the invention is the direct coupling of the Delay means with the main disturbance factor, the second Semiconductor switch M2. The circuit arrangement has a high reliability and needs as an integrated Circuit takes up little space. So it is inexpensive too realize.

Reference list

11

erster Versorgungspotentialanschluß
first supply potential connection

22nd

zweiter Versorgungspotentialanschluß
second supply potential connection

22nd

' Zweiter Versorgungspotentialanschluß
'' Second supply potential connection

33rd

Eingang
entrance

44

Ausgang
LP Ladungspumpe
V Verzögerungsmittel
AS Ansteuerung (Moutput
LP charge pump
V delay means
AS control (M

77

, R, R

33rd

, M, M

88th

, M, M

99

, D, D

11

, R, R

44

, R, R

55

)
M1-M9 Halbleiterschalter
R1-R5 Widerstand
D1 Diode
Z Last
LP1 Eingang der Ladungspumpe
LP2 Ausgang der Ladungspumpe
LP3 Steuereingang der Ladungspumpe
V1 Eingang des Verzögerungsmittels
)
M1-M9 semiconductor switch
R1-R5 resistor
D1 diode
Z load
LP1 charge pump input
LP2 charge pump output
LP3 control input of the charge pump
V1 input of the delay means

Claims

1. Circuit arrangement with

- A first semiconductor switch (M1), which has a drain, a source and a gate, and the source side is connected to a load (Z) between a first and a second supply potential connection,
- A charge pump (LP), which is coupled to the gate of the first semiconductor switch (M1),
- A second semiconductor switch (M2) which is connected with its load path between the gate and the source of the first semiconductor switch (M1),
a control (AS) which controls the charge pump (LP) and the first and second semiconductor switches (M1, M2) in accordance with a control signal applied to an input ( 3 ),
a delay means (V) which delays the activation of the charge pump (LP) with respect to the second semiconductor switch (M2),

characterized in that the charge pump (LP) is only switched on when the second semiconductor switch (M2) is blocked.

2. Circuit arrangement according to claim 1, characterized, that the control via the delay means (V) with the Charge pump (LP) and the second semiconductor switch (M2) connected is.

3. Circuit arrangement according to one of claims 1 or 2, characterized, that the delay means (V) a third semiconductor scarf ter (M3) has its control connection and source connection with the respective connection of the second semiconductor switch (M2) are connected and its drain connection with a Current mirror (M5, M6) is connected, on the one hand with the Center tap of a voltage divider (M4, R2) and others is connected to an input of the charge pump.

4. Circuit arrangement according to claim 3, characterized in that the voltage divider has a fourth semiconductor switch (M4) which is switched on or off in accordance with the control signal at the input ( 3 ) of the control.

5. Circuit arrangement according to claim 3 or 4, characterized in that the current mirror consists of a fifth and a sixth semiconductor switch (M5, M6) whose source connections are connected to a first supply potential connection ( 1 ).

6. Circuit arrangement according to one of claims 3 to 5, characterized, that the second and third semiconductor switches (M2, M3) are dimensioned the same.